CN113097141A - 掩膜结构、半导体结构及制备方法 - Google Patents
掩膜结构、半导体结构及制备方法 Download PDFInfo
- Publication number
- CN113097141A CN113097141A CN202110336053.0A CN202110336053A CN113097141A CN 113097141 A CN113097141 A CN 113097141A CN 202110336053 A CN202110336053 A CN 202110336053A CN 113097141 A CN113097141 A CN 113097141A
- Authority
- CN
- China
- Prior art keywords
- pattern
- mask
- layer
- mask pattern
- filling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000002360 preparation method Methods 0.000 title abstract description 16
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 238000000059 patterning Methods 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims description 59
- 238000000034 method Methods 0.000 claims description 49
- 238000005530 etching Methods 0.000 claims description 35
- 239000000758 substrate Substances 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 33
- 238000003860 storage Methods 0.000 abstract description 11
- 235000012431 wafers Nutrition 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 217
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000000945 filler Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 239000002355 dual-layer Substances 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 102100022734 Acyl carrier protein, mitochondrial Human genes 0.000 description 1
- 101000678845 Homo sapiens Acyl carrier protein, mitochondrial Proteins 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了一种掩膜结构、半导体结构及制备方法，掩膜结构的制备方法包括：图形化牺牲层及第二介质层，以形成包括由下至上依次层叠的第一图形及第二图形的图形结构，图形结构下部的宽度小于图形结构上部的宽度；于图形结构的侧壁形成初始掩膜图形；于位于不同图形结构侧壁的相邻初始掩膜图形之间填充第一填充层；去除第二图形及位于第二图形侧壁的初始掩膜图形；去除第一填充层、第一图形，以于第一介质层的上表面形成第一掩膜图形，第一掩膜图形沿第一方向延伸；于第一掩膜图形上形成第二掩膜图形，第二掩膜图形沿第二方向延伸，第二方向与第一方向相交，以得到孔径大小均一和方向一致性较好的电容孔，增大电容存储电量，提高晶圆生产良率。
Description
技术领域
本发明涉及集成电路以及电子元器件制造领域，尤其涉及一种掩膜结构、半导体结构及制备方法。
背景技术
随着半导体存储技术的快速发展，市场对半导体存储产品的存储能力提出了更高的要求。对于动态随机存储器(Dynamic Random Access Memory，简称： DRAM)来说，其中的存储电容的分布密度及单个电容的存储电量制约着电容存储器的存储能力及稳定性。
然而，现有的电容存储器在制备电容孔的过程中，一般需要形成双层掩膜图形，双层掩膜图形均呈规则排列，并从俯视图可观察到双层掩膜图形相互斜交，然后将这双层掩膜图形转移到目标掩膜层上，以定义出电容图案并制备电容管。由于旋涂硬掩膜层(Spin-On hardmask，SOH)材料本身具有松软和流动性较强等理化性质，形成呈现上窄下宽的图形结构，使得后续制备的双层掩膜图形呈现倾斜形貌，以使双层掩膜图形向下转移图形时易造成制备的电容孔存在孔径大小不一、刻蚀不足及电容孔方向一致性较差等缺陷，导致电容存储电量下降，最终影响晶圆良率。
发明内容
基于此，有必要针对现有技术制备电容孔的过程中，由于旋涂有机碳层材料的理化性质，造成制备的电容孔存在孔径大小不一、刻蚀不足及电容孔方向一致性较差等缺陷的技术问题，提供一种掩膜结构、半导体结构及制备方法，以提高制备电容孔的孔径均一性和电容存储电量。
为实现上述目的及其他相关目的，本申请的第一方面提出一种掩膜结构的制备方法，包括如下步骤：
形成由下至上依次叠置的第一介质层、牺牲层及第二介质层；
图形化所述牺牲层及所述第二介质层，以形成包括由下至上依次层叠的第一图形及第二图形的图形结构，所述第一图形下部的宽度小于所述第一图形上部的宽度；
于所述图形结构的侧壁形成初始掩膜图形；
于位于不同图形结构侧壁的相邻所述初始掩膜图形之间填充第一填充层；
去除所述第二图形及位于所述第二图形侧壁的所述初始掩膜图形；
去除所述第一填充层、所述第一图形，以于所述第一介质层的上表面形成第一掩膜图形，所述第一掩膜图形沿第一方向延伸；
于所述第一掩膜图形上形成第二掩膜图形，所述第二掩膜图形沿第二方向延伸，所述第二方向与所述第一方向相交。
于上述实施例提供的掩膜结构的制备方法中，依次形成叠置的第一介质层、牺牲层及第二介质层，图形化牺牲层及第二介质层，以形成包括由下至上依次层叠的第一图形及第二图形的图形结构，刻蚀过程中，控制刻蚀第一图形上下部分的刻蚀速率，以使第一图形下部的宽度小于第一图形上部的宽度；于图形结构的侧壁形成初始掩膜图形，并于位于不同图形结构侧壁的相邻初始掩膜图形之间填充第一填充层，以确保在后续刻蚀去除第二图形、第一填充层及初始掩膜图形后，预留的第一填充层可以保护第一掩膜图形不会出现倾斜现象；去除第一填充层、第一图形，以于第一介质层的上表面形成第一掩膜图形，第一掩膜图形沿第一方向延伸；于第一掩膜图形上形成第二掩膜图形，第二掩膜图形沿第二方向延伸，第二方向与第一方向相交。基于上述制备方法得到的第一掩膜图形和第二掩膜图形作为掩膜版向下刻蚀，得到孔径大小均一和方向一致性较好的电容孔，增大电容存储电量，提高晶圆生产良率。
在其中一个实施例中，所述于所述图形结构的侧壁形成初始掩膜图形，包括：
于所述图形结构的侧壁、所述图形结构的上表面及所述第一介质层的上表面形成初始掩膜材料层；
去除位于所述第一介质层的上表面及所述图形结构的上表面的初始掩膜材料层，保留于所述图形结构的侧壁的所述初始掩膜材料层即为所述初始掩膜图形。
在其中一个实施例中，所述于位于不同图形结构侧壁的相邻所述初始掩膜图形之间填充第一填充层，包括：
形成第一填充材料层，所述第一填充材料层填满位于不同图形结构侧壁的相邻所述初始掩膜图形之间的间隙，并覆盖所述图形结构及所述初始掩膜图形，所述第一填充材料层的上表面高于所述图形结构的上表面；
去除位于所述图形结构的上表面及所述初始掩膜图形的上表面的所述第一填充材料层，以暴露出所述第二图形。
在其中一个实施例中，所述形成第一掩膜图形之后，且形成第二掩膜图形的步骤之前，还包括：
形成第二填充层，所述第二填充层填满相邻所述第一掩膜图形之间的间隙，并覆盖所述第一掩膜图形。
在其中一个实施例中，所述第二填充层的上表面高于所述第一掩膜图形的上表面。
在其中一个实施例中，所述形成第二填充层之后，且形成第二掩膜图形的步骤之前，还包括：
于所述第二填充层的上表面形成第三介质层。
在其中一个实施例中，所述第一填充层的上表面低于所述图形结构的上表面。
在其中一个实施例中，采用刻蚀工艺去除所述第二图形，刻蚀过程中，所述第二图形与所述初始掩膜图形的刻蚀选择比大于1。
在其中一个实施例中，刻蚀过程中，所述第一填充层与所述第二图形的刻蚀选择比大于1。
在其中一个实施例中，所述于所述第一掩膜图形上形成第二掩膜图形之后还包括：
基于所述第一掩膜图形和所述第二掩膜图形图形化所述第一介质层，以得到目标掩膜图形。
在其中一个实施例中，所述基于所述第一掩膜图形和所述第二掩膜图形图形化所述第一介质层，以得到目标掩膜图形包括：
基于所述第二掩膜图形去除暴露出的所述第三介质层；
基于所述第二掩膜图形及所述第一掩膜图形刻蚀所述第二填充层；
基于所述第二掩膜图形及所述第一掩膜图形刻蚀所述第一介质层；
去除所述第一掩膜图形、所述第二掩膜图形、保留的所述第三介质层及保留的所述第二填充层，以得到所述目标掩膜图形。
本申请的第二方面提出一种半导体结构的制备方法，包括如下步骤：
提供基底；
于所述基底上形成待刻蚀材料层；
采用如上述的掩膜结构的制备方法于所述待刻蚀材料层的上表面形成所述目标掩膜图形；
基于所述目标掩膜图形刻蚀所述待刻蚀材料层，以得到半导体结构。
于上述实施例提供的半导体结构的制备方法中，提供基底，并于基底上形成待刻蚀材料层；采用如上述的掩膜结构的制备方法于待刻蚀材料层的上表面形成目标掩膜图形；基于目标掩膜图形刻蚀待刻蚀材料层，以形成有孔径大小均一和方向一致性较好的电容孔的半导体结构，且不会存在刻蚀不足等缺陷，可增大电容存储电量，利于制备小尺寸DRAM的电容孔。
在其中一个实施例中，所述基底包括多晶硅基底，所述待刻蚀材料层包括介质层。
在其中一个实施例中，所述半导体结构包括电容孔。
本申请的第三方面提出一种半导体结构，所述半导体结构采用如上述的半导体结构的制备方法制成而得到。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中提供的现有技术制备的目标掩膜层的结构示意图，其中，图1a为目标掩膜层的俯视图，图1b为沿图1a中AA’方向的局部截面结构示意图；
图2为本申请一实施例中提供的掩膜结构的制备方法的流程示意图；
图3为本申请一实施例中提供的形成第一介质层、牺牲层及第二介质层的局部截面结构示意图；
图4为本申请一实施例中提供的形成图形结构的局部截面结构示意图；
图5为本申请一实施例中提供的形成初始掩膜材料层的局部截面结构示意图；
图6为本申请一实施例中提供的去除部分的初始掩膜材料层后所得结构的局部截面结构示意图；
图7为本申请一实施例中提供的形成第一填充材料层的局部截面结构示意图；
图8为本申请一实施例中提供的去除部分的第一填充材料层后所得结构的局部截面结构示意图；
图9为本申请一实施例中提供的去除第二图形及位于第二图形侧壁的初始掩膜图形后所得结构的局部截面结构示意图；
图10为本申请一实施例中提供的于第一介质层的上表面形成第一掩膜图形的局部截面结构示意图；
图11为本申请一实施例中提供的形成第二填充层的局部截面结构示意图；
图12为本申请一实施例中提供的于第二填充层的上表面形成第三介质层的局部截面结构示意图；
图13为本申请一实施例中提供的形成第二掩膜图形的局部截面结构示意图；
图14为本申请一实施例中提供的去除部分第一填充层和部分第一图形后所得结构的局部截面结构示意图；
图15为本申请一实施例中提供的形成光刻胶层的局部截面结构示意图；
图16为本申请一实施例中提供的形成图形化光刻胶层的局部截面结构示意图；
图17为本申请一实施例中提供的形成图形化光刻胶层的局部截面结构示意图；
图18为本申请另一实施例中提供的形成第二掩膜图形的局部截面结构示意图；
图19为本申请一实施例中提供的基底和待刻蚀材料层的局部截面结构示意图；
图20为本申请一实施例中提供的半导体结构的结构示意图，其中，图20a 为半导体结构的俯视图，图20b为沿图20a中BB’方向的局部截面结构示意图。
附图标记说明：10-第一介质层，21-牺牲层，22-第二介质层，23-图形结构， 231-第一图形，232-第二图形；
24-初始掩模图形，241-初始掩膜材料层；
25-第一填充层，251-第一填充材料层；
26-第一掩膜图形，27-第二填充层，28-第三介质层，29-第二掩膜图形；
31-基底，32-待刻蚀材料层，321-掩膜层，322-第一图形转移层，323-第二图形转移层；
33-图形化光刻胶层，331-光刻胶层，34-缓冲层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在... 上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
请参阅图1，采用现有技术中自对准双图案技术(Self-Aligned DoublePatterning，SDAP)形成定义电容孔图案的过程中，由于SOH材料本身具有松软和流动性较强等理化性质，呈现形成呈现上窄下宽的图形结构，图形转移过程中将位于基底31的上表面的掩膜层321转化为目标掩膜层，造成电容图案转移制备的电容孔具有孔径大小不一(如图1中a1所示)、刻蚀不足(如图1中 b1所示)及方向一致性较差(如图1a中c1所示)等缺陷，造成后续沉积下电极和电容介质层的厚度不均一，导致电容存储电量下降，从而限制晶圆良率的提升。
请参阅图2-图20b，需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本申请的一个实施例中，如图2所示，提供了一种掩膜结构的制备方法，包括如下步骤：
步骤S10：形成由下至上依次叠置的第一介质层、牺牲层及第二介质层；
步骤S20：图形化牺牲层及第二介质层，以形成包括由下至上依次层叠的第一图形及第二图形的图形结构，第一图形下部的宽度小于第一图形上部的宽度；
步骤S30：于图形结构的侧壁形成初始掩膜图形；
步骤S40：于位于不同图形结构侧壁的相邻初始掩膜图形之间填充第一填充层；
步骤S50：去除第二图形及位于第二图形侧壁的初始掩膜图形；
步骤S60：去除第一填充层、第一图形，以于第一介质层的上表面形成第一掩膜图形，第一掩膜图形沿第一方向延伸；
步骤S70：于第一掩膜图形上形成第二掩膜图形，第二掩膜图形沿第二方向延伸，第二方向与第一方向相交。
于上述实施例提供的掩膜结构的制备方法中，依次形成叠置的第一介质层、牺牲层及第二介质层，图形化牺牲层及第二介质层，以形成包括由下至上依次层叠的第一图形及第二图形的图形结构，刻蚀过程中，控制刻蚀图形结构上下部分的刻蚀速率，以使第一图形下部的宽度小于第一图形上部的宽度；于图形结构的侧壁形成初始掩膜图形，并于位于不同图形结构侧壁的相邻初始掩膜图形之间填充第一填充层，以确保在后续刻蚀去除第二图形、第一填充层及初始掩膜图形后，预留的第一填充层可以保护第一掩膜图形不会出现倾斜现象；去除第一填充层、第一图形，以于第一介质层的上表面形成第一掩膜图形，第一掩膜图形沿第一方向延伸；于第一掩膜图形上形成第二掩膜图形，第二掩膜图形沿第二方向延伸，第二方向与第一方向相交。基于上述制备方法得到的第一掩膜图形和第二掩膜图形作为掩膜版向下刻蚀，得到孔径大小均一和方向一致性较好的电容孔，增大电容存储电量，提高晶圆生产良率。
作为示例，如图3所示，步骤S10中提供的牺牲层21可以包括但不仅限于旋涂硬掩膜层SOH，第二介质层22可以包括但不仅限于氮氧化硅层(SiON)，第一介质层10可以为多层，其中，第一介质层10包括由下至上依次层叠的基底、第一支撑层、第二支撑层及第三支撑层。具体地，基底可以包括但不仅限于多晶硅基底，第一支撑层可以包括但不仅限于氧化硅层，第二支撑层可以包括但不仅限于无机碳层(Amorphous Carbon Layer，ACL)。
作为示例，如图4所示，步骤S20中控制图形结构23上下部分的刻蚀速率，刻蚀上部的速率小于下部的刻蚀速率，使得形成的图形结构23的上部的宽度大于下部的宽度，即宽度w1>宽度w2，在后续沉积初始掩膜材料层241的过程中，由于旋涂硬掩膜层SOH的理化性质，形成如图5所示的图形结构23上下部的宽度均等，且能够确保于图形结构23的侧壁形成的初始掩膜材料层241垂直于第一介质层10，以便于形成形状规整的第一掩膜图形。
作为示例，对第二介质层22图形化处理得到的第二图形232的形状可以为如图4-8所示的半圆形，也可以为矩形结构。
在一个实施例中，步骤S30：于图形结构23的侧壁形成初始掩膜图形24，包括如下步骤：
步骤S31：于图形结构23的侧壁、图形结构23的上表面及第一介质层10 的上表面形成初始掩膜材料层241，请参考图5；
步骤S32：去除位于第一介质层10的上表面及图形结构23的上表面的初始掩膜材料层241，保留于图形结构23的侧壁的初始掩膜材料层241即为初始掩膜图形24，请参考图6。
作为示例，初始掩膜材料层241包括但不仅限于氧化硅层。
在一个实施例中，步骤40：于位于不同图形结构23侧壁的相邻初始掩膜图形24之间填充第一填充层25，包括如下步骤：
步骤41：形成第一填充材料层251，第一填充材料层251填满位于不同图形结构23侧壁的相邻初始掩膜图形24之间的间隙，并覆盖图形结构23及初始掩膜图形24，第一填充材料层251的上表面高于图形结构23的上表面，如图7 所示；
作为示例，形成第一填充材料层251工艺可以为化学气相沉积工艺(ChemicalVapor Deposition，CVD)、原子层沉积工艺(Atomic Layer Deposition， ALD)、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺中的一种或多种。本申请中优选采用高密度等离子沉积工艺形成第一填充材料层251。
步骤42：去除位于图形结构23的上表面及初始掩膜图形24的上表面的第一填充材料层251，以暴露出第二图形232，如图8所示。
在一个实施例中，第一填充层25和第一填充材料层251可以包括但不仅限于旋涂硬掩膜层(SOH)，在步骤S50和步骤S60中，采用高选择比的干法刻蚀工艺去除第二图形232及位于第二图形232侧壁的初始掩膜图形24，再去除第一填充层25和第一图形231，其中，第二图形232与初始掩膜图形24的刻蚀选择比大于1，第一填充层25与第二图形232的刻蚀选择比大于1，即第一填充层25的刻蚀速率大于第二图形232的刻蚀速率，第二图形232的刻蚀速率大于初始掩膜图形24，以确保最后得到如图9和图10中具有垂直于第一介质层10 的上表面的第一掩膜图形26。
在一个实施例中，请继续参考图9，第一填充层25的上表面低于图形结构 23的上表面，使得在去除第一填充层25和第一图形231的过程中，保留的部分第一填充层25和第一图形231对第一掩膜图形26起到支撑的作用。
在一个实施例中，如图11所示，步骤S60：所形成第一掩膜图形26之后，且步骤S70：形成第二掩膜图形29的步骤之前，还包括如下步骤：
步骤S601：形成第二填充层27，第二填充层27填满相邻第一掩膜图形26 之间的间隙，并覆盖第一掩膜图形26。
作为示例，第二填充层27的上表面高于第一掩膜图形26的上表面，第二填充层27高出的部分可以作为缓冲层，使得在获得第二掩膜图形29之后，将第二掩膜图形29作为掩膜版向下刻蚀时，保护位于第二掩膜图形29下方的第一掩膜图形26不会受到损坏。其中，第二填充层27可以包括但不仅限于旋涂硬掩膜层(SOH)。
在一个实施例中，如图12所示，步骤S601中形成第二填充层27之后，且形成第二掩膜图形29的步骤之前，还包括如下步骤：
步骤S602：于第二填充层27的上表面形成第三介质层28。
作为示例，第三介质层28可以包括但不仅限于氮氧化硅层(SION)。
在本申请的一个实施例中，还提出另一实施方案，在步骤S50去除第二图形232及位于第二图形232侧壁的初始掩膜图形24之后，还包括如下步骤：
步骤S501：第一填充层25覆盖阵列区域A(Array)和外围区域P(Periphery)，去除位于阵列区域A的部分第一填充层25及部分第一图形231，位于阵列区域的第一填充层25的上表面与第一图形231的上表面齐平，如图14所示；
作为示例，位于外围区域P的第一填充层25的上表面与第一掩膜图形26 的上表面齐平。
步骤S502：形成光刻胶层331，光刻胶层331覆盖剩余第一填充层25和剩余第一图形231，且覆盖外围区域P，位于外围区域P的光刻胶层331的厚度与位于阵列区域A的光刻胶331的厚度相同，如图15所示；
步骤S503：图形化光刻胶层331，去除位于外围区域P的光刻胶层331，以得到图形化光刻胶层33，图形化光刻胶层331的上表面与第一掩膜图形26的上表面齐平，如图16所示；
步骤S504：形成缓冲层34，缓冲层34覆盖图形化光刻胶层331的上表面和位于外围区域P的第一填充层的上表面，缓冲层34的上表面高于第一掩膜图形26的上表面，如图17所示。
步骤S505：于缓冲层34的上表面形成第三介质层28；
步骤S506：于第三介质层28的上表面形成第二掩膜图形29，如图18所示。
在一个实施例中，如图13和图18所示，第一掩膜图形26沿第一方向延伸，于第一掩膜图形26上形成第二掩膜图形29，第二掩膜图形29沿第二方向延伸，第二方向与第一方向相交，第一方向和第二方向相交的夹角为大于0°且小于等于90°；具体地，第一方向和第二方向相交的夹角为10°、20°、30°、40°、50°或90°等等。
作为示例，第二掩膜图形的制备方法与第一掩膜图形的制备方法相同，不再反复赘述，请参考关于第一掩膜图形的制备流程。
在一个实施例中，步骤S70于第一掩膜图形26上形成第二掩膜图形29之后还包括如下步骤：
步骤S80：基于第一掩膜图形26和第二掩膜图形29图形化第一介质层10，以得到目标掩膜图形(未示出)。
在一个实施例中，步骤S80：基于第一掩膜图形26和第二掩膜图形29图形化第一介质层10，以得到目标掩膜图形包括如下步骤：
步骤S81：基于第二掩膜图形29去除暴露出的第三介质层28；
步骤S82：基于第二掩膜图形29及第一掩膜图形26刻蚀第二填充层27；
步骤S83：基于第二掩膜图形29及第一掩膜图形26刻蚀第一介质层10；
步骤S84：去除第一掩膜图形26、第二掩膜图形29、保留的第三介质层28 及保留的第二填充层27，以得到目标掩膜图形。
在本申请的一个实施例中，提供一种半导体结构的制备方法，包括如下步骤：
S1：提供基底31；
S2：于基底31上形成待刻蚀材料层32，如图19所示；
S3：采用如上所述的掩膜结构的制备方法于待刻蚀材料层32的上表面形成目标掩膜图形；
S4：基于目标掩膜图形刻蚀待刻蚀材料层32，以得到半导体结构，如图20 所示。
于上述实施例提供的半导体结构的制备方法中，提供基底，并于基底上形成待刻蚀材料层；采用如上述的掩膜结构的制备方法于待刻蚀材料层的上表面形成目标掩膜图形；基于目标掩膜图形刻蚀待刻蚀材料层，以形成有孔径大小均一和方向一致性较好的电容孔的半导体结构，且不会存在刻蚀不足等缺陷，可增大电容存储电量，利于制备小尺寸DRAM的电容孔。
作为示例，基底31包括多晶硅基底，待刻蚀材料层32包括介质层，介质层可以为多层，介质层为由下至上依次叠置的掩膜层321、第一图形转移层322 及第二图形转一层323。请继续参考图20，半导体结构包括电容孔，得到具有孔径大小均一和方向一致性较好的电容孔。
在本申请的一个实施例中，本申请还提出了一种半导体结构，半导体结构采用如上述的半导体结构的制备方法制成而得到。
请注意，上述实施例仅出于说明性目的而不意味对本申请的限制。
应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
Claims (15)
1.一种掩膜结构的制备方法，其特征在于，包括：
形成由下至上依次叠置的第一介质层、牺牲层及第二介质层；
图形化所述牺牲层及所述第二介质层，以形成包括由下至上依次层叠的第一图形及第二图形的图形结构，所述第一图形下部的宽度小于所述第一图形上部的宽度；
于所述图形结构的侧壁形成初始掩膜图形；
于位于不同图形结构侧壁的相邻所述初始掩膜图形之间填充第一填充层；
去除所述第二图形及位于所述第二图形侧壁的所述初始掩膜图形；
去除所述第一填充层、所述第一图形，以于所述第一介质层的上表面形成第一掩膜图形，所述第一掩膜图形沿第一方向延伸；
于所述第一掩膜图形上形成第二掩膜图形，所述第二掩膜图形沿第二方向延伸，所述第二方向与所述第一方向相交。
2.根据权利要求1所述的掩膜结构的制备方法，其特征在于，所述于所述图形结构的侧壁形成初始掩膜图形，包括：
于所述图形结构的侧壁、所述图形结构的上表面及所述第一介质层的上表面形成初始掩膜材料层；
去除位于所述第一介质层的上表面及所述图形结构的上表面的初始掩膜材料层，保留于所述图形结构的侧壁的所述初始掩膜材料层即为所述初始掩膜图形。
3.根据权利要求1所述的掩膜结构的制备方法，其特征在于，所述于位于不同图形结构侧壁的相邻所述初始掩膜图形之间填充第一填充层，包括：
形成第一填充材料层，所述第一填充材料层填满位于不同图形结构侧壁的相邻所述初始掩膜图形之间的间隙，并覆盖所述图形结构及所述初始掩膜图形，所述第一填充材料层的上表面高于所述图形结构的上表面；
去除位于所述图形结构的上表面及所述初始掩膜图形的上表面的所述第一填充材料层，以暴露出所述第二图形。
4.根据权利要求1所述的掩膜结构的制备方法，其特征在于，所述形成第一掩膜图形之后，且形成第二掩膜图形的步骤之前，还包括：
形成第二填充层，所述第二填充层填满相邻所述第一掩膜图形之间的间隙，并覆盖所述第一掩膜图形。
5.根据权利要求4所述的掩膜结构的制备方法，其特征在于，所述第二填充层的上表面高于所述第一掩膜图形的上表面。
6.根据权利要求4所述的掩膜结构的制备方法，其特征在于，所述形成第二填充层之后，且形成第二掩膜图形的步骤之前，还包括：
于所述第二填充层的上表面形成第三介质层。
7.根据权利要求1所述的掩膜结构的制备方法，其特征在于，所述第一填充层的上表面低于所述图形结构的上表面。
8.根据权利要求1所述的掩膜结构的制备方法，其特征在于，采用刻蚀工艺去除所述第二图形，刻蚀过程中，所述第二图形与所述初始掩膜图形的刻蚀选择比大于1。
9.根据权利要求8所述的掩膜结构的制备方法，其特征在于，刻蚀过程中，所述第一填充层与所述第二图形的刻蚀选择比大于1。
10.根据权利要求6所述的掩膜结构的制备方法，其特征在于，所述于所述第一掩膜图形上形成第二掩膜图形之后还包括：
基于所述第一掩膜图形和所述第二掩膜图形图形化所述第一介质层，以得到目标掩膜图形。
11.根据权利要求10所述的掩膜结构的制备方法，其特征在于，所述基于所述第一掩膜图形和所述第二掩膜图形图形化所述第一介质层，以得到目标掩膜图形包括：
基于所述第二掩膜图形去除暴露出的所述第三介质层；
基于所述第二掩膜图形及所述第一掩膜图形刻蚀所述第二填充层；
基于所述第二掩膜图形及所述第一掩膜图形刻蚀所述第一介质层；
去除所述第一掩膜图形、所述第二掩膜图形、保留的所述第三介质层及保留的所述第二填充层，以得到所述目标掩膜图形。
12.一种半导体结构的制备方法，其特征在于，包括：
提供基底；
于所述基底上形成待刻蚀材料层；
采用如权利要求10或11所述的掩膜结构的制备方法于所述待刻蚀材料层的上表面形成所述目标掩膜图形；
基于所述目标掩膜图形刻蚀所述待刻蚀材料层，以得到半导体结构。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述基底包括多晶硅基底，所述待刻蚀材料层包括介质层。
14.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述半导体结构包括电容孔。
15.一种半导体结构，其特征在于，所述半导体结构采用如权利要求12至14中任一项所述的半导体结构的制备方法制成而得到。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110336053.0A CN113097141A (zh) | 2021-03-29 | 2021-03-29 | 掩膜结构、半导体结构及制备方法 |
| PCT/CN2021/107754 WO2022205692A1 (zh) | 2021-03-29 | 2021-07-22 | 掩膜结构、半导体结构及制作方法 |
| US17/448,524 US20220310607A1 (en) | 2021-03-29 | 2021-09-23 | Mask structure, semiconductor structure and manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110336053.0A CN113097141A (zh) | 2021-03-29 | 2021-03-29 | 掩膜结构、半导体结构及制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113097141A true CN113097141A (zh) | 2021-07-09 |
Family
ID=76670684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110336053.0A Pending CN113097141A (zh) | 2021-03-29 | 2021-03-29 | 掩膜结构、半导体结构及制备方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN113097141A (zh) |
| WO (1) | WO2022205692A1 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022205692A1 (zh) * | 2021-03-29 | 2022-10-06 | 长鑫存储技术有限公司 | 掩膜结构、半导体结构及制作方法 |
| CN115274411A (zh) * | 2022-09-27 | 2022-11-01 | 广州粤芯半导体技术有限公司 | 掩膜结构的制备方法、掩膜结构、半导体结构的制备方法 |
| WO2023004884A1 (zh) * | 2021-07-30 | 2023-02-02 | 长鑫存储技术有限公司 | 一种电容孔形成的方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645590A (ja) * | 1992-07-22 | 1994-02-18 | Oki Electric Ind Co Ltd | 半導体量子細線の形成方法 |
| CN105593762A (zh) * | 2013-09-30 | 2016-05-18 | 富士胶片株式会社 | 图案形成方法、图案掩模的形成方法、电子器件的制造方法及电子器件 |
| CN108206131A (zh) * | 2016-12-20 | 2018-06-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构以及半导体结构的形成方法 |
| CN112017950A (zh) * | 2020-07-17 | 2020-12-01 | 中国科学院微电子研究所 | 一种多重图形化的方法 |
| CN112133625A (zh) * | 2019-06-24 | 2020-12-25 | 长鑫存储技术有限公司 | 掩膜结构及其形成方法、存储器及其形成方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100949879B1 (ko) * | 2008-03-28 | 2010-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
| CN103779191B (zh) * | 2012-10-26 | 2016-08-31 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| US10049892B2 (en) * | 2015-05-07 | 2018-08-14 | Tokyo Electron Limited | Method for processing photoresist materials and structures |
| CN111524795B (zh) * | 2019-02-03 | 2024-02-27 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形化方法及其形成的半导体结构 |
| CN112447603B (zh) * | 2019-08-30 | 2023-12-19 | 长鑫存储技术有限公司 | 半导体存储器的形成方法 |
| CN113097141A (zh) * | 2021-03-29 | 2021-07-09 | 长鑫存储技术有限公司 | 掩膜结构、半导体结构及制备方法 |
-
2021
- 2021-03-29 CN CN202110336053.0A patent/CN113097141A/zh active Pending
- 2021-07-22 WO PCT/CN2021/107754 patent/WO2022205692A1/zh active Application Filing
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645590A (ja) * | 1992-07-22 | 1994-02-18 | Oki Electric Ind Co Ltd | 半導体量子細線の形成方法 |
| CN105593762A (zh) * | 2013-09-30 | 2016-05-18 | 富士胶片株式会社 | 图案形成方法、图案掩模的形成方法、电子器件的制造方法及电子器件 |
| CN108206131A (zh) * | 2016-12-20 | 2018-06-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构以及半导体结构的形成方法 |
| CN112133625A (zh) * | 2019-06-24 | 2020-12-25 | 长鑫存储技术有限公司 | 掩膜结构及其形成方法、存储器及其形成方法 |
| CN112017950A (zh) * | 2020-07-17 | 2020-12-01 | 中国科学院微电子研究所 | 一种多重图形化的方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022205692A1 (zh) * | 2021-03-29 | 2022-10-06 | 长鑫存储技术有限公司 | 掩膜结构、半导体结构及制作方法 |
| WO2023004884A1 (zh) * | 2021-07-30 | 2023-02-02 | 长鑫存储技术有限公司 | 一种电容孔形成的方法 |
| CN115274411A (zh) * | 2022-09-27 | 2022-11-01 | 广州粤芯半导体技术有限公司 | 掩膜结构的制备方法、掩膜结构、半导体结构的制备方法 |
| CN115274411B (zh) * | 2022-09-27 | 2023-07-18 | 粤芯半导体技术股份有限公司 | 掩膜结构的制备方法、掩膜结构、半导体结构的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2022205692A1 (zh) | 2022-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113097141A (zh) | 掩膜结构、半导体结构及制备方法 | |
| KR102357176B1 (ko) | 3차원 메모리 디바이스의 개구 레이아웃 | |
| US6991980B2 (en) | Methods of manufacturing multi-layer integrated circuit capacitor electrodes | |
| KR100640639B1 (ko) | 미세콘택을 포함하는 반도체소자 및 그 제조방법 | |
| CN113097143B (zh) | 掩膜结构、半导体结构及制备方法 | |
| CN113097139A (zh) | 掩膜结构、半导体结构及制备方法 | |
| CN113097148B (zh) | 半导体结构及其制备方法 | |
| US7456461B2 (en) | Stacked capacitor array and fabrication method for a stacked capacitor array | |
| CN113035836B (zh) | 半导体结构的制备方法及半导体结构 | |
| CN111199875B (zh) | 图形化硬掩膜层制备方法、电容器阵列结构及其制备方法 | |
| US8399955B2 (en) | Method of forming patterns of semiconductor device | |
| CN113471148B (zh) | 半导体结构的制造方法 | |
| WO2022012333A1 (zh) | 半导体结构及其制造方法 | |
| CN115148676B (zh) | 半导体结构的制备方法及半导体结构 | |
| CN215342595U (zh) | 动态随机存取存储器 | |
| US11437383B1 (en) | Method for fabricating dynamic random access memory devices | |
| US20220310607A1 (en) | Mask structure, semiconductor structure and manufacturing method | |
| US12027369B2 (en) | Mask structure, semiconductor structure and methods for manufacturing same | |
| US20220310393A1 (en) | Mask structure, semiconductor structure and methods for manufacturing same | |
| US20220278190A1 (en) | Method for preparing semiconductor structure and semiconductor structure | |
| CN113517256B (zh) | 用于形成dram的位线接触的隔离图案和制备方法 | |
| US20230361165A1 (en) | Method of forming semiconductor structure and semiconductor structure | |
| US11462548B1 (en) | Semicondcutor device and manufacturing method thereof | |
| US20220320108A1 (en) | Semiconductor structure and preparation method thereof | |
| US20230046960A1 (en) | Semiconductor device, method of manufacturing semiconductor device and electronic device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210709 |
|
| RJ01 | Rejection of invention patent application after publication |