CN110707044A - 形成半导体装置布局的方法 - Google Patents

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Abstract

本发明公开一种形成半导体装置布局的方法，其包含以下步骤。首先，建立多个第一图案，以在一基底上形成一材料层，该些第一图案规则地沿着一第一方向排列形成多列并呈现一阵列排列。然后，建立多个第二图案，该些第二图案环绕该些第一图案。接着，建立一第三图案以在该材料层上形成一阻挡层，该第三图案重叠于一部分的该些第二图案，且该些第二图案中的至少一个自该第三图案部分暴露出来。最后，利用该些第一图案于该基底上的一堆叠结构内形成多个第一开口，以分别暴露出一部分的该基底。

Description

形成半导体装置布局的方法
技术领域
本发明涉及一种形成半导体装置布局的方法，特别是用来形成一随机动态处理存储器元件的半导体装置布局的方法。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamic randomaccess memory,DRAM)的设计也必须符合高集成度及高密度的要求。对于具备凹入式栅极结构的动态随机存取存储器而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的动态随机存取存储器。
一般来说，具备凹入式栅极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一晶体管元件与一电荷贮存装置串联组成，以接收来自于字符线(word line,WL)及位线(bit line,BL)的电压信号。因应产品需求，阵列区中的存储单元密度需持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储器元件的效能及可靠度。
发明内容
本发明的一目的在于提供一种形成半导体装置布局的方法，其是先建立该半导体装置的布局设计图，以便模拟出各元件图案之间的对应关系，在于该半导体装置上形成实际的半导体结构。因此，本发明的布局方法可有效形成线宽及元件间距日益缩小的微小元件，避免上述元件的距离在曝光制作工艺中会因为光学特性的影响而有其物理上的限制。
为达上述目的，本发明的一实施例提供一种形成半导体装置布局的方法，其包含以下步骤。首先，建立多个第一图案，以在一基底上形成一材料层，该些第一图案规则地沿着一第一方向排列形成多列并呈现一阵列排列。然后，建立多个第二图案，该些第二图案环绕该些第一图案。接着，建立一第三图案以在该材料层上形成一阻挡层，该第三图案重叠于一部分的该些第二图案，且该些第二图案中的至少一个自该第三图案部分暴露出来。最后，利用该些第一图案于该基底上的一堆叠结构内形成多个第一开口，以分别暴露出一部分的该基底。
整体来说，本发明形成半导体装置布局的方法是利用一光掩模布局设计分别建立一半导体装置的开口图案与一阻挡层的开口图案，以同时定义出具有高集成度与高密度的半导体结构，并且进一步区分出该半导体装置的核心区与周边区。由此，本发明形成半导体装置布局的方法有利于在制作工艺简化的前提下，形成结构更为优化的半导体装置，例如可应用在一随机动态处理存储器(dynamic random access memory,DRAM)元件制作工艺，以形成该随机动态处理存储器元件的存储节点(storage node,SN)。
附图说明
图1至图5为本发明第一优选实施例中形成半导体装置布局的方法的步骤示意图，其中：
图1为形成半导体装置的布局设计示意图；
图2为形成一半导体结构后的平面示意图；
图3为图2沿着切线A-A’的剖面示意图；
图4为该半导体结构于形成通孔与盲孔后的剖面示意图；以及
图5为该半导体结构于形成开口后的剖面示意图；
图6为本发明另一优选实施例中的半导体结构于形成开口后的剖面示意图；
图7为本发明第二优选实施例中的形成半导体装置布局的方法示意图。
主要元件符号说明
111 第一图案
121 第二图案
121a、121b 第二图案
131 第三图案
131a、131b、131c、131d 边缘
300 基底
310 材料层
311 第一开口图案
312、312a 第二开口图案
330 阻挡层
331 第三开口图案
350 掩模结构
351 抗反射层
352 通孔
353 牺牲层
354 盲孔
355 硬掩模层
370 堆叠结构
371 第一层
372、374 开口
373 第二层
375 第三层
377 第四层
C11、C12、C13、C14、C15、C16、C17、C18、C19 列
C21、C22 列
CD 尺寸
D1、D2 方向
P 间距
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图5，所绘示者为本发明第一优选实施例中，形成半导体装置布局的方法示意图。本实施例的形成方法例如是应用在一半导体制作工艺中，例如是一随机动态处理存储器(dynamic random access memory,DRAM)元件制作工艺，以形成一半导体结构，如该随机动态处理存储器元件的存储节点(storage node,SN)，但并不以此为限。请先参考图2、图3所示，其分别绘示本实施例的方法所形成的半导体结构的平面与剖面示意图，包含多个第一开口图案311、多个第二开口图案312与一第三开口图案331。在本实施例中，第一开口图案311、第二开口图案312形成在同一层材料层310中，而第三开口图案331则形成在材料层310上方的一阻挡层330中，但不以此为限。
关于第一开口图案311、第二开口图案312与第三开口图案331之间的布局关系，则需一并参考图1所示的布局设计图。详细来说，图1为利用光学邻近修正(opticalproximity correction,OPC)技术所建立的布局设计图，其通过一电脑系统(未绘示)的存储媒介(未绘示)来调整各元件图案之间的匹配性，以用于形成图2、图3所示半导体结构。该布局设计图首先建立多个具有相同的尺寸(dimension)CD与间距(pitch)P的图案，并使该些图案相互交替排列而呈现一阵列(array)，如图1所示。接着，自该些图案中定义出多个第一图案111与多个第二图案121，使得第二图案121可环绕于第一图案111之外。并且，各第一图案111与各第二图案121相互规则沿着一方向D1(例如是y方向)而排列成多列(columns)C11、C12、C13、C14、C15、C16、C17、C18、C19，或者各第二图案121也可独立排列于第一图案111两侧而形成多列C21、C22，使得所有的第一图案111与第二图案121于图1所示的示意图上可呈现一阵列排列(array arrangement)，但不以此为限。详细来说，排列于各奇数列C11、C13、C15、C17、C19中的第一图案111、第二图案121在垂直于方向D1的另一方向D2(例如是x方向)相互对位排列(aligned arrangement)，排列于各偶数列C12、C14、C16、C18中的第一图案111、第二图案121在方向D2上也相互对位排列，但排列于奇数列C11、C13、C15、C17、C19与偶数列C12、C14、C16、C18中的第一图案111、第二图案121在方向D1与方向D2上则是错位排列(misaligned arrangement)，例如是如图1所示错位约二分之一至三分之一的间距P，但不以此为限。
第一开口图案311、第二开口图案312的形成方式，则包含以下步骤。首先，提供一基底300，基底300可以为一硅基底，或者位于硅基底上的介电层，但并不以此为限。基底300上还依序形成有由上而下依序堆叠的一掩模结构350与一堆叠结构370，并且，掩模结构350与堆叠结构370都具有一复合层结构(multilayer structure)，如图3所示。然后，依据图1的布局设计图，利用至少一光掩模(未绘示)，在掩模结构350上的材料层310中形成第一开口图案311与第二开口图案312。在本实施例中，第一开口图案311与第二开口图案312例如是利用至少两张光掩模(未绘示)，配合两次自对准双重图案化(self-aligned doublepatterning,SADP)制作工艺形成相互交错的多个条状图案(未绘示)，再通过该些条状图案的重叠区来形成，但不以此为限。在另一实施例中，也可直接通过一般的光刻及蚀刻(photo-etching-process,PEP)制作工艺，一次性的形成阵列排列的该些开口图案；或者是通过双重图案化与双重蚀刻(double patterning-double etching,2P2E)制作工艺等，分次地形成阵列排列的该些开口图案。如此，形成在材料层310中的第一开口图案311与第二开口图案312也具有相同的尺寸CD、间距P与排列方式。
然而，本领域者也可轻易理解，在本实施例中，虽是建立并形成尺寸、间距与排列方式都相同的第一图案111与第二图案121，但不以此为限。在实际制作工艺中，也可因应产品需求而调整该布局设计图与该半导体结构制作工艺，使得各第二图案121的尺寸、间距或排列方式不同于各第一图案111，而使得所形成的该第一开口图案与该第二开口图案可具有不同的尺寸、间距或排列方式。
另一方面，该布局设计图还进一步建立一第三图案131，第三图案131所定义的位置较佳可以覆盖所有的第一图案111与至少部分的第二图案121a，并且，使得第三图案131在方向D1的一边缘131a可位于第一图案111与第二图案121之间，而在方向D2的另一边缘131b则刚好位于部分的第二图案121a上，如图1所示。换言之，第三图案131的边缘131a并未直接位于任一个第二图案121上，而第三图案131的边缘131b则会位于部分的第二图案121a上，例如是仅位于排列于偶数列C12、C14、C16、C18的部分的第二图案121a上，如图1所示。然而，在另一实施例中，也可依据实际元件布局，而使得第三图案131的边缘131b仅会位于排列于奇数列C11、C13、C15、C17、C19的部分的第二图案121上(未绘示)，但不以此为限。在此情况下，部分的第二图案121a例如是约有一半尺寸CD的范围被第三图案131覆盖(意即，另一半尺寸CD的范围暴露于第三图案131之外)。然后，利用另一光掩模(未绘示)进行另一光刻及蚀刻制作工艺，以在材料层310上的阻挡层330内形成第三开口图案331，重叠于第一开口图案311与部分的第二开口图案312a，如图2、图3所示。如此，即可使得所形成的第三开口图案331与第一开口图案311、第二开口图案312之间也可具有前述的对应关系，例如是使部分的第二开口图案312a以及所有的第一开口图案311自所形成的第三开口图案331暴露出，如图2、图3所示。
然后，即可利用图2、图3所示半导体结构继续进行本实施例的半导体制作工艺，例如是进行一蚀刻制作工艺，而将阻挡层330内的第三开口图案331，以及材料层310内的第一开口图案311与第二开口图案312a一并转移至下方的掩模结构350内。在本实施例中，掩模结构350包含由上而下依序堆叠的一抗反射层351例如是一先进曝光图样薄膜(advancedpatterning film,APF)，一牺牲层353例如包含氧化硅(SiO2)等材质，以及一硬掩模层355例如是一含硅硬掩模(silicon-containing hard mask,SHB)，而该蚀刻制作工艺是先将第三开口图案331与第一开口图案311、第二开口图案312同时转移至掩模结构350的抗反射层351与牺牲层353内，形成多个贯穿抗反射层351与牺牲层353的通孔352，再完全移除上方的阻挡层330与材料层310，如图4所示。
需注意的是，部分的第二开口图案312a仅部分重叠于第三开口图案331，而使得其余部分被阻挡层330覆盖，因此，部分的第二开口图案312a相对于完全重叠于第三开口图案331的第一开口图案311而具有较小的孔径，例如是明显小于其尺寸CD。在此情形下，该蚀刻制作工艺所使用的蚀刻剂将受限于较小的孔径，而无法有效移除下方的抗反射层351与牺牲层353，因而形成不完全贯穿牺牲层353的盲孔354，如图4所示。
之后，进行另一蚀刻制作工艺，将抗反射层351与牺牲层353内的通孔352与盲孔354继续转移至下方的硬掩模层355与堆叠结构370内。在本实施例中，堆叠结构370是由蚀刻选择各不相同的不同膜层堆叠而成，其例如是包含由上而下依序堆叠的第一层371例如包含氮化硅(SiN)等材质，第二层373例如包含氧化硅等材质，第三层375例如包含氮化硅等材质，第四层377例如包含硼磷硅玻璃(borophosphosilicate glass,BPSG)等材质，而堆叠结构370上方的硬掩模层355则例如是包含非晶硅(amorphous silicon,a-Si)、纯硅(puresilicon)或多晶硅(polysilicon,p-Si)等材质，但不以此为限。需注意的是，在进行该另一蚀刻制作工艺时，由于硬掩模层355与掩模结构350的其他膜层之间具有较大的蚀刻选择，因此，未贯穿抗反射层351与牺牲层353的盲孔354将无法被继续转移至下方的硬掩模层355与堆叠结构370，其图案仅能停留在抗反射层351与牺牲层353内。另一方面，贯穿抗反射层351与牺牲层353的通孔352则被继续转移至下方的硬掩模层355内，并于堆叠结构370内形成多个开口372，暴露出下方的基底300，如图5所示。在此情况下，后续若完全移除掩模结构350，堆叠结构370内仅有对应于各通孔352的开口372，而不会形成可对应于盲孔354的图案。然而，在其他实施例中，也可选择调整该另一蚀刻制作工艺的蚀刻条件，如蚀刻时间或蚀刻剂等，使得盲孔354的图案仍可被转移至硬掩模层355与部分的堆叠结构370(例如是第一层371内)内。如此，在完全移除掩模结构350后，堆叠结构370内除了形成有对应于各通孔352的开口372外，还可形成可对应于盲孔354的开口374，如图6所示。开口374仅会形成在堆叠结构370顶部(即第一层371的顶部)，而不会暴露出下方的基底300，并且，具有小于开口372的孔径。
由此，即完成本发明第一优选实施例中形成半导体装置布局的方法。根据本实施例的方法，是先将该半导体装置的电路图案利用光学邻近修正技术而设计于如图1所示的布局设计图上，由此模拟出各元件图案之间的对应关系，以便能修正该些元件图案及其对应关系，并使曝光后的图形能够符合预期的目标。之后，在依据该布局设计图，利用至少一光掩模进行合适的光刻技术，将该布局设计图上的各图案111、121、131以一定的比例转移到该半导体装置上，形成如图2、图3所示的半导体结构。在本实施例中，各图案111、121、131分别对应于该半导体装置上的第一、第二开口图案311、312与阻挡层330的第三开口图案331，如此，使得第一、第二开口图案311、312与第三开口图案331中仅有第一开口图案311可被转移至后续形成的半导体结构中，形成具体的开口372。因此，本实施例的布局方法可有效形成线宽及元件间距日益缩小的微小元件，避免上述元件的距离在曝光制作工艺中会因为光学特性的影响而有其物理上的限制。
此外，本实施例的布局方法例如是应用在一随机动态处理存储器元件制作工艺，以形成该随机动态处理存储器元件的存储节点。详细来说，本实施例的基底300例如包含该随机动态处理存储器元件的一硅基底(未绘示，如一含硅基底或硅覆绝缘基底等)，该硅基底内形成有多个埋藏式栅极(未绘示)，以作为该随机动态处理存储器元件的埋藏式字符线(buried word line,BWL,未绘示)，并且该硅基底上则形成有多个位线(未绘示)与多个插塞(未绘示)，其是相互交替地位于该硅基底上，以分别作为该随机动态处理存储器元件的该位线与存储节点插塞(storage node contact,SNC)。
而本实施例的堆叠结构370、掩模结构350、材料层310及阻挡层330等则依序形成在该硅基底上，并且通过前述实施例所述的形成半导体装置布局的方法，利用如图1所示的光掩模布局先在材料层310上形成第一开口图案311、第二开口图案312，再形成阻挡层330与第三开口图案331等。如此操作，即可在堆叠结构370内形成对应于各第一开口图案311的开口372，以分别暴露出形成在该硅基底上的各插塞。由此，即可利用形成在堆叠结构370内的开口372作为后续存储节点形成所需的鳍片(SN fins)依序于各开口372内形成电容结构，至少包含一底电极层(未绘示)、一电容介电层(未绘示)与一顶电极层(未绘示)，以构成该随机动态处理存储器的存储节点。而与第三开口图案331重叠的部份第二开口图案312则在图案转移的制作工艺中选择性地停留在掩模结构350内或是在堆叠结构370顶层(即第一层371内)的上半部，而不形成开口。由此，不仅可通过该半导体装置的布局设计定义出具有高集成度与高密度的存储节点结构，还可进一步区分出该半导体装置的存储器区与周边区，进而在制作工艺简化的前提下，形成结构更为优化的半导体装置。
需注意的是，前述实施例中掩模结构350、堆叠结构370所堆叠的膜层数量为因应该随机动态处理存储器元件的制作工艺而设计，但不限于是三层或四层。在本发明的其他实施例中，也可以依据产品需求而调整该掩模结构或该堆叠结构的堆叠层数、各堆叠层的材质与堆叠顺序等。
此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明形成半导体装置布局的方法也可能有其它态样，而不限于前述。因此，下文将进一步针对形成半导体装置布局的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。
请参照图7所示，其绘示本发明第二优选实施例中形成半导体装置布局的方法。本实施例的步骤大体上与前述第一优选实施例相同，于此不在赘述，而本实施例与前述第一优选实施例主要差异在于，该半导体结构的布局设计也可配合实际元件的配置而调整各图案111、121、131的尺寸、间距或相对位置。举例来说，第三图案131在方向D1的边缘131c也可选择位于部分的第二图案121b上，如图7所示。或者，第三图案131在方向D2的边缘131d也可选择不规则的延伸，并位于部分的第二图案121a上，如图7所示。由此，通过第三图案131所建立的半导体结构的区域分界也可有更多的变化，而能符合各元件的实际设计需求。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (15)

1.一种形成半导体装置布局的方法，其特征在于，包含：
建立多个第一图案，以在基底上形成材料层，该些第一图案规则地沿着第一方向排列形成多列并呈现一阵列排列；
建立多个第二图案，该些第二图案环绕该些第一图案；以及
建立第三图案以在该材料层上形成阻挡层，该第三图案重叠于一部分的该些第二图案，且该些第二图案中的至少一个自该第三图案部分暴露出来；以及
利用该些第一图案于该基底上的一堆叠结构内形成多个第一开口，以分别暴露出一部分的该基底。
2.依据权利要求1所述的形成半导体装置布局的方法，其特征在于，该些第二图案与该些第一图案相互对位排列。
3.依据权利要求1所述的形成半导体装置布局的方法，其特征在于，该第三图案包含朝着该第一方向延伸的第一边缘，该第一边缘设置在该些第一图案与该些第二图案之间。
4.依据权利要求1所述的形成半导体装置布局的方法，其特征在于，该第三图案包含朝向第二方向延伸的第二边缘，该第二方向垂直于该第一方向且该第二边缘仅设置在该些第二图案中的该至少一个上。
5.依据权利要求4所述的形成半导体装置布局的方法，其特征在于，该第二边缘不规则地延伸。
6.依据权利要求4所述的形成半导体装置布局的方法，其特征在于，该第二边缘规则地延伸。
7.依据权利要求6所述的形成半导体装置布局的方法，其特征在于，该些第二图案中的该至少一个仅与排列在偶数列中的该些第一图案对位排列。
8.依据权利要求6所述的形成半导体装置布局的方法，其特征在于，该些第二图案中的该至少一个仅与排列在奇数列中的该些第一图案对位排列。
9.依据权利要求1所述的形成半导体装置布局的方法，其特征在于，还包含：
在该堆叠结构上形成一掩模结构；
利用该些第一图案于该掩模结构内形成多个通孔；以及
利用该些第二图案中的该至少一个于该掩模结构内形成至少一个盲孔。
10.依据权利要求9所述的形成半导体装置布局的方法，其特征在于，还包含：
通过该至少一个盲孔于该掩模结构内形成至少一个第二开口，该第二开口仅形成在该堆叠结构的上半部而不会暴露出该基底。
11.依据权利要求1所述的形成半导体装置布局的方法，其特征在于，各该第一图案与各该第二图案包含相同的尺寸与间距。
12.依据权利要求11所述的形成半导体装置布局的方法，其特征在于，该些第二图案中的该至少一个约一半尺寸暴露于该第三图案之外。
13.依据权利要求1所述的形成半导体装置布局的方法，其特征在于，排列于偶数列中的该些第一图案相互对位排列。
14.依据权利要求1所述的形成半导体装置布局的方法，其特征在于，排列于奇数列中的该些第一图案相互对位排列。
15.依据权利要求1所述的形成半导体装置布局的方法，其特征在于，排列于偶数列与奇数列中的该些第一图案相互错位排列。
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