KR100934865B1 - 설계 패턴 레이아웃의 분리 방법 및 이를 이용한 노광마스크 제조 방법 - Google Patents

설계 패턴 레이아웃의 분리 방법 및 이를 이용한 노광마스크 제조 방법 Download PDF

Info

Publication number
KR100934865B1
KR100934865B1 KR1020080069614A KR20080069614A KR100934865B1 KR 100934865 B1 KR100934865 B1 KR 100934865B1 KR 1020080069614 A KR1020080069614 A KR 1020080069614A KR 20080069614 A KR20080069614 A KR 20080069614A KR 100934865 B1 KR100934865 B1 KR 100934865B1
Authority
KR
South Korea
Prior art keywords
pattern
layout
mask
line
verifying
Prior art date
Application number
KR1020080069614A
Other languages
English (en)
Inventor
김철균
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080069614A priority Critical patent/KR100934865B1/ko
Priority to US12/326,296 priority patent/US8151222B2/en
Application granted granted Critical
Publication of KR100934865B1 publication Critical patent/KR100934865B1/ko
Priority to US13/406,124 priority patent/US8429587B2/en

Links

Images

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • G03F7/70441Optical proximity correction [OPC]

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은 설계 패턴 레이아웃의 분리 방법 및 이를 이용한 노광 마스크 제조 방법에 관한 것으로, 설계 패턴 레이아웃을 자동으로 분리하여 복수 개의 마스크 레이아웃을 얻어낸 후 상기 마스크 레이아웃에 대한 시뮬레이션을 통해 문제 발생 지역을 파악하고, 이를 피드백하여 상기 설계 패턴 레이아웃을 수정함으로써, 각 공정 별로 문제점을 검출해 내고 이를 보정할 수 있어 공정 시간이 감소되는 기술을 개시한다.

Description

설계 패턴 레이아웃의 분리 방법 및 이를 이용한 노광 마스크 제조 방법 {METHOD FOR DECOMPOSING DESIGNED PATTERN LAYOUT AND METHOD FOR FABRICATING THE EXPOSURE MASK USING THE SAME}
본 발명은 SPT(Sapcer Patterning Technology) 공정에 적용되는 마스크의 설계 패턴 레이아웃 분리 방법 및 이를 이용한 노광 마스크 제조 방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라 반도체 소자를 구성하는 회로를 구현하는 패턴의 크기 및 간격(pitch)이 점점 감소하고 있다.
이에, 기존의 장비를 이용하고서도 고집적화에 부합하는 미세 패턴을 형성할 수 있는 다른 방법으로서 3장의 노광 마스크를 이용하는 SPT(Spacer Patterning Technology) 방법이 제안되고 있다.
상기와 같이 광 리소그래피의 분해능의 한계를 극복하기 위한 SPT 방법은 수 개의 마스크(Mask) 공정과 에칭(Etching) 공정이 여러번 반복되는 공정 단계를 포함하고 있다. 따라서, 상기 SPT 방법을 이용한 소자의 제작은 설계자가 기존에 사용하던 디자인 플로우(Design Flow)를 통하여 레이아웃을 형성하고, 이를 수작업으 로 복수 개의 마스크 레이아웃으로 분리한다.
다음에, 상기 분리된 복수 개의 마스크 레이아웃을 실제 공정에 적용하여 문제점을 파악하고 이를 수정하여 최종 마스크 레이아웃을 형성한다.
상술한 종래 기술에 따른 설계 패턴 레이아웃의 패턴 분리 방법 및 이를 이용한 노광 마스크 제조 방법은 설계자가 의도한 패턴이 실제로 웨이퍼에 구현되는지 파악하기 어려우며, 실제 웨이퍼 상에 형성된 패턴의 결과를 확인하기 전에는 어느 부분에서 문제가 발생하였는지 파악하기 어려운 문제점이 있다.
또한, 패턴 분리 공정 시 수작업으로 패턴을 나눔으로 인해 시간 소비가 많고, 패턴 분리 공정 시 에러가 발생할 가능성이 크며, 공정 단계가 많으므로 빠른 시간 내에 피드백(Feedback) 받기가 어려운 문제점이 있다.
본 발명은 설계 패턴 레이아웃을 자동으로 분리하여 복수 개의 마스크 레이아웃을 얻어낸 후 상기 마스크 레이아웃에 대한 시뮬레이션을 통해 문제 발생 지역을 파악하고, 이를 피드백하여 상기 설계 패턴 레이아웃을 수정함으로써, 각 공정 별로 문제점을 검출해 내고 이를 보정할 수 있어 공정 시간을 감소시킬 수 있는 설계 패턴 레이아웃의 분리 방법 및 이를 이용한 노광 마스크 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 설계 패턴 레이아웃의 분리 방법은
복수 개의 라인 패턴 및 상기 라인 패턴과 중첩되는 패드 패턴을 갖는 설계 패턴 레이아웃의 분리 방법에 있어서, 인접한 두 개의 상기 라인 패턴의 단부를 연결시키는 연결부와 상기 라인 패턴의 내측으로 정의된 제 1 패턴을 갖는 제 1 마스크 레이아웃을 분리하는 단계와, 상기 패드 패턴을 정의하는 제 2 패턴을 갖는 제 2 마스크 레이아웃을 분리하는 단계와, 상기 연결부를 오픈시키는 제 3 패턴을 갖는 제 3 마스크 레이아웃을 분리하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 연결부는 인접한 두 개의 라인 패턴을 1 : 1로 연결되도록 한다.
또한, 상기 연결부는 단부가 일직선상에 위치하는 두 개의 상기 라인 패턴 사이에 형성하며, 상기 연결부는 상기 라인 패턴의 단축방향으로 단부가 일직선상에 위치하는 두 개의 상기 라인 패턴 사이에 형성하는 것이 더 바람직하다.
그리고, 상기 라인 패턴은 길이가 다른 제 1 라인 패턴 및 제 2 라인 패턴으로 연결된 것을 특징으로 한다.
본 발명에 따른 노광 마스크 제조 방법은
복수 개의 라인 패턴 및 상기 라인 패턴과 중첩되는 패드 패턴을 갖는 설계 패턴 레이아웃을 복수 개의 마스크 레이아웃으로 분리하는 단계와, 상기 복수 개의 마스크 레이아웃을 각각 검증하는 단계와, 상기 복수 개의 마스크 레이아웃을 조합하여 시뮬레이션을 형성하는 단계와, 상기 시뮬레이션된 이미지를 상기 설계 패턴 레이아웃과 비교하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 설계 패턴 레이아웃을 복수 개의 레이아웃으로 분리하는 단계는 인접한 두 개의 상기 라인 패턴의 단부를 연결시키는 연결부와 상기 라인 패턴의 내측으로 정의된 제 1 패턴을 갖는 제 1 마스크 레이아웃을 분리하는 단계와, 상기 패드 패턴을 정의하는 제 2 패턴을 갖는 제 2 마스크 레이아웃을 분리하는 단계와, 상기 연결부를 오픈시키는 제 3 패턴을 갖는 제 3 마스크 레이아웃을 분리하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 복수 개의 마스크 레이아웃을 조합하여 상기 설계 패턴 레이아웃과 비교하는 단계를 더 포함하며,
상기 제 1 마스크 레이아웃을 검증한 후 상기 제 1 마스크 레이아웃을 이용해서 형성된 컨투어 이미지 상에 스페이서를 형성하는 단계와, 상기 스페이서를 검증하는 단계를 더 포함한다.
그리고, 상기 스페이서를 검증하는 단계는 상기 스페이서의 증착 두께 균일 도를 검증하며, 상기 제 2 마스크 레이아웃을 검증하는 단계는 상기 제 1 마스크 레이아웃과의 오버레이 마진(Overlay Margin)을 검증하고, 상기 제 3 마스크 레이아웃을 검증하는 단계는 상기 제 1 및 제 2 마스크 레이아웃과의 오버레이 마진(Overlay Margin)을 검증한다.
그리고, 상기 복수 개의 마스크 레이아웃을 검증한 후 컨투어 이미지(Contour Image)를 형성하는 단계를 더 포함한다.
본 발명에 따른 설계 패턴 레이아웃의 분리 방법은 설계 패턴 레이아웃을 자동으로 분리하여 복수 개의 마스크 레이아웃을 얻어낸 후 상기 마스크 레이아웃에 대한 시뮬레이션을 통해 문제 발생 지역을 파악하고, 이를 피드백하여 상기 설계 패턴 레이아웃을 수정함으로써, 각 공정 별로 문제점을 검출해 내고 이를 보정할 수 있어 공정 시간을 감소시키는 효과가 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 설계 패턴 레이아웃의 분리 방법을 도시한 순서도이고, 도 2a 및 도 2b는 설계 패턴 레이아웃을 도시한 것이며, 도 3a 내지 도 3c는 상기 도 1의 순서도에 따른 설계 패턴 레이아웃의 패턴 분리 방법에 의해 분리된 3개의 노광 마스크 레이아웃을 도시한 것이다.
또한, 도 4a 내지 도 4e는 도 1의 검증 단계 시 검토해야 하는 문제점을 도 시한 평면도이다.
먼저, 설계자가 디자인 툴(Design Tool)을 이용하여 도 2a와 같이 원하는 설계 패턴 레이아웃을 디자인한다(S100).
여기서는 도 2a의 설계 패턴 레이아웃을 기준으로 설명하도록 한다.
도 2a의 설계 패턴 레이아웃은 복수 개의 라인 패턴(200a) 및 라인 패턴(200a)과 중첩되는 패드 패턴(200b)을 구비한다.
이때, 라인 패턴(200a)은 일측이 꺽인 'L'자 형태로 형성되어 있으며, 하나의 라인 패턴(200a)에 하나의 패드 패턴(200b)이 구비되어 있다.
그리고, 패드 패턴(200b)은 상기 'L'자 형태의 라인 패턴(200a)에서 길이가 짧은 부분에 중첩되도록 구비되어 있다.
이때, 상기 설계 패턴 레이아웃은 특정 디자인 룰(Design Rule)에 따라 미리 정의된 패턴들을 라이브러리(Library)화하여 설계자가 필요에 따라서 원하는 패턴을 가져다 그들을 조합하여 형성할 수 있다.
예컨데, 라이브러리화된 패턴들 중에서 '도 2b'와 같은 패드 패턴을 선택한다고 하면, 패드 패턴과 연결된 라인 패턴의 CD(Critical Dimension : a), 상기 패드 패턴의 장축 CD(c), 상기 패드 패턴의 단축 CD(d) 및 라인 패턴과 패드 패턴 사이의 오버레이 마진(b, e)등이 미리 정의되고, 설계자가 자신이 원하는 CD값을 갖는 패턴을 선택적으로 사용하도록 할 수 있다.
설계 패턴 레이아웃 디자인이 완료되면, SPT(Spacer Patterning Technology) 방법을 이용한 패터닝 공정 시 문제 발생이 가능한 부분을 각각의 마스크 레이아웃 단계에서 확인하기 위해 도 2a의 설계 패턴 레이아웃을 3개의 마스크 레이아웃으로 분리하는 공정을 진행한다.(S110)
이러한 마스크 레이아웃 분리 공정을 도 3a 내지 도 3c를 참조하여 보다 구체적으로 설명하면 다음과 같다.
도 3a의 레이아웃을 형성하기 위해, 먼저 도 2의 레이아웃에서 라인 패턴(210b)의 단축 방향으로 단부가 일직선상에 위치하는 인접한 두 라인 패턴(210b)의 단부를 연결하여 연결부(210c)를 형성한다. 이때, 연결부(210c)는 인접한 두 개의 라인 패턴(210b)이 1 : 1로 연결되며, 연결부(210c)의 선폭은 라인 패턴(210b)의 선폭과 동일하게 형성한다.
다음에, 연결부(210c)를 포함하는 라인 패턴(210b)의 내측으로 정의된 제 1 패턴(210a)을 갖는 제 1 마스크 레이아웃(210)을 분리할 수 있다.
도 3b를 참조하면, 상기 '도 2'의 패드 패턴(200b)을 정의하는 제 2 패턴(220a)이 구비된 제 2 마스크 레이아웃(220)이 분리된다.
도 3c를 참조하면, 연결부(210c)를 오픈시키기 위한 제 3 패턴(230a)이 구비된 제 3 마스크 레이아웃(230)이 분리된다.
다음에, 상기 도 3a, 도 3b 및 도 3c에 도시된 3개의 마스크 레이아웃을 조합한 후 그 조합된 레이아웃을 도 2a의 설계 패턴 레이아웃과 비교하는 LVL(Layer vs. Layer) 검증을 한다(S120).
여기서, LVL 검증 단계는 설계자가 의도한 패턴과 상술한 과정을 거쳐 분리된 마스크 레이아웃들의 조합이 일치하는지 여부를 확인하는 단계이다.
이때, LVL 검증 단계에서 조합된 마스크 레이아웃들의 레이아웃이 설계 패턴 레이아웃과 일치되지 않는 경우 또는 기 설정된 허용 오차를 벗어나는 경우에는 설계 패턴 레이아웃을 재설계하도록 지시한다.
그러나, LVL 검증 단계에서 조합된 마스크 레이아웃들의 레이아웃이 상기 설계 패턴 레이아웃과 일치 또는 허용 오차 이내의 경우에는 제 1 마스크 레이아웃(210)을 검증한다(S130).
여기서, 제 1 마스크 레이아웃(210)을 검증하는 단계는 제 1 마스크 레이아웃(210)을 이용하여 시뮬레이션을 수행함으로써, 도 4a의 'A'에 나타난 바와 같이 노광 공정의 공정 변수에 따라 패턴이 가늘어지는 핀치(Pinch) 현상 및 브릿지(Bridge) 현상이 발생하는지 검사한다.
이때, 제 1 마스크 레이아웃(210)을 검증하는 단계에서 핀치 현상 또는 브릿지 현상이 발생하는 경우에는 설계 패턴 레이아웃을 재설계하도록 지시한다.
그러나, 제 1 마스크 레이아웃(210)을 검증하는 단계에서 핀치 현상 또는 브릿지 현상과 같은 문제가 발생하지 않으면 스페이서를 형성한다(S140).
상기 스페이서의 형성은 상기 'S130'의 검증단계를 통과한 제 1 마스크 레이아웃(210)을 이용한 컨투어 이미지(Contour Image)를 형성한 후 상기 컨투어 이미지 상에 스페이서를 형성하는 것을 의미한다.
스페이서 형성이 완료되면, 형성된 스페이서를 검증한다(S150). 여기서, 스페이서의 검증(S150)은 스페이서가 균일한 선폭(도 2b의 'a')을 가지고 증착되는지 여부를 검사한다.
이때, 상기 '도 4b'의 'B'와 같이 스페이서가 균일한 선폭으로 증착되지 않아 위크 포인트(Weak Point)가 발생할 경우에는 설계 패턴 레이아웃을 재설계하도록 지시하고, 스페이서가 균일한 선폭으로 증착되는 경우에는 제 2 마스크 레이아웃을 검증한다(S160).
상기 제 2 마스크 레이아웃의 검증(S160)은 상기 도 3b의 제 2 패턴(220a)의 장축 CD(Critical Dimension)및 단축 CD를 검토하고, 제 1 마스크 레이아웃(210)과 제 2 마스크 레이아웃(220)의 오버랩 마진(Overlap Margin)을 검증하는 것이다.
이때, 디자인 룰에 따른 문제가 발생된 부분을 추출한 후 부분적으로 시뮬레이션하고, 문제 발생 영역에 오프셋(Off Set)과 패드 사이징(Pad Sizing)을 수행할 수 있다.
이때, 도 4c의 'C'에 나타난 바와 같이 제 2 패턴(상기 도 3b의 '220a')의 CD(Critical Dimension) 또는 오버 랩 마진에 문제가 발생하는 경우에는 설계 패턴 레이아웃을 재설계하도록 지시하며, 제 2 패턴의 장축 CD, 단축 CD 및 오버랩 마진이 기 설계된 허용 오차를 벗어나지 않는 경우에는 제 3 마스크 레이아웃(230)을 검증한다(S170).
상기 제 3 마스크 레이아웃의 검증(S170)은 제 1 마스크 레이아웃(210), 제 2 마스크 레이아웃(220) 및 제 3 마스크 레이아웃(230) 간의 오버랩 마진을 검토하는 것이다. 이때, 제 3 마스크 레이아웃은 연결된 스페이서(310) 단부를 제거하기 위한 것으로, 연결된 스페이서(310)가 정확하게 제거되는지 여부를 검증한다. 즉, 도 4d의 'D'에 나타난 바와 같이 연결된 스페이서가 완전하게 오픈되어 있지 않은 경우에는 설계 패턴 레이아웃을 재설계하도록 지시한다.
그러나, 상기 오버랩 마진이 기 설계된 허용 오차를 벗어나지 않는 경우에는 제 1 마스크 레이아웃(210), 제 2 마스크 레이아웃(220) 및 제 3 마스크 레이아웃(230)을 이용하여 웨이퍼(Wafer) 상에 형성될 이미지를 시뮬레이션(Simulation)한다(S180).
그 다음, 시뮬레이션된 패턴의 이미지를 'S100' 단계에서 디자인된 설계 패턴 레이아웃과 비교한다(S190). 비교 결과, 시뮬레이션된 패턴 이미지와 상기 설계 패턴 레이아웃이 일치하지 않거나, 기 설계된 허용 오차를 벗어나는 경우에는 'S100' 단계로 되돌아가 상술한 단계 S100 내지 단계 S180의 과정을 다시 수행한다.
그러나, 시뮬레이션된 패턴의 이미지가 상기 설계 패턴 레이아웃과 일치하면 상기 제 1 마스크 레이아웃, 제 2 마스크 레이아웃 및 제 3 마스크 레이아웃을 SPT(Spacer Patterning Technology) 공정을 위한 최종 레이아웃으로 한다.(S200)
그 다음, 상기 최종 제 1 마스크 레이아웃, 제 2 마스크 레이아웃 및 제 3 마스크 레이아웃을 이용하여 마스크를 제작하는 단계(S210)를 진행한다.
여기서, 마스크 레이아웃을 이용하여 마스크를 제작하는 과정은 종래의 마스크 제작 공정과 동일하게 진행될 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.
도 1은 본 발명에 따른 설계 패턴 레이아웃의 분리 방법을 도시한 순서도.
도 2a 및 도 2b는 본 발명에 따른 설계 패턴 레이아웃.
도 3a 내지 도 3c는 본 발명에 따른 분리된 마스크 레이아웃.
도 4a 내지 도 4e는 본 발명의 상기 마스크 레이아웃의 검증 단계 시 발생하는 문제점을 도시한 평면도.

Claims (13)

  1. 복수 개의 라인 패턴 및 상기 라인 패턴과 중첩되는 패드 패턴을 갖는 설계 패턴 레이아웃의 분리 방법에 있어서,
    인접한 두 개의 상기 라인 패턴의 단부를 연결시키는 연결부와 상기 라인 패턴의 내측으로 정의된 제 1 패턴을 갖는 제 1 마스크 레이아웃을 분리하는 단계;
    상기 패드 패턴을 정의하는 제 2 패턴을 갖는 제 2 마스크 레이아웃을 분리하는 단계; 및
    상기 연결부를 오픈시키는 제 3 패턴을 갖는 제 3 마스크 레이아웃을 분리하는 단계
    를 포함하는 것을 특징으로 하는 설계 패턴 레이아웃의 분리 방법.
  2. 제 1 항에 있어서,
    상기 연결부는 인접한 두 개의 라인 패턴을 1 : 1로 연결하는 것을 특징으로 하는 설계 패턴 레이아웃의 분리 방법.
  3. 제 1 항에 있어서,
    상기 연결부는 단부가 일직선상에 위치하는 두 개의 상기 라인 패턴 사이에 형성하는 것을 특징으로 하는 설계 패턴 레이아웃의 분리 방법.
  4. 제 1 항에 있어서,
    상기 연결부는 상기 라인 패턴의 단축방향으로 단부가 일직선상에 위치하는 두 개의 상기 라인 패턴 사이에 형성하는 것을 특징으로 하는 설계 패턴 레이아웃의 분리 방법.
  5. 제 1 항에 있어서,
    상기 라인 패턴은 길이가 다른 제 1 라인 패턴 및 제 2 라인 패턴으로 연결된 것을 특징으로 하는 설계 패턴 레이아웃의 분리 방법.
  6. 복수 개의 라인 패턴 및 상기 라인 패턴과 중첩되는 패드 패턴을 갖는 설계 패턴 레이아웃을 복수 개의 마스크 레이아웃으로 분리하는 단계;
    상기 복수 개의 마스크 레이아웃을 각각 검증하는 단계;
    상기 복수 개의 마스크 레이아웃을 조합하여 시뮬레이션을 형성하는 단계; 및
    상기 시뮬레이션된 이미지를 상기 설계 패턴 레이아웃과 비교하는 단계
    를 포함하는 것을 특징으로 하는 노광 마스크 제조 방법.
  7. 제 6 항에 있어서,
    상기 설계 패턴 레이아웃을 상기 복수 개의 레이아웃으로 분리하는 단계는
    인접한 두 개의 상기 라인 패턴의 단부를 연결시키는 연결부와 상기 라인 패 턴의 내측으로 정의된 제 1 패턴을 갖는 제 1 마스크 레이아웃을 분리하는 단계;
    상기 패드 패턴을 정의하는 제 2 패턴을 갖는 제 2 마스크 레이아웃을 분리하는 단계; 및
    상기 연결부를 오픈시키는 제 3 패턴을 갖는 제 3 마스크 레이아웃을 분리하는 단계를 포함하는 것을 특징으로 하는 노광 마스크 제조 방법.
  8. 제 6 항에 있어서,
    상기 복수 개의 마스크 레이아웃을 조합하여 상기 설계 패턴 레이아웃과 비교하는 단계를 더 포함하는 것을 특징으로 하는 노광 마스크 제조 방법.
  9. 제 7 항에 있어서,
    상기 제 1 마스크 레이아웃을 검증한 후
    상기 제 1 마스크 레이아웃을 이용해서 형성된 컨투어 이미지 상에 스페이서를 형성하는 단계; 및
    상기 스페이서를 검증하는 단계를 더 포함하는 것을 특징으로 하는 노광 마스크 제조 방법.
  10. 제 9 항에 있어서,
    상기 스페이서를 검증하는 단계는 상기 스페이서의 증착 두께 균일도를 검증하는 것을 특징으로 하는 노광 마스크 제조 방법.
  11. 제 7 항에 있어서,
    상기 제 2 마스크 레이아웃을 검증하는 단계는 상기 제 1 마스크 레이아웃과의 오버레이 마진(Overlay Margin)을 검증하는 것을 특징으로 하는 노광 마스크 제조 방법.
  12. 제 7 항에 있어서,
    상기 제 3 마스크 레이아웃을 검증하는 단계는 상기 제 1 및 제 2 마스크 레이아웃과의 오버레이 마진(Overlay Margin)을 검증하는 것을 특징으로 하는 노광 마스크 제조 방법.
  13. 제 6 항에 있어서,
    상기 복수 개의 마스크 레이아웃을 검증한 후 컨투어 이미지(Contour Image)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 노광 마스크 제조 방법.
KR1020080069614A 2008-07-17 2008-07-17 설계 패턴 레이아웃의 분리 방법 및 이를 이용한 노광마스크 제조 방법 KR100934865B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080069614A KR100934865B1 (ko) 2008-07-17 2008-07-17 설계 패턴 레이아웃의 분리 방법 및 이를 이용한 노광마스크 제조 방법
US12/326,296 US8151222B2 (en) 2008-07-17 2008-12-02 Method for decomposing designed pattern layout and method for fabricating exposure mask using the same
US13/406,124 US8429587B2 (en) 2008-07-17 2012-02-27 Method for decomposing a designed pattern layout

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080069614A KR100934865B1 (ko) 2008-07-17 2008-07-17 설계 패턴 레이아웃의 분리 방법 및 이를 이용한 노광마스크 제조 방법

Publications (1)

Publication Number Publication Date
KR100934865B1 true KR100934865B1 (ko) 2009-12-31

Family

ID=41531392

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080069614A KR100934865B1 (ko) 2008-07-17 2008-07-17 설계 패턴 레이아웃의 분리 방법 및 이를 이용한 노광마스크 제조 방법

Country Status (2)

Country Link
US (2) US8151222B2 (ko)
KR (1) KR100934865B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101154004B1 (ko) * 2010-04-30 2012-06-07 에스케이하이닉스 주식회사 스페이서 패터닝 공정의 패턴 레이아웃 검증 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7861196B2 (en) * 2008-01-31 2010-12-28 Cadence Design Systems, Inc. System and method for multi-exposure pattern decomposition
US8069423B2 (en) * 2008-08-11 2011-11-29 Cadence Design Systems, Inc. System and method for model based multi-patterning optimization
US8209656B1 (en) 2008-10-14 2012-06-26 Cadence Design Systems, Inc. Pattern decomposition method
KR101160010B1 (ko) * 2009-03-27 2012-06-25 에스케이하이닉스 주식회사 광학 근접 효과 보정 방법
US9256708B2 (en) 2010-11-17 2016-02-09 Cadence Design Systems, Inc. Method and system for automatic generation of solutions for circuit design rule violations
US8598712B2 (en) * 2011-06-20 2013-12-03 United Microelectronics Corp. Semiconductor structure formed by double patterning technique
US8473874B1 (en) 2011-08-22 2013-06-25 Cadence Design Systems, Inc. Method and apparatus for automatically fixing double patterning loop violations
US8516402B1 (en) 2011-08-22 2013-08-20 Cadence Design Systems, Inc. Method and apparatus for automatically fixing double patterning loop violations
US8756881B2 (en) 2011-11-09 2014-06-24 Zep Solar, Llc Solar panel attachment system
US9274413B2 (en) * 2013-09-11 2016-03-01 United Microelectronics Corp. Method for forming layout pattern
KR102180028B1 (ko) 2013-10-11 2020-11-18 삼성전자 주식회사 반도체 소자 제조방법
CN110707044B (zh) * 2018-09-27 2022-03-29 联华电子股份有限公司 形成半导体装置布局的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002182368A (ja) 2000-12-18 2002-06-26 Mitsubishi Electric Corp フォトマスク、パターン欠陥検査方法、及び半導体装置の製造方法
KR20070075765A (ko) * 2006-01-16 2007-07-24 주식회사 하이닉스반도체 반도체 소자의 패드 레이아웃
US7346885B2 (en) 2004-09-24 2008-03-18 Qimonda Ag Method for producing a mask layout avoiding imaging errors for a mask

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6316163B1 (en) * 1997-10-01 2001-11-13 Kabushiki Kaisha Toshiba Pattern forming method
US6238824B1 (en) * 1999-08-31 2001-05-29 Micron Technology, Inc. Method for designing and making photolithographic reticle, reticle, and photolithographic process
US6664483B2 (en) * 2001-05-15 2003-12-16 Intel Corporation Electronic package with high density interconnect and associated methods
US7662721B2 (en) * 2006-03-15 2010-02-16 Infineon Technologies Ag Hard mask layer stack and a method of patterning
US8111901B2 (en) * 2006-08-14 2012-02-07 Asml Masktools B.V. Apparatus and method for separating a circuit pattern into multiple circuit patterns

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002182368A (ja) 2000-12-18 2002-06-26 Mitsubishi Electric Corp フォトマスク、パターン欠陥検査方法、及び半導体装置の製造方法
US7346885B2 (en) 2004-09-24 2008-03-18 Qimonda Ag Method for producing a mask layout avoiding imaging errors for a mask
KR20070075765A (ko) * 2006-01-16 2007-07-24 주식회사 하이닉스반도체 반도체 소자의 패드 레이아웃

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101154004B1 (ko) * 2010-04-30 2012-06-07 에스케이하이닉스 주식회사 스페이서 패터닝 공정의 패턴 레이아웃 검증 방법

Also Published As

Publication number Publication date
US20100017779A1 (en) 2010-01-21
US20120167018A1 (en) 2012-06-28
US8151222B2 (en) 2012-04-03
US8429587B2 (en) 2013-04-23

Similar Documents

Publication Publication Date Title
KR100934865B1 (ko) 설계 패턴 레이아웃의 분리 방법 및 이를 이용한 노광마스크 제조 방법
US9613177B2 (en) Methods of generating circuit layouts that are to be manufactured using SADP routing techniques
US8146025B2 (en) Method for correcting layout pattern using rule checking rectangle
US7934177B2 (en) Method and system for a pattern layout split
US8307310B2 (en) Pattern generating method, method of manufacturing semiconductor device, computer program product, and pattern-shape-determination-parameter generating method
US7926002B2 (en) Selective optical proximity layout design data correction
US7827520B2 (en) Method for correcting optical proximity effect
JP4568228B2 (ja) 半導体集積回路の自動設計方法、半導体集積回路の自動設計システム及び半導体集積回路
JP4854319B2 (ja) レイアウト対レイアウト検査方法を用いた光学近接効果補正の検証方法
JP5395340B2 (ja) プロセスモデル作成方法、プロセスモデル作成プログラム及びパターン補正方法
US8443309B2 (en) Multifeature test pattern for optical proximity correction model verification
JP4621485B2 (ja) パタンデータ検証方法、パタンデータ作成方法、露光用マスクの製造方法およびプログラム
KR100746630B1 (ko) 광 근접 효과 보정 방법
KR20100025822A (ko) 마스크 레이아웃 분리 방법 및 이를 이용한 광 근접 보정 방법
JP2009026045A (ja) 半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法
KR100944332B1 (ko) 반도체 소자의 마스크 제조 방법 및 반도체 소자의 제조방법
KR100997302B1 (ko) 광학 근접 보정 방법
US8141005B2 (en) Apparatus for OPC automation and method for fabricating semiconductor device using the same
US6449758B1 (en) Apparatus for and method of automatically placing and routing
JP2002278041A (ja) フォトマスクデータのopc補正処理の検証方法
JP2008009353A (ja) フォトマスクの製造方法
KR20120093718A (ko) 콘택홀 패턴의 광 근접효과 보정의 정확도를 향상시킬 수 있는 반도체 소자의 제조방법
KR20090052659A (ko) 반도체 소자의 설계 방법
KR20100011756A (ko) 어시스트 패턴이 삽입된 레이아웃의 광 근접효과 보정방법
KR101678647B1 (ko) 광학 근접 효과 보상 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee