CN114975256A - 半导体结构 - Google Patents

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林大钧
潘国华
廖忠志
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

半导体结构包含形成在基底上方的第一半导体装置和形成在基底上方的第二半导体装置。第一半导体装置包含基底上方的第一源极/漏极部件、基底上方的第一栅极结构、第一源极/漏极部件上方的第一导电部件、以及第一栅极结构和第一导电部件之间的第一绝缘层。第二半导体装置包含基底上方的第二源极/漏极部件、基底上方的第二栅极结构、第二源极/漏极部件上方的第二导电部件、以及第二栅极结构和第二导电部件之间的第二绝缘层。第一导电部件的宽度与第二导电部件的宽度不同，并且第一绝缘层的宽度小于第二绝缘层的宽度。

Description

半导体结构
技术领域
本发明实施例涉及半导体制造技术，尤其涉及半导体结构及其形成方法。
背景技术
随着半导体产业引入具有更高性能和更多功能的新一代集成电路(integratedcircuits，IC)，形成集成电路的元件的密度增加，而部件或元件之间的尺度、尺寸和间距缩减。半导体产业通过不断缩减最小部件尺寸来持续提升各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多部件整合至给定区域中
然而，整合制造也使得不同装置之间的部件特性的调整更加困难。举例来说，不同装置的寄生电阻及/或寄生电容很难在具有不同金属尺寸的装置之间妥协。
因此，本领域需要提供一种能够解决上述问题的改进装置。
发明内容
根据一些实施例提供半导体结构。此半导体结构包含形成在基底上方的第一半导体装置和形成在基底上方的第二半导体装置。第一半导体装置包含基底上方的第一源极/漏极部件、基底上方的第一栅极结构、第一源极/漏极部件上方的第一导电部件、以及第一栅极结构和第一导电部件之间的第一绝缘层。第二半导体装置包含基底上方的第二源极/漏极部件、基底上方的第二栅极结构、第二源极/漏极部件上方的第二导电部件、以及第二栅极结构和第二导电部件之间的第二绝缘层。第一导电部件的宽度与第二导电部件的宽度不同，并且第一绝缘层的宽度小于第二绝缘层的宽度。
根据一些实施例提供半导体结构。此半导体结构包含形成在基底上方的第一半导体装置和形成在基底上方的第二半导体装置。第一半导体装置包含基底上方的第一源极/漏极部件、基底上方的第一栅极结构、第一源极/漏极部件上方的第一导电部件、以及第一栅极结构和第一导电部件之间的第一绝缘层。第二半导体装置包含基底上方的第二源极/漏极部件、基底上方的第二栅极结构、第二源极/漏极部件上方的第二导电部件、以及第二栅极结构和第二导电部件之间的第二绝缘层。第一栅极结构的宽度大致等于第二栅极结构的宽度，并且第一绝缘层的宽度小于第二绝缘层的宽度。
根据一些实施例提供半导体结构的形成方法。此方法包含在基底的第一区中形成多个第一虚设栅极结构并在基底的第二区中形成多个第二虚设栅极结构。在相邻的第一虚设栅极结构之间形成第一间隙，并在相邻的第二虚设栅极结构之间形成第二间隙，第一间隙小于第二间隙。在多个第一虚设栅极结构、多个第二虚设栅极结构和基底上方形成间隔层。对第一区中的间隔层进行薄化操作。在相邻的第一虚设栅极结构之间的基底上形成第一源极/漏极部件，并在相邻的第二虚设栅极结构之间的基底上形成第二源极/漏极部件。用多个第一栅极结构取代多个第一虚设栅极结构，并且用多个第二栅极结构取代多个第二虚设栅极结构。在相邻的第一栅极结构之间的第一源极/漏极部件上形成第一导电部件，并在相邻的第二栅极结构之间的第二源极/漏极部件上形成第二导电部件。
附图说明
通过以下的详细描述配合所附附图，可以更加理解本发明实施例的面向。需强调的是，根据产业上的标准惯例，许多部件并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1～图13是根据一些实施例的制造半导体结构的各个阶段的剖面侧视图。
图14～图22是根据一些实施例的制造另一半导体结构的各个阶段的剖面侧视图。
图23～图26是根据一些实施例的制造另一半导体结构的各个阶段的剖面侧视图。
图27是根据一些实施例的制造半导体结构的方法的流程图。
图28是根据一些实施例的另一制造半导体结构的方法的流程图。
附图标记如下：
100,200,300:半导体结构
102:第一区
104:第二区
106:基底
108:虚设栅极介电层
110:虚设栅极电极层
112:硬掩模
114:第一虚设栅极结构
114a,116a:凹槽
114b:第一栅极结构
116:第二虚设栅极结构
116b:第二栅极结构
118,118a,118b:间隔层
120,220:保护层
122:第一源极/漏极部件
124:第二源极/漏极部件
126a,126b:接触蚀刻停止层
128a,128b:层间电介质
130:栅极介电层
132:栅极电极
134:硬掩模层
136a:第一导电部件
136b:第二导电部件
400,500:方法
402,404,406,408,410,412,502,504,506,508,510,512,514:操作
D1:距离
W1,W3:间隙
W2,W4:宽度
W5,W6,W7,W8,W10,W11,W12,W13,W15,W16,W17,W18:厚度
具体实施方式
以下内容提供许多不同实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用于限定本发明实施例。举例来说，叙述中提及第一部件形成于第二部件上或上方，可能包含形成第一部件和第二部件直接接触的实施例，也可能包含额外的部件形成于第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。另外，本发明实施例在不同范例中可重复使用参考标号及/或字母。此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或状态之间有特定的关系。
另外，本文可能使用空间相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……之上”、“在……上方”、“在……上”、“顶部的”、“上方的”及类似的用词，这些空间相对用语是为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语涵盖使用中或操作中的装置的不同方位，以及附图中描绘的方位。当装置被转向不同方位时(旋转90度或其他方位)，则在此所使用的空间相对形容词也将依转向后的方位来解释。
图1～图13是根据一些实施例的制造半导体结构100的各个阶段的剖面侧视图。半导体结构100可以形成为电子元件的各种装置。举例来说，半导体结构100可以形成为晶体管、二极管、图像感测器、电阻器、电容器、电感器、记忆单元、前述的组合及/或其他合适的装置。在一些实施例中，半导体结构100可以形成为晶体管，例如具有由栅极电极层包覆环绕的多个通道的鳍式场效晶体管(FinFET)或纳米结构场效晶体管(FET)。此外，在一些实施例中，互连层可以形成在半导体结构100之上或之下并且被设计为连接各种装置以形成功能电路。互连层可以由其中嵌入有导电材料(例如铜)的电介质(例如低介电常数介电材料)的交替层形成，并且导电材料的形成可以经由任何合适的工艺(例如沉积、镶嵌、双镶嵌等)。
如图1所示，半导体结构100包含基底106，并在基底106上界定第一区102和第二区104。第一区102和第二区104可以彼此隔开距离“D1”，根据本案，距离D1可以是任何合适的距离。虽然第一区102显示为沿着一个方向(例如X方向)与第二区104相邻，但第一区102可以位于基底106的不同区域处(例如在沿着垂直于X方向的Y方向的不同区域处)。在一些实施例中，可以界定第一区102和第二区104以形成具有不同临界尺寸的不同部件。第一区102和第二区104可以被界定为形成有源及/或无源装置，例如晶体管、电容器、电阻器、这些的组合或类似的装置，其可用于实现半导体装置的结构和功能要求。举例来说，第一区102可用于制造用于SOC装置的晶体管，并且第二区104可用于制造用于HPC装置的晶体管。
基底106可以是半导体基底，例如块体半导体、绝缘体上覆半导体(semiconductor-on-insulator，SOI)基底或类似的基底，其可以被掺杂(例如用p型或n型掺质))或不被掺杂。基底106可以是晶片，例如硅晶片。在一些实施例中，基底106的半导体材料可以包含硅、锗、化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟、合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP、或前述的组合。在一些实施例中，可以在基底106中形成适当的井。举例来说，可以在基底106的第一区102中形成P型井，并且可以在基底106的第二区104中形成N型井。
在基底106上形成虚设栅极介电层108和虚设栅极电极层110。在虚设栅极电极层110上形成硬掩模112，并根据虚设栅极电极宽度和在相邻的虚设栅极电极之间形成的间隙将硬掩模112图案化。虚设栅极介电层108的形成可以通过热氧化、化学气相沉积(chemicalvapor deposition，CVD)、溅镀(sputtering)或用于形成栅极介电层的任何其他合适的方法。在一些实施例中，虚设栅极介电层108可以包含具有例如大于3.9的高介电常数(k值)的介电材料。虚设栅极介电层108可以包含氮化硅、氧氮化物、金属氧化物，例如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx、类似的材料或前述的组合和多层结构。虚设栅极电极层110可以形成在虚设栅极介电层108上方并且可以包含从包含多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属选择的导电材料。在一些实施例中，沉积和再结晶非晶硅以产生多晶硅。虚设栅极电极层110的沉积可以通过物理气相沉积(physical vapor deposition，PVD)、化学气相沉积、溅镀沉积或本技术领域中已知和用于沉积导电材料的其他技术。在沉积之后，虚设栅极电极层110的顶表面可以具有非平面的顶表面，并且可以在将虚设栅极电极层110图案化之前，例如通过化学机械研磨(chemicalmechanical polishing，CMP)工艺来平坦化。硬掩模112形成在虚设栅极电极层110上方。硬掩模112可以由SiN、SiON、SiO2、类似的材料或前述的组合制成。然后，将硬掩模112图案化，如图1所示。举例来说，基于预定的虚设栅极结构宽度W2和相邻虚设栅极结构之间的间隙W1将第一区102中的硬掩模112图案化，然后基于预定的虚设栅极结构宽度W4和相邻虚设栅极结构之间的间隙W3将第二区112中的硬掩模112图案化。
如图2所示，将虚设栅极介电层108和虚设栅极电极层110图案化以分别在第一区102中形成第一虚设栅极结构114和在第二区104中形成第二虚设栅极结构116。虚设栅极图案化工艺可以通过使用硬掩模112作为掩模，蚀刻虚设栅极介电层108和虚设栅极电极层110，以形成第一虚设栅极结构114和第二虚设栅极结构116来达成。第一虚设栅极结构114具有宽度W2，并且相邻的第一虚设栅极结构114之间的间隙为W1。第二虚设栅极结构116具有宽度W4，并且相邻的第二虚设栅极结构116之间的间隙为W3。在一些实施例中，W2大致等于W4，并且W1小于W3。
如图3所示，可以在第一虚设栅极结构114、第二虚设栅极结构116和基底106上顺应性地(conformally)形成间隔层118。间隔层118的形成可以通过毯覆式(blanket)沉积在第一虚设栅极结构114、第二虚设栅极结构116和基底106上。在一些实施例中，间隔层118可以包含SiN、氮氧化物、SiC、SiON、氧化物、前述的组合或类似的材料，并且间隔层118的形成可以通过用于形成这样的层的方法，例如化学气相沉积、等离子体辅助化学气相沉积(plasma enhanced CVD，PECVD)、低压化学气相沉积(low pressure CVD，LPCVD)、原子层沉积(atomic layer deposition，ALD)、溅镀、类似的方法或前述的组合。在第一区102和第二区104中形成的间隔层118可以大致具有相同的厚度W5。
如图4所示，在第二区104中的间隔层118上方形成保护层120。在一些实施例中，保护层120可以是光刻胶或可以在蚀刻工艺期间保护间隔层118的其他合适材料。然后，如图5所示，对间隔层118进行薄化操作。由于第二区104中的间隔层118被保护层120覆盖，所以仅第一区102中的间隔层118被薄化。间隔层118的薄化操作的进行可以通过干式蚀刻、湿式蚀刻或其他合适的工艺。
如图6所示，移除保护层120。第一区102中的间隔层118a具有厚度W6，而第二区104中的间隔层118b具有厚度W7。W6小于W7。通过覆盖或露出半导体结构100的不同区域中的间隔层118并进行薄化操作，可以控制间隔层118的厚度以实现在半导体结构100的不同区域上形成的不同装置的预定寄生电阻及/或寄生电容。
如图7所示，例如通过各向异性蚀刻来图案化间隔层118a和间隔层118b，以从水平表面(例如第一虚设栅极结构114和第二虚设栅极结构116的顶表面以及基底106的顶表面)移除间隔层118a和间隔层118b。然后，在第一虚设栅极结构114和第二虚设栅极结构116的两侧的基底106中分别形成第一源极/漏极部件122和第二源极/漏极部件124。第一源极/漏极部件122和第二源极/漏极部件124的形成可以通过进行注入工艺以在基底106中注入合适的掺质。在一些实施例中，第一源极/漏极部件122和第二源极/漏极部件124的形成可以通过在基底106中形成凹槽并在凹槽中外延成长材料。
第一源极/漏极部件122和第二源极/漏极部件124的掺杂可以通过如上所述的注入方法或通过在材料成长时原位(in-situ)掺杂。在一些实施例中，第一源极/漏极部件122和第二源极/漏极部件124可以包含任何合适的材料，例如适用于n型场效晶体管及/或p型场效晶体管。举例来说，在n型配置中，如果基底106是硅，则第一源极/漏极部件122和第二源极/漏极部件124可以包含硅、SiC、SiCP、SiP或类似的材料。举另一例来说，在n型配置中，如果基底106是硅，则第一源极/漏极部件122和第二源极/漏极部件124可以包含SiGe、SiGeB、Ge、GeSn或类似的材料。第一源极/漏极部件122和第二源极/漏极部件124可以具有在基底106的顶表面上方凸起的表面并且可以具有刻面(facet)。
在一些实施例中，第一源极/漏极部件122和第二源极/漏极部件124以及随后形成的栅极结构可以形成晶体管，例如金属氧化物半导体场效晶体管(metal-oxide-semiconductor FETs，MOSFET)。在一些实施例中，MOSFET可以被配置为P型场效晶体管(PMOS)或N型场效晶体管(NMOS)配置。在PMOS配置中，基底106可以掺杂有n型掺质并且第一源极/漏极部件122和第二源极/漏极部件124可以掺杂有p型掺质。在NMOS配置中，基底106可以掺杂有p型掺质并且第一源极/漏极部件122和第二源极/漏极部件124可以掺杂有n型掺质。
如图8所示，在第一虚设栅极结构114、第二虚设栅极结构116、间隔层118a、间隔层118b、第一源极/漏极部件122、和第二源极/漏极部件124上方顺应性地形成接触蚀刻停止层(contact etching stop layer，CESL)126，包含接触蚀刻停止层126a和接触蚀刻停止层126b。第一区102中的接触蚀刻停止层126a和第二区104中的接触蚀刻停止层126b可以通过相同的工艺形成。在一些实施例中，第一区102中的接触蚀刻停止层126a和第二区104中的接触蚀刻停止层126b可以大致具有相同的厚度W8。在一些实施例中，接触蚀刻停止层126a和接触蚀刻停止层126b可以是氮化硅、碳化硅、氧化硅、低介电常数电介质，例如掺杂碳的氧化物、极低介电常数电介质，例如掺杂多孔碳的二氧化硅、类似的材料或前述的组合，并通过化学气相沉积、物理气相沉积、原子层沉积、旋涂电介质工艺、类似的方法或前述的组合来沉积。
如图9所示，在接触蚀刻停止层126(包含接触蚀刻停止层126a和接触蚀刻停止层126b)上方沉积层间电介质(interlayer dielectric，ILD)128并进行平坦化工艺以移除层间电介质128的顶部以在第一区102中形成层间电介质128a并在第二区104中形成层间电介质128b。在一些实施例中，层间电介质128(层间电介质128a和层间电介质128b)是通过可流动式化学气相沉积(flowable CVD)形成的可流动膜。在一些实施例中，层间电介质128由氧化物，例如氧化硅、磷硅酸盐玻璃(Phospho-Silicate Glass，PSG)、硼硅酸盐玻璃(Boro-Silicate Glass，BSG)、掺杂硼的磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未掺杂的硅酸盐玻璃(undoped Silicate Glass，USG)、低介电常数电介质，例如掺杂碳的氧化物、极低介电常数电介质，例如掺杂多孔碳的二氧化硅、聚合物，例如聚酰亚胺(polyimide)、类似的材料或前述的组合形成。低介电常数介电材料可以具有低于3.9的介电常数值。层间电介质128可以通过任何合适的方法沉积，例如通过化学气相沉积、原子层沉积、旋涂电介质(spin-on-dielectric，SOD)工艺、类似的方法或前述的组合。可以进行平坦化工艺，例如化学机械研磨工艺，以使层间电介质128的顶表面与第一虚设栅极结构114和第二虚设栅极结构116的顶表面以及接触蚀刻停止层126a和126b的顶表面齐平。在一些实施例中，化学机械研磨工艺还可以移除硬掩模112。
如图10所示，移除第一虚设栅极结构114和第二虚设栅极结构116。可以在一或多个蚀刻操作中移除虚设栅极介电层108和虚设栅极电极层110，进而形成凹槽114a和116a。每个凹槽114a或116a暴露出各自的场效晶体管的通道区。每个通道区设置在相邻的第一源极/漏极部件122和第二源极/漏极部件124之间。在移除期间，当蚀刻第一虚设栅极结构114和第二虚设栅极结构116，可以使用虚设栅极介电层108作为蚀刻停止层。然后可以在移除虚设栅极电极层110之后移除虚设栅极介电层108。由基底106的露出表面以及间隔层118a和间隔层118b的露出表面界定凹槽114a和116a。
如图11所示，在凹槽114a和116a中形成第一栅极结构114b和第二栅极结构116b。栅极介电层130和栅极电极132形成为取代栅极。栅极介电层130顺应性地沉积在凹槽114a和116a中，例如在基底106的顶表面上和间隔层118a和118b的侧壁上、以及层间电介质128a和层间电介质128b的顶表面上。在一些实施例中，栅极介电层130可以包含氧化硅、氮化硅或前述的多层结构。在其他实施例中，栅极介电层130可以包含高介电常数介电材料。在一些实施例中，栅极介电层130可以具有大于约7.0的介电常数值，并且可以包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb及前述的组合的硅酸盐或金属氧化物。栅极介电层130可以通过任何合适的技术形成，例如分子束沉积(molecular-beam deposition，MBD)、原子层沉积、等离子体辅助化学气相沉积或类似的方法。
然后，栅极电极132沉积在栅极介电层130上方，并填充凹槽114a和116a的剩余部分。栅极电极132可以由含金属材料制成，例如TiN、TaN、TaC、Co、Ru、Al、前述的组合或前述的多层结构。在填充栅极电极132之后，可以进行平坦化工艺，例如化学机械研磨工艺，以移除超出层间电介质128a和128b的顶表面的栅极介电层130和栅极电极132的顶部。
如图12所示，在第一栅极结构114b和第二栅极结构116b中的每一个上形成硬掩模层134。在一些实施例中，可以在一或多个蚀刻操作中凹蚀第一栅极结构114b和第二栅极结构116b，以在第一栅极结构114b和第二栅极结构116b的顶部上形成凹槽。然后，在凹槽内形成硬掩模层134以保护第一栅极结构114b和第二栅极结构116b。凹槽的底表面可以具有如图12所示的平坦表面、凸表面、凹表面或前述的组合。第一栅极结构114b和第二栅极结构116b的凹蚀可以通过任何合适的工艺，例如对栅极介电层130和栅极电极132的材料有选择性的工艺。
硬掩模层134可以由金属、金属氧化物、金属氮化物、纯硅、类似的材料或前述的组合制成。举例来说，硬掩模层134可以由SiN、SiON、SiO2、类似的材料或前述的组合制成。在一些实施例中，硬掩模层134的形成可以通过化学气相沉积、物理气相沉积、原子层沉积、旋涂电介质工艺、类似的方法或前述的组合形成。可以进行例如化学机械研磨工艺的平坦化工艺以使层间电介质128a和128b的顶表面与硬掩模层134的顶表面齐平。硬掩模层134在随后的自对准接触件蚀刻工艺期间为第一栅极结构114b和第二栅极结构116b提供保护，以确保自对准接触件不会在第一栅极结构114b和第二栅极结构116b中的一个与对应的第一源极/漏极部件122或第二源极/漏极部件124之间形成短路。
如图13所示，移除层间电介质128a和层间电介质128b以分别形成暴露出第一源极/漏极部件122和第二源极/漏极部件124的开口。层间电介质128a和层间电介质128b可以通过湿式蚀刻、干式蚀刻或其他合适的蚀刻工艺(例如各向异性干式蚀刻工艺)来移除。
然后，在移除层间电介质128a和层间电介质128b之后，在开口中形成第一导电部件136a和第二导电部件136b。第一导电部件136a接触第一源极/漏极部件122，并且第二导电部件136b接触第二源极/漏极部件124。在一些实施例中，第一导电部件136a和第二导电部件136b可以还包含阻挡层(未示出)。第一导电部件136a和第二导电部件136b可以由钨、铜、铝或其他合适的材料制成。第一导电部件136a和第二导电部件136b可以经由沉积工艺形成，例如电化学电镀、物理气相沉积、化学气相沉积、类似的方法或前述的组合。在一些实施例中，第一导电部件136a和第二导电部件136b可以通过磨削(grinding)工艺平坦化，例如化学机械研磨工艺。
图13示出半导体结构100的第一区102和第二区104中各层的厚度关系。第一栅极结构114b的宽度为W2，第二栅极结构116b的宽度为W4，其由第一虚设栅极结构114和第二虚设栅极结构116的宽度来界定，如图2所示。在一些实施例中，W2大致等于W4。接触蚀刻停止层126a的厚度是W8，并且接触蚀刻停止层126b的厚度大致等于接触蚀刻停止层126a的厚度，因为接触蚀刻停止层126a和接触蚀刻停止层126b在同一工艺中形成。
第一区102中的间隔层118a具有厚度W6，并且第二区104中的间隔层118b具有厚度W7。由于间隔层118a已进行了薄化操作，间隔层118a的厚度(W6)小于间隔层118b的厚度(W7)。相邻的第一栅极结构114b之间的间隙W1小于相邻的第二栅极结构116b之间的间隙W3。在一些实施例中，W1为W3的约60％至约90％，其可根据在同一基底106上的第一区102和第二区104中制造的不同装置而改变。在一些实施例中，W1为W3的约65％至约80％。
源极/漏极接触件(例如第一导电部件136a和第二导电部件136b)的宽度可以由相邻栅极结构和绝缘层之间的间隙界定，例如间隔层118a、间隔层118b、接触蚀刻停止层126a和接触蚀刻停止层126b。举例来说，第一导电部件136a的宽度可以大致等于(W1-2*(W6+W8))，而第二导电部件136b的宽度可以大致等于(W3-2*(W7+W8))。一般而言，第一导电部件136a、第二导电部件136b的宽度越大，与第一导电部件136a、第二导电部件136b相关的寄生接触电阻(Rp)越低。较高的寄生接触电阻会限制装置的运作并降低性能。在一些实施例中，相较于第二栅极结构116b和第二导电部件136b之间的寄生电容和寄生电阻，在第一区102中形成的装置可能需要增加第一栅极结构114b和第一导电部件136a之间的寄生电容并降低寄生电阻。举例来说，当在第一区102中形成SOC装置并在第二区104中形成HPC装置时，第一栅极结构114b和第一导电部件136a之间的高寄生电容和低寄生电阻的特性可能是有益的。
通过覆盖第二区中的间隔层118并薄化第一区102中的间隔层118以形成间隔层118a、间隔层118b，可以控制间隔层118a的厚度W6小于间隔层118b的厚度W7。因此，第一区102中的绝缘层的总厚度(包含间隔层118a和接触蚀刻停止层126a)可以控制成比第二区104中的绝缘层的总厚度(包含间隔层118b和接触蚀刻停止层126b)更薄。第一栅极结构114b和第一导电部件136a之间的寄生电阻因此小于第二栅极结构116b和第二导电部件136b之间的寄生电阻，并且第一栅极结构114b和第一导电部件136a之间的寄生电容因此高于第二栅极结构116b和第二导电部件136b之间的寄生电容。
此外，由于第一栅极结构114b和第二栅极结构116b在相同的工艺中形成，并且第一导电部件136a和第二导电部件136b在相同的工艺中形成，也可以进一步简化用于在同一基底的不同区域形成具有不同绝缘层厚度的不同装置的步骤。当第一栅极结构114b和第二栅极结构116b包含自对准接触件(self-aligned contact，SAC)(例如硬掩模层134)时，可以同时形成具有不同临界尺寸的装置以具有不同厚度的绝缘层。因此，可以最佳化使用自对准接触件工艺的装置之间的寄生电容和寄生电阻，并且具有大工艺宽裕度(processwindow)的装置不受限于与具有小工艺宽裕度的装置折衷。
图14～图22是根据一些实施例的制造另一半导体结构200的各个阶段的剖面侧视图。半导体结构200类似于半导体结构100，除了第一区102和第二区104中的间隔层的厚度大致相同，以及第一区102和第二区104中的接触蚀刻停止层的厚度不同。如图14所示，在第一区102中形成第一虚设栅极结构114并在第二区104中形成第二虚设栅极结构116。
在第一虚设栅极结构114、第二虚设栅极结构116和基底106上顺应性地形成间隔层118(118a、118b)。然后，将间隔层118的一部分图案化，例如通过各向异性蚀刻以从水平表面(例如第一虚设栅极结构114和第二虚设栅极结构116的顶表面以及基底106的顶表面)移除间隔层118以在第一区102中形成间隔层118a和在第二区104中形成间隔层118b。在基底106中形成第一源极/漏极部件122和第二源极/漏极部件124。形成图14中所示结构的工艺可以类似于图1～图7中所示的操作，但在图14中，相较于第二区104中的间隔层118b，第一区102中的间隔层118a没有被薄化。间隔层118a的厚度是W10，间隔层118b的厚度可以大致等于W10。
如图15所示，在第一虚设栅极结构114、第二虚设栅极结构116、间隔层118a、间隔层118b、第一源极/漏极部件122、和第二源极/漏极部件124上方顺应性地形成接触蚀刻停止层126，包含接触蚀刻停止层126a和接触蚀刻停止层126b。第一区102中的接触蚀刻停止层126a和第二区104中的接触蚀刻停止层126b由相同的工艺形成。在一些实施例中，第一区102中的接触蚀刻停止层126a和第二区104中的接触蚀刻停止层126b可以具有大致相同的厚度。
如图16所示，在第二区104中的接触蚀刻停止层126b上方形成保护层220。在一些实施例中，保护层220可以是光刻胶或可以在蚀刻工艺期间保护接触蚀刻停止层126b的其他合适材料。然后，如图17所示，对接触蚀刻停止层126a进行蚀刻操作。由于第二区104中的接触蚀刻停止层126b被保护层220覆盖，仅将第一区102中的接触蚀刻停止层126a薄化。接触蚀刻停止层126a的薄化操作可以通过干式蚀刻、湿式蚀刻或其他合适的工艺来进行。
如图17所示，移除保护层220。第一区102中的接触蚀刻停止层126a具有厚度W12，而第二区104中的接触蚀刻停止层126b具有厚度W13。W12小于W13。通过在半导体结构200的不同区域中覆盖或露出接触蚀刻停止层126b并进行薄化操作，可以控制接触蚀刻停止层126a的厚度以实现在半导体结构200的不同区域上形成的不同装置的预定寄生电阻及/或寄生电容。
然后，如图18所示，在接触蚀刻停止层126上(包含接触蚀刻停止层126a和接触蚀刻停止层126b)沉积层间电介质128，并进行平坦化工艺以移除层间电介质128的顶部，以在第一区102中形成层间电介质128a并在第二区104中形成层间电介质128b。如图19所示，移除第一虚设栅极结构114和第二虚设栅极结构116。可以在一或多个蚀刻操作中移除虚设栅极介电层108和虚设栅极电极层110，进而形成凹槽114a和116a。在本公开中，每个凹槽114a或116a暴露出各自的场效晶体管的通道区，其中形成MOSFET。每个通道区设置在第一源极/漏极部件122和第二源极/漏极部件124的相邻对之间。
如图20所示，在凹槽114a和116a中形成第一栅极结构114b和第二栅极结构116b。形成栅极介电层130和栅极电极132用于取代栅极。栅极介电层130顺应性地沉积在凹槽114a和116a中，例如在基底106的顶表面上和间隔层118a和118b的侧壁上，以及层间电介质128a和层间电介质128b的顶表面上。然后，栅极电极132沉积在栅极介电层130上方，并填充凹槽114a和116a的剩余部分。在填充栅极电极132之后，可以进行平坦化工艺，例如化学机械研磨工艺，以移除超出层间电介质128a和128b的顶表面的栅极介电层130和栅极电极132的顶部。
如图21所示，在第一栅极结构114b和第二栅极结构116b中的每一个上形成硬掩模层134。硬掩模层134在随后的自对准接触件蚀刻工艺期间为第一栅极结构114b和第二栅极结构116b提供保护，以确保自对准接触件不会在第一栅极结构114b和第二栅极结构116b中的一个与对应的第一源极/漏极部件122或第二源极/漏极部件124之间形成短路。
然后，如图22所示，用第一导电部件136a和第二导电部件136b取代层间电介质128a和层间电介质128b。图22示出半导体结构200的第一区102和第二区104中各层的厚度关系。第一区102和第二区104被定义为形成有源及/或无源装置，例如晶体管、电容器、电阻器、前述的组合和类似的装置，其可以用来产生半导体装置的结构和功能要求。举例来说，第一区102可用于制造用于SOC装置的晶体管并且第二区104可用于制造用于HPC装置的晶体管。第一栅极结构114b的宽度为W2，并且第二栅极结构116b的宽度为W4，其由第一虚设栅极结构114和第二虚设栅极结构116的宽度界定，如图2所示。在一些实施例中，W2大致等于W4。
第一区102中的间隔层118a和第二区104中的间隔层118b在同一工艺中形成，因此间隔层118a和间隔层118b的厚度大致相同，即W10。第一区102中的接触蚀刻停止层126a具有厚度W11，而第二区104中的接触蚀刻停止层126b具有厚度W12。由于已经对接触蚀刻停止层126a进行薄化操作，接触蚀刻停止层126a的厚度(W11)小于接触蚀刻停止层126b的厚度(W12)。
相邻的第一栅极结构114b之间的间隙Wl小于相邻的第二栅极结构116b之间的间隙W3。在一些实施例中，基于在同一基底106上的第一区102和第二区104中制造的不同装置，W1为W3的约60％至约90％。在一些实施例中，W1为W3的约65％至约80％。
源极/漏极接触件(例如第一导电部件136a和第二导电部件136b)的宽度可以由相邻栅极结构和绝缘层之间的间隙界定，例如间隔层118a、间隔层118b、接触蚀刻停止层126a和接触蚀刻停止层126b。举例来说，第一导电部件136a的宽度可以大致等于(W1-2*(W10+W11))，而第二导电部件136b的宽度可以大致等于(W3-2*(W10+W12))。在一些实施例中，相较于第二栅极结构116b和第二导电部件136b之间的寄生电容和寄生电阻，在第一区102中形成的装置可能需要增加第一栅极结构114b和第一导电部件136a之间的寄生电容并降低寄生电阻。举例来说，当在第一区102中形成SOC装置并在第二区104中形成HPC装置时，第一栅极结构114b和第一导电部件136a之间的高寄生电容和低寄生电阻的特性可能是有益的。
通过在第二区中覆盖接触蚀刻停止层126b并在第一区102中薄化接触蚀刻停止层126a，可以控制接触蚀刻停止层126a的厚度W11小于接触蚀刻停止层126b的厚度W12。因此，第一区102中的绝缘层的总厚度(包含间隔层118a和接触蚀刻停止层126a)可以控制成比第二区104中的绝缘层的总厚度(包含间隔层118b和接触蚀刻停止层126b)更薄。第一栅极结构114b和第一导电部件136a之间的寄生电阻因此小于第二栅极结构116b和第二导电部件136b之间的寄生电阻，并且第一栅极结构114b和第一导电部件136a之间的寄生电容因此高于第二栅极结构116b和第二导电部件136b之间的寄生电容。
当第一栅极结构114b和第二栅极结构116b包含自对准接触件(例如硬掩模层134)时，可以同时形成具有不同临界尺寸的装置以具有不同厚度的绝缘层。因此，可以最佳化使用自对准接触件工艺的装置之间的寄生电容和寄生电阻，并且具有大工艺宽裕度的装置不受限于与具有小工艺宽裕度的装置折衷。
图23～图26是根据一些实施例的制造另一半导体结构300的各个阶段的剖面侧视图。半导体结构300类似于半导体结构200。图23所示的结构类似于图15所示的结构，并且用于形成图23所示的结构的工艺可以类似于形成图15所示的结构的操作类似。半导体结构300可以应用于一些情况，即相较于第二栅极结构116b和第二导电部件136b之间的寄生电容和寄生电阻，在第一区102中形成的装置可能需要降低第一栅极结构114b和第一导电部件136a之间的寄生电容并增加寄生电阻。
间隔层118a的厚度为W15，间隔层118b的厚度可以大致等于W15。如图23所示，在第一虚设栅极结构114、第二虚设栅极结构116、间隔层118a、间隔层118b、第一源极/漏极部件122、和第二源极/漏极部件124上方顺应性地形成接触蚀刻停止层126，包含接触蚀刻停止层126a和接触蚀刻停止层126b。第一区102中的接触蚀刻停止层126a和第二区104中的接触蚀刻停止层126b由相同的工艺形成。在一些实施例中，第一区102中的接触蚀刻停止层126a和第二区104中的接触蚀刻停止层126b可以大致具有相同的厚度W16。
如图24所示，对半导体结构300进行蚀刻操作以移除第一区102中的接触蚀刻停止层126a和第二区104中的接触蚀刻停止层126b的部分。因为两个相邻的第一虚设栅极结构114之间的间隙W1小于两个相邻的第二虚设栅极结构116之间的间隙W3，当进行干式蚀刻操作时，蚀刻气体可以在两个相邻的第二虚设栅极结构116之间的开口处具有较高的蚀刻速率。因此，在蚀刻操作之后，如图25所示，第一区102中的接触蚀刻停止层126a可以具有厚度W17，第二区104中的接触蚀刻停止层126b可以具有小于W17的厚度W18。
然后，可以用第一栅极结构114b和第二栅极结构116b取代第一虚设栅极结构114和第二虚设栅极结构116。可以在第一源极/漏极部件122和第二源极/漏极部件124上形成第一导电部件136a和第二导电部件136b，如图26所示。第一栅极结构114b的宽度为W2，第二栅极结构116b的宽度为W4，其由第一虚设栅极结构114和第二虚设栅极结构116的宽度界定，如图2所示。在一些实施例中，W2大致等于W4。
在同一工艺中形成第一区102中的间隔层118a和第二区104中的间隔层118b，因此间隔层118a和间隔层118b的厚度大致相同，即W15。由于对接触蚀刻停止层126b进行的薄化操作(例如蚀刻操作)，第一区102中的接触蚀刻停止层126a具有厚度W17，而第二区104中的接触蚀刻停止层126b具有小于W17的厚度W18。
相邻的第一栅极结构114b之间的间隙W1小于相邻的第二栅极结构116b之间的间隙W3。在一些实施例中，W1为W3的约60％至约90％，其可根据在同一基底106上的第一区102和第二区104中制造的不同装置而改变。在一些实施例中，W1为W3的约65％至约80％。
第一导电部件136a的宽度可以大致等于(W1-2*(W15+W17))，并且第二导电部件136b的宽度可以大致等于(W3-2*(W15+W17))。在一些实施例中，相较于第二栅极结构116b和第二导电部件136b之间的寄生电容和寄生电阻，在第一区102中形成的装置可能需要降低第一栅极结构114b和第一导电部件136a之间的寄生电容并增加寄生电阻。本实施例可以通过薄化接触蚀刻停止层126b来满足要求。
图27是根据一些实施例的制造半导体结构的方法400的流程图。在操作402期间，在基底106的第一区102上形成第一虚设栅极结构114并在基底106的第二区104上形成第二虚设栅极结构116。在相邻的第一虚设栅极结构114之间形成第一间隙W1，并在相邻的第二虚设栅极结构116之间形成第二间隙W3，并且第一间隙W1小于第二间隙W3。
在操作404期间，在第一虚设栅极结构114、第二虚设栅极结构116和基底106上方形成间隔层118。然后，在操作406期间，对第一区102中的间隔层118进行薄化操作。在一些实施例中，薄化操作可以包含移除第一区102中的间隔层118的一部分，使得第一区102中的间隔层118a的厚度W6小于第二区104中的间隔层118b的厚度W7。
在操作408期间，在相邻的第一虚设栅极结构114之间的基底106上形成第一源极/漏极部件122，并在相邻的第二虚设栅极结构116之间的基底106上形成第二源极/漏极部件124。移除基底106上、第一虚设栅极结构114上和第二虚设栅极结构116上的间隔层118a和118b的一部分。第一间隙的侧壁上的间隔层118a比第二间隙的侧壁上的间隔层118b薄。然后，进行离子注入操作以在相邻的第一虚设栅极结构114之间和相邻的第二虚设栅极结构116之间的基底106中形成轻掺杂漏极(lightly doped drain，LDD)区。可以在第一虚设栅极结构114、第二虚设栅极结构116、间隔层118a和118b、第一源极/漏极部件122、和第二源极/漏极部件124上方形成接触蚀刻停止层126a和接触蚀刻停止层126b。
在操作410期间，可以用第一栅极结构114b取代第一虚设栅极结构114，并且可以用第二栅极结构116b取代第二虚设栅极结构116。在相邻的第一虚设栅极结构114之间的第一源极/漏极部件122和相邻的第二虚设栅极结构116之间的第二源极/漏极部件124上方形成第一介电层128。在相邻的第一虚设栅极结构114之间形成的第一介电层128a的宽度小于在相邻的第二虚设栅极结构116之间形成的第一介电层128b的宽度。
然后，移除第一虚设栅极结构114和第二虚设栅极结构116，并在基底106上形成第一栅极结构114b和第二栅极结构116b。此外，移除第一栅极结构114b和第二栅极结构116b的顶部，并在第一栅极结构114b和第二栅极结构116b中的每一个上形成硬掩模层134。
在操作412期间，在相邻的第一栅极结构114b之间的第一源极/漏极部件122上形成第一导电部件136a，并在相邻的第二栅极结构116b之间的第二源极/漏极部件124上形成第二导电部件136b。为了形成第一导电部件136a和第二导电部件136b，可以先在第一栅极结构114b、第二栅极结构116b、第一介电层128a和128b、和间隔层118a和118b上方形成第二介电层，例如层间介电层(未示出)。移除第一介电层和第二介电层128a和128b的至少一部分以暴露出第一源极/漏极部件122和第二源极/漏极部件124。然后，在第一源极/漏极部件122上形成第一导电部件136a，并在第二源极/漏极部件124上形成第二导电部件136b。
图28是根据一些实施例的制造半导体结构的另一种方法500的流程图。
在操作502期间，在基底106的第一区102上形成第一虚设栅极结构114并在基底106的第二区104上形成第二虚设栅极结构116。在相邻的第一虚设栅极结构114之间形成第一间隙W1，并在相邻的第二虚设栅极结构116之间形成第二间隙W3，并且第一间隙W1小于第二间隙W3。
在操作504期间，在第一虚设栅极结构114、第二虚设栅极结构116和基底106上方形成间隔层118。
在操作506期间，在相邻的第一虚设栅极结构114之间的基底106上形成第一源极/漏极部件122，并在相邻的第二虚设栅极结构116之间的基底106上形成第二源极/漏极部件124。移除基底106上、第一虚设栅极结构114上和第二虚设栅极结构116上的间隔层118a和118b的一部分。然后，进行离子注入操作以在相邻的第一虚设栅极结构114之间和相邻的第二虚设栅极结构116之间的基底106中形成轻掺杂漏极(LDD)区。
在操作508期间，可以在第一虚设栅极结构114、第二虚设栅极结构116、间隔层118a和118b、第一源极/漏极部件122、和第二源极/漏极部件124上方形成接触蚀刻停止层126a和接触蚀刻停止层126b。
在操作510期间，可以对第一区102中的接触蚀刻停止层126a进行薄化操作。为了进行薄化操作，可以先在第二区104中的接触蚀刻停止层126b上方形成保护层220。然后，进行蚀刻操作以移除第一区102中的接触蚀刻停止层126a的一部分。在蚀刻操作之后，第一间隙的侧壁上的接触蚀刻停止层126a比第二间隙的侧壁上的接触蚀刻停止层126b薄。
在操作512期间，可以用第一栅极结构114b取代第一虚设栅极结构114，并且可以用第二栅极结构116b取代第二虚设栅极结构116。在相邻的第一虚设栅极结构114之间的第一源极/漏极部件122和相邻的第二虚设栅极结构116之间的第二源极/漏极部件124上方形成第一介电层128。在相邻的第一虚设栅极结构114之间形成的第一介电层128a的宽度小于在相邻的第二虚设栅极结构116之间形成的第一介电层128b的宽度。
然后，移除第一虚设栅极结构114和第二虚设栅极结构116，并在基底106上形成第一栅极结构114b和第二栅极结构116b。此外，移除第一栅极结构114b和第二栅极结构116b的顶部，并在第一栅极结构114b和第二栅极结构116b中的每一个上形成硬掩模层134。
在操作514期间，在相邻的第一栅极结构114b之间的第一源极/漏极部件122上形成第一导电部件136a，并在相邻的第二栅极结构116b之间的第二源极/漏极部件124上形成第二导电部件136b。为了形成第一导电部件136a和第二导电部件136b，可以先在第一栅极结构114b、第二栅极结构116b、第一介电层128a和128b、和间隔层118a和118b上方形成第二介电层，例如层间介电层(未示出)。移除第二介电层和第一介电层128a和128b的至少一部分以暴露出第一源极/漏极部件122和第二源极/漏极部件124。然后，在第一源极/漏极部件122上形成第一导电部件136a，并在第二源极/漏极部件124上形成第二导电部件136b。
在本公开中，可以根据位于基底的不同区域上的不同装置来选择性地移除间隔层118或接触蚀刻停止层126，因此可以改变间隔层118或接触蚀刻停止层126的厚度。通过改变绝缘层的总厚度(包含间隔层118和接触蚀刻停止层126)，可以最佳化在同一基底上形成的不同预定装置之间的寄生电容和寄生电阻。此外，由于第一栅极结构114b和第二栅极结构116b在同一工艺中形成，并且第一导电部件136a和第二导电部件136b在同一工艺中形成，可以进一步简化在同一基底的不同区域形成具有不同厚度的绝缘层的工艺。此外，通过移除间隔层118或接触蚀刻停止层126的一部分以使具有不同临界尺寸的装置之间的寄生电容和寄生电阻最佳化，具有大工艺宽裕度的装置不受限于与具有小工艺宽裕度的装置折衷。
一实施例是半导体结构。此半导体结构包含形成在基底上方的第一半导体装置和形成在基底上方的第二半导体装置。第一半导体装置包含基底上方的第一源极/漏极部件、基底上方的第一栅极结构、第一源极/漏极部件上方的第一导电部件、以及第一栅极结构和第一导电部件之间的第一绝缘层。第二半导体装置包含基底上方的第二源极/漏极部件、基底上方的第二栅极结构、第二源极/漏极部件上方的第二导电部件、以及第二栅极结构和第二导电部件之间的第二绝缘层。第一导电部件的宽度与第二导电部件的宽度不同，并且第一绝缘层的宽度小于第二绝缘层的宽度。
在一实施例中，第一绝缘层包含第一间隔层和形成在第一导电部件和第一间隔层之间的第一接触蚀刻停止层(CESL)，第二绝缘层包含第二间隔层和形成在第二导电部件和第二间隔层之间的第二接触蚀刻停止层，第一间隔层和第二间隔层由相同的材料形成，并且第一接触蚀刻停止层和第二接触蚀刻停止层由相同的材料形成。
在一实施例中，第一绝缘层包含第一间隔层和形成在第一导电部件和第一间隔层之间的第一接触蚀刻停止层(CESL)，第二绝缘层包含第二间隔层和形成在第二导电部件和第二间隔层之间的第二接触蚀刻停止层，并且第一间隔层的宽度小于第二间隔层的宽度。
在一实施例中，第一间隔层和第二间隔层在同一工艺期间形成在基底的不同区上。
在一实施例中，第一绝缘层包含第一间隔层和形成在第一导电部件和第一间隔层之间的第一接触蚀刻停止层(CESL)，第二绝缘层包含第二间隔层和形成在第二导电部件和第二间隔层之间的第二接触蚀刻停止层，并且第一接触蚀刻停止层的宽度小于第二接触蚀刻停止层的宽度。
在一实施例中，第一接触蚀刻停止层和第二接触蚀刻停止层在同一工艺期间形成在基底的不同区上。
另一实施例是半导体结构。此半导体结构包含形成在基底上方的第一半导体装置和形成在基底上方的第二半导体装置。第一半导体装置包含基底上方的第一源极/漏极部件、基底上方的第一栅极结构、第一源极/漏极部件上方的第一导电部件、以及第一栅极结构和第一导电部件之间的第一绝缘层。第二半导体装置包含基底上方的第二源极/漏极部件、基底上方的第二栅极结构、第二源极/漏极部件上方的第二导电部件、以及第二栅极结构和第二导电部件之间的第二绝缘层。第一栅极结构的宽度大致等于第二栅极结构的宽度，并且第一绝缘层的宽度小于第二绝缘层的宽度。
在一实施例中，第一导电部件与第二导电部件在同一工艺期间形成在基底的不同区上，并且第一栅极结构与第二栅极结构在同一工艺期间形成在基底的不同区上。
在一实施例中，第一导电部件的宽度小于第二导电部件的宽度。
在一实施例中，第二导电部件的宽度小于第一导电部件的宽度。
在一实施例中，第一绝缘层包含第一间隔层和形成在第一导电部件和第一间隔层之间的第一接触蚀刻停止层(CESL)，第二绝缘层包含第二间隔层和形成在第二导电部件和第二间隔层之间的第二接触蚀刻停止层，第一间隔层和第二间隔层包含相同的材料，并且第一接触蚀刻停止层和第二接触蚀刻停止层包含相同的材料。
在一实施例中，第一接触蚀刻停止层的宽度小于第二接触蚀刻停止层的宽度。
另一实施例是半导体结构的形成方法。在基底的第一区中形成多个第一虚设栅极结构并在基底的第二区中形成多个第二虚设栅极结构。在相邻的第一虚设栅极结构之间形成第一间隙，并在相邻的第二虚设栅极结构之间形成第二间隙，第一间隙小于第二间隙。在多个第一虚设栅极结构、多个第二虚设栅极结构和基底上方形成间隔层。对第一区中的间隔层进行薄化操作。在相邻的第一虚设栅极结构之间的基底上形成第一源极/漏极部件，并在相邻的第二虚设栅极结构之间的基底上形成第二源极/漏极部件。用多个第一栅极结构取代多个第一虚设栅极结构，并且用多个第二栅极结构取代多个第二虚设栅极结构。在相邻的第一栅极结构之间的第一源极/漏极部件上形成第一导电部件，并在相邻的第二栅极结构之间的第二源极/漏极部件上形成第二导电部件。
在一实施例中，对第一区中的间隔层进行薄化操作包含：移除第一区中的间隔层的一部分，使得第一区中的间隔层的厚度小于第二区中的间隔层的厚度。
在一实施例中，在相邻的第一虚设栅极结构之间的基底上形成第一源极/漏极部件并在相邻的第二虚设栅极结构之间的基底上形成第二源极/漏极部件，包含：移除基底、多个第一虚设栅极结构和多个第二虚设栅极结构上的间隔层的一部分；以及进行离子注入操作以在相邻的第一虚设栅极结构之间和相邻的第二虚设栅极结构之间的基底中形成轻掺杂漏极区(LDD)。
在一实施例中，在移除基底、多个第一虚设栅极结构和多个第二虚设栅极结构上的间隔层的一部分之后，第一间隙的侧壁上的间隔层比第二间隙的侧壁上的间隔层薄。
在一实施例中，用多个第一栅极结构取代多个第一虚设栅极结构，并且用多个第二栅极结构取代多个第二虚设栅极结构，包含：在相邻的第一虚设栅极结构之间的第一源极/漏极部件和相邻的第二虚设栅极结构之间的第二源极/漏极部件上方形成第一介电层，其中在相邻的第一虚设栅极结构之间形成的第一介电层的宽度小于在相邻的第二虚设栅极结构之间形成的第一介电层的宽度；移除多个第一虚设栅极结构与多个第二虚设栅极结构；以及在基底上形成多个第一栅极结构与多个第二栅极结构。
在一实施例中，此方法还包含：移除多个第一栅极结构和多个第二栅极结构的顶部；以及在多个第一栅极结构和多个第二栅极结构的每一个上形成硬掩模层。
在一实施例中，在相邻的第一栅极结构之间的第一源极/漏极部件上形成第一导电部件并在相邻的第二栅极结构之间的第二源极/漏极部件上形成第二导电部件，包含：在多个第一栅极结构、多个第二栅极结构、第一介电层、和间隔层上方形成第二介电层；移除第一介电层和第二介电层的至少一部分以暴露出第一源极/漏极部件和第二源极/漏极部件；以及在第一源极/漏极部件上形成第一导电部件并在第二源极/漏极部件上形成第二导电部件。
在一实施例中，此方法还包含：在多个第一虚设栅极结构、多个第二虚设栅极结构、间隔层、第一源极/漏极部件、和第二源极/漏极部件上方形成接触蚀刻停止层。
以上概述数个实施例的部件，使得本技术领域中技术人员可以更加理解本发明实施例的多个面向。本技术领域中技术人员应该理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与本文介绍的实施例相同的目的及/或优点。本技术领域中技术人员也应该理解，此类等效的结构并未悖离本发明实施例的精神与范围，并且他们能在不违背本发明实施例的精神和范围下，做各式各样的改变、取代和调整。

Claims (1)

1.一种半导体结构，包括：
一第一半导体装置，形成在一基底上方，包括：
一第一源极/漏极部件，在该基底上方；
一第一栅极结构，在该基底上方；
一第一导电部件，在该第一源极/漏极部件上方；以及
一第一绝缘层，在该第一栅极结构和该第一导电部件之间；以及
一第二半导体装置，形成在该基底上方，包括：
一第二源极/漏极部件，在该基底上方；
一第二栅极结构，在该基底上方；
一第二导电部件，在该第二源极/漏极部件上方；以及
一第二绝缘层，在该第二栅极结构和该第二导电部件之间；
其中该第一导电部件的宽度与该第二导电部件的宽度不同，并且该第一绝缘层的宽度小于该第二绝缘层的宽度。
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