CN107331611A - 一种三维自限制精确制造硅纳米线柱的方法 - Google Patents

一种三维自限制精确制造硅纳米线柱的方法 Download PDF

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Abstract

本发明公开了一种三维自限制精确制造硅纳米线柱的方法,包括以下步骤:1)Si表面自我限制氧化层的形成;2)多余O气氛去除;3)选择性化学刻蚀掉SiO层;4)重复步骤1)~3),实现精确控制刻蚀量。本发明的三维自限制精确制造硅纳米线柱的方法,既具有原子层级的自我限制能力,又可以实现三维(横向与纵向加工)加工,还对设备本身控制能力不需要现有技术方案那么高。

Description

一种三维自限制精确制造硅纳米线柱的方法
技术领域
本发明属于半导体芯片或纳米微结构制造技术领域,具体涉及一种三维自限制精确制造硅纳米线柱的方法。
背景技术
集成电路(integrated circuit)是一种微型电子器件或部件。采用一定的工艺,把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起,制作在一小块或几小块半导体晶片或介质基片上,然后封装在一个管壳内,成为具有所需电路功能的微型结构;其中所有元件在结构上已组成一个整体,使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。它在电路中用字母“IC”表示。集成电路发明者为杰克•基尔比(基于锗(Ge)的集成电路)和罗伯特•诺伊思(基于硅(Si)的集成电路)。当今半导体工业大多数应用的是基于硅的集成电路。
随着技术的不断发展,晶体管的特征尺寸不断缩小,目前正在由5nm向更小的技术迈进,沟道也由平面发展到鳍形(FinFet)再到纳米线(nanowire),所以对其制造技术提出了更高的要求,尤其是三维加工能力。
原子层刻蚀技术(Atomic layer etching)是一项新兴的刻蚀技术,目前有设备厂商及研究机构推出一种刻蚀硅的原子层刻蚀技术,基本原理及过程如下:
1)采用Cl2去改性(modification)硅表面:将Si-Si悬挂键改性成Si-Cl键Cl2 (气)+Si (固)→SiClx (固);由于形成的物质在常温下为固体,所以该步具有自我限制特性,只影响约一个原子层;
2)去除多余Cl2
3)采用合适能量的Ar离子去除SiClx (固)且不能伤到Si,Si-Si键能为Si-Si 3.4eV,Si-Cl 键能为4.2 eV。
Cl的引入会将Si与下层Si之间的键能降低到2.3eV,所以Ar离子能量要精确敲击掉Si-Cl物质而不够敲击Si-Si的阈值即可自我限制地刻蚀掉SiClx;然后重复以上过程完成刻蚀。
目前有机构报道该技术可用于鳍形栅刻蚀的过刻刻蚀中,较传统刻蚀,可以用更小的过刻量(25%)达到去除硅残留的目的。
这些现有技术,存在以下缺点:
1)对设备控制提出了极高的要求:需要对离子能量提出了极高的要求,只 有当离子能量适当才能实现,离子能量低了达不到去除改性层目的,离子能量高 了将会造成Si表面损伤或者刻蚀掉硅达不到原子层自我限制刻蚀的目的(self limited etching)。
2)该方法因去除离子具有方向性,无法实现三维(横向加工),在未来需要三维加工领域如纳米线加工领域将会受到局限。
发明内容
发明目的:针对现有技术中存在的不足,本发明的目的是提供一种三维自限制精确制造硅纳米线柱的方法,既具有原子层级的自我限制能力,又可以实现三维(横向与纵向加工)加工,还对设备本身控制能力不需要现有技术方案那么高。
技术方案:为了实现上述发明目的,本发明采用的技术方案为:
一种三维自限制精确制造硅纳米线柱的方法,包括以下步骤:
1)Si表面自我限制氧化层的形成;
2)多余O气氛去除;
3)选择性化学刻蚀掉SiO层;
4)重复步骤1)~3),实现精确控制刻蚀量。
步骤1)中,Si在常温下与O2反应形成SiO2,厚度为1至几个原子厚度。
步骤3)中,使用气态HF刻蚀SiO2,选择性化学刻蚀掉SiO层。
所述的三维自限制精确制造硅纳米线柱的方法,制备之前:用长膜和光刻及刻蚀技术,生长出阻挡层HfO2,Si厚度50~100nm,硬掩蔽层Al2O3;光刻出90nm~45nm尺寸的线或柱出来,去除光刻胶。阻挡层HfO2厚度1~10nm。硬掩蔽层Al2O3厚度1~10nm。
所述的三维自限制精确制造硅纳米线柱的方法,在真空反应腔内,控制衬底温度0~200℃,用O2处理1~10s,SiO2厚度3A;然后抽空腔体残余O2
所述的三维自限制精确制造硅纳米线柱的方法,通入HF气体,处理1~10s,使用HF选择性腐蚀掉SiO2
所述的三维自限制精确制造硅纳米线柱的方法,循环刻蚀,控制最终留下的硅线柱宽3~10nm。
所述的三维自限制精确制造硅纳米线柱的方法,采用稀释的HCl选择性去除掩蔽层Al2O3,获得纳米尺度的硅线柱。
该方法中没有涉及离子定向刻蚀过程,具有明显的各向同性的特点,同时每步又具有自我限制的特点:
(1)Si-O键的形成是公知的非常容易而且厚度非常好控制,Si在常温下与O2就很容易形成SiO2层并且具有良好的自我限制特性,厚度仅为1至几个原子厚度。所以第一步热反应非常容易实现且具有良好的自我限制特性;
(2)气态的氟化氢(Vapor HF)可以刻蚀SiO2,反应为:SiO2+4HF(气态)=SiF4(气态)+2H2O(气态),且不和Si反应,所以该步也有良好的自我限制特性。
所以从步骤1)到步骤3)可以实现自我限制的Si刻蚀,重复这些步骤即可实现精确控制刻蚀量。
有益效果:与现有技术相比,本发明的三维自限制精确制造硅纳米线柱的方法具有以下优点:
1)既具有原子层级的自我限制能力,又可以实现三维加工,弥补了目前原子层刻蚀技术不具备横向刻蚀能力的缺陷;
2)设备本身控制能力不需要现有技术方案那么高,现有技术需要从精确控制离子轰击能量,本发明利用化学反应的自限制来实现,采用传统的刻蚀的精度即可。
3)因为反应过程以化学为主,所以设备可以设计成批处理,比现有原子层刻蚀的单片处理具有更高的生产效率(throughput)。
附图说明
图1是三维自限制精确制造硅纳米线柱的方法的流程图。
具体实施方式
下面结合具体实施例对本发明做进一步的说明。
实施例1
一种三维自限制精确制造硅纳米线柱的方法,包括以下步骤:
1)Si表面自我限制氧化层(Si-O)的形成;Si-O键的形成非常容易且厚度非常好控制,Si在常温下与O2就很容易形成SiO2层并且具有良好的自我限制特性,厚度仅为1至几个原子厚度,所以该热反应非常容易实现且具有良好的自我限制特性;
2)多余O气氛去除;
3)选择性化学刻蚀掉SiO层;气态的氟化氢(Vapor HF)可以刻蚀SiO2,反应为:SiO2+4HF(气态)=SiF4(气态)+2H2O(气态)且不和Si反应,所以该步也有良好的自我限制特性;
4)重复步骤1)~3),即可实现精确控制刻蚀量。
实施例2
一种三维自限制精确制造硅纳米线柱的方法,同实施例1,如图1所示,其中:用当前常规的长膜和光刻及刻蚀技术,生长出阻挡层3(HfO2),厚度1~10nm,硅2(Si),厚度50~100nm,硬掩蔽层1(Al2O3),厚度1~10nm;采用常规光刻出90nm~45nm尺寸的线或柱出来,去除光刻胶;
1)然后在真空反应腔内控制衬底温度(0~200℃),用O2处理1~10s,SiO2厚度约3A;然后抽空腔体残余O2
2)通入HF气体,处理1~10s,让HF将SiO2选择性腐蚀掉,因为Hf和Al的氟化物具有非常高的沸点,所以在其氟化物的自钝化下,HF不会腐蚀掩蔽层和阻挡层。然后抽空腔体内残余HF及生成气体。
3)循环以上步骤并根据每次循环精确的刻蚀量控制最终留下的硅柱(线)宽约3nm~10nm。
4)采用稀释的HCl即可选择性去除掉掩蔽Al2O3获得纳米尺度的硅柱(线),且不需要先进光刻技术。

Claims (10)

1.一种三维自限制精确制造硅纳米线柱的方法,其特征在于,包括以下步骤:
1)Si表面自我限制氧化层的形成;
2)多余O气氛去除;
3)选择性化学刻蚀掉SiO层;
4)重复步骤1)~3),实现精确控制刻蚀量。
2.根据权利要求1所述的三维自限制精确制造硅纳米线柱的方法,其特征在于,步骤1)中,Si在常温下与O2反应形成SiO2,厚度为1至几个原子厚度。
3.根据权利要求1所述的三维自限制精确制造硅纳米线柱的方法,其特征在于,步骤3)中,使用气态HF刻蚀SiO2,选择性化学刻蚀掉SiO层。
4.根据权利要求1所述的三维自限制精确制造硅纳米线柱的方法,其特征在于,制备之前:用长膜和光刻及刻蚀技术,生长出阻挡层HfO2,Si厚度50~100nm,硬掩蔽层Al2O3;光刻出90nm~45nm尺寸的线或柱出来,去除光刻胶。
5.根据权利要求4所述的三维自限制精确制造硅纳米线柱的方法,其特征在于,阻挡层HfO2厚度1~10nm。
6.根据权利要求4所述的三维自限制精确制造硅纳米线柱的方法,其特征在于,硬掩蔽层Al2O3厚度1~10nm。
7.根据权利要求4所述的三维自限制精确制造硅纳米线柱的方法,其特征在于,在真空反应腔内,控制衬底温度0~200℃,用O2处理1~10s,SiO2厚度3A;然后抽空腔体残余O2
8.根据权利要求4所述的三维自限制精确制造硅纳米线柱的方法,其特征在于,通入HF气体,处理1~10s,使用HF选择性腐蚀掉SiO2
9.根据权利要求4所述的三维自限制精确制造硅纳米线柱的方法,其特征在于,循环刻蚀,控制最终留下的硅线柱宽3~10nm。
10.根据权利要求4所述的三维自限制精确制造硅纳米线柱的方法,其特征在于,采用稀释的HCl选择性去除掩蔽层Al2O3,获得纳米尺度的硅线柱。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107424923A (zh) * 2017-07-06 2017-12-01 鲁汶仪器有限公司(比利时) 一种自限制精确刻蚀硅的方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080166878A1 (en) * 2007-01-08 2008-07-10 Sharp Laboratories Of America, Inc. Silicon nanostructures and fabrication thereof
WO2010099216A2 (en) * 2009-02-25 2010-09-02 California Institute Of Technology Methods for fabrication of high aspect ratio micropillars and nanopillars
CN103022247A (zh) * 2012-12-04 2013-04-03 常州大学 一种氧化腐蚀去除硅纳米线太阳能电池表面缺陷层的方法
CN103854971A (zh) * 2012-12-04 2014-06-11 中芯国际集成电路制造(上海)有限公司 纳米线的制造方法、纳米线场效应晶体管的制造方法
CN104299905A (zh) * 2013-07-16 2015-01-21 中芯国际集成电路制造(上海)有限公司 无结晶体管及其制造方法
CN105590845A (zh) * 2015-12-25 2016-05-18 中国科学院微电子研究所 堆叠围栅纳米线制造方法
CN105742231A (zh) * 2014-12-11 2016-07-06 中国科学院微电子研究所 形成纳米线阵列的方法
CN105742153A (zh) * 2014-12-11 2016-07-06 中国科学院微电子研究所 形成级联纳米线的方法
CN105742175A (zh) * 2014-12-11 2016-07-06 中国科学院微电子研究所 形成纳米线阵列的方法
CN106653566A (zh) * 2016-11-29 2017-05-10 东莞市广信知识产权服务有限公司 一种硅锗纳米线的制作方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080166878A1 (en) * 2007-01-08 2008-07-10 Sharp Laboratories Of America, Inc. Silicon nanostructures and fabrication thereof
WO2010099216A2 (en) * 2009-02-25 2010-09-02 California Institute Of Technology Methods for fabrication of high aspect ratio micropillars and nanopillars
CN103022247A (zh) * 2012-12-04 2013-04-03 常州大学 一种氧化腐蚀去除硅纳米线太阳能电池表面缺陷层的方法
CN103854971A (zh) * 2012-12-04 2014-06-11 中芯国际集成电路制造(上海)有限公司 纳米线的制造方法、纳米线场效应晶体管的制造方法
CN104299905A (zh) * 2013-07-16 2015-01-21 中芯国际集成电路制造(上海)有限公司 无结晶体管及其制造方法
CN105742231A (zh) * 2014-12-11 2016-07-06 中国科学院微电子研究所 形成纳米线阵列的方法
CN105742153A (zh) * 2014-12-11 2016-07-06 中国科学院微电子研究所 形成级联纳米线的方法
CN105742175A (zh) * 2014-12-11 2016-07-06 中国科学院微电子研究所 形成纳米线阵列的方法
CN105590845A (zh) * 2015-12-25 2016-05-18 中国科学院微电子研究所 堆叠围栅纳米线制造方法
CN106653566A (zh) * 2016-11-29 2017-05-10 东莞市广信知识产权服务有限公司 一种硅锗纳米线的制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107424923A (zh) * 2017-07-06 2017-12-01 鲁汶仪器有限公司(比利时) 一种自限制精确刻蚀硅的方法

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