CN105742232B

CN105742232B - 形成纳米线阵列的方法

Info

Publication number: CN105742232B
Application number: CN201410766482.1A
Authority: CN
Inventors: 洪培真; 徐秋霞; 殷华湘; 李俊峰; 赵超
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2014-12-11
Filing date: 2014-12-11
Publication date: 2019-01-18
Anticipated expiration: 2034-12-11
Also published as: CN105742232A

Abstract

一种形成纳米线阵列的方法，包括：步骤1、在衬底上形成多个硬掩膜图形；步骤2、以所述多个硬掩膜图形为掩膜，对衬底执行多个刻蚀周期形成多个纳米线；步骤3、去除多个硬掩膜图形；其中，步骤2中每一个刻蚀周期进一步包括：a1、去除表面氧化层；a2、各向异性刻蚀形成具有垂直侧壁的沟槽；a3、氧化沟槽的底部和侧壁形成临时保护层；a4、去除沟槽底部的临时保护层；a5、各向同性刻蚀形成凹陷部和突出部；a6、氧化凹陷部和突出部的表面。依照本发明的形成纳米线阵列的方法，通过在每个周期内部调节刻蚀气体组合而以多个周期性刻蚀形成纳米线阵列，与现有的CMOS工艺兼容并且无需额外的自限制氧化工艺，降低了成本、提高了效率。

Description

形成纳米线阵列的方法

技术领域

本发明涉及半导体集成电路制造领域，更具体地，涉及一种形成纳米线阵列的方法。

背景技术

随着集成电路器件根据摩尔定律的要求持续微缩，及消费市场对更先进器件的需求，当前先进的逻辑CMOS器件技术已经达到22nm节点，并有望准时进入14/16nm节点。这对许多工艺技术提出了挑战，特别是刻蚀技术，由于它形成了器件的图形特别是有源区线条，使得集成电路的制造成为可能。其中，刻蚀形成用作源漏区和沟道区的纳米线是CMOS超大规模集成电路的关键技术。此外，使用三维堆叠“栅全围绕”(gate all around)纳米线沟道的纳米线晶体管，具有超低静态功耗和较高的驱动电流，是集成电路22纳米技术代以下极有潜力的器件结构。

此外，刻蚀形成的精细纳米线不仅可以用于新技术集成电路，而且在生物医学等方面具有广阔的应用前景。例如，纳米线晶体管传感器可以用于无标签的分子检测，如蛋白质，核酸和病毒。它相比于传统的生物检测方法，具有灵敏度更高，速度更快等优点，广受研究者的追捧。

在现有的纳米线晶体管制造中，intel等公司采用外延硅/锗硅叠层，干法刻蚀，之后再选择性腐蚀掉硅层或锗硅层从而形成纳米线阵列。这个方法可以通过多个重叠分层之间的刻蚀选择性而精确控制纳米线的宽度，但缺点主要是与传统的IC制程不兼容，因为需要沉积不同的多层材料并且采用额外不同的刻蚀工艺(例如引入不同于Si刻蚀的其他刻蚀机制)。另一种方案是瑞士洛桑理工学院等采用BOSCH工艺刻蚀出纳米级糖葫芦状硅条之后利用自限制氧化形成纳米线阵列。但自限制氧化工艺一般耗时较长，影响效率。

发明内容

有鉴于此，本发明的目的在于提供一种创新性的纳米线刻蚀方法，在图形化的硅衬底上直接通过刻蚀形成纳米线，工艺简单，效率高。

实现本发明的上述目的，是通过提供一种形成纳米线阵列的方法，包括：步骤1、在衬底上形成多个硬掩膜图形；步骤2、以所述多个硬掩膜图形为掩膜，对衬底执行多个刻蚀周期形成多个纳米线；步骤3、去除多个硬掩膜图形；其中，步骤2中每一个刻蚀周期进一步包括：a1、去除表面氧化层；a2、各向异性刻蚀形成具有垂直侧壁的沟槽；a3、氧化沟槽的底部和侧壁形成临时保护层；a4、去除沟槽底部的临时保护层；a5、各向同性刻蚀形成凹陷部和突出部；a6、氧化凹陷部和突出部的表面。

其中，每个硬掩膜下每个刻蚀周期的突出部形成一根纳米线，多个硬掩膜下多个刻蚀周期的突出部形成了纳米线阵列。

其中，纳米线的宽度小于突出部的宽度。

其中，突出部的宽度小于每个硬掩膜图形的宽度。

其中，步骤a1、步骤a4采用碳氟基刻蚀气体进行等离子干法刻蚀。

其中，步骤a2采用氯基或溴基刻蚀气体进行等离子体干法刻蚀。

其中，步骤a3采用氧化性气体进行等离子体氧化工艺。

其中，步骤a5采用氟基刻蚀气体进行等离子体干法刻蚀。

其中，碳氟基刻蚀气体采用选自He、N₂、Ar或其组合的气体进行稀释。

其中，步骤3之前和/或之后进一步包括采用碳氟基刻蚀气体进行清洗。

依照本发明的形成纳米线阵列的方法，通过在每个周期内部调节刻蚀气体组合而以多个周期性刻蚀形成纳米线阵列，与现有的CMOS工艺兼容并且无需额外的自限制氧化工艺，降低了成本、提高了效率。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图6为依照本发明的形成纳米线阵列的方法各步骤的剖面示意图；以及

图7为依照本发明的形成纳米线阵列的方法的流程图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。

参照图7以及图1，在衬底1上形成硬掩模图形2。提供衬底1，其可以是体Si、SOI、体Ge、GeOI、SiGe、GeSb，也可以是III--V族或者II--VI族化合物半导体衬底，例如GaAs、GaN、InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成电路制造，衬底优选地为体Si或者SOI。在衬底1上通过快速热氧化(RTO)、SACVD、LPCVD、PECVD、HDPCVD、旋涂、喷涂、丝网印刷、溅射、蒸发等等工艺形成硬掩膜层，其材质可以是氧化硅、氮化硅、氮氧化硅、类金刚石无定型碳(DLC)、及其组合(组合方式可以是堆叠也可以是混杂)。采用常规的旋涂、曝光、显影等方法，在硬掩模层之上形成了由光刻胶层构成的软掩模图形(未示出)。在本发明一个优选实施例中，采用适用于电子束光刻的精细光刻胶以便提高图形的精确度。此外，在本发明其他实施例中，也可以采用适用于沉浸式193nm光刻工艺、i线、g线光刻工艺的普通光刻胶在硬掩膜层上涂覆光刻胶。以软掩模图形为掩模，刻蚀硬掩模层形成硬掩模图形2。如图1所示，硬掩膜图形2为平行分布的多个纳米级线条，其宽度例如为10～500nm、优选为20～300nm、并最佳30～100nm、例如40nm。

参照图7以及图2，在第一个刻蚀周期中，以硬掩膜图形2为掩膜，对衬底1执行多部刻蚀，在硬掩膜图形2下方剩余的衬底1上形成内凹的凹陷部1R以及凹陷部1R所夹持的突出部1P。刻蚀设备例如采用电容耦合等离子体(CCP)或电感耦合等离子体(ICP、TCP)腔体，具有双射频。高频功率为主要用来产生高浓度的等离子体，用于调节等离子体密度；低频系统用于增强离子能量及轰击强度，提升刻蚀方向性。射频之间是相互独立的，以免相互影响。这使得可以根据刻蚀材料和结构的具体特点进行不同的优化。如通过调节调频射频电源获得更高密度的等离子体，增加刻蚀速度。亦可调节低频射频电源获得合适的轰击强度，控制刻蚀的形貌及损伤程度。

具体地，在一个刻蚀周期内部，分为以下多步子刻蚀步骤：

a1、采用碳氟基刻蚀气体等离子体干法刻蚀去除结构表面原生氧化层。碳氟基刻蚀气体例如CF₄/CHF₃或C₄F₈等碳氟比较小的刻蚀气体。刻蚀气体采用N₂、He、Ar等气体稀释。

a2、用氯素或溴基刻蚀气体等离子体干法刻蚀，执行各向异性刻蚀。主要用于垂直向下刻蚀衬底1形成垂直侧壁(如图2虚线所示)的沟槽，刻蚀气体选择HBr、Cl₂、Br₂、HCl等及其组合，并可以任选地增加少量氧化性或氮化性气体如O2、N2等以增加刻蚀陡直度。

a3、用氧化性或氮化性气体对结构、例如垂直沟槽(在第一个周期中，为图2所示虚线)底部和侧壁进行氧化或氮化，在表面形成临时保护层(未示出)。氧化性气体例如O₂、O₃、CO₂，，氮化性气体如N₂、NO、NO₂等及其组合。

a4、采用碳氟基刻蚀气体等离子体干法刻蚀去除结构、例如垂直沟槽底部的临时保护层。与步骤a1类似，碳氟基刻蚀气体例如CF₄、CHF₃、CH₂F₂等碳氟比较小、侧向刻蚀速度与垂直刻蚀速度比值较大的刻蚀气体，最佳为CF₄。刻蚀气体采用N₂、He、Ar等气体稀释。

a5、用氟基刻蚀气体等离子干法刻蚀，执行各向同性刻蚀。主要用于在硬掩膜图形2下方形成凹陷部1R以及凹陷部所夹持的衬底1剩余材料的突出部1P。刻蚀气体例如NF₃、SF₆、F₂、COF₂等原子量较大和/或且含氟比较大的气体，如此能够使得侧向/垂直刻蚀速度之比较大，例如接近1、诸如0.7～1.1、最佳0.93，以便获得近似圆弧的凹陷部1R侧壁。

a6、用氧化性气体对凹陷部1R和突出部的表面(例如底部和侧壁)进行氧化，在突出部1P表面再次形成临时保护层(未示出)。氧化性或氮化性气体例如O₂、O₃、CO₂、N₂、NO、NO₂等及其组合。

如此，通过垂直去除氧化层--各向异性刻蚀垂直侧壁--氧化垂直侧壁底部和侧壁--垂直去除底部氧化物—各向同行刻蚀凹陷部和突出部--氧化凹陷部侧壁和底部的六个子步骤，完成了第一刻蚀周期，在硬掩膜图形2下方剩余的衬底1上留下了突出部1P和凹陷部1R。

此后，参照图7和图3，与图2所示类似，采用相同或相似的工艺，垂直刻蚀结构表面氧化物、各向异性刻蚀垂直侧壁、氧化垂直侧壁底部和侧壁、垂直去除底部氧化物、各向同行刻蚀凹陷部和突出部、氧化凹陷部侧壁和底部，如此在图2的基础上进一步形成了下方的另一组1P和1R，从而完成了第二周期的刻蚀。第一周期留下的突出部1P构成一根纳米线，第二周期留下的突出部1P构成另一条纳米线，和其他周期刻蚀留下的纳米线在一起从而构成了纳米线1N。换言之，每个硬掩膜下每个刻蚀周期的突出部形成一根纳米线，多个硬掩膜下多个刻蚀周期的突出部形成了纳米线阵列。值得注意的是，在每个六步刻蚀子过程中，由于步骤a4仅去除了垂直沟槽底部的临时保护层，侧壁基本上不受各向同性刻蚀的侵蚀，因此能够保护多层纳米线之间宽度均匀，提高器件精度和可靠性。

类似的，参照图7以及图4、图5，分别完成了第三周期、第四周期的刻蚀。值得注意的是，虽然本申请仅列举了四个周期也即上下四层纳米线1N，但是本申请也可以增加或者减小纳米线层数，例如执行2～20、优选3～15、更优选5～12、最佳8个刻蚀循环周期(每个周期内依次完成了a1～a6六个子步骤)以形成数目不等的纳米线阵列。此外，由于每个循环中a3、a6子步骤对于衬底1材料进行了局部氧化，一定程度上也使得凹陷部1P圆化，也即纳米线1N的线宽度要小于单次刻蚀循环中突出部1P的宽度。

最后，参照图7和图6，清洗并去除硬掩膜图形2。DHF、BOE、HF等溶液进行湿法清洗。此后，采用湿法或者干法工艺去除硬掩膜图形2。例如采用稀释的HF、缓释刻蚀液(BOE)针对氧化硅材质，采用热磷酸针对氮化硅材质，采用氧等离子干法刻蚀针对DLC材质(优选地随后进一步采用dHF、dBOE等湿法工艺去除表面氧化硅薄层)。如此，得到了如图6所示的四层纳米线，相邻两个刻蚀周期中衬底剩余的突出部1P连接构成了纳米线1N，纳米线1N的宽度小于突出部1P的宽度，例如突出部1P宽度约为硬掩膜图形2宽度的0.68～0.95倍，而纳米线1N宽度仅为硬掩膜图形2宽度的0.4～0.7倍。

如上所述公开了本发明的与传统的IC制程完全兼容的工艺方法以形成纳米线，其仅通过刻蚀在图形化的硅衬底上形成纳米线，工艺简单，效率高。刻蚀步骤中，各向异性刻蚀和各向同形刻蚀相互结合，可以灵活的调整纳米线的形貌。

此后，可以在图6所示纳米线阵列1N之上形成纳米线阵列晶体管，完成器件制造。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种形成纳米线阵列的方法，包括：

步骤1、在衬底上形成多个硬掩膜图形；

步骤2、以所述多个硬掩膜图形为掩膜，对衬底执行多个刻蚀周期形成相互分离的多个纳米线；

步骤3、去除多个硬掩膜图形；

其中，步骤2中每一个刻蚀周期进一步包括：

a1、去除表面氧化层；

a2、各向异性刻蚀形成具有垂直侧壁的沟槽；

a3、氧化或氮化沟槽的底部和侧壁形成临时保护层；

a4、去除沟槽底部的临时保护层；

a5、采用氟基刻蚀气体进行等离子体干法刻蚀，各向同性刻蚀形成凹陷部和突出部；

a6、氧化凹陷部和突出部的表面。

2.根据权利要求1的方法，其中，每个硬掩膜下每个刻蚀周期的突出部形成一根纳米线，多个硬掩膜下多个刻蚀周期的突出部形成了纳米线阵列。

3.根据权利要求2的方法，其中，纳米线的宽度小于突出部的宽度。

4.根据权利要求1的方法，其中，突出部的宽度小于每个硬掩膜图形的宽度。

5.根据权利要求1的方法，其中，步骤a1、步骤a4采用碳氟基刻蚀气体进行等离子干法刻蚀。

6.根据权利要求1的方法，其中，步骤a2采用氯基或溴基刻蚀气体进行等离子体干法刻蚀。

7.根据权利要求1的方法，其中，步骤a3采用氧化性气体进行等离子体氧化工艺，或者采用氮化性气体进行等离子体氮化工艺。

8.根据权利要求5的方法，其中，碳氟基刻蚀气体采用选自He、N₂、Ar或其组合的气体进行稀释。

9.根据权利要求1的方法，其中，步骤3之前和/或之后进一步包括采用DHF、BOE、HF溶液进行湿法清洗。