CN110289264A - 半导体存储器装置 - Google Patents
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Abstract
本发明涉及一种半导体存储器装置，其包括：衬底；栅极电极，其在与衬底的表面交叉的第一方向上布置；第一半导体层，其包含在第一方向上延伸且面向多个栅极电极的第一部分及比第一部分更靠近衬底的第二部分；栅极绝缘薄膜，其设置在栅极电极与第一半导体层的第一部分之间且包含存储器部分；及布线部分，其设置在衬底与多个栅极电极之间，连接到第一半导体层的第二部分且在与第一方向交叉的第二方向上延伸。布线部分包括连接到第一半导体层的第二部分的第二半导体层。第二半导体层包含大于第二半导体层的第一方向上的厚度的第一晶粒。
Description
相关申请案的交叉参考
本申请案是基于且主张2018年3月19日申请的第2018-050724号日本专利申请案，所述专利申请案的全部内容以引用的方式并入本文中。
技术领域
本文中描述的实施例涉及一种半导体存储器装置。
背景技术
在近年，已提出其中三维地布置存储器胞元的半导体存储器装置(三维型半导体存储器装置)。例如，这种半导体存储器装置包含：衬底；多个栅极电极，其在与所述衬底的表面交叉的第一方向上布置；半导体层，其包含在所述第一方向上延伸且面向所述多个栅极电极的第一部分及比所述第一部分更靠近所述衬底的第二部分；栅极绝缘薄膜，其设置在所述栅极电极与所述半导体层的所述第一部分之间且包含存储器部分；及布线部分，其连接到所述半导体层的所述第二部分。
发明内容
随后描述的实施例提供一种包含具有低电阻值的布线部分的半导体存储器装置。
根据一个实施例的半导体存储器装置包含：衬底；多个栅极电极，其在与所述衬底的表面交叉的第一方向上布置；半导体层，其包含在所述第一方向上延伸且面向所述多个栅极电极的第一部分及比所述第一部分更靠近所述衬底的第二部分；栅极绝缘薄膜，其设置在所述栅极电极与所述半导体层的所述第一部分之间且包含存储器部分；及布线部分，其连接到所述半导体层的所述第二部分。所述布线部分包含连接到所述第一半导体层的所述第二部分的第二半导体层。所述第二半导体层包含大于所述第二半导体层的所述第一方向上的厚度的第一晶粒。
附图说明
图1是根据第一实施例的半导体存储器装置的示意平面图。
图2是展示半导体存储器装置的配置的部分的示意电路图。
图3是展示半导体存储器装置的配置的部分的示意透视图。
图4是图3的部分的放大图。
图5是展示半导体存储器装置的配置的部分的示意横截面图。
图6是图5的部分的放大图。
图7是展示半导体存储器装置的制造方法的示意横截面图。
图8是展示制造方法的示意横截面图。
图9是展示制造方法的示意横截面图。
图10是展示制造方法的示意横截面图。
图11是展示制造方法的示意横截面图。
图12是展示制造方法的示意横截面图。
图13是展示制造方法的示意横截面图。
图14是展示制造方法的示意横截面图。
图15是展示制造方法的示意横截面图。
图16是展示制造方法的示意横截面图。
图17是展示制造方法的示意横截面图。
图18是展示制造方法的示意横截面图。
图19是展示制造方法的示意横截面图。
图20是根据第二实施例的半导体存储器装置的示意横截面图。
图21是图20的部分的放大图。
图22是展示半导体存储器装置的制造方法的示意横截面图。
图23是展示制造方法的示意横截面图。
图24是展示制造方法的示意横截面图。
图25是展示制造方法的示意横截面图。
图26是展示制造方法的示意横截面图。
图27是展示制造方法的示意横截面图。
图28是展示制造方法的示意横截面图。
图29是展示制造方法的示意横截面图。
图30是展示制造方法的示意横截面图。
图31是展示制造方法的示意横截面图。
图32是展示制造方法的示意横截面图。
图33是展示制造方法的示意横截面图。
图34是展示制造方法的示意横截面图。
图35是展示制造方法的示意横截面图。
图36是根据第三实施例的半导体存储器装置的示意横截面图。
图37是图36的部分的放大图。
图38是展示半导体存储器装置的制造方法的示意横截面图。
图39是展示制造方法的示意横截面图。
图40是展示制造方法的示意横截面图。
图41是展示制造方法的示意横截面图。
图42是展示制造方法的示意横截面图。
具体实施方式
接着，将参考图式详细描述根据实施例的半导体存储器装置。应注意，实施例仅为实例且不意在限制本发明。
而且，在本说明书中，与衬底的表面交叉的方向称为第一方向，与第一方向交叉的方向称为第二方向，且与第一方向及第二方向交叉的方向称为第三方向。另外，沿第一方向远离衬底移动的方向将称为向上，且沿第一方向朝向衬底移动的方向将称为向下。而且，当针对特定配置参考下表面或下端时，这是假设意指最靠近衬底的表面或端部，且当针对特定配置参考上表面或上端时，这是假设意指离衬底最远的表面或端部。另外，与第二方向或第三方向相交的表面将称为侧表面。另外，平行于衬底的表面的特定方向将称为X方向，平行于衬底的表面且垂直于X方向的方向将称为Y方向，且垂直于衬底的表面的方向将称为Z方向。应注意，尽管下文描述示范其中Z方向对应于第一方向，Y方向对应于第二方向且X方向对应于第三方向的情况。应注意，第一、第二及第三方向不限于Z方向、Y方向及X方向。
[第一实施例]
[配置]
图1是根据第一实施例的半导体存储器装置的示意平面图。
根据此实施例的半导体存储器装置包含存储器裸片11及控制裸片12。存储器裸片11包含衬底13且包含设置在衬底13上的存储器平面MP及外围电路14。例如，衬底13是包含单晶硅(Si)或类似物的半导体衬底。存储器平面MP包含布置在Y方向上的多个存储器块MB。存储器块MB中的每一者包含布置在Y方向上的多个存储器指状物MF。控制裸片12经由外围电路14控制存储器平面MP。
图2是展示存储器块MB的配置的等效电路图。存储器块MB中的每一者经由位线BL、布线部分WP、字线WL及选择栅极线(SGS、SGD)连接到外围电路14。应注意，在图2中，为方便解释而省略配置的部分。
在存储器块MB中，多个存储器指状物MF中的每一者包含多个存储器单元MU。存储器单元MU中的每一者包含连接到位线BL中的每一者的一个端部。而且，存储器单元MU中的每一者包含通常连接到布线部分WP的另一端部。
存储器单元MU包含串联连接在位线BL与布线部分WP之间的漏极选择晶体管STD、存储器串MS及源极选择晶体管STS。在下文中，漏极选择晶体管STD及源极选择晶体管STS可仅称为选择晶体管(STD、STS)。
存储器串MS包含串联连接的多个存储器胞元MC。根据此实施例的存储器胞元MC中的每一者都是场效晶体管，其包含作为沟道区域的第一半导体层、包含存储器部分的栅极绝缘薄膜及栅极电极。存储器胞元MC中的每一者存储1位或更多位的数据。例如，存储器部分是可积累电荷的电荷积累层。存储器胞元MC的阈值电压根据存储器部分的状态而改变。应注意，字线WL中的每一者连接到一个存储器串MS中的多个存储器胞元MC的栅极电极中的每一者。字线WL中的每一者通常连接到一个存储器块MB中的全部存储器单元MU。
选择晶体管(STD、STS)是包含作为沟道区域的第一半导体层、栅极绝缘薄膜及栅极电极的场效晶体管。选择栅极线(SGD、SGS)中的每一者连接到选择晶体管(STD、STS)的栅极电极中的每一者。漏极选择线SGD经设置对应于存储器指状物MF且通常连接到一个存储器指状物MF中的全部存储器单元MU。源极选择线SGS通常连接到一个存储器块MB中的全部存储器单元MU。
图3是根据第一实施例的半导体存储器装置的示意透视图且对应于由图1中的“A”展示的部分。图4是图3的部分的放大图。应注意，在图3及图4中，为方便解释而省略配置的部分。
如图3中展示，存储器指状物MF设置在衬底13上方。存储器指状物MF包含布置在Z方向上的多个导电层101、在Z方向上延伸且面向多个导电层101的第一半导体层102及设置在多个导电层101与第一半导体层102之间的栅极绝缘薄膜103。而且，布线部分WP设置在衬底13与存储器指状物MF之间，且包含氧化硅(SiO2)或类似物的绝缘层15设置在衬底13与布线部分WP之间。
例如，多个导电层101是在X方向上延伸的板状导电层且包含氮化钛(TiN)及钨(W)或类似物的层压薄膜。导电层101中的每一者作为存储器胞元MC的字线WL及栅极电极或作为选择晶体管(STD、STS)的选择栅极线(SGD、SGS)及栅极电极。而且，包含氧化硅(SiO2)或类似物的绝缘层104设置在多个导电层101之间。多个导电层101及绝缘层104的至少一个部分经由绝缘层105针对每一存储器指状物MF在Y方向上隔开。而且，在导电层101的X方向上的端部的位置彼此不同，且导电层101的端部中的每一者经由在Z方向上延伸的接触件106连接到外围电路14。而且，在导电层101的X方向上的端部及接触件106覆盖有包含氧化硅(SiO2)或类似物的绝缘层107。
第一半导体层102布置在X方向及Y方向上。第一半导体层102中的每一者包含在Z方向上延伸的第一部分108及比第一部分108更靠近衬底13的第二部分109。例如，第一部分108是具有近似圆柱形状且在Z方向上延伸的半导体层且包含无掺杂多晶硅(p-Si)或类似物。第一部分108经由栅极绝缘薄膜103面向多个导电层101且作为存储器胞元MC及漏极选择晶体管STD的沟道区域。在第一部分108的中心处，嵌入包含氧化硅(SiO2)或类似物的绝缘层110。例如，第二部分109包含单晶硅(Si)或类似物且连接到第一部分108及布线部分WP。第二部分109经由包含氧化硅(SiO2)或类似物的绝缘层111而面向导电层101中最靠近衬底13的一者且作为源极选择晶体管STS的沟道区域。例如，第一半导体层102的上端经由包含n型杂质(例如磷(P))的半导体层112、接触件113及在Y方向上延伸的位线BL连接到外围电路14。第一半导体层102的下端连接到布线部分WP。
栅极绝缘薄膜103设置在导电层101与第一半导体层102的第一部分108之间。例如，如图4中展示，栅极绝缘薄膜103包含按顺序设置在第一半导体层102的第一部分108的X方向(Y方向)上的侧表面上的隧道绝缘薄膜121、电荷积累薄膜122及块绝缘薄膜123。例如，隧道绝缘薄膜121及块绝缘薄膜123包含氧化硅(SiO2)或类似物。例如，电荷积累薄膜122包含氮化硅(Si3N4)或类似物。应注意，可针对每一存储器胞元MC划分一些或全部栅极绝缘薄膜103。
如图3中展示，布线部分WP包含连接到第一半导体层102的第二部分109的第二半导体层131及设置在第二半导体层131与衬底13之间的金属层132。例如，第二半导体层131包含硅(Si)或类似物，其中掺杂n型杂质(例如磷(P))。例如，金属层132包含氮化钛(TiN)及钨(W)或类似物的层压薄膜。金属层132经由接触件及类似物(未展示)连接到外围电路14。
接着，参考图5及图6，将描述第一半导体层102及第二半导体层131的晶体结构及类似物。图5是通过切割由图1的B-B'线展示的部分而获得且在由箭头展示的方向上看见的示意横截面图。图6是图5的一部分的放大图。应注意，在图5及图6中，为方便解释而省略配置的部分。
应注意，例如，通过使用透射式电子显微镜(TEM)或类似物而使用例如纳米束电子衍射(NBD)或类似物的方法观察这些晶体结构。
而且，当下文提及晶粒的大小时，这假设为通过从观察横截面中的多个方向测量晶粒的宽度而获得的最大宽度。
另外，当下文提及晶粒的“晶体定向”时，这可为通过在观察横截面上测量晶粒而获得的晶粒定向。
另外，当下文提及晶粒具有“大体上等于”另一晶粒的晶体定向的晶体定向时，这些晶体定向可相等。另外，例如，如果晶体定向归因于晶粒变形或类似原因而在每一晶粒中不均匀，那么晶粒中的晶体定向的变化范围可重叠。另外，在这种情况中，晶体定向可相等或在晶粒之间的晶界附近不断改变。另外，如果由例如NBD或类似方法观察晶粒的晶体定向之间的差异，那么所述差异可小于10度。
第二半导体层131包含如图5中展示的第一晶粒G1。第一晶粒G1经由晶界GB1布置在Y方向上。在所说明实例中，第一晶粒G1在Y方向上延伸且连接到多个第一半导体层102的下端。即，第一晶粒G1的Y方向上的宽度W1大于第一半导体层102之间的距离D1与双倍宽度W2的总和，宽度W2是第一半导体层102的Y方向上的宽度。而且，第一晶粒G1的Y方向上的宽度W1大于第二半导体层131的Z方向上的厚度T1。应注意，尽管省略说明，但第一晶粒G1的X方向上的宽度类似于Y方向上的宽度W1。而且，如图6中展示，在第二半导体层131的上表面附近设置晶粒g1。晶粒g1小于第二半导体层131的Z方向上的厚度T1。而且，第二半导体层131可包含镍(Ni)、钴(Co)、铝(Al)及钯(Pd)中的至少一者的金属原子。例如，此类金属原子可存在于第二半导体层131的下表面附近。
第一半导体层102的第二部分109包含第二晶粒G2。第二晶粒G2大于第一半导体层102的第一部分108的Y方向上的厚度T2。在下文中，厚度T2可为栅极绝缘薄膜103与绝缘层110之间的Y方向上的距离。而且，第二晶粒G2的下端连接到第一晶粒G1。而且，第二晶粒G2的晶体定向大体上等于第二晶粒G2所连接到的第一晶粒G1的晶体定向。
第一半导体层102的第一部分108包含第三晶粒G3。第三晶粒G3小于第一部分108的Y方向上的厚度T2。
[制造方法]
接着，将解释根据第一实施例的半导体存储器装置的制造方法。
如图7中展示，在制造方法中，在衬底13上形成绝缘层15、金属层132、非晶硅层131A及金属层131B。例如，通过化学气相沉积(CVD)或类似物执行绝缘层15、金属层132及非晶硅层131A的形成。例如，通过借由PVD(物理气相沉积)(例如溅镀)形成镍(Ni)或类似物而执行金属层131B的形成。例如，应注意，金属层131B可包含钴(Co)、铝(Al)或钯(Pd)。
接着，如图8中展示，在非晶硅层131A的上表面中形成硅化物层131C。例如，通过热处理或类似物形成硅化物层131C。如果执行热处理或类似物，那么金属层131B中的金属原子扩散到非晶硅层131A中以形成金属硅化物。例如，硅化物层131C包含二硅化镍(NiSi2)。在形成硅化物层131C之后，通过湿式蚀刻、干式蚀刻或其它手段移除金属层131B。
接着，如图9及图10中展示，修改非晶硅层131A的晶体结构以形成第二半导体层131。通过MILC(金属诱导横向结晶)方法执行晶体结构的修改。在MILC方法中，执行热处理。借此，硅化物层131C穿过非晶硅层131A且朝向金属层132行进。此处，二硅化镍的晶格常数及晶体结构类似于单晶硅(Si)的晶格常数及晶体结构。因此，在硅化物层131C所穿过的非晶硅层131A的部分中，形成参考图5描述的具有大宽度W1的第一晶粒G1。另一方面，在执行MILC方法之前在其中形成硅化物层131C的非晶硅层131A的上表面附近，形成参考图6描述的小晶粒g1。
接着，如图11中展示，将多个绝缘层104及牺牲层141交替地层叠在第二半导体层131的上表面上。例如，绝缘层104包含例如氧化硅(SiO2)的绝缘层。例如，牺牲层141包含氮化硅(Si3N4)或类似物。例如，通过CVD或类似物执行绝缘层104及牺牲层141的形成。
接着，如图12中展示，在绝缘层104及牺牲层141中形成开口op1。开口op1是在Z方向上延伸、穿透绝缘层104及牺牲层141且暴露第二半导体层131的上表面的通孔。由于通过如上文描述的MILC方法修改第二半导体层131的晶体结构，所以在开口op1的底表面上暴露第一晶粒G1的晶面。例如，应注意，通过形成具有对应于最上牺牲层141的上表面上的开口op1的部分中的开口的绝缘层142且通过使用绝缘层142作为掩模执行反应离子蚀刻(RIE)或类似物而形成开口op1。
接着，如图13中展示，在开口op1的底表面上形成第一半导体层102的第二部分109。例如，在暴露到开口op1的底表面的第二半导体层131的第一晶粒G1的基础上执行外延生长方法或类似物(见图6)。
接着，如图14中展示，将栅极绝缘薄膜103及非晶硅层108A按顺序沉积于第二部分109的上表面、绝缘层104及牺牲层141的侧表面及绝缘层142的上表面上。例如，通过例如CVD的方法执行沉积。
接着，如图15中展示，移除覆盖第一半导体层102的第二部分109的上表面及绝缘层142的上表面的栅极绝缘薄膜103及非晶硅层108A的部分。例如，通过使用例如RIE的方法执行此工艺。
接着，如图16中展示，将非晶硅层108B及绝缘层110沉积于第一半导体层102的第二部分109的上表面、非晶硅层108A的侧表面及绝缘层142的上表面上。例如，通过例如CVD的方法执行沉积。
接着，如图17中展示，通过退火处理或类似物修改非晶硅层108A及非晶硅层108B的晶体结构以形成第一半导体层102的第一部分108。
接着，如图18中展示，移除覆盖绝缘层142的上表面的第一部分108及绝缘层110的部分。例如，通过使用RIE或类似物执行此工艺。而且，在第一部分108的上表面上形成包含n型杂质(例如磷(P))的半导体层112。
接着，如图19中展示，在绝缘层104及牺牲层141中形成开口op2。开口op2是在Z方向及X方向上延伸、在Y方向上分开绝缘层104及牺牲层141且暴露第二半导体层131的上表面的狭缝。例如，通过形成具有对应于绝缘层142的上表面上的开口op2的部分中的狭缝的绝缘层143且通过使用绝缘层143作为掩模执行RIE方法或类似物而形成开口op2。
接着，通过经由此开口op2湿式蚀刻或类似物而移除牺牲层141，通过氧化处理形成绝缘层111，在Z方向上相邻的绝缘层104之间形成导电层101，在开口op2中形成绝缘层105，且形成接触件、布线及类似物，借此制造根据此实施例的半导体存储器装置。
[优点]
如参考图3描述，根据第一实施例的布线部分WP包含连接到第一半导体层102的第二部分109的第二半导体层131。而且，如参考图5描述，第二半导体层131包含第一晶粒G1且第一晶粒G1大于第二半导体层131的Z方向上的厚度T1。例如，在这个配置中，与其中第二半导体层131不包含第一晶粒G1的情况相比，可能减小第二半导体层131中的电阻。借此，可能提供一种包含具有低电阻值的布线部分的半导体存储器装置。
可通过上文描述的MILC方法容易地实现包含此第一晶粒G1的第二半导体层131。通过上文描述的MILC方法，镍(Ni)、钴(Co)、铝(Al)及钯(Pd)中的至少一种金属可用作用于形成硅化物层131C的金属层131B(图7及其它图式)。在这种情况中，第二半导体层131可包含这些金属的金属原子。
而且，在此实施例中，布线部分WP包含金属层132且在第二半导体层131的下表面上形成金属层132。在这种配置中，可主要使用具有低电阻的金属层132作为布线且通过第二半导体层131减小第一半导体层102与金属层132之间的接触电阻，且可提供具有低电阻的布线部分WP。
例如，此处，为了形成具有这种层压结构的布线部分WP，也可考虑在金属层132的上表面上形成非晶硅层131A，且通过例如RTA(快速热退火)的退火处理修改此非晶硅层131A的晶体结构。但是，由这种退火处理形成的晶粒常常小于开口op1的Y方向上的宽度(与图5及图6中的W2基本上相同)。如果在这种晶粒的基础上执行外延生长方法(见图13)，那么由外延生长方法形成的晶粒也是小的且第一半导体层102与布线部分WP之间的电阻常常是大的。此处，在此实施例中，通过MILC方法修改非晶硅层131A的晶体结构。根据这种方法，可使第二半导体层131中的第一晶粒G1大于开口op1的Y方向上的宽度(与图5及图6中的W2基本上相同)。而且，通过在此第一晶粒G1的基础上执行外延生长(见图13)，可在第二部分109中形成具有大尺寸的第二晶粒G2。借此，可减小第一半导体层102与布线部分WP之间的电阻。应注意，在其中由这种方法形成第一半导体层102的第二部分109的情况中，第二晶粒G2常常大于第一部分108的Y方向上的厚度T2。而且，第二晶粒G2的晶体定向大体上等于第一晶粒G1的晶体定向。
[第二实施例]
[配置]
接着，参考图20，将描述根据第二实施例的半导体存储器装置的配置。应注意，在图20中，为方便解释而省略配置的部分。而且，在随后描述中，将相同元件符号给予与第一实施例相同的元件，且省略解释。
尽管根据第二实施例的半导体存储器装置与根据第一实施例的半导体存储器装置基本上相同(如图20中展示)，但第一半导体层102'及布线部分WP'的配置不同于第一实施例。
尽管第一半导体层102'基本上和根据第一实施例的第一半导体层102相同地配置，但第二部分109'包含与第一部分108相同的结构。即，第二部分109'是在Z方向上延伸的大体上圆柱形半导体层。第二部分109'包含无掺杂多晶硅(p-Si)或类似于第一部分108的类似物。而且，绝缘层110(例如氧化硅(SiO2))嵌入在第二部分109'的中央。
布线部分WP'包含连接到第一半导体层102'的第二部分109'的第二半导体层131'及设置在第二半导体层131'与衬底13之间的金属层132。而且，布线部分WP'包含设置在第二半导体层131'与金属层132之间的第三半导体层133及设置在第二半导体层131'与多个导电层101之间的第四半导体层134。例如，第三半导体层133及第四半导体层134包含多晶硅(p-Si)或类似物，其中掺杂n型杂质(例如磷(P))。
接着，参考图20及图21，描述第一半导体层102'、第二半导体层131'、第三半导体层133及第四半导体层134或类似物的晶体结构。图21是图20的部分的放大图。应注意，在图21中，为方便解释而省略配置的部分。
第二半导体层131'包含如图20中展示的多个第一晶粒G1'。第一晶粒G1'经设置对应于存储器指状物MF的两个侧表面上的绝缘层105(第一及第二绝缘层在Z方向上延伸，连接到第二半导体层131'且包含面向多个导电层101的部分)。第一晶粒G1'(第五晶粒与第六晶粒)之间的晶界GB1'定位于Y方向上的对应绝缘层105之间(例如，定位于存储器指状物MF的Y方向上的中央附近)。第一晶粒G1'的Y方向上的宽度与存储器指状物MF的Y方向上的宽度基本上相同或是所述宽度的一半且大于第二半导体层131'的Z方向上的厚度T1。在Y方向上相邻的第一晶粒G1'中的两者的晶体结构可彼此不同。而且，第一晶粒G1'包含通孔op3，且通孔op3的内圆周表面连接到第一半导体层102'。而且，尽管省略说明，但多个晶粒G1'中的每一者在X方向上延伸且连接到多个第一半导体层102'。而且，如图21中展示，第二半导体层131'包含在与绝缘层105的接触部分处的晶粒g2。晶粒g2小于第二半导体层131'的Z方向上的厚度T1。而且，第二半导体层131'可包含镍(Ni)、钴(Co)、铝(Al)及钯(Pd)中的至少一者的金属原子。
应注意，第一半导体层102'的第二部分109'包含第二晶粒G2'。第二晶粒G2'小于第一半导体层102'的第一部分108的Y方向上的厚度T2。而且，第三半导体层133包含晶粒G4，其小于第三半导体层133的Z方向上的厚度T3。而且，第四半导体层134包含晶粒G5，其小于第四半导体层134的Z方向上的厚度T4。在此实施例中，第一半导体层102'、第三半导体层133及第四半导体层134中的晶粒的平均大小小于第二半导体层131'中的晶粒的平均大小。而且，在此实施例中，第一半导体层102'、第三半导体层133及第四半导体层134中的最大晶粒小于第一晶粒G1'。
[制造方法]
接着，描述根据第二实施例的半导体存储器装置的制造方法。应注意，在随后描述中，将相同元件符号给予与第一实施例相同的元件，且省略解释。
如图22中展示，在制造方法中，在衬底13上形成绝缘层15、金属层132、第三半导体层133、绝缘薄膜144、牺牲层145、绝缘薄膜146及第四半导体层134。在此工艺中，例如，通过例如CVD的方法在衬底13上形成绝缘层15、金属层132、对应于第三半导体层133的非晶硅层、绝缘薄膜144、对应于牺牲层145的非晶硅层、绝缘薄膜146及对应于第四半导体层134的非晶硅层。接着，通过例如退火的方法修改非晶硅层的晶体结构，且形成第三半导体层133、牺牲层145及包含多晶硅或类似物的第四半导体层134。
接着，如图23中展示，将多个绝缘层104及牺牲层141交替地层叠在第四半导体层134的上表面上。例如，与参考图11描述的工艺类似地执行此工艺。
接着，如图24中展示，在绝缘层104及牺牲层141中形成开口op1'。开口op1'是在Z方向上延伸，穿透绝缘层104、牺牲层141、第四半导体层134、绝缘薄膜146、牺牲层145及绝缘薄膜144且暴露第三半导体层133的上表面的通孔。例如，与参考图12描述的工艺类似地执行此工艺。
接着，如图25中展示，形成栅极绝缘薄膜103、第一半导体层102、绝缘层110及半导体层112。例如，与参考图14、图16、图17及图18描述的工艺类似地执行此工艺。但是，在参考图16描述的工艺中，没有必要形成非晶硅层108B。
接着，如图26中展示，在绝缘层104及牺牲层141中形成开口op2'。开口op2'是在Z方向及X方向上延伸、在Y方向上分开绝缘层104、牺牲层141、第四半导体层134及绝缘薄膜146且暴露牺牲层145的上表面的狭缝。例如，与参考图19描述的工艺类似地执行此工艺。
接着，如图27中展示，在开口op2'的Y方向上的侧表面上形成绝缘薄膜147。例如，在此工艺中，通过例如CVD的方法在开口op2'的侧表面及底表面上形成包含SiO2或类似物的绝缘薄膜147。接着，通过例如RIE的方法移除开口op2'的底部上的绝缘薄膜147的部分，且暴露牺牲层145的上表面。
接着，如图28中展示，移除牺牲层145。例如，经由开口op2'或类似物使用湿式蚀刻执行此工艺。
接着，如图29中展示，移除栅极绝缘薄膜103、绝缘薄膜144、绝缘薄膜146及绝缘薄膜147的部分。例如，经由开口op2'或类似物通过湿式蚀刻执行此工艺。
接着，如图30中展示，在第一半导体层102'的X方向及Y方向上的侧表面上、在第三半导体层133的上表面上、在第四半导体层134的下表面上、在第四半导体层134、绝缘层104、牺牲层141、绝缘层142及绝缘层143的Y方向上的侧表面上及在绝缘层143的上表面上形成非晶硅层131A'。例如，通过CVD或类似物执行此工艺。
接着，如图31中展示，移除设置在第四半导体层134、绝缘层104、牺牲层141、绝缘层142及绝缘层143的Y方向上的侧表面上及在绝缘层143的上表面上的非晶硅层131A'的部分。例如，通过湿式蚀刻或类似物执行此工艺。
接着，如图32中展示，在非晶硅层131A'的上表面上、在第四半导体层134、绝缘层104、牺牲层141、绝缘层142及绝缘层143的Y方向上的侧表面上及在绝缘层143的上表面上形成金属层131B'。例如，通过借由PVD(物理气相沉积)(例如溅镀)沉积镍(Ni)或类似物而执行金属层131B'的形成。例如，应注意，金属层131B'可包含钴(Co)、铝(Al)或钯(Pd)。
接着，如图33中展示，在非晶硅层131A'的上表面中形成硅化物层131C'。例如，通过热处理或类似物形成硅化物层131C'。如果执行热处理或类似物，那么金属层131B'中的金属原子扩散到非晶硅层131A'中以形成金属硅化物。例如，硅化物层131C'包含二硅化镍(NiSi2)。在形成硅化物层131C'之后，通过湿式蚀刻、干式蚀刻或其它手段移除金属层131B'。
接着，如图34及图35中展示，修改非晶硅层131A'的晶体结构以形成第二半导体层131'。通过上文描述的MILC方法执行晶体结构的修改。在此工艺中，如图34中展示，硅化物层131C'在Y方向上从开口op2'行进。硅化物层131C'穿过非晶硅层131A'，且在硅化物层131C'所穿过的部分中形成第二半导体层131'。而且，如图35中展示，已在Y方向上行进的两个硅化物层131C'在存储器指状物MF的Y方向上的中心附近的部分处接触。在这个部分中形成上文描述的晶界GB1'。
接着，经由开口op2'通过湿式蚀刻或类似物而移除牺牲层141，在Z方向上相邻的绝缘层104之间形成导电层101，在开口op2'中形成绝缘层105，且形成接触件、布线及类似物，借此制造根据此实施例的半导体存储器装置。
[优点]
在此实施例中，类似于第一实施例，第二半导体层131'包含大于第二半导体层131'的Z方向上的厚度T1的第一晶粒G1'。这可以提供一种包含具有低电阻的布线部分WP的半导体存储器装置。
而且，在此实施例中，如上文描述，在形成导电层101之前移除牺牲层141。通过移除牺牲层141，形成空心结构。空心结构包含经由空隙布置在Z方向上的多个绝缘层104，及支撑多个绝缘层104的第一半导体层102。此处，这种空心结构可根据空心结构的高度、纵横比或类似物而塌陷。而且，这种空心结构的高度、纵横比及类似物常常随着半导体存储器装置的高度集成而增加，且因此希望防止这种空心结构的塌陷。此处，在此实施例中，在牺牲层141及绝缘层104下方提供第三半导体层133及第四半导体层134(见图22)。另外，形成穿透第三半导体层133及第四半导体层134的部分的开口op1'(见图24)。而且，在开口op1'内部形成第一半导体层102及类似物。借此，可支撑第一半导体层102的下端，且可抑制上文描述的空心结构的塌陷。
在这种方法中，如参考图20描述，包含多晶硅或类似物的第三半导体层133设置在第二半导体层131'与金属层132之间。而且，考虑第三半导体层133中的电阻大于第二半导体层131'中的电阻及金属层132的电阻。此处，在此实施例中，由于第二半导体层131'包含第一晶粒G1'，所以第二半导体层131'的X方向及Y方向上的电阻是相对小的。因此，电流在第三半导体层133中流动通过的区域面积是相对大的。借此，可抑制第三半导体层133增加电阻。
[第三实施例]
[配置]
接着，参考图36及图37，描述根据第三实施例的半导体存储器装置的配置。在图36及图37中，为方便解释而省略配置的部分。而且，在随后描述中，将相同元件符号给予与第二实施例相同的元件，且省略解释。
尽管根据第三实施例的半导体存储器装置基本上与根据第二实施例的半导体存储器装置相同(如图36及图37中展示)，但第一半导体层102”的第二部分109”及第一部分108”的晶体结构与第二实施例中的那些不同。
第二部分109”包含如图36中展示的第二晶粒G2”。第二晶粒G2”具有在Z方向上延伸的大体上圆柱形形状。第二晶粒G2”大于第一部分108”的Y方向上的厚度T2。请注意，第二晶粒G2”大于第二部分109”的Y方向上的厚度。而且，第二晶粒G2”在X方向及Y方向上的侧表面上连接到第一晶粒G1'。而且，第二晶粒G2”的晶体定向大体上等于第二晶粒G2”所连接到的第一晶粒G1'的晶体定向。应注意，在所说明实例中，第二晶粒G2”及第一晶粒G1'是一个晶粒的部分。
第一部分108”包含布置在Z方向上的多个第三晶粒G3”。第三晶粒G3”具有在Z方向上延伸的基本上圆柱形形状。第三晶粒G3”具有Z方向上的宽度W3，其大于第一部分108”的Y方向上的厚度T2。而且，定位于半导体层102”的上端的特定范围内的第三晶粒G3”的晶体定向是大体上相等的。此外，定位于比特定范围更低的位置处的第三晶粒G3”的晶体定向大体上等于第二晶粒G2”的晶体定向。应注意，定位于上部中的第三晶粒G3”的晶体定向及定位于下部位置中的第三晶粒G3”的晶体定向可不同。在下文中，定位于上部中的多个晶粒G3”可尤其称为“第四晶粒”。应注意，在所说明实例中，最下第三晶粒G3”及第二晶粒G2”是一个晶粒的部分。
而且，第一部分108”可包含镍(Ni)、钴(Co)、铝(Al)及钯(Pd)中的至少一者的金属原子。例如，这些金属原子可存在于其中定位上文描述的第四晶粒的特定范围的下端附近。
[制造方法]
接着，将解释根据此实施例的半导体存储器装置的制造方法。应注意，在随后描述中，将相同元件符号给予与第二实施例相同的元件，且省略解释。
在制造方法中，执行参考图22到图29描述的工艺。但是，在参考图25描述的工艺中，没有执行用于修改非晶硅层108A的晶体结构的退火处理。而且，没有形成半导体层112。
接着，如图38中展示，移除绝缘层143以暴露非晶硅层108A的上表面。例如，在此工艺中，执行例如RIE的方法。
接着，执行参考图30及图31描述的工艺。
接着，如图39中展示，在非晶硅层131A'的上表面上、在第四半导体层134、绝缘层104、牺牲层141及绝缘层142的Y方向上的侧表面上及在绝缘层142及非晶硅层108A的上表面上形成金属层131B'。例如，与参考图32描述的工艺类似地执行此工艺。
接着，如图40中展示，在非晶硅层131A'的上表面中形成硅化物层131C'，且在非晶硅层108A的上表面上形成硅化物层108C”。例如，与参考图33描述的工艺类似地执行此工艺。在形成硅化物层131C'及硅化物层108C”之后，通过湿式蚀刻、干式蚀刻或其它手段移除金属层131B'。
接着，如图41及图42中展示，通过上文描述的MILC方法修改非晶硅层131A'及非晶硅层108A的晶体结构以形成第二半导体层131'及第一半导体层102”。
在此工艺中，如图41中展示，硅化物层131C'在Y方向上从开口op2'行进。硅化物层131C'穿过非晶硅层131A'，且在硅化物层131C'所穿过的部分中形成第二半导体层131'。而且，硅化物层108C”从非晶硅层108A的上端向下行进。硅化物层108C”穿过非晶硅层108A，且在硅化物层108C”所穿过的部分中形成第一半导体层102”。
而且，如图42中展示，硅化物层131C'的部分穿过非晶硅层131A'且行进到Y方向上的存储器指状物MF的中心附近的部分。另一方面，硅化物层131C'的另一部分经由非晶硅层131A'及非晶硅层108A的接触部分行进到非晶硅层108A中且连同非晶硅层108A一起向上行进。硅化物层131C'与已从非晶硅层108A的上端行进的硅化物层108C”接触。
接着，经由开口op2'通过湿式蚀刻或类似物而移除牺牲层141，在Z方向上相邻的绝缘层104之间形成导电层101，在开口op2'中形成绝缘层105，且形成接触件、布线及类似物，借此制造根据此实施例的半导体存储器装置。
[优点]
根据根据第三实施例的半导体存储器装置，可获得与第二实施例相同的优点。
而且，在第三实施例中，如参考图41及图42描述，在形成第一半导体层102的非晶硅层108A与形成第二半导体层131'的非晶硅层131A'接触的条件下执行MILC方法。借此，可减小第一半导体层102”与第二半导体层131'之间的接触电阻，且也可减小第一半导体层102”中的电阻。应注意，在其中由这种方法形成第一半导体层102”及第二半导体层131'的情况中，第二晶粒G2”及第三晶粒G3”大于第一部分108”的Y方向上的厚度T2及第二部分109”的Y方向上的厚度中的至少一者。而且，第二晶粒G2”的晶体定向及至少一些第三晶粒G3”的晶体定向大体上等于第一晶粒G1'的晶体定向。
而且，在此实施例中，在非晶硅层108A中形成硅化物层108C”，且除硅化物层131C'以外还在MILC方法中使用硅化物层108C”。借此，与其中执行MILC方法(例如，仅使用硅化物层131C')的情况相比，此工艺所需的时间可减少到约一半。应注意，在由这种方法形成第一半导体层102”的情况中，由硅化物层108C”形成的第三晶粒G3”(第四晶粒)的晶体定向大体上彼此相等。而且，由硅化物层131C”形成的第三晶粒G3”的晶体定向大体上等于第二晶粒G2”的晶体定向。
[其它实施例]
如上文提及，尽管描述第一到第三实施例，但上文描述仅为实例，且可适当修改上述配置、工艺及类似物。
例如，在第一实施例中，可经由开口op2形成硅化物层(图19)，且通过使用硅化物层类似于第二实施例那样执行MILC方法。例如，在此情况中，可省略形成非晶硅层131A之后的MILC方法(见图7到图10)、外延生长方法(见图13)、形成非晶硅层108A之后的退火处理(见图17)及类似物。
而且，在第一实施例中，类似于第三实施例，例如，也可以在非晶硅层108A的上端中形成硅化物层且通过使用硅化物层执行MILC方法。而且，在此情况中，可省略上述处理。应注意，在此情况中，类似于第三实施例，也可以在非晶硅层131A及非晶硅层108A两者中形成硅化物层且通过使用这些硅化物层执行MILC方法。
而且，例如，在第二及第三实施例中，可通过MILC方法修改第三半导体层133及第四半导体层134中的至少一者的晶体结构。在此情况中，第三半导体层133可包含大于第三半导体层133的Z方向上的厚度T3的晶粒。而且，第四半导体层134可包含大于第四半导体层134的Z方向上的厚度T4的晶粒。
而且，在第三实施例中，在图40中展示的工艺中，在非晶硅层131A'及非晶硅层108A两者中形成硅化物层。但是，也可以省略非晶硅层131A'及非晶硅层108A中的一者的硅化物形成。
[其它]
虽然已描述特定实施例，但这些实施例仅通过实例呈现，且不意在限制本发明的范围。事实上，本文中描述的新方法及系统可以多种其它形式体现：此外，可在不脱离本发明的精神的情况下在本文中描述的方法及系统的形式中做出多种省略、替换及改变。所附权利要求书及其等效物意在涵盖如将落入本发明的范围及精神内的此类形式或修改。
Claims (16)
1.一种半导体存储器装置，其包括：
衬底；
多个栅极电极，其在与所述衬底的表面交叉的第一方向上布置；
第一半导体层，其包含在所述第一方向上延伸且面向所述多个栅极电极的第一部分及比所述第一部分更靠近所述衬底的第二部分；
栅极绝缘薄膜，其设置在所述栅极电极与所述第一半导体层的所述第一部分之间且包含存储器部分；及
布线部分，其设置在所述衬底与所述多个栅极电极之间，连接到所述第一半导体层的所述第二部分且在与所述第一方向交叉的第二方向上延伸，
所述布线部分包括连接到所述第一半导体层的所述第二部分的第二半导体层，
所述第二半导体层包含大于所述第二半导体层的所述第一方向上的厚度的第一晶粒。
2.根据权利要求1所述的半导体存储器装置，其中所述第二半导体层包含镍(Ni)、钴(Co)、铝(Al)及钯(Pd)中的至少一者的金属原子。
3.根据权利要求1所述的半导体存储器装置，其中
所述第二半导体层比所述第一半导体层更靠近所述衬底，且
所述第一晶粒连接到所述第一半导体层的所述第一方向上的一个端部。
4.根据权利要求1所述的半导体存储器装置，其中
所述第二半导体层比所述第一半导体层的所述第一方向上的一个端部更远离于所述衬底，且
所述第一晶粒连接到所述第一半导体层的所述第二方向上的侧表面。
5.根据权利要求1所述的半导体存储器装置，其中
所述第一半导体层的所述第二部分包含大于所述第一半导体层的所述第一部分的所述第二方向上的厚度及所述第一半导体层的所述第二部分的所述第二方向上的厚度中的至少一者的第二晶粒，且
所述第二晶粒的晶体定向大体上等于所述第一晶粒的晶体定向。
6.根据权利要求5所述的半导体存储器装置，其中
所述第一半导体层的所述第一部分包含大于所述第一半导体层的所述第一部分的所述第二方向上的厚度的第三晶粒，且
所述第三晶粒的晶体定向大体上等于所述第二晶粒的所述晶体定向。
7.根据权利要求6所述的半导体存储器装置，其中
所述第一半导体层的所述第一部分包含布置在所述第一方向上的多个所述第三晶粒，且
所述多个第三晶粒的晶体定向大体上彼此相等。
8.根据权利要求6所述的半导体存储器装置，其中
所述第一半导体层的所述第一部分进一步包含第四晶粒，
所述第四晶粒比所述第三晶粒更远离于所述衬底且大于所述第一半导体层的所述第一部分的所述第二方向上的厚度，且
所述第四晶粒的晶体定向不同于所述第三晶粒的所述晶体定向。
9.根据权利要求8所述的半导体存储器装置，其中
所述第一半导体层的所述第一部分包含布置在所述第一方向上的多个所述第四晶粒，且
所述多个第四晶粒的晶体定向大体上彼此相等。
10.根据权利要求6所述的半导体存储器装置，其中所述第一半导体层包含镍(Ni)、钴(Co)、铝(Al)及钯(Pd)中的至少一者的金属原子。
11.根据权利要求1所述的半导体存储器装置，其中所述布线部分进一步包含设置在所述衬底与所述第二半导体层之间的金属层。
12.根据权利要求11所述的半导体存储器装置，其中所述金属层设置在所述第二半导体层的所述衬底的侧上的表面上。
13.根据权利要求11所述的半导体存储器装置，其中
所述布线部分进一步包含：
第三半导体层，其设置在所述第二半导体层与所述金属层之间，及
第四半导体层，其设置在所述第二半导体层与所述多个栅极电极之间。
14.根据权利要求13所述的半导体存储器装置，其中所述第三半导体层中的所述晶粒的平均大小及所述第四半导体层中的所述晶粒的平均大小小于所述第二半导体层中的所述晶粒的平均大小。
15.根据权利要求13所述的半导体存储器装置，其中所述第三半导体层及所述第四半导体层中的最大晶粒小于所述第一晶粒。
16.根据权利要求1所述的半导体存储器装置，其进一步包括
第一及第二绝缘层，其在所述第一方向上延伸，连接到所述第二半导体层且包含面向所述多个栅极电极的部分，其中
所述第二半导体层包含多个所述第一晶粒，所述多个所述第一晶粒中的一者是对应于所述第一绝缘层的第五晶粒，且所述多个所述第一晶粒中的另一者是对应于所述第二绝缘层的第六晶粒，且
所述第五晶粒与所述第六晶粒之间的晶界在所述第二方向上设置在所述第一及第二绝缘层之间。
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