TWI744663B - 混合式儲存記憶體 - Google Patents

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本發明提供一種混合式儲存記憶體，利用於該記憶體形成由負電容鐵電層及反鐵電層堆疊而得的儲存層疊結構，而得以有效改善記憶體的漏電流和次臨界擺幅特性，並提升操作耐受度。

Description

混合式儲存記憶體
本發明是有關於一種記憶體，特別是指一種混合式儲存記憶體。
傳統的非揮發性記憶體結構包含一基板、一形成於該基板的部分表面的絕緣層、形成於該基板，並分別位於該絕緣層兩側邊的一源極、一汲極，以及由該絕緣層依序向上的一電荷捕捉層、一絕緣阻擋層及一閘極。而為了有效降低元件操作電壓，前述該絕緣阻擋層常利用具有高介電常數的氧化物(如氧化矽、氧化鉿、氧化鋁)為材料，因此，截止狀態電流(off-state current)較大，次臨界擺幅也較大(一般為70mV/dec)，此外，該記憶體的寫入/抹除操作速度也較慢(約100μs~1ms)。
因此，發明人於2018年公開的中華民國專利公開號：TW201824456A，揭示一種具有負鐵電電容層與電荷補捉層的層疊結構的快閃記憶體結構，利用具有負電容特性的負鐵電電容層與電荷捕捉層配合，以降低該記憶體的漏電流，並提升元件的操作速度。由其說明書公開內容可知，其可改善次臨界擺幅，並提升讀寫操作速度至約800ns。
因此，本發明之目的，即在提供一種具有操作耐久性(endurance)且操作速度佳的混合式儲存記憶體。
於是，本發明的混合式儲存記憶體，包含多個儲存元，每一個儲存元包括一場效電晶體。
該場效電晶體包括一半導體基板、第一絕緣層、一源極、一汲極、一儲存層疊結構，及一閘極。
該第一絕緣層位於該半導體基板的表面。
該源極及該汲極形成於該基板，並分別位於該第一絕緣層的兩側邊。
該儲存層疊結構設置於該第一絕緣層反向該半導體基板的表面，具有一電荷捕捉層，及一鐵電複合層，該鐵電複合層具有彼此層疊連接的一負電容鐵電層，及一反鐵電層，該負電容鐵電層是由以斜方晶相(Orthorhombic)為主要晶相，並具有鐵電負電容特性的摻雜氧化鉿構成，該反鐵電層是由以正方晶相(Tetragonal)為主要晶相的摻雜氧化鋯基(ZrO2 -Based)材料所構成。
該閘極位於該儲存層疊結構遠離該基板的表面。
本發明之功效在於：利用於記憶體的場效電晶體中，形成由負電容鐵電層及反鐵電層堆疊而得的儲存層疊結構，而得以有效改善記憶體的漏電流和次臨界擺幅特性，並提升操作耐受度。
在本發明被詳細描述前，應當注意在以下的說明內容中，類似的元件是以相同的編號來表示。
本發明的混合式儲存記憶體是藉由讓該混合式儲存記憶體之儲存元(memory cell)的場效電晶體形成具有負電容鐵電層及反鐵電層的層疊結構，藉以有效改善元件的漏電流及次臨界擺幅特性，並可同時提升元件的操作耐受度(endurance)。
參閱圖1，本發明該混合式儲存記憶體的第一實施例包含多個儲存元。每一個儲存元包含一個平面式場效電晶體2 (1T)，及至少一個電容(1C)(圖未示)。圖1中僅顯示其中一個儲存元的平面式場效電晶體2。
該平面式場效電晶體2包含一半導體基板21、一源極22、一汲極23、第一絕緣層24、一儲存層疊結構25，及一閘極26。
該第一絕緣層24位於該半導體基板21的部分表面211，該源極22及汲極23形成於該半導體基板21，並位於該第一絕緣層24相反的兩側邊。該儲存層疊結構25設置於該第一絕緣層24反向該半導體基板的表面，該閘極26位於該儲存層疊結構25遠離該半導體基板21的表面。
詳細的說，該半導體基板21可為單晶矽、多晶矽，鍺、或其它適用的半導體材料。該第一絕緣層24可以是單層或多層的絕緣材料堆疊而成，該絕緣材料可選自例如氧化矽，或氧化鋁等。
該儲存層疊結構25設置於該第一絕緣層24反向該半導體基板的表面，具有一電荷捕捉層251，及一鐵電複合層252。
該電荷捕捉層251可選自導體、半導體，或具有高介電常數的絕緣材料。其中，該具有高介電常數的絕緣材料可選自氮化矽(SiNx)、碳化矽(SiC)，或是非斜方晶相(Orthorhombic)的高介電常數氧化物絕緣材料(相關技術領域者所周知，一般高介電常數氧化物絕緣材料的結晶相是以Monoclinic或Tetragonal晶相為主)，例如，氧化鋯(ZrO2 )、氧化鉿(HfO2 )、氧化鈦(TiO2 )、氧化鉭(TaO)、氧化鋁(Al2 O3 )、氮氧化鉿(HfON)、氮氧化鋯(ZrON)、氮氧化鋁(AlON)、氮氧化矽(SiNO)、氮氧化鈦(TiON)、氮氧化鉭(TaON)、矽氧化鉿(HfSiO)、矽氧化鋯(ZrSiO)。
該鐵電複合層252具有彼此層疊連接的一負電容鐵電層2521，及一反鐵電層2522。
要說明的是，不具有斜方晶相(Orthorhombic)的HfO2 基系列材料，並不具備鐵電性及負電容特性，因此，本發明的該負電容鐵電層2521是選自以具有斜方晶相(Orthorhombic)為主要晶相並具有負電容特性的摻雜氧化鉿為材料構成，例如，但不限於：鋁氧化鉿(HfAlOx)、矽氧化鉿(HfSiOx)、鍶氧化鉿(HfSrOx)、鋯氧化鉿(HfZrOx)、鑭氧化鉿(HfLaOx)、釔氧化鉿(HfYOx)、或釓氧化鉿(HfGdOx)等。
該反鐵電層2522選自以正方晶相(Tetragonal)為主要晶相的摻雜氧化鋯基材料構成，該摻雜氧化鋯基材料例如，但不限於：氧化鋯(ZrO2 )、矽氧化鋯(ZrSiOx)、鋁氧化鋯(ZrAlOx)、鍺氧化鋯(ZrGeOx)、釔氧化鋯(ZrYOx)，鉿氧化鋯(ZrHfOx)、或氮氧化鋯ZrNOx等。
要說明的是，前述該具有負電容特性的鐵電材料(摻雜氧化鉿)，以及反鐵電材料(摻雜氧化鋯)的摻雜元素的摻雜比例，依據摻雜元素的特性以及所要達成之晶相要求不同，其摻雜比例也有所不同。以前述的摻雜氧化鉿為例，其中，鋁(Al)摻雜比例介於2~10 mol%；矽(Si)摻雜比例介於2~10 mol%；鋯(Zr)摻雜比例介於1~50 mol%；釔(Y)摻雜比例介於2~15 mol%；釓(Gd)摻雜比例介於2~15 mol%；鑭(La)摻雜比例介於2~15 mol%；鍶(Sr)摻雜比例介於2~15 mol%。以前述該摻雜氧化鋯基材料為例，其矽、鋁、鍺、釔、鉿、氮的摻雜比例大於0mol，不大於50 mol%。由於該等摻雜比例為本技術領域者經由一般實驗可知，因此，於此不再多加贅述。
該閘極26可為單層或多層結構，選自金屬或半導體材料構成。
於一些實施例中，該金屬可以是具有應力應變效果的氮化金屬或碳化金屬，而得以在製程過程中，讓具有單斜晶相(Monoclinic phase)，且具有高介電常數的摻雜氧化鉿藉由該閘極金屬的應力作用，從單斜晶相(Monoclinic phase)轉變成具有負電容特性的斜方晶相(Orthorhombic phase)，而形成該負電容鐵電層2521。該氮化金屬或碳化金屬例如，但不限於：氮化鉭(TaN)、氮化鎢(WN)、氮化鈦(TiN)、碳化鉭(TaC)、碳化鈦鋁(TiAlC)、碳化鈦(TiC)，或碳化鉭鋁(TaAlC)等。
本發明藉由令該儲存層疊結構25的鐵電複合層252具有彼此層疊連接的該負電容鐵電層2521及該反鐵電層2522，利用該負電容鐵電層2521的負電容特性改善電晶體的次臨界擺幅，而減小電晶體的切換耗能及截止狀態電流(off-state current)，並再進一步搭配反鐵電層2522，利用反鐵電層2522具有較大矯頑電場(coercive field)的特質，可在高電場寫入抹除操作時，有效最大化該負電容鐵電層2521的飽和極化量(saturated polarization)，同時降低負電容鐵電層2521和電荷捕捉層251的橫跨電場，以減少反覆讀寫操作過程中可能產生的缺陷和衍生漏電流，因此，可更進一步改善電晶體的操作耐受度(endurance)，而得以提升元件的整體可靠度。
要說明的是，圖1中的該儲存層疊結構25是以該電荷捕捉層251及該鐵電複合層252依序自該第一絕緣層24的表面向上形成為例說明，然，實際實施時，也可以是先形成該鐵電複合層252再形成該電荷捕捉層251。
此外，要再說明的是，圖1中該鐵電複合層252是以先形成該負電容鐵電層2521，再形成該反鐵電層2522為例，然，實際實施時，也可以是先形成該反鐵電層2522再形成該負電容鐵電層2521，其相關形成順序並不影響所要達成的目的及功效。也就是說，該儲存層疊結構25也可以是以電荷捕捉層251/反鐵電層2522/負電容鐵電層2521，或是反鐵電層2522/負電容鐵電層2521/電荷捕捉層251的順序自該第一絕緣層24的表面向上形成。
參閱圖2，於一些實施例中，該平面式場效電晶體200還可包含一介於該儲存層疊結構25及該閘極26之間的第二絕緣層27，以及該儲存層疊結構25還可包括一介於該電荷捕捉層251及該鐵電複合層252之間的第三絕緣層253。該第二絕緣層27及該第三絕緣層253選自絕緣材料，且該絕緣材料可為非斜方晶系的的高介電常數材料。此外，要說明的是，該第二絕緣層27及該第三絕緣層253可視元件特性及需求擇一設置，或是同時設置，並無特別限制。
於一些實施例中，該電荷捕捉層251、該負電容鐵電層2521，及該反鐵電層2522的厚度介於1~30nm。又，為了維持該負電容鐵電層2521保有較佳的鐵電特性，該負電容鐵電層2521的厚度介於3~20nm。
參閱圖3，本發明該混合式儲存記憶體的第二實施例，與該第一實施例相同，包含多個儲存元(storage cell)，且每一個儲存元包含一個鰭式場效電晶體300(1T)，及至少一個電容(1C)(圖未示)。圖3僅顯示其中一個鰭式場效電晶體300。
該鰭式場效電晶體300包含該半導體基板21、該源極22、該汲極23、該第一絕緣層24、該儲存層疊結構25，及該閘極26。由於該第二實施例的鰭式場效電晶體300與該第一實施例的場效電晶體200僅結構略有差異，但相關構成材料相同，因此相關材料組成於此不再多加贅述。以下僅就該鰭式場效電晶體300與該場效電晶體200的差異處進行說明。
該半導體基板21具有一基部211及一自該基部211向上延伸的延伸部212。該第一絕緣層22是覆蓋該基部211的表面及該延伸部212的部分側面，而令該延伸部212遠離該基部211的部分對外裸露，該源極22及該汲極23形成於該半導體基板21的延伸部212，並位於該第一絕緣層24相反的兩側邊，且該儲存層疊結構25覆蓋部分的該第一絕緣層24以及該延伸部212裸露的表面。由於鰭式場效電晶體300的相關結構為本技術領域者周知，因此，不再多加贅述。本實施例藉由令該負電容鐵電層2521及反鐵電層2522彼此層疊連接，同樣可改善鰭式場效電晶體的切換耗能及截止狀態電流(off-state current)，及操作耐受度(endurance)，而得以提升元件的整體特性。
參閱圖4~5，圖4~5是以具有該第一實施例之該場效電晶體200結構的記憶體(以AFE/FE/CT表示)，與僅具有負電容鐵電層及電荷補捉層疊層結構之記憶體(以FE/CT表示)的特性測試圖。其中，AFE表示反鐵電層，FE表示負電容鐵電層，CT表示電荷補捉層。基板：矽(Si)；各層厚度：AFE層材料為氧化鋯(ZrO2 )/厚度10nm、FE層材料為鋯氧化鉿(HfZrOx)，鋯摻雜比例為50 mol%/厚度10nm、CT層材料為氮氧化鉿(HfON)/厚度6nm。
圖4是模擬閘極電壓(VG )對汲極電流(ID )的寫入抹除特性量測，其中，汲極電壓(VD )為0.2V。由結果可知，利用具有AFE/FE/CT堆疊結構的電晶體，相較習知FE/CT層疊結構的電晶體，可有效改善次臨界擺幅(SS)(由約69mV/dec減小至約56mV/dec)，顯示本案的電晶體可具有較佳的閘極控制能力。再參閱圖5，圖5則是記憶體的操作時間(ns)對操作電壓與汲極電流(ID )的特性量測結果。由圖5可知，具有AFE/FE/CT堆疊結構的電晶體，相較習知FE/CT層疊結構的電晶體(讀寫操作速度約800ns)，也可有效提升操作速度至約100ns以下。
此外，參閱圖6，進一步由記憶體的元件耐久性(endurance)測試結果可知，測試條件：寫入/抹除電壓：±10V@100ns。具有本發明AFE/FE/CT層疊結構的記憶體其讀寫抹除次數(P/E cycle)可超過108 次以上，與傳統快閃記憶體的耐久性相比較之下顯示本發明該記憶體具有極佳的操作耐受性，而具有更好的可靠度。
綜上所述，本發明藉令電晶體的鐵電複合層252具有彼此層疊連接的該負電容鐵電層2521及該反鐵電層2522，利用該負電容鐵電層2521的負電容特性改善電晶體的次臨界擺幅，而減小電晶體的切換耗能及截止狀態電流(off-state current)，並再進一步搭配與該負電容鐵電層2521層疊的反鐵電層2522，得以再進一步改善電晶體的操作耐受度(endurance)，而得以提升元件的可靠度，故確實能達成本發明之目的。
惟以上所述者，僅為本發明之實施例而已，當不能以此限定本發明實施之範圍，凡是依本發明申請專利範圍及專利說明書內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
200:平面式場效電晶體 251:電荷捕捉層 21:半導體基板 252:鐵電複合層 211:基部 2521:負電容鐵電層 212:延伸部 2522:反鐵電層 22:源極 253:第三絕緣層 23:汲極 26:閘極 24:第一絕緣層 27:第二絕緣層 25:儲存層疊結構 300:鰭式場效電晶體
本發明之其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中： 圖1是說明本發明該第一實施例的一示意圖； 圖2是說明該實施例的場效電晶體還具有第二絕緣層及第三絕緣層的結構態樣的一示意圖； 圖3是說明本發明該第二實施例的一示意圖； 圖4是說明利用本發明該第一實施例之閘極電壓(VG )對汲極電流(ID )的量測數據圖； 圖5是說明利用本發明該第一實施例的閘極電壓(VG )對汲極電流(ID )之寫入/抹除量測數據圖；及 圖6是說明利用本發明該第一實施例的閘極電壓(VG )對汲極電流(ID )之寫入/抹除循環次數量數據圖。
200:平面式場效電晶體
21:半導體基板
22:源極
23:汲極
24:第一絕緣層
25:儲存層疊結構
251:電荷捕捉層
252:鐵電複合層
2521:負電容鐵電層
2522:反鐵電層
26:閘極

Claims (10)

  1. 一種混合式儲存記憶體，包含多個儲存元，每個儲存元包括一場效電晶體，該場效電晶體包括： 一半導體基板； 一第一絕緣層，位於該半導體基板的表面； 形成於該基板，並分別位於該第一絕緣層的兩側邊的一源極，及一汲極； 一儲存層疊結構，設置於該第一絕緣層反向該半導體基板的表面，具有一電荷捕捉層，及一鐵電複合層，該鐵電複合層具有彼此層疊連接的一負電容鐵電層，及一反鐵電層，該負電容鐵電層是由以斜方晶相(Orthorhombic)為主要晶相，並具有負電容特性的摻雜氧化鉿構成，該反鐵電層是由以正方晶相(Tetragonal)為主要晶相的摻雜氧化鋯基材料構成；及 一閘極，位於該儲存層疊結構遠離該基板的表面。
  2. 如請求項1所述的混合式儲存記憶體，其中，該電荷捕捉層選自氮化矽、碳化矽，或非斜方晶相的高介電常數氧化物，例如，氧化鋯、氧化鉿、氧化鋁、氧化鈦、氧化鉭、氮氧化鋯、氮氧化鉿、氮氧化矽、氮氧化鋁、氮氧化鈦、氮氧化鉭、矽氧化鉿、矽氧化鋯。
  3. 如請求項1所述的混合式儲存記憶體，其中，該摻雜氧化鉿選自鋁氧化鉿、矽氧化鉿、鍶氧化鉿、鋯氧化鉿、鑭氧化鉿、釔氧化鉿、或釓氧化鉿。
  4. 如請求項3所述的混合式儲存記憶體，其中，該鋁氧化鉿的鋁摻雜比例介於2~10 mol%、該矽氧化鉿的矽摻雜比例介於2~10 mol%、該鋯氧化鉿的鋯摻雜比例介於1~50 mol%、該釔氧化鉿的釔摻雜比例介於2~15 mol%、該釓氧化鉿釓的釓摻雜比例介於2~15 mol%、該鑭氧化鉿的鑭摻雜比例介於2~15 mol%、該鍶氧化鉿的為鍶摻雜比例介於2~15 mol%。
  5. 如請求項1所述的混合式儲存記憶體，其中，該摻雜氧化鋯基材料選自氧化鋯、矽氧化鋯、鋁氧化鋯、鍺氧化鋯、釔氧化鋯，鉿氧化鋯，或氮氧化鋯，且矽、鋁、鍺、釔、鉿、氮的摻雜比例大於0mol，不大於50 mol%。
  6. 如請求項1所述的混合式儲存記憶體，其中，該負電容鐵電層、該反鐵電層，及該電荷捕捉層的厚度分別介於1~30nm。
  7. 如請求項1所述的混合式儲存記憶體，還包含一介於該儲存層疊結構及該閘極之間的第二絕緣層。
  8. 如請求項1所述的混合式儲存記憶體，其中，該儲存層疊結構還包括一介於該電荷捕捉層及該鐵電複合層之間的第三絕緣層。
  9. 如請求項8所述的混合式儲存記憶體，其中，該第三絕緣層為介電絕緣材料，且不具有斜方晶相。
  10. 如請求項1所述的混合式儲存記憶體，其中，該半導體基板具有一基部，及一自該基部向遠離該基體方向延伸的延伸部，該第一絕緣層覆蓋該基部的表面及該延伸部的部分側面，而令該延伸部遠離該基部的部分對外裸露，且該儲存層疊結構覆蓋部分的該第一絕緣層以及該延伸部裸露的表面。
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