TWI763279B - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施方式提供一種可靠性高之半導體記憶裝置。 本發明之實施方式之半導體記憶裝置具備：第1記憶體串，其包含第1記憶胞；第2記憶體串，其包含第2記憶胞；第1位元線，其連接於第1記憶體串；及第2位元線，其連接於第2記憶體串。於第1編程動作中，向第1位元線及第2位元線供給第1位元線電壓。於第2編程動作中，向第1位元線及第2位元線供給大於第1位元線電壓之第2位元線電壓或大於第2位元線電壓之第3位元線電壓。於第3編程動作中，向第1位元線供給第2位元線電壓，向第2位元線供給第3位元線電壓。於第4編程動作中，向第1位元線供給第3位元線電壓，向第2位元線供給第2位元線電壓。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知一種具備包含記憶電晶體之複數個記憶體串之半導體記憶裝置。
本發明所欲解決之問題在於提供一種可靠性高之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：第1記憶體串，其包含第1記憶胞；第2記憶體串，其包含第2記憶胞；第1位元線，其連接於第1記憶體串；第2位元線，其連接於第2記憶體串；第1字元線，其連接於第1記憶胞及第2記憶胞；以及控制電路，其電性連接於第1位元線、第2位元線及第1字元線。控制電路在對第1記憶胞及第2記憶胞之第1寫入序列之第1編程動作中，向第1位元線及第2位元線供給第1位元線電壓。又，於第1編程動作之後執行之第2編程動作中，向第1位元線及第2位元線供給大於第1位元線電壓之第2位元線電壓或大於第2位元線電壓之第3位元線電壓。又，於第2編程動作之後執行之第3編程動作中，向第1位元線供給第2位元線電壓，向第2位元線供給第3位元線電壓。又，於第3編程動作之後執行之第4編程動作中，向第1位元線供給第3位元線電壓，向第2位元線供給第2位元線電壓。
一實施方式之半導體記憶裝置具備：第1記憶體串，其包含第1記憶胞；第2記憶體串，其包含第2記憶胞；第1位元線，其連接於第1記憶體串；第2位元線，其連接於第2記憶體串；第1字元線，其連接於第1記憶胞及第2記憶胞；第1電壓供給線，其電性連接於第1位元線及第2位元線；第2電壓供給線，其電性連接於第1位元線及第2位元線；第1電壓傳輸電路，其根據第1信號之輸入使第1位元線與第1電壓供給線導通，根據第2信號之輸入使第1位元線與第2電壓供給線導通；第2電壓傳輸電路，其根據第3信號之輸入使第2位元線與第1電壓供給線導通，根據第4信號之輸入使第2位元線與第2電壓供給線導通；以及控制電路，其電性連接於第1電壓供給線、第2電壓供給線、第1電壓傳輸電路、第2電壓傳輸電路及第1字元線。控制電路在對第1記憶胞及第2記憶胞之第1寫入序列之第1編程動作中，向第1電壓傳輸電路供給第1信號，向第2電壓傳輸電路供給第3信號。又，於第1編程動作之後執行之第2編程動作中，向第1電壓傳輸電路供給第2信號，向第2電壓傳輸電路供給第4信號。又，於第2編程動作之後執行之第3編程動作中，在已將第1信號供給至第1電壓傳輸電路，且將第4信號供給至第2電壓傳輸電路之狀態下，將供給至第1電壓傳輸電路之信號自第1信號切換至第2信號。又，於第3編程動作之後執行之第4編程動作中，在已將第2信號供給至第1電壓傳輸電路，且將第3信號供給至第2電壓傳輸電路之狀態下，將供給至第2電壓傳輸電路之信號自第3信號切換至第4信號。
接下來，參照圖式對實施方式之半導體記憶裝置進行說明。再者，以下實施方式僅為一例，並非為了限定本發明而示出。又，以下圖式係模式性之圖，為便於說明，有時省略一部分構成等。又，關於複數個實施方式，對共通之部分標註相同符號，有時省略說明。
又，於本說明書中，當記為「半導體記憶裝置」時，可能是指記憶體晶粒，亦可能是指記憶體晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器晶粒之記憶體系統。進而，亦可能是指智能手機、平板終端、個人電腦等包含主機之構成。
又，於本說明書中，當記為「控制電路」時，可能是指設置於記憶體晶粒之定序儀等周邊電路，可能是指連接於記憶體晶粒之控制器晶粒或控制器晶片等，亦可能是指包含這兩者之構成。
又，於本說明書中，當記為第1構成「電性連接」於第2構成時，可以是第1構成直接連接於第2構成，亦可以是第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如於將3個電晶體串聯連接之情形時，即便第2個電晶體為斷開(OFF)狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，於本說明書中，當記為第1構成「連接於」第2構成與第3構成「之間」時，可能是指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成。
又，於本說明書中，當記為電路等使2個配線等「導通」時，例如可能是指該電路等包含電晶體等，該電晶體等設置於2個配線間之電流路徑上，該電晶體等成為接通(ON)狀態。
又，於本說明書中，將與基板上表面平行之規定方向稱為X方向，將與基板上表面平行且與X方向垂直之方向稱為Y方向，將與基板上表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿規定面之方向稱為第1方向，將沿著該規定面且與第1方向交叉之方向稱為第2方向，將與該規定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中任一方向對應，亦可不對應。
又，於本說明書中，「上」或「下」等之表述係以基板為基準。例如，將沿著上述Z方向離開基板之方向稱為上，將沿著Z方向靠近基板之方向稱為下。又，當對某構成稱下表面或下端時，係指該構成之基板側之面或端部，當稱上表面或上端時，係指該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
[第1實施方式]  [記憶體系統10]  圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據由主機20發送之信號進行用戶資料之讀出、寫入、抹除等。記憶體系統10例如為記憶體晶片、記憶卡、SSD或其他可記憶用戶資料之系統。記憶體系統10具備記憶用戶資料之複數個記憶體晶粒MD、以及連接於該等複數個記憶體晶粒MD及主機20之控制器晶粒CD。控制器晶粒CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)等，進行邏輯位址與物理位址之轉換、位元錯誤檢測/糾正、垃圾回收(壓縮)、損耗均衡等處理。
圖2係表示本實施方式之記憶體系統10之構成例之模式性側視圖。圖3係表示該構成例之模式性俯視圖。為便於說明，圖2及圖3中省略一部分構成。
如圖2所示，本實施方式之記憶體系統10具備安裝基板MSB、於安裝基板MSB上積層之複數個記憶體晶粒MD、及積層於記憶體晶粒MD上之控制器晶粒CD。於安裝基板MSB上表面中之Y方向端部區域設置有焊墊電極P，另一部分區域經由接著劑等接著於記憶體晶粒MD之下表面。於記憶體晶粒MD上表面中之Y方向端部區域設置有焊墊電極P，其他區域經由接著劑等接著於另一記憶體晶粒MD或控制器晶粒CD之下表面。於控制器晶粒CD上表面中之Y方向端部區域設置有焊墊電極P。
如圖3所示，安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD分別具備沿X方向排列之複數個焊墊電極P。設置於安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD之複數個焊墊電極P分別經由接合線B相互連接。
再者，圖2及圖3所示之構成僅為示例，可適當調整具體構成。例如圖2及圖3所示之例中，控制器晶粒CD積層於複數個記憶體晶粒MD上，該等構成係藉由接合線B連接。於此種構成中，複數個記憶體晶粒MD及控制器晶粒CD包含於一個封裝體內。然而，控制器晶粒CD亦可與記憶體晶粒MD分開地包含於不同封裝體內。又，複數個記憶體晶粒MD與控制器晶粒CD亦可經由貫通電極等相互連接，而並非接合線B。
[記憶體晶粒MD之電路構成]  圖4係表示第1實施方式之記憶體晶粒MD之構成之模式性方塊圖。圖5～圖7係表示記憶體晶粒MD之一部分構成之模式性電路圖。
再者，圖4中圖示出複數個控制端子等。該等複數個控制端子有時作為與高位準信號(正邏輯信號)對應之控制端子而示出，有時作為與低位準信號(負邏輯信號)對應之控制端子而示出，有時作為與高位準信號及低位準信號這兩種信號對應之控制端子而示出。圖4中，與低位準信號對應之控制端子之符號包含上橫線(上劃線)。於本說明書中，與低位準信號對應之控制端子之符號包含斜線(“/”)。再者，圖4之記載為示例，可適當調整具體形態。例如，亦可將一部分或全部高位準信號作為低位準信號，或者將一部分或全部低位準信號作為高位準信號。
如圖4所示，記憶體晶粒MD具備記憶資料之記憶胞陣列MCA、及連接於記憶胞陣列MCA之周邊電路PC。周邊電路PC具備電壓產生電路VG、列解碼器RD、感測放大器模組SAM及定序儀SQC。又，周邊電路PC具備快取記憶體CM、位址暫存器ADR、指令暫存器CMR及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O及邏輯電路CTR。
[記憶胞陣列MCA之電路構成]  如圖5所示，記憶胞陣列MCA具備複數個記憶塊BLK。該等複數個記憶塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備串聯連接於位元線BL與源極線SL之間的汲極側選擇電晶體STD、複數個記憶胞MC(記憶電晶體)、源極側選擇電晶體STS、及源極側選擇電晶體STSb。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC係場效型電晶體，具備作為通道區域發揮功能之半導體層、包含電荷蓄積膜之閘極絕緣膜、及閘極電極。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量而發生變化。記憶胞MC記憶1位元或複數位元資料。再者，在與1個記憶體串MS對應之複數個記憶胞MC分別連接有字元線WL。該等字元線WL分別作為1個記憶塊BLK中所有記憶體串MS包含之記憶胞MC之閘極電極發揮功能。
選擇電晶體(STD、STS、STSb)係場效型電晶體，具備作為通道區域發揮功能之半導體層、閘極絕緣膜及閘極電極。於選擇電晶體(STD、STS、STSb)之閘極電極上分別連接有選擇閘極線(SGD、SGS、SGSb)。汲極側選擇閘極線SGD與串單元SU對應設置，作為1個串單元SU中所有記憶體串MS包含之汲極側選擇電晶體STD之閘極電極發揮功能。源極側選擇閘極線SGS作為複數個串單元SU中所有記憶體串MS包含之源極側選擇電晶體STS之閘極電極發揮功能。源極側選擇閘極線SGSb作為複數個串單元SU中所有記憶體串MS包含之源極側選擇電晶體STSb之閘極電極發揮功能。
[電壓產生電路VG之電路構成]  例如如圖5所示，電壓產生電路VG(圖4)連接於複數個電壓供給線31。電壓產生電路VG例如包含調節器等降壓電路及電荷泵電路32等升壓電路。該等降壓電路及升壓電路分別連接於被供給電源電壓V CC及接地電壓V SS(圖4)之電壓供給線。該等電壓供給線例如連接於參照圖2、圖3所描述之焊墊電極P。電壓產生電路VG例如根據來自定序儀SQC之控制信號產生複數種動作電壓，將其等同時輸出至複數個電壓供給線31，上述複數種動作電壓係對記憶胞陣列MCA進行讀出動作、寫入動作及抹除動作時施加至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS、SGSb)之電壓。自電壓供給線31輸出之動作電壓根據來自定序儀SQC之控制信號適當進行調整。
[列解碼器RD之電路構成]  例如如圖5所示，列解碼器RD(圖4)具備對位址資料D ADD進行解碼之位址解碼器22、以及根據位址解碼器22之輸出信號向記憶胞陣列MCA傳輸動作電壓之塊選擇電路23及電壓選擇電路24。
位址解碼器22具備複數個塊選擇線BLKSEL及複數個電壓選擇線33。位址解碼器22例如按照來自定序儀SQC之控制信號依序參照位址暫存器ADR(圖4)之列位址RA，對該列位址RA進行解碼，將與列位址RA對應之規定塊選擇電晶體35及電壓選擇電晶體37設為接通狀態，將除此以外之塊選擇電晶體35及電壓選擇電晶體37設為斷開狀態。例如，將規定塊選擇線BLKSEL及電壓選擇線33之電壓設為“H”狀態，將除此以外之電壓設為“L”狀態。再者，於使用P通道型電晶體而不是N通道型電晶體之情形時，對該等配線施加相反電壓。
再者，圖示之例中，於位址解碼器22中，對每1個記憶塊BLK各設置1個塊選擇線BLKSEL。但是，可適當變更該構成。例如亦可以是每2個以上之記憶塊BLK具備1個塊選擇線BLKSEL。
塊選擇電路23具備與記憶塊BLK對應之複數個塊選擇部34。該等複數個塊選擇部34分別具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個塊選擇電晶體35。塊選擇電晶體35例如為場效型耐壓電晶體。塊選擇電晶體35之汲極電極分別電性連接於對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。源極電極分別經由配線CG及電壓選擇電路24電性連接於電壓供給線31。閘極電極共通連接於對應之塊選擇線BLKSEL。
再者，塊選擇電路23進而具備未圖示之複數個電晶體。該等複數個電晶體係連接於選擇閘極線(SGD、SGS、SGSb)與被供給接地電壓V SS之電壓供給線之間的場效型耐壓電晶體。該等複數個電晶體對非選擇記憶塊BLK所包含之選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。再者，非選擇記憶塊BLK所包含之複數個字元線WL成為浮動狀態。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個電壓選擇部36。該等複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如為場效型耐壓電晶體。電壓選擇電晶體37之汲極端子分別經由配線CG及塊選擇電路23電性連接於對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。源極端子分別電性連接於對應之電壓供給線31。閘極電極分別連接於對應之電壓選擇線33。
再者，圖示之例中，示出了配線CG經由一個電壓選擇電晶體37連接於電壓供給線31之例。但是，此種構成僅為例示，可適當調整具體構成。例如，配線CG亦可經由2個以上電壓選擇電晶體37連接於電壓供給線31。
[感測放大器模組SAM之電路構成]  例如如圖6所示，感測放大器模組SAM(圖4)具備與複數個位元線BL對應之複數個感測放大器單元SAU。感測放大器單元SAU分別具備連接於位元線BL之感測放大器SA、連接於感測放大器SA之配線LBUS、連接於配線LBUS之鎖存電路SDL、DL0～DLn L(n L為自然數)、以及連接於配線LBUS之預充電用充電電晶體55(圖7)。感測放大器單元SAU內之配線LBUS經由開關電晶體DSW連接於配線DBUS。
如圖7所示，感測放大器SA具備根據流向位元線BL之電流釋放配線LBUS之電荷之感測電晶體41。感測電晶體41之源極電極連接於被供給接地電壓V SS之電壓供給線。汲極電極經由開關電晶體42連接於配線LBUS。閘極電極經由感測節點SEN、放電電晶體43、節點COM、箝位電晶體44及耐壓電晶體45連接於位元線BL。再者，感測節點SEN經由電容器48連接於內部控制信號線CLKSA。
又，感測放大器SA具備電壓傳輸電路，該電壓傳輸電路根據鎖存於鎖存電路SDL之資料，使節點COM及感測節點SEN選擇性與被供給電壓V DD之電壓供給線或被供給電壓V SRC之電壓供給線導通。該電壓傳輸電路具備節點N1、連接於節點N1與感測節點SEN之間的充電電晶體46、連接於節點N1與節點COM之間的充電電晶體49、連接於節點N1與被供給電壓V DD之電壓供給線之間的充電電晶體47、及連接於節點N1與被供給電壓V SRC之電壓供給線之間的放電電晶體50。再者，充電電晶體47及放電電晶體50之閘極電極共通連接於鎖存電路SDL之節點INV_S。
再者，感測電晶體41、開關電晶體42、放電電晶體43、箝位電晶體44、充電電晶體46、充電電晶體49及放電電晶體50例如為增強型NMOS(N-channel metal oxide semiconductor，N型金氧半導體)電晶體。耐壓電晶體45例如為耗盡型NMOS電晶體。充電電晶體47例如為PMOS(P-channel metal oxide semiconductor，P型金氧半導體)電晶體。
又，開關電晶體42之閘極電極連接於信號線STB。放電電晶體43之閘極電極連接於信號線XXL。箝位電晶體44之閘極電極連接於信號線BLC。耐壓電晶體45之閘極電極連接於信號線BLS。充電電晶體46之閘極電極連接於信號線HLL。充電電晶體49之閘極電極連接於信號線BLX。該等信號線STB、XXL、BLC、BLS、HLL、BLX連接於定序儀SQC。
鎖存電路SDL具備節點LAT_S、INV_S、包含連接於節點LAT_S之輸出端子及連接於節點INV_S之輸入端子之逆變器51、包含連接於節點LAT_S之輸入端子及連接於節點INV_S之輸出端子之逆變器52、連接於節點LAT_S及配線LBUS之開關電晶體53、以及連接於節點INV_S及配線LBUS之開關電晶體54。開關電晶體53、54例如為NMOS電晶體。開關電晶體53之閘極電極經由信號線STL連接於定序儀SQC。開關電晶體54之閘極電極經由信號線STI連接於定序儀SQC。
鎖存電路DL0～DLn L與鎖存電路SDL大致相同地構成。但是，如上所述，鎖存電路SDL之節點INV_S與感測放大器SA中之充電電晶體47及放電電晶體50之閘極電極導通。鎖存電路DL0～DLn L於此方面與鎖存電路SDL不同。
開關電晶體DSW例如為NMOS電晶體。開關電晶體DSW連接於配線LBUS與配線DBUS之間。開關電晶體DSW之閘極電極經由信號線DBS(圖6)連接於定序儀SQC。
再者，如圖6中例示，上述信號線STB、HLL、XXL、BLX、BLC、BLS分別於感測放大器模組SAM中所包含之所有感測放大器單元SAU之間共通連接。又，上述被供給電壓V DD之電壓供給線及被供給電壓V SRC之電壓供給線分別於感測放大器模組SAM中所包含之所有感測放大器單元SAU之間共通連接。又，鎖存電路SDL之信號線STI及信號線STL分別於感測放大器模組SAM中所包含之所有感測放大器單元SAU之間共通連接。同樣，鎖存電路DL0～DLn L中與信號線STI及信號線STL對應之信號線TI0～TIn L、TL0～TLn L分別於感測放大器模組SAM中所包含之所有感測放大器單元SAU之間共通連接。另一方面，上述信號線DBS分別與感測放大器模組SAM中所包含之所有感測放大器單元SAU對應設置複數個。
[快取記憶體CM之電路構成]  快取記憶體CM(圖4)具備複數個鎖存電路，該等複數個鎖存電路經由配線DBUS連接於感測放大器模組SAM內之鎖存電路DL0～DLn L。該等複數個鎖存電路中所包含之資料DAT依序傳輸至感測放大器模組SAM或輸入輸出控制電路I/O。
又，於快取記憶體CM上連接有未圖示之解碼電路及開關電路。解碼電路對保存於位址暫存器ADR(圖4)之行位址CA進行解碼。開關電路根據解碼電路之輸出信號使與行位址CA對應之鎖存電路與匯流排DB(圖4)導通。
[定序儀SQC之電路構成]  定序儀SQC(圖4)按照保存於指令暫存器CMR之指令資料D CMD，向列解碼器RD、感測放大器模組SAM及電壓產生電路VG輸出內部控制信號。又，定序儀SQC適當將表示自身狀態之狀態資料D ST輸出至狀態暫存器STR。
又，定序儀SQC產生待命/忙碌信號並將其輸出至端子RY//BY。於端子RY//BY為“L”狀態期間(忙碌期間)，基本上禁止對記憶體晶粒MD進行存取。又，於端子RY//BY為“H”狀態期間(待命期間)，允許對記憶體晶粒MD進行存取。再者，端子RY//BY例如藉由參照圖2、圖3所描述之焊墊電極P來實現。
[輸入輸出控制電路I/O之電路構成]  輸入輸出控制電路I/O具備資料信號輸入輸出端子DQ0～DQ7、時脈信號輸入輸出端子DQS、/DQS、以及連接於資料信號輸入輸出端子DQ0～DQ7之比較器等輸入電路及OCD(Off Chip Driver，離線驅動調校)電路等輸出電路。又，輸入輸出電路I/O具備連接於該等輸入電路及輸出電路之移位暫存器、以及緩衝電路。輸入電路、輸出電路、移位暫存器及緩衝電路分別連接於被供給電源電壓V CCQ及接地電壓V SS之端子。資料信號輸入輸出端子DQ0～DQ7、時脈信號輸入輸出端子DQS、/DQS、及被供給電源電壓V CCQ之端子例如藉由參照圖2、圖3所描述之焊墊電極P來實現。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號，自緩衝電路輸出至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，自快取記憶體CM或狀態暫存器STR輸入至緩衝電路。
[邏輯電路CTR之電路構成]  邏輯電路CTR(圖4)經由外部控制端子/CEn、CLE、ALE、/WE、RE、/RE自控制器晶粒CD接收外部控制信號，據此向輸入輸出控制電路I/O輸出內部控制信號。再者，外部控制端子/CEn、CLE、ALE、/WE、RE、/RE例如藉由參照圖2、圖3所描述之焊墊電極P來實現。
[記憶體晶粒MD之構造]  圖8係記憶體晶粒MD之模式性俯視圖。圖9係表示記憶體晶粒MD之一部分構成之模式性立體圖。圖10係表示圖9之A所示部分之模式性放大圖。
如圖8所示，記憶體晶粒MD具備半導體基板100。圖示之例中，於半導體基板100設置有沿X方向排列之2個記憶胞陣列區域R MCA。於記憶胞陣列區域R MCA設置有沿Y方向排列之複數個記憶塊BLK。於Y方向上相鄰之2個記憶塊BLK之間設置有塊間構造ST(圖9)。又，於該等2個記憶胞陣列區域R MCA之外之區域設置有周邊電路區域R PC(圖8)。
半導體基板100例如為半導體基板，包含含有硼(B)等P型雜質之P型矽(Si)。於半導體基板100表面例如設置有包含磷(P)等N型雜質之N型井區域、包含硼(B)等P型雜質之P型井區域、不設置N型井區域及P型井區域之半導體基板區域、以及絕緣區域。N型井區域、P型井區域及半導體基板區域分別作為構成周邊電路PC之複數個電晶體、及複數個電容器等之一部分發揮功能。
例如如圖9所示，記憶塊BLK具備沿Z方向排列之複數個導電層110、沿Z方向延伸之複數個半導體層120、及分別設置於複數個導電層110與複數個半導體層120之間的複數個閘極絕緣膜130。
導電層110係沿X方向延伸之大致板狀導電層。導電層110可包含氮化鈦(TiN)等之阻擋導電膜及鎢(W)等之金屬膜之積層膜等。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。於沿Z方向排列之複數個導電層110之間設置有氧化矽(SiO 2)等之絕緣層101。
於導電層110之下方設置有導電層111。導電層111例如可包含氮化鈦(TiN)等之阻擋導電膜及鎢(W)等之金屬膜之積層膜等。又，於導電層111與導電層110之間設置有氧化矽(SiO 2)等之絕緣層101。
導電層111作為源極側選擇閘極線SGSb(圖5)及與其連接之複數個源極側選擇電晶體STSb之閘極電極發揮功能。導電層111於每個記憶塊BLK中電獨立。
又，複數個導電層110中位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGS(圖5)及與其連接之複數個源極側選擇電晶體STS之閘極電極發揮功能。
又，位於較其更上方之複數個導電層110作為字元線WL(圖5)及與其連接之複數個記憶胞MC(圖5)之閘極電極發揮功能。該等複數個導電層110分別與在X方向上相鄰之複數個導電層110電性連接。又，該等複數個導電層110分別於每個記憶塊BLK中電獨立。
又，位於較其更上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及與其連接之複數個汲極側選擇電晶體STD(圖5)之閘極電極發揮功能。例如如圖9所示，於Y方向上相鄰之2個導電層110之間設置有串單元間絕緣層SHE。該等複數個導電層110分別於每個串單元SU中電獨立。
再者，於該等複數個導電層110之X方向端部設置有與複數個接點CC之連接部。該等複數個接點CC沿Z方向延伸，於下端與導電層110連接。接點CC例如可包含氮化鈦(TiN)等之阻擋導電膜及鎢(W)等之金屬膜之積層膜等。
半導體層120沿X方向及Y方向以規定圖案排列。半導體層120作為1個記憶體串MS(圖1)所包含之複數個記憶胞MC及選擇電晶體(STD、STS、STSb)之通道區域發揮功能。半導體層120例如為多晶矽(Si)等之半導體層。半導體層120例如具有大致有底圓筒狀之形狀，於中心部分設置有氧化矽等之絕緣層125。又，半導體層120之外周面分別由導電層110包圍，與導電層110對向。
於半導體層120之上端部設置有包含磷(P)等N型雜質之雜質區域121。雜質區域121經由接點Ch及接點Cb連接於沿Y方向延伸之位元線BL。
半導體層120之下端部經由包含單晶矽(Si)等之半導體層122連接於半導體基板100之P型井區域。半導體層122作為源極側選擇電晶體STSb之通道區域發揮功能。半導體層122之外周面由導電層111包圍，與導電層111對向。於半導體層122與導電層111之間設置有氧化矽等之絕緣層123。
閘極絕緣膜130具有覆蓋半導體層120外周面之大致圓筒狀之形狀。
例如如圖10所示，閘極絕緣膜130具備於半導體層120與導電層110之間積層之隧道絕緣膜131、電荷蓄積膜132及塊絕緣膜133。隧道絕緣膜131及塊絕緣膜133例如為氧化矽(SiO 2)等之絕緣膜。電荷蓄積膜132例如為氮化矽(Si 3N 4)等之能夠蓄積電荷之膜。隧道絕緣膜131、電荷蓄積膜132、及塊絕緣膜133具有大致圓筒狀之形狀，沿著半導體層120之外周面沿Z方向延伸。
再者，圖10中示出了閘極絕緣膜130具備氮化矽等之電荷蓄積膜132之例。然而，閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等之浮動閘極。
例如如圖9所示，塊間構造ST具備沿Z方向及X方向延伸之導電層140、及設置於導電層140側面之絕緣層141。導電層140連接於設置在半導體基板100之P型井區域之N型雜質區域。導電層140例如可包含氮化鈦(TiN)等之阻擋導電膜及鎢(W)等之金屬膜之積層膜等。導電層140例如作為源極線SL(圖5)之一部分發揮功能。
[記憶胞MC之閾值電壓]  接下來，參照圖11對記憶胞MC之閾值電壓進行說明。
如上所述，記憶胞陣列MCA具備複數個記憶胞MC。於對該等複數個記憶胞MC進行寫入序列之情形時，該等記憶胞MC之閾值電壓被控制為複數種狀態。
圖11係用以對記錄4位元資料之記憶胞MC之閾值電壓進行說明之模式性柱狀圖。橫軸表示字元線WL之電壓，縱軸表示記憶胞MC之數量。
圖11之例中，記憶胞MC之閾值電壓被控制為16種狀態。例如，被控制為S1狀態之記憶胞MC之閾值電壓大於圖11之讀出電壓V CG1R及驗證電壓V VFY1，小於讀出電壓V CG2R及驗證電壓V VFY2。又，所有記憶胞MC之閾值電壓小於圖11之讀出路徑電壓V READ。
例如，Er狀態對應於最低之閾值電壓(抹除狀態之記憶胞MC之閾值電壓)。例如可將資料“1111”分配給與Er狀態對應之記憶胞MC。
又，S1狀態對應於較與上述Er狀態對應之閾值電壓高之閾值電壓。例如可將資料“1011”分配給與S1狀態對應之記憶胞MC。
又，S2狀態對應於較與上述S1狀態對應之閾值電壓高之閾值電壓。例如可將資料“0011”分配給與S2狀態對應之記憶胞MC。
以下同樣如此，圖中之S3狀態～S15狀態對應於較與S2狀態～S14狀態對應之閾值電壓高之閾值電壓。例如可將除上述“1111”、“1011”、“0011”以外之4位元資料分配給與該等分佈對應之記憶胞MC。
再者，可適當變更記錄於記憶胞MC之資料之位元數、狀態數、對各狀態之資料分配等。
例如，於將“1”分配給Er狀態及S1狀態～S7狀態之所有第4位元，將“0”分配給S8狀態～S15狀態之所有第4位元之情形時，讀出第4位元資料時，向字元線WL供給讀出電壓V CG8R。
又，例如於將“1”分配給Er狀態及S1狀態～S3狀態之所有第3位元，將“0”分配給S4狀態～S11狀態之所有第3位元，將“1”分配給S12狀態～S15狀態之所有第3位元之情形時，讀出第3位元資料時，向字元線WL供給讀出電壓V CG4R、V CG12R。
[讀出動作]  接下來，參照圖12及圖13對本實施方式之半導體記憶裝置之讀出動作進行說明。圖12係用以對讀出動作進行說明之模式性波形圖。圖13係用以對讀出動作進行說明之模式性剖視圖。
再者，以下說明中有時將成為動作對象之字元線WL稱為選擇字元線WL S，將除此以外之字元線WL稱為非選擇字元線WL U。又，以下說明中對如下例進行說明，即，對成為動作對象之串單元SU所包含之複數個記憶胞MC中連接於選擇字元線WL S之記憶胞MC(以下，有時稱為「選擇記憶胞MC」)執行讀出動作。又，有時將包含屬於一個串單元SU且與同一字元線WL對應之所有記憶胞MC之構成稱為頁PG。
執行讀出動作時，自控制器晶粒CD向記憶體晶粒MD輸入旨在使其執行讀出動作之指令集。該指令集包含旨在使其執行讀出動作之指令資料D CMD、以及規定出成為讀出動作對象之頁PG、記憶塊BLK、記憶體晶粒MD等之位址資料D ADD。
於讀出動作之時點t101，端子RY//BY(圖4)成為“L”狀態。又，於時點t101，例如進行位元線BL之充電等。例如使“H”鎖存於圖7之鎖存電路SDL，將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、L、H、H、H、H”。藉此，向位元線BL及感測節點SEN供給電壓V DD，開始其等之充電。又，例如向源極線SL(圖5)供給電壓V SRC，開始其等之充電。電壓V SRC之大小例如與接地電壓V SS為相同程度。電壓V SRC例如大於接地電壓V SS，小於電壓V DD。
於讀出動作之時點t102，例如如圖12所示，向選擇字元線WL S及非選擇字元線WL U供給讀出路徑電壓V READ，使所有記憶胞MC為接通狀態。又，向選擇閘極線(SGD、SGS、SGSb)供給電壓V SG，使選擇電晶體(STD、STS、STSb)為接通狀態。
於讀出動作之時點t103，向選擇字元線WL S供給讀出電壓V CGR(V CG1R～V CG15R中之任一者)。藉此，例如如圖13所示，一部分選擇記憶胞MC成為接通狀態，其餘選擇記憶胞MC成為斷開狀態。
於讀出動作之時點t104～時點t105，例如如圖12所示，利用感測放大器模組SAM(圖6)檢測選擇記憶胞MC之接通狀態/斷開狀態。例如，經由圖7之充電電晶體55對配線LBUS充電。又，於時點t104將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、H、H、H、L、H”，將感測節點SEN之電荷釋放至位元線BL。此處，在與接通狀態之記憶胞MC對應之位元線BL上連接之感測節點SEN之電壓相對大幅地減小。另一方面，在與斷開狀態之記憶胞MC對應之位元線BL上連接之感測節點SEN之電壓減小得不大。又，於時點t105將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“H、L、H、H、L、H”，釋放或維持配線LBUS之電荷。又，將信號線STL設為“H”狀態，使表示選擇記憶胞MC狀態之資料鎖存於鎖存電路DL0～DLn L中之任一者。
於讀出動作之時點t106～時點t108，向選擇字元線WL S供給另一讀出電壓V CGR(V CG1R～V CG15R中之任一者)，利用感測放大器模組SAM(圖6)檢測選擇記憶胞MC之接通狀態/斷開狀態，獲取表示選擇記憶胞MC狀態之資料。此時，信號線XXL於時點t106成為“H”狀態，於時點t107成為“L”狀態。
於讀出動作之時點t108，向選擇字元線WL S及非選擇字元線WL U供給讀出路徑電壓V READ，使所有記憶胞MC為接通狀態。又，向選擇閘極線(SGD、SGS、SGSb)供給電壓V SG，使選擇電晶體(STD、STS、STSb)為接通狀態。
於讀出動作之時點t109，向選擇字元線WL S、非選擇字元線WL U及選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。
其後，藉由對鎖存於鎖存電路DL0～DLn L之資料適當執行及(AND)、或(OR)等邏輯運算等，算出記錄於記憶胞MC之資料，並傳輸至快取記憶體CM(圖4)。
再者，圖12之例中示出了讀出動作中向選擇字元線WL S供給2種讀出電壓V CGR之例。然而，讀出動作中供給至選擇字元線WL S之讀出電壓V CGR之種數可為1種，亦可為3種以上。
[寫入序列]  接下來，參照圖14～圖17對半導體記憶裝置之寫入序列進行說明。圖14係用以對寫入序列進行說明之模式性流程圖。圖15係用以對寫入序列進行說明之模式性波形圖。圖16係用以對寫入序列中所包含之編程動作進行說明之模式性剖視圖。圖17係用以對寫入序列中所包含之驗證動作進行說明之模式性剖視圖。
執行寫入序列時，自控制器晶粒CD向記憶體晶粒MD輸入旨在使其執行寫入序列之指令集。該指令集包含旨在使其執行寫入序列之指令資料D CMD、規定出成為寫入序列對象之頁PG、記憶塊BLK、記憶體晶粒MD等之位址資料D ADD、及寫入到頁PG內記憶胞MC之資料DAT。伴隨於此，於時點t201端子RY//BY成為“L”狀態(圖15)。
於步驟S101(圖14)中，將循環次數n W設定為1。循環次數n W係表示寫入循環(包括步驟S102及步驟S103之處理)次數之變數。循環次數n W記錄於暫存器等。又，於該步驟中，使寫入序列中記錄於選擇記憶胞MC之位元線BL數×4位元資料鎖存於鎖存電路DL0～DLn L。
於步驟S102中，進行編程動作。
於編程動作之時點t211(圖15)，例如向位元線BL W供給電壓V SRC，向位元線BL P供給電壓V DD，上述位元線BL W連接於複數個選擇記憶胞MC中進行閾值電壓調整之選擇記憶胞MC(以下，有時稱為「寫入記憶胞MC」)，上述位元線BL P連接於複數個選擇記憶胞MC中不進行閾值電壓調整之選擇記憶胞MC(以下，有時稱為「禁止記憶胞MC」)。例如使“L”鎖存於與位元線BL W對應之鎖存電路SDL(圖7)，使“H”鎖存於與位元線BL P對應之鎖存電路SDL(圖7)。又，將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、L、H、H、L、H”。
於編程動作之時點t212(圖15)，使寫入記憶胞MC選擇性與位元線BL W導通。例如向汲極側選擇閘極線SGD供給電壓V SGD。電壓V SGD例如小於圖12之電壓V SG。藉此，與被供給電壓V SRC之位元線BL W對應之汲極側選擇電晶體STD成為接通狀態，與被供給電壓V DD之位元線BL P對應之汲極側選擇電晶體STD成為斷開狀態。
又，於編程動作之時點t212，向選擇字元線WL S及非選擇字元線WL U供給寫入路徑電壓V PASS，使所有記憶胞MC為接通狀態。寫入路徑電壓V PASS例如大於圖12之讀出路徑電壓V READ。
於編程動作之時點t213向位元線BL QPW供給電壓V QPW，上述位元線BL QPW連接於複數個寫入記憶胞MC中閾值電壓於某程度上接近目標值之寫入記憶胞MC(以下，有時稱為「弱寫入記憶胞MC」)。例如於時點t213之前預先調整圖7之箝位電晶體44之閘極電壓。此時，經由放電電晶體50向位元線BL W供給電壓V SRC，因此位元線BL W之電壓不發生變動。又，位元線BL P藉由箝位電晶體44與而感測放大器SA(圖7)分離。接下來，在時點t213將鎖存於與位元線BL QPW對應之鎖存電路SDL(圖7)之資料自“L”切換至“H”。藉此，與弱寫入記憶胞MC對應之感測放大器SA之節點COM(圖7)之電壓自電壓V SRC切換至電壓V DD。又，與其對應之位元線BL之電壓被箝位電晶體44箝位，自電壓V SRC切換至電壓V QPW。
於編程動作之時點t214向選擇字元線WL S供給編程電壓V PGM。編程電壓V PGM大於寫入路徑電壓V PASS。
此處，例如如圖16所示，向連接於位元線BL W之半導體層120之通道供給電壓V SRC。於此種半導體層120與選擇字元線WL S之間產生相對較大之電場。藉此，半導體層120之通道中之電子經由隧道絕緣膜131(圖10)穿隧至電荷蓄積膜132(圖10)中。藉此，寫入記憶胞MC之閾值電壓相對大幅地增加。
又，向連接於位元線BL QPW之半導體層120之通道供給電壓V QPW。於此種半導體層120與選擇字元線WL S之間產生較上述電場小之電場。藉此，半導體層120之通道中之電子經由隧道絕緣膜131(圖10)穿隧至電荷蓄積膜132(圖10)中。藉此，弱寫入記憶胞MC之閾值電壓相對小幅地增加。
又，連接於位元線BL P之半導體層120之通道呈電浮動狀態，該通道之電位藉由與非選擇字元線WL U之電容耦合而上升至寫入路徑電壓V PASS程度。於此種半導體層120與選擇字元線WL S之間僅產生較上述任一電場小之電場。因此，半導體層120之通道中之電子不穿隧至電荷蓄積膜132(圖10)中。因此，禁止記憶胞MC之閾值電壓不增大。
於編程動作之時點t215，向選擇字元線WL S及非選擇字元線WL U供給寫入路徑電壓V PASS，使所有記憶胞MC為接通狀態。
於編程動作之時點t216，向選擇字元線WL S、非選擇字元線WL U及選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。
於步驟S103(圖14)中進行驗證動作。
於驗證動作之時點t221，例如如圖15所示向選擇字元線WL S及非選擇字元線WL U供給讀出路徑電壓V READ，使所有記憶胞MC為接通狀態。又，向選擇閘極線(SGD、SGS、SGSb)供給電壓V SG，使選擇電晶體(STD、STS、STSb)為接通狀態。
於驗證動作之時點t222向選擇字元線WL S供給規定之驗證電壓(圖15之例中為驗證電壓V VFY1)。藉此，例如如圖17所示一部分選擇記憶胞MC成為接通狀態，其餘選擇記憶胞MC成為斷開狀態。
又，於時點t222例如進行位元線BL之充電等。此時，例如基於鎖存電路DL0～DLn L內之資料，向連接於與特定狀態(圖15之例中為S1狀態)對應之記憶胞MC之位元線BL(圖15之例中為位元線BL S1)供給電壓V BL+V SL，向其他位元線BL供給電壓V SRC。
於驗證動作之時點t223～時點t224，例如如圖15所示利用感測放大器模組SAM(圖6)檢測連接於位元線BL S1之記憶胞MC之接通狀態/斷開狀態，獲取表示該記憶胞MC狀態之資料。此時，可使表示記憶胞MC之接通狀態/斷開狀態之資料等鎖存於鎖存電路DL0～DLn L。
於驗證動作之時點t225～時點t226，例如如圖15所示利用感測放大器模組SAM(圖6)檢測連接於位元線BL S1之記憶胞MC之接通狀態/斷開狀態，獲取表示該記憶胞MC狀態之資料。此時，可使表示記憶胞MC之接通狀態/斷開狀態之資料等鎖存於鎖存電路DL0～DLn L。
再者，時點t223～時點t224期間之時間t1較時點t225～時點t226期間之時間t2短。因此，於時點t223～時點t224自感測節點SEN(圖7)釋放之電荷少於在時點t225～時點t226自感測節點SEN(圖7)釋放之電荷。
例如，於時點t225～時點t226期間檢測到之資料中被判定為斷開狀態之記憶胞MC中，閾值電壓達到目標值之可能性較高。此種記憶胞MC之至少一部分於下一次以後之寫入循環中作為禁止記憶胞MC。
又，例如於時點t225～時點t226期間檢測到之資料中被判定為接通狀態且於時點t223～時點t224期間檢測到之資料中被判定為斷開狀態之記憶胞MC中，閾值電壓於某程度上接近目標值之可能性較高。此種記憶胞MC之至少一部分於下一次寫入循環中作為弱寫入記憶胞MC。
又，例如於時點t223～時點t224期間檢測到之資料中被判定為接通狀態之記憶胞MC中，閾值電壓於某程度上偏離目標值之可能性較高。此種記憶胞MC之至少一部分於下一次寫入循環中作為寫入記憶胞MC。
於驗證動作之時點t227～時點t231，對其他狀態之記憶胞MC(圖15之例中為S2狀態)進行與時點t222～時點t226相同之處理。再者，圖15中將連接於與S2狀態對應之記憶胞MC之位元線BL記為位元線BL S2。
於驗證動作之時點t232～時點t236，對其他狀態之記憶胞MC(圖15之例中為S3狀態)進行與時點t222～時點t226相同之處理。再者，圖15中將連接於與S3狀態對應之記憶胞MC之位元線BL記為位元線BL S3。
於時點t237，向選擇字元線WL S及非選擇字元線WL U供給讀出路徑電壓V READ，使所有記憶胞MC為接通狀態。又，向選擇閘極線(SGD、SGS、SGSb)供給電壓V SG，使選擇電晶體(STD、STS、STSb)為接通狀態。
於驗證動作之時點t238，向選擇字元線WL S、非選擇字元線WL U及選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。
其後，將鎖存於鎖存電路SDL之資料傳輸至未圖示之計數電路，對閾值電壓已達目標值之記憶胞MC之數量或閾值電壓未達到目標值之記憶胞MC之數量進行計數。
再者，圖15之例中示出了驗證動作中向選擇字元線WL S供給3種驗證電壓V VFY之例。然而，驗證動作中供給至選擇字元線WL S之驗證電壓V VFY之種數可為2種以下，亦可為4種以上，可根據循環次數n W來改變。
於步驟S104(圖14)中判定驗證動作之結果。例如於諸如參照上述計數電路，閾值電壓未達到目標值之記憶胞MC之數量為固定數以上之情形時，判定為驗證失敗(FAIL)，進入步驟S105。另一方面，於諸如閾值電壓未達到目標值之記憶胞MC之數量為固定數以下之情形時，判定為驗證通過(PASS)，進入步驟S107。
於步驟S105中，判定循環次數n W是否達到規定次數N W。於未達規定次數N W之情形時，進入步驟S106。於已達規定次數N W之情形時，進入步驟S108。
於步驟S106中，對循環次數n W加上1，進入步驟S102。又，於步驟S106中，例如對編程電壓V PGM加上規定電壓ΔV。因此，編程電壓V PGM隨著循環次數n W之增加而增大。
於步驟S107中，將旨在寫入序列已正常結束之狀態資料D ST儲存於狀態暫存器STR(圖4)，結束寫入序列。再者，狀態資料D ST藉由狀態讀取動作輸出至控制器晶粒CD(圖1)。
於步驟S108中，將旨在寫入序列未正常結束之狀態資料D ST儲存於狀態暫存器STR(圖2)，結束寫入序列。
[閾值電壓之判定方法]  接下來，參照圖18及圖19對寫入序列中之閾值電壓之判定方法等進行說明。圖18係例示該方法之圖。圖19係用以對該方法進行說明之模式性波形圖。
圖18之α-1～α-3、β-1～β-3及γ分別為與S1狀態對應之記憶胞MC中之一個。又，圖19之位元線BL α -1～位元線BL α -3分別為連接於α-1～α-3之位元線BL。又，圖19之位元線BL γ係連接於γ之位元線BL。
於第k(k為自然數)次寫入循環(循環(Loop)k)之編程動作中，如圖18所示，α-1～α-3、β-1～β-3及γ均作為寫入記憶胞MC。因此圖19之例中，在與該編程動作對應之時點t310～t311向位元線BL α -1～位元線BL α -3及位元線BL γ供給電壓V SRC。
於第k次寫入循環(循環k)之驗證動作中，例如如圖19中例示，於向選擇字元線WL S供給驗證電壓V VFY1之時點t312～t313，向與α-1～α-3、β-1～β-3及γ對應之位元線BL供給電壓V BL+V SL。又，於向選擇字元線WL S供給驗證電壓V VFY2及驗證電壓V VFY3之時點t313～t315，向該等位元線BL供給電壓V SRC。再者，如圖18所示，於第k次寫入循環之與時點t223～t224(圖15)對應之處理(VL)中，α-1～α-3、及β-1～β-3被判定為斷開狀態，γ被判定為接通狀態。又，在與時點t225～t226(圖15)對應之處理(VH)中，α-1～α-3被判定為斷開狀態，β-1～β-3及γ被判定為接通狀態。
於第k+1次寫入循環(循環k+1)之編程動作中，如圖18所示，α-1～α-3、及β-1～β-3暫時作為禁止記憶胞MC，γ作為寫入記憶胞MC。因此圖19之例中，在與該編程動作對應之時點t320～t321，向位元線BL α -1～位元線BL α -3供給電壓V DD，向位元線BL γ供給電壓V SRC。
於第k+1次寫入循環(循環k+1)之驗證動作中，例如如圖19中例示，於向選擇字元線WL S供給驗證電壓V VFY1之時點t322～t323，向與α-1～α-3、β-1～β-3及γ對應之位元線BL供給電壓V BL+V SL。又，於向選擇字元線WL S供給驗證電壓V VFY2～驗證電壓V VFY4之時點t323～t326，向該等位元線BL供給電壓V SRC。再者，如圖18所示於第k+1次寫入循環之與時點t223～t224(圖15)對應之處理(VL)中，α-1、α-2、β-1及β-2被判定為斷開狀態，α-3、β-3及γ被判定為接通狀態。又，在與時點t225～t226(圖15)對應之處理(VH)中，α-1及β-1被判定為斷開狀態，α-2、α-3、β-2、β-3及γ被判定為接通狀態。
於第k+2次寫入循環(循環k+2)之編程動作中，如圖18所示，α-1作為禁止記憶胞MC，α-2、β-1及β-2作為弱寫入記憶胞MC，α-3及β-3暫時作為禁止記憶胞MC，γ作為寫入記憶胞MC。因此圖19之例中，在與該編程動作對應之時點t330～t331，向位元線BL α -1及位元線BL α -3供給電壓V DD，向位元線BL α -2供給電壓V QPW，向位元線BL γ供給電壓V SRC。
於第k+2次寫入循環(循環k+2)之驗證動作中，例如如圖19中例示，於向選擇字元線WL S供給驗證電壓V VFY1之時點t332～t333，向與α-1～α-3、β-1～β-3對應之位元線BL供給電壓V SRC，向與γ對應之位元線BL供給電壓V BL+V SL。又，於向選擇字元線WL S供給驗證電壓V VFY2～驗證電壓V VFY5之時點t333～t337，向該等位元線BL供給電壓V SRC。再者，於第k+2次寫入循環之與時點t223～t224(圖15)對應之處理(VL)中，γ被判定為接通狀態。又，在與時點t225～t226(圖15)對應之處理(VH)中，γ被判定為接通狀態。
於第k+3次寫入循環(循環k+3)之編程動作中，如圖18所示，α-1、α-2、β-1及β-2作為禁止記憶胞MC，α-3及β-3作為弱寫入記憶胞MC，γ作為寫入記憶胞MC。因此圖19之例中，在與該編程動作對應之時點t340～t341，向位元線BL α -1及位元線BL α -2供給電壓V DD，向位元線BL α -3供給電壓V QPW，向位元線BL γ供給電壓V SRC。
於第k+3次寫入循環(循環k+3)之驗證動作中，例如如圖19中例示，於向選擇字元線WL S供給驗證電壓V VFY1之時點t342～t343，向與α-1～α-3、β-1～β-3對應之位元線BL供給電壓V SRC，向與γ對應之位元線BL供給電壓V BL+V SL。又，於向選擇字元線WL S供給驗證電壓V VFY2～驗證電壓V VFY6之時點t343～t348，向該等位元線BL供給電壓V SRC。再者，於第k+3次寫入循環之與時點t223～t224(圖15)對應之處理(VL)中，γ被判定為接通狀態。又，在與時點t225～t226(圖15)對應之處理(VH)中，γ被判定為接通狀態。
此處，α-1於第k次寫入循環之驗證動作之與時點t223～t224對應之處理(圖18之VL)及與時點t225～t226對應之處理(圖18之VH)這兩個處理中被判定為斷開狀態。又，α-1於第k+1次寫入循環之驗證動作之與時點t223～t224對應之處理(圖18之VL)及與時點t225～t226對應之處理(圖18之VH)這兩個處理中被判定為斷開狀態。此種記憶胞MC中，閾值電壓實際達到目標值之可能性較高。因此本實施方式中，於寫入序列中之隨後處理中將α-1作為禁止記憶胞MC。
又，α-2於第k次寫入循環之驗證動作之與時點t223～t224對應之處理(圖18之VL)及與時點t225～t226對應之處理(圖18之VH)這兩個處理中被判定為斷開狀態。又，α-2於第k+1次寫入循環之驗證動作之與時點t223～t224對應之處理(圖18之VL)中被判定為斷開狀態，但是在與時點t225～t226對應之處理(圖18之VH)中被判定為接通狀態。此種記憶胞MC中，閾值電壓於某程度上接近目標值之可能性較高。然而，閾值電壓實際上可能未達到目標值。因此，本實施方式中，於第k+2次寫入循環之編程動作中將α-2作為弱寫入記憶胞MC，並且於隨後之處理中將α-2作為禁止記憶胞MC。
又，α-3於第k次寫入循環之驗證動作之與時點t223～t224對應之處理(圖18之VL)及與時點t225～t226對應之處理(圖18之VH)這兩個處理中被判定為斷開狀態。然而，α-3於第k+1次寫入循環之驗證動作之與時點t223～t224對應之處理(圖18之VL)及與時點t225～t226對應之處理(圖18之VH)中被判定為接通狀態。此種記憶胞MC中，例如與γ相比，閾值電壓接近目標值之可能性更高。然而，閾值電壓實際未達到目標值之可能性較高。因此，本實施方式中，於第k+2次編程動作中將α-3暫時作為禁止記憶胞MC，於第k+3次寫入循環之編程動作中將α-3作為弱寫入記憶胞MC，於隨後處理中將α-3作為禁止記憶胞MC。如圖19所示，第k+3次寫入循環中之編程電壓V PGM大於第k+2次寫入循環中之編程電壓V PGM。因此，於α-3之電荷蓄積膜132中蓄積較α-2之電荷蓄積膜132多之電荷。
又，於本實施方式中對β-1及β-2進行與α-2相同之處理。又，於本實施方式中對β-3進行與α-3相同之處理。
[讀取擾動]  圖11之例中，藉由將記憶胞MC之閾值電壓控制為16種狀態，而將4位元資料記錄於1個記憶胞MC。此種形態中，較佳為準確控制記憶胞MC之閾值電壓。
此處，於上述驗證動作(圖14之步驟S103)中，可能會檢測到較記憶胞MC之實際閾值電壓高之閾值電壓，或者檢測到較記憶胞MC之實際閾值電壓低之閾值電壓。以下，有時將此種現象稱為“讀取擾動”。
當發生讀取擾動時，例如可能會對閾值電壓未達到目標值之記憶胞MC進行旨在閾值電壓已達目標值之判定。存在此種記憶胞MC之閾值電壓不落入如圖11中例示之所期望之閾值分佈範圍內的情況。當此種記憶胞MC之數量增加時，存在如圖11中例示之閾值分佈範圍擴大，誤位元率增大之情況。
[利用複數次驗證動作改善誤位元率]  為了改善誤位元率，例如想到執行複數次上述驗證動作(圖14之步驟S103)。然而，例如於增加1次寫入循環中之驗證動作之執行次數時，擔憂寫入序列所需之時間會大幅增加。
為了不增加寫入序列所需之時間而執行複數次驗證動作，例如想到跨及複數個寫入循環而執行驗證動作。例如，想到在與第k次寫入循環對應之驗證動作中判定為某記憶胞MC之閾值電壓已達目標值之情形時，在與第k+1次寫入循環對應之編程動作中將該記憶胞MC暫時作為禁止記憶胞MC，並在與第k+1次寫入循環對應之驗證動作中對該記憶胞MC再次執行驗證動作。又，想到在與第k+1次寫入循環對應之驗證動作中判定為該記憶胞MC之閾值電壓未達到目標值之情形時，在與第k+2次寫入循環對應之編程動作中將該記憶胞MC作為寫入記憶胞MC。
然而，如上所述編程電壓V PGM隨著循環次數n W之增加而增大。因此，於如上所述之情形時，擔憂在與第k+2次寫入循環對應之編程動作中，會向上述記憶胞MC供給超過適當大小之編程電壓V PGM，導致該記憶胞MC之閾值電壓超過所期望之範圍而增大。若此種記憶胞MC之數量增加，則存在如圖11中例示之閾值分佈範圍擴大，誤位元率增大之情況。
為了抑制此種現象，例如想到在與上述第k+2次寫入循環對應之編程動作中將如上所述之記憶胞MC作為弱寫入記憶胞MC而不是寫入記憶胞MC。又，想到將編程動作中供給至位元線BL QPW之電壓V QPW設為相對較大之電壓。又，想到於判定為某寫入循環中該弱寫入記憶胞MC之閾值電壓已達目標值之情形時，於隨後之寫入循環中將該記憶胞MC作為禁止記憶胞MC。根據此種方法，在與上述第k+2次寫入循環對應之編程動作中穿隧至如上所述之記憶胞MC之電荷蓄積膜132中之電子數大幅減少。因此，能抑制閾值電壓超過所期望之範圍而增大。
然而於此種方法中，對於閾值電壓在某程度上接近目標值之記憶胞MC，將執行複數次驗證動作。當於此種狀態下發生讀取擾動時，對此種記憶胞MC進行旨在閾值電壓已達目標值之判定之可能性較高。
[第1實施方式之效果]  於第1實施方式之寫入序列中，由於執行複數次驗證動作，故而與僅執行1次驗證動作之情形相比，能抑制讀取擾動之影響。
又，於本實施方式之寫入序列中，由於跨及複數個寫入循環而執行複數次驗證動作，故而不會如上所述寫入序列所需要之時間大幅增加。
又，於本實施方式之寫入序列中，根據複數次驗證動作之結果將記憶胞MC分成若干種，根據該等分類於適當之時點執行寫入，藉此調整寫入之強度。根據此種方法，能良好地抑制讀取擾動之影響，使適當量之電荷蓄積於閾值電壓在某程度上接近目標值之記憶胞MC之電荷蓄積膜132中。
[第2實施方式]  接下來，參照圖20～圖22對第2實施方式之半導體記憶裝置進行說明。圖20係用以對第2實施方式之寫入序列進行說明之模式性波形圖。
第2實施方式之寫入序列基本上與第1實施方式同樣地執行。
但如圖20所示，第2實施方式中按2種圖案(XXL_A、XXL_B)控制與信號線XXL相當之信號(輸入至圖7中放電電晶體43之閘極電極之信號)。例如在本實施方式中，此種信號構成為根據鎖存於鎖存電路DL0～DLn L中任一者之資料而控制為2種。例如，第2實施方式之感測放大器SA可具備連接於放電電晶體43之閘極電極與定序儀SQC之間的MOS(metal oxide semiconductor，金氧半導體)電晶體等之開關電路、及連接於放電電晶體43之閘極電極與鎖存電路DL0～DLn L之間的MOS電晶體等之開關電路。
於圖案XXL_A中，輸入至放電電晶體43之閘極電極之信號與第1實施方式之信號線XXL同樣地受到控制。即，驗證動作之時點t223到時點t224、時點t228到時點t229、及時點t233到時點t234，時間t1期間成為“H”狀態。又，驗證動作之時點t225至時點t226、時點t230至時點t231、及時點t235至時點t236，時間t2期間成為“H”狀態。
又，於圖案XXL_B中，輸入至放電電晶體43之閘極電極之信號基本上與第1實施方式之信號線XXL同樣地受到控制。又，於圖案XXL_B中，輸入至放電電晶體43之閘極電極之信號亦與第1實施方式之信號線XXL同樣地於驗證動作之時點t223、時點t228及時點t233成為“H”狀態。但於圖案XXL_B中，輸入至放電電晶體43之閘極電極之信號自成為“H”狀態至成為“L”狀態之時間t1'較時間t1短。又，於圖案XXL_B中，輸入至放電電晶體43之閘極電極之信號亦與第1實施方式之信號線XXL同樣地於驗證動作之時點t225、時點t230及時點t235成為“H”狀態。但於圖案XXL_B中，輸入至放電電晶體43之閘極電極之信號自成為“H”狀態到成為“L”狀態之時間t2'較時間t2短。
本實施方式中，於開始執行寫入序列之時點，以圖案XXL_B控制輸入至與所有寫入記憶胞MC對應之放電電晶體43之閘極電極之信號。當在與任一寫入循環對應之驗證動作之對應於時點t223、時點t228及時點t233之處理中，任一記憶胞MC被判定為斷開狀態時，在與該等記憶胞MC對應之鎖存電路DL0～DLn L中資料反轉。又，於此次寫入循環中，輸入至與該等記憶胞MC對應之放電電晶體43之閘極電極之信號係以圖案XXL_A進行控制。
接下來，參照圖21及圖22對第2實施方式之寫入序列中之閾值電壓之判定方法等進行說明。圖21係例示該方法之圖。圖22係用以對該方法進行說明之模式性波形圖。
如圖所示，第2實施方式之閾值電壓之判定方法基本上與第1實施方式同樣地執行。
但是，於第2實施方式之第k+1次寫入循環(循環k+1)之編程動作中，如圖21所示α-1～α-3、及β-1～β-3作為弱寫入記憶胞MC而不是禁止記憶胞MC。因此圖22之例中，在與該編程動作對應之時點t320～t321，向位元線BL α -1～位元線BL α -3供給電壓V QPW。
[汲極側選擇電晶體STD之閾值電壓之偏差]  於第1實施方式中，較佳為將供給至位元線BL QPW之電壓V QPW設為相對較大之電壓。藉此，即便於編程動作中供給至選擇字元線WL S之編程電壓V PGM成為某程度之大電壓的情形時，供給至連接於位元線BL QPW之半導體層120與選擇字元線WL S之間的電壓亦會變小，能抑制記憶胞MC之閾值電壓之增加量。藉此，能於例如圖18之第k+2次寫入循環中，抑制記憶胞MC之閾值電壓超過所期望之範圍而增大。
然而，當將電壓V QPW設為相對較大之電壓時，可能需要更嚴格地控制汲極側選擇電晶體STD之閾值電壓之偏差。
即，如上所述於編程動作之時點t212(圖15)，在已將電壓V SRC供給至位元線BL W且將電壓V DD供給至位元線BL P之狀態下，向汲極側選擇閘極線SGD供給電壓V SGD。藉此，使對應於被供給電壓V SRC之位元線BL W之汲極側選擇電晶體STD為接通狀態，使對應於被供給電壓V DD之位元線BL P之汲極側選擇電晶體STD為斷開狀態。
為了實現此種狀態，針對記憶胞陣列MCA中所包含之複數個汲極側選擇電晶體STD，必須將電壓V SGD減去汲極側選擇電晶體STD之閾值電壓所得之大小調整至電壓V SRC與電壓V DD之間的範圍內。
進而於編程動作之時點t213，向位元線BL QPW供給電壓V QPW，亦向與其連接之半導體層120供給電壓V QPW。
為了實現此種狀態，針對記憶胞陣列MCA中所包含之複數個汲極側選擇電晶體STD，必須將電壓V SGD減去汲極側選擇電晶體STD之閾值電壓所得之大小調整至電壓V QPW與電壓V DD之間的範圍內。因此，上述電壓V QPW越大，越需要更嚴格地控制汲極側選擇電晶體STD之閾值電壓之偏差。
[第2實施方式之效果]  於第2實施方式之寫入序列中，如參照圖22所描述，於開始執行寫入序列之時點，以圖案XXL_B控制輸入至與所有寫入記憶胞MC對應之放電電晶體43之閘極電極之信號。此處，與圖案XXL_B對應之時間t1'較與圖案XXL_A對應之時間t1短。因此，以圖案XXL_B控制之記憶胞MC於驗證動作中易被判定為斷開狀態。即，以圖案XXL_B控制之記憶胞MC藉由驗證動作觀察到之閾值電壓表面上看起來大於實際閾值電壓。
又，於第2實施方式之寫入序列中，當在與任一寫入循環對應之驗證動作之對應於時點t223、時點t228及時點t233之處理中，任一記憶胞MC被判定為斷開狀態時，如參照圖21所描述，於此次寫入循環(與圖21之循環k+1對應之寫入循環)中，該等記憶胞MC作為弱寫入記憶胞MC，執行對該等記憶胞MC之寫入。藉此，該等記憶胞MC之閾值電壓上升。
又，於第2實施方式之寫入序列中，在與圖21之循環k+1對應之寫入循環中，以圖案XXL_A控制輸入至與上述記憶胞MC對應之放電電晶體43之閘極電極之信號。此處，以圖案XXL_A控制之記憶胞MC藉由驗證動作觀察到之閾值電壓與實際閾值相等。因此，於該寫入循環中藉由驗證動作觀察到之閾值電壓表面上看起來較小。藉此，緊鄰之上一編程動作中閾值電壓之增加量被抵消。因此，在與圖21之循環k+1對應之驗證動作中，該等記憶胞MC之閾值電壓表面上看起來無變化。
根據此種方法，可藉由較第1實施方式少之寫入循環數偵測到閾值電壓於某程度上接近目標值之記憶胞MC。因此，能於編程電壓V PGM變得大於所需電壓之前，將各記憶胞MC作為弱寫入記憶胞MC。因此，與第1實施方式相比，能減小供給至位元線BL QPW之電壓V QPW。
[第3實施方式]  接下來，參照圖23～圖25對第3實施方式之半導體記憶裝置進行說明。
第3實施方式之半導體記憶裝置基本上與第1實施方式或第2實施方式之半導體記憶裝置同樣地構成。但是，於第3實施方式之半導體記憶裝置中，執行模糊精細寫入。於模糊精細寫入中，執行模糊寫入及精細寫入。
如圖23所示，按如下順序執行模糊寫入及精細寫入。即，首先對頁PG0執行模糊寫入。然後，對頁PG1執行模糊寫入，對頁PG0執行精細寫入。接著對頁PG2執行模糊寫入，對頁PG1執行精細寫入。以下同樣如此，執行對頁PGn P之模糊寫入作為第2n F(n F為自然數)次寫入序列，執行對頁PGn P－1之精細寫入作為第2n F+1次寫入序列。
如圖24所示，模糊寫入係對抹除狀態之頁PG執行。於模糊寫入中，如圖24所示藉由1次寫入序列將頁PG內之記憶胞MC之閾值電壓控制至與模糊S1狀態～模糊S15狀態對應之閾值電壓。
模糊寫入基本上與第1實施方式或第2實施方式之寫入序列同樣地執行。
但是，模糊寫入中所用之驗證電壓V VFY1'～驗證電壓V VFY15'小於參照圖11所描述之驗證電壓V VFY1～驗證電壓V VFY15。
又，於模糊寫入中，圖14之步驟S106中被加至編程電壓V PGM之電壓ΔV可大於精細寫入中之電壓ΔV。
又，例如圖15之例中，於驗證動作中與各狀態對應之記憶胞MC之接通狀態/斷開狀態各檢測2次。另一方面，於模糊寫入中與各狀態對應之記憶胞MC之接通狀態/斷開狀態可各檢測2次，亦可僅檢測1次。於後者之情形時，編程動作中供給至位元線BL之電壓可為電壓V DD或電壓V SRC這兩種。
如圖25所示，精細寫入係於已對頁PGn P及頁PGn P+1執行了模糊寫入之情形時對頁PGn P執行。在精細寫入中，如圖25所示將頁PGn P內之模糊S1狀態～模糊S15狀態之記憶胞MC分別控制到S1狀態～S15狀態。
精細寫入與第1實施方式或第2實施方式之寫入序列同樣地執行。
再者，於第3實施方式之半導體記憶裝置中，資料寫入時採用模糊精細寫入。然而，即便採用除模糊精細寫入以外之寫入方法，亦預先於某程度上調整選擇記憶胞MC及相鄰記憶胞MC之閾值電壓，亦可於其後採用諸如調整選擇記憶胞MC之閾值電壓之方法。
例如圖26及圖27中，示出將第3實施方式中例示之方法應用於兩階段寫入而不是模糊精細寫入之例。於兩階段寫入中，執行第1階段寫入及第2階段寫入。
第1階段寫入及第2階段寫入例如是按照與圖23中例示之模糊寫入及精細寫入之順序相同之順序來執行。例如，執行對頁PGn P之第1階段寫入作為第2n次寫入序列，執行對頁PGn P－1之第2階段寫入作為第2n P+1次寫入序列。
如圖26所示，第1階段寫入係對抹除狀態之頁PG執行。於第1階段寫入中，如圖26所示藉由第1次寫入序列將頁PG內之記憶胞MC S8～記憶胞MC S15控制至與M狀態對應之閾值電壓。
第1階段寫入藉由基本上與上述模糊寫入相同之方法執行。但於第1階段寫入中，各寫入循環中僅使用1種驗證電壓。該驗證電壓例如小於與S8狀態對應之驗證電壓V VFY8。
例如如圖27所示，第2階段寫入與上述精細寫入同樣地執行。
[其他實施方式]  以上，已對第1實施方式～第3實施方式之半導體記憶裝置進行了說明。然而，此種構成僅為示例，可適當調整具體之構成、方法等。
例如圖18及圖21之例中，於第k次寫入循環之驗證動作被判定為斷開狀態之記憶胞MC於第k+2次以後之寫入循環中作為禁止記憶胞MC，或者於第k+2次或第k+3次寫入循環中作為弱寫入記憶胞MC。然而，此種方法僅為示例，可適當調整具體方法等。例如，該等記憶胞MC亦可於第k+4次以後之任一寫入循環中作為弱寫入記憶胞MC，而不是於第k+2次或第k+3次。又，該等記憶胞MC亦可於2個以上之寫入循環中作為弱寫入記憶胞。
又，例如圖18及圖21之例中，對於第k次寫入循環之驗證動作中被判定為斷開狀態之記憶胞MC進一步執行第k+1次寫入循環之驗證動作，根據這2次驗證動作之結果將記憶胞MC分為複數種。然而，此種方法僅為示例，可適當調整具體方法等。例如，亦可對於第k次寫入循環之驗證動作中被判定為斷開狀態之記憶胞MC執行第k+1次以後之2個以上寫入循環的驗證動作，根據這3次以上驗證動作之結果將記憶胞MC分為複數種。
又，於第1實施方式～第3實施方式之半導體記憶裝置中，半導體層120之下端連接於半導體基板100。又，於半導體基板100上表面形成有周邊電路PC中所包含之所有電晶體。然而，此種構成僅為示例。如以上所描述之寫入序列等之方法亦可應用於具有其他構造之半導體記憶裝置。以下，例示此種半導體記憶裝置之構造。
例如，圖28所示之半導體記憶裝置具備半導體基板100、設置於半導體基板100上方之電晶體層L TR、及設置於電晶體層L TR上方之記憶胞陣列層L MCA。
電晶體層L TR具備複數個電晶體Tr。該等複數個電晶體Tr係將半導體基板100之上表面作為通道區域之場效型電晶體。於圖示之構成中，由該等複數個電晶體Tr構成周邊電路PC。
記憶胞陣列層L MCA之構成基本上與參照圖9等所描述之半導體基板100上之構成相同。但是，記憶胞陣列層L MCA具備設置於複數個導電層110下方之導電層112。又，半導體層120之下端連接於導電層112而不是半導體基板100。
又，例如圖29中例示之記憶體晶粒MD'具備晶片C MCA及晶片C TR。該等晶片C MCA及晶片C TR具備包含銅(Cu)等之複數個貼合電極P I，經由該等複數個貼合電極P I物理電性連接。
例如如圖30所示，晶片C MCA可包含參照圖9所描述之半導體基板100上之構成，亦可包含圖28之記憶胞陣列層L MCA中之構成。又，晶片C MCA可包含亦可不包含電晶體Tr。於晶片C MCA不包含電晶體Tr之情形時，晶片C MCA可包含亦可不包含半導體基板100。又，於晶片C MCA包含電晶體Tr之情形時，如圖31所示，晶片C MCA可包含如參照圖28所描述之電晶體層L TR及記憶胞陣列層L MCA。
晶片C TR具備半導體基板200及複數個電晶體Tr'。半導體基板200例如可與半導體基板100大致相同地構成。複數個電晶體Tr'係將半導體基板200之上表面作為通道區域之場效型電晶體。圖30及圖31之例中，由晶片C MCA及晶片C TR中所包含之複數個電晶體Tr、Tr'構成周邊電路PC。
再者，於採用如圖31所示之構造之情形時，例如亦可藉由晶片C MCA中之電晶體Tr實現參照圖4等所描述之列解碼器RD及電壓產生電路VG中之構成。又，例如亦可藉由晶片C TR中之電晶體Tr'實現參照圖4等所描述之感測放大器模組SAM、定序儀SQC、快取記憶體CM、位址暫存器ADR、指令暫存器CMR、狀態暫存器STR、輸入輸出控制電路I/O及邏輯電路CTR。
[其他]  已對本發明之若干實施方式進行了說明，但該等實施方式係作為例而提出，並非意圖限定發明範圍。該等新穎之實施方式能以其他各種方式實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明範圍或主旨內，同時包含於申請專利範圍中所記載之發明及其同等範圍內。  [相關申請案]
本申請案享有以日本專利申請案2020-156406號(申請日：2020年9月17日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:記憶體系統  20:主機  22:位址解碼器  23:塊選擇電路  24:電壓選擇電路  31:電壓供給線  32:電荷泵電路  33:電壓選擇線  34:塊選擇部  35:塊選擇電晶體  36:電壓選擇部  37:電壓選擇電晶體  41:感測電晶體  42:開關電晶體  43:放電電晶體  44:箝位電晶體  45:耐壓電晶體  46:充電電晶體  47:充電電晶體  48:電容器  49:充電電晶體  50:放電電晶體  51:逆變器  52:逆變器  53:開關電晶體  54:開關電晶體  55:充電電晶體  100:半導體基板  101:絕緣層  110:導電層  111:導電層  120:半導體層  121:雜質區域  122:半導體層  123:絕緣層  125:絕緣層  130:閘極絕緣膜  131:隧道絕緣膜  132:電荷蓄積膜  133:塊絕緣膜  140:導電層  141:絕緣層  200:半導體基板  ADR:位址暫存器  ALE:外部控制端子  B:接合線  BL:位元線  BL P:位元線  BL QPW:位元線  BL S1:位元線  BL W:位元線  BL α -1:位元線 BL α -2:位元線 BL α -3:位元線  BL γ:位元線  BLC:信號線  BLK:記憶塊  BLKSEL:塊選擇線  BLS:信號線  BLX:信號線  C MCA:晶片  C TR:晶片  Cb:接點  CC:接點  CD:控制器晶粒  CG:配線  Ch:接點  CLE:外部控制端子  CLKSA:內部控制信號線  CM:快取記憶體  CMR:指令暫存器  COM:節點  CTR:邏輯電路  DB:匯流排  DBS:信號線  DBUS:配線  DL0～DLn L:鎖存電路  DQ0～DQ7:資料信號輸入輸出端子  DQS:時脈信號輸入輸出端子  DSW:開關電晶體  HLL:信號線  INV_S:節點  I/O:輸入輸出控制電路  L MCA:記憶胞陣列層 L TR:電晶體層  LAT_S:節點  LBUS:配線  MC:記憶胞  MCA:記憶胞陣列  MD:記憶體晶粒  MD':記憶體晶粒  MS:記憶體串  MSB:安裝基板  N1:節點  P:焊墊電極  P I:貼合電極  PC:周邊電路  PG:頁  PG0:頁  PG1:頁  PG2:頁  PGn P:頁  PGn P－1:頁  PGn P＋1:頁  R MCA:記憶胞陣列區域  R PC:周邊電路區域  RD:列解碼器  RE:外部控制端子  RY//BY:端子  SA:感測放大器  SAM:感測放大器模組  SAU:感測放大器單元  SDL:鎖存電路  SEN:感測節點  SGD:選擇閘極線  SGS:選擇閘極線  SGSb:選擇閘極線  SHE:串單元間絕緣層  SL:源極線 SQC:定序儀  ST:塊間構造  STB:信號線  STD:汲極側選擇電晶體  STI:信號線  STL:信號線  STR:狀態暫存器  STS:源極側選擇電晶體  STSb:源極側選擇電晶體  SU:串單元  TI0～TIn L:信號線  TL0～TLn L:信號線  Tr:電晶體  Tr':電晶體  VG:電壓產生電路  WL:字元線  WL S:選擇字元線  WL U:非選擇字元線  XXL:信號線  XXL_A:圖案  XXL_B:圖案  /CEn:外部控制端子  /DQS:時脈信號輸入輸出端子  /RE:外部控制端子  /WE:外部控制端子
圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。  圖2係表示該記憶體系統10之構成例之模式性側視圖。  圖3係表示該構成例之模式性俯視圖。  圖4係表示第1實施方式之記憶體晶粒MD之構成之模式性方塊圖。  圖5係表示該記憶體晶粒MD之一部分構成之模式性電路圖。  圖6係表示該記憶體晶粒MD之一部分構成之模式性電路圖。  圖7係表示該記憶體晶粒MD之一部分構成之模式性電路圖。  圖8係該記憶體晶粒MD之模式性俯視圖。  圖9係表示該記憶體晶粒MD之一部分構成之模式性立體圖。  圖10係圖9之A所示部分之模式性放大圖。  圖11係用以對記憶胞MC之閾值電壓進行說明之模式性柱狀圖(histogram)。  圖12係用以對讀出動作進行說明之模式性波形圖。  圖13係用以對讀出動作進行說明之模式性剖視圖。  圖14係用以對寫入序列進行說明之模式性流程圖。  圖15係用以對寫入序列進行說明之模式性波形圖。  圖16係用以對編程動作進行說明之模式性剖視圖。  圖17係用以對驗證動作進行說明之模式性剖視圖。  圖18係用以對寫入序列進行說明之模式圖。  圖19係用以對寫入序列進行說明之模式性波形圖。  圖20係用以對第2實施方式之寫入序列進行說明之模式性波形圖。  圖21係用以對第2實施方式之寫入序列進行說明之模式圖。  圖22係用以對第2實施方式之寫入序列進行說明之模式性波形圖。  圖23係用以對第3實施方式之寫入序列進行說明之模式表。  圖24係用以對第3實施方式之寫入序列進行說明之模式性柱狀圖。  圖25係用以對第3實施方式之寫入序列進行說明之模式性柱狀圖。  圖26係用以對另一實施方式之寫入序列進行說明之模式性柱狀圖。  圖27係用以對另一實施方式之寫入序列進行說明之模式性柱狀圖。  圖28係用以對另一實施方式之半導體記憶裝置進行說明之模式性立體圖。  圖29係用以對另一實施方式之半導體記憶裝置進行說明之模式性立體圖。  圖30係用以對另一實施方式之半導體記憶裝置進行說明之模式性立體圖。  圖31係用以對另一實施方式之半導體記憶裝置進行說明之模式性立體圖。
BL α -1:位元線 BL α -2:位元線 BL α -3:位元線  BL γ:位元線  WL S:選擇字元線

Claims (13)

  1. 一種半導體記憶裝置，其具備：  第1記憶體串，其包含第1記憶胞；  第2記憶體串，其包含第2記憶胞；  第1位元線，其連接於上述第1記憶體串；  第2位元線，其連接於上述第2記憶體串；  第1字元線，其連接於上述第1記憶胞及上述第2記憶胞；以及  控制電路，其電性連接於上述第1位元線、上述第2位元線及上述第1字元線；且  上述控制電路於對上述第1記憶胞及上述第2記憶胞之第1寫入序列之  第1編程動作中，向上述第1位元線及上述第2位元線供給第1位元線電壓，  於上述第1編程動作之後執行之第2編程動作中，向上述第1位元線及上述第2位元線供給大於上述第1位元線電壓之第2位元線電壓或大於上述第2位元線電壓之第3位元線電壓，  於上述第2編程動作之後執行之第3編程動作中，向上述第1位元線供給上述第2位元線電壓，向上述第2位元線供給上述第3位元線電壓，  於上述第3編程動作之後執行之第4編程動作中，向上述第1位元線供給上述第3位元線電壓，向上述第2位元線供給上述第2位元線電壓。
  2. 如請求項1之半導體記憶裝置，其具備：  第3記憶體串，其包含第3記憶胞；及  第3位元線，其連接於上述第3記憶體串；且  上述第1字元線連接於上述第3記憶胞，  上述控制電路電性連接於上述第3位元線，  上述控制電路  於上述第1編程動作中，向上述第3位元線供給上述第1位元線電壓，  於上述第2編程動作中，向上述第3位元線供給上述第2位元線電壓或上述第3位元線電壓，  於上述第3編程動作中，向上述第3位元線供給上述第3位元線電壓，  於上述第4編程動作中，向上述第3位元線供給上述第3位元線電壓。
  3. 如請求項1或2之半導體記憶裝置，其  具備電性連接於上述第1字元線之第1配線，且  上述控制電路  於上述第1編程動作中，向上述第1配線供給第1編程電壓，  於上述第2編程動作中，向上述第1配線供給大於上述第1編程電壓之第2編程電壓，  於上述第3編程動作中，向上述第1配線供給大於上述第2編程電壓之第3編程電壓，  於上述第4編程動作中，向上述第1配線供給大於上述第3編程電壓之第4編程電壓。
  4. 如請求項3之半導體記憶裝置，其中  上述控制電路  於上述第1編程動作之後且上述第2編程動作之前執行之第1驗證動作中，向上述第1位元線及上述第2位元線供給大於上述第2位元線電壓之第4位元線電壓，向上述第1配線供給小於上述第1編程電壓之驗證電壓，  於上述第2編程動作之後且上述第3編程動作之前執行之第2驗證動作中，向上述第1位元線及上述第2位元線供給上述第4位元線電壓，向上述第1配線供給上述驗證電壓，  於上述第3編程動作之後且上述第4編程動作之前執行之第3驗證動作中，向上述第1位元線及上述第2位元線供給上述第1位元線電壓，向上述第1配線供給上述驗證電壓。
  5. 如請求項4之半導體記憶裝置，其具備：  第3記憶體串，其包含第3記憶胞；及  第3位元線，其連接於上述第3記憶體串；且  上述第1字元線連接於上述第3記憶胞，  上述控制電路電性連接於上述第3位元線，  上述控制電路  於上述第1驗證動作中，向上述第3位元線供給上述第4位元線電壓，  於上述第2驗證動作中，向上述第3位元線供給上述第4位元線電壓，  於上述第3驗證動作中，向上述第3位元線供給上述第1位元線電壓。
  6. 一種半導體記憶裝置，其具備：  第1記憶體串，其包含第1記憶胞；  第2記憶體串，其包含第2記憶胞；  第1位元線，其連接於上述第1記憶體串；  第2位元線，其連接於上述第2記憶體串；  第1字元線，其連接於上述第1記憶胞及上述第2記憶胞；  第1電壓供給線，其電性連接於上述第1位元線及上述第2位元線；  第2電壓供給線，其電性連接於上述第1位元線及上述第2位元線；  第1電壓傳輸電路，其根據第1信號之輸入使上述第1位元線與上述第1電壓供給線導通，根據第2信號之輸入使上述第1位元線與上述第2電壓供給線導通；  第2電壓傳輸電路，其根據第3信號之輸入使上述第2位元線與上述第1電壓供給線導通，根據第4信號之輸入使上述第2位元線與上述第2電壓供給線導通；以及  控制電路，其電性連接於上述第1電壓供給線、上述第2電壓供給線、上述第1電壓傳輸電路、上述第2電壓傳輸電路及上述第1字元線；且  上述控制電路於對上述第1記憶胞及上述第2記憶胞之第1寫入序列之  第1編程動作中，  向上述第1電壓傳輸電路供給上述第1信號，  向上述第2電壓傳輸電路供給上述第3信號，  於上述第1編程動作之後執行之第2編程動作中，  向上述第1電壓傳輸電路供給上述第2信號，  向上述第2電壓傳輸電路供給上述第4信號，  於上述第2編程動作之後執行之第3編程動作中，  在已將上述第1信號供給至上述第1電壓傳輸電路，且  將上述第4信號供給至上述第2電壓傳輸電路之狀態下，  將供給至上述第1電壓傳輸電路之信號自上述第1信號切換至上述第2信號，於上述第3編程動作之後執行之第4編程動作中，  在已將上述第2信號供給至上述第1電壓傳輸電路，且  將上述第3信號供給至上述第2電壓傳輸電路之狀態下，  將供給至上述第2電壓傳輸電路之信號自上述第3信號切換至上述第4信號。
  7. 如請求項6之半導體記憶裝置，其中  上述控制電路  於上述第2編程動作中，  在已將上述第1信號供給至上述第1電壓傳輸電路，且  將上述第3信號供給至上述第2電壓傳輸電路之狀態下，  將供給至上述第1電壓傳輸電路之信號自上述第1信號切換至上述第2信號，  將供給至上述第2電壓傳輸電路之信號自上述第3信號切換至上述第4信號。
  8. 如請求項7之半導體記憶裝置，其具備：  第3記憶體串，其包含第3記憶胞；  第3位元線，其連接於上述第3記憶體串；以及  第3電壓傳輸電路，其根據第5信號之輸入使上述第3位元線與上述第1電壓供給線導通，根據第6信號之輸入使上述第3位元線與上述第2電壓供給線導通；且  上述第1字元線電性連接於上述第3記憶胞，  上述控制電路  於上述第1編程動作中，  向上述第3電壓傳輸電路供給上述第5信號，  於上述第2編程動作中，  向上述第3電壓傳輸電路供給上述第6信號，  於上述第3編程動作中，  向上述第3電壓傳輸電路供給上述第6信號，  於上述第4編程動作中，  向上述第3電壓傳輸電路供給上述第6信號。
  9. 如請求項6至8中任一項之半導體記憶裝置，其  具備電性連接於上述第1字元線之第1配線，且  上述控制電路  於上述第1編程動作中，向上述第1配線供給第1編程電壓，  於上述第2編程動作中，向上述第1配線供給大於上述第1編程電壓之第2編程電壓，  於上述第3編程動作中，向上述第1配線供給大於上述第2編程電壓之第3編程電壓，  於上述第4編程動作中，向上述第1配線供給大於上述第3編程電壓之第4編程電壓。
  10. 如請求項9之半導體記憶裝置，其中  上述控制電路  於上述第1編程動作之後且上述第2編程動作之前執行之第1驗證動作中，  向上述第1電壓傳輸電路供給上述第2信號，  向上述第2電壓傳輸電路供給上述第4信號，  向上述第1配線供給小於上述第1編程電壓之驗證電壓，  於上述第2編程動作之後且上述第3編程動作之前執行之第2驗證動作中，  向上述第1電壓傳輸電路供給上述第2信號，  向上述第2電壓傳輸電路供給上述第4信號，  向上述第1配線供給上述驗證電壓，  於上述第3編程動作之後且上述第4編程動作之前執行之第3驗證動作中，  向上述第1電壓傳輸電路供給上述第1信號，  向上述第2電壓傳輸電路供給上述第3信號，  向上述第1配線供給上述驗證電壓。
  11. 如請求項10之半導體記憶裝置，其具備：  第3記憶體串，其包含第3記憶胞；  第3位元線，其連接於上述第3記憶體串；及  第3電壓傳輸電路，其根據第5信號之輸入使上述第3位元線與上述第1電壓供給線導通，根據第6信號之輸入使上述第3位元線與上述第2電壓供給線導通；且  上述第1字元線電性連接於上述第3記憶胞，  上述控制電路  於上述第1驗證動作中，  向上述第3電壓傳輸電路供給上述第6信號，  於上述第2驗證動作中，  向上述第3電壓傳輸電路供給上述第6信號，  於上述第3驗證動作中，  向上述第3電壓傳輸電路供給上述第5信號。
  12. 如請求項10之半導體記憶裝置，其具備：  第1電晶體，其具備連接於上述第1位元線之第1閘極電極；  第2電晶體，其具備連接於上述第2位元線之第2閘極電極；  第1鎖存電路，其電性連接於上述第1電晶體；及  第2鎖存電路，其電性連接於上述第2電晶體；且  於上述第1驗證動作或上述第2驗證動作中，僅切換鎖存於上述第1鎖存電路之資料及鎖存於上述第2鎖存電路之資料中之一者。
  13. 如請求項11之半導體記憶裝置，其具備：  第1電晶體，其具備連接於上述第1位元線之第1閘極電極；  第2電晶體，其具備連接於上述第2位元線之第2閘極電極；  第1鎖存電路，其電性連接於上述第1電晶體；及  第2鎖存電路，其電性連接於上述第2電晶體；且  於上述第1驗證動作或上述第2驗證動作中，切換鎖存於上述第1鎖存電路之資料及鎖存於上述第2鎖存電路之資料中之一者。
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