KR102094551B1 - 저항변화형 메모리 디바이스 및 그 동작 방법 - Google Patents

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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

비트선과, 전압 공급층과, 상기 비트선과 상기 전압 공급층의 사이에 접속되고, 인가 전압에 응하여 저항치가 변화하는 기억 소자와, 상기 비트선에 제 1 전류를 흘리고, 그 후, 상기 제 1 전류보다 작은 제 2 전류를 상기 비트선에 흘려서, 상기 기억 소자를 고저항 상태로부터 저저항 상태로 천이시키는 저저항화를 상기 제 2 전류로 제어하는 구동 제어 회로를 갖는 것을 특징으로 하는 저항변화형 메모리 디바이스가 개시된다.

Description

저항변화형 메모리 디바이스 및 그 동작 방법{RESISTANCE-CHANGE MEMORY DEVICE AND METHOD OF OPERATING THE SAME}
본 발명은, 인가 전압에 따라 저항치가 변화하는 기억 소자를 비트선과, 소스선 또는 플레이트라고 불리는 전압 공급층의 사이에 접속시키고 있는 저항변화형 메모리 디바이스, 및, 그 동작 방법에 관한 것이다.
도전성 이온을 절연막에 주입하거나, 또는, 절연막으로부터 도전성 이온을 인발(draw out; 引拔)함에 의해 저항치가 변화하는 기억 소자를 메모리 셀마다 갖는 저항변화형 메모리 디바이스가 알려져 있다(예를 들면, "A Novel Resistance Memory with High Scalability and Nanosecond Switching" K. Aratani, K. Ohba, T. Mizuguchi, S. Yasuda, T. Shiimoto, T. Tsushima, T. Sone, K. Endo, A. Kouchiyama, S. Sasaki, A. Maesaka, N. Yamada, and H. Narisawa, Technical Digest IEDM 2007, pp. 783-786. 참조(이하, 비특허문헌1이라 함)).
기억 소자는, 2개의 전극 사이에 상기 도전성 이온의 공급층과 절연막으로 형성한 적층 구조를 갖는다. 메모리 셀은, 기억 소자와 액세스 트랜지스터를 액티브 매트릭스 구동 가능하게 비트선과 플레이트 사이에 직렬 접속시켜서 구성되어 있다.
이와 같은 메모리 셀은, 하나의 트랜지스터(T)와 하나의 (가변)저항(R)을 갖기 때문에 1T1R형의 전류 구동 방식 메모리의 일종이다. 이 도전성 이온을 이용한 메모리는, 절연층의 산화, 환원을 이용한 메모리와 함께, 일반적으로, ReRAM이라고 널리 불리고 있다.
ReRAM에서는, 저항치의 대소를 데이터의 기록과 소거에 대응시켜서, 나노초 크기의 짧은 지속 시간의 펄스로 기록이나 소거의 동작이 가능하다. 그 때문에, ReRAM은, 랜덤 액세스 메모리(RAM) 수준으로 고속 동작이 가능한 불휘발성 메모리(NVM)로서 주목을 받고 있다.
도 1에, 도전성 이온을 이용한 메모리(ReRAM)의 저(抵)저항 상태에서의 컨덕턴스와 전류와의 상관도를 도시한다.
도 1의 횡축은, 저저항 상태(LRS)의 저항치(RLRS)의 역수(컨덕턴스)를 나타내고 있다. 또한, 도 1의 종축은, 저저항화 동작(여기서는 세트 동작이라고 부른다)에서의 세트 전류(Iset)의 값을 나타내고 있다.
도 1로부터 분명한 바와 같이, 기억 소자의 저항치는, 세트 전류에 응하여 거의 리니어하게 변화한다. 이와 같은 특성은, 다른 ReRAM 등의 저항변화형의 메모리에서도 마찬가지로 실현 가능하다.
이상에 의해, ReRAM은, 전류 제어를 정밀하게 행함으로써 저항치 분포를 좁게 하고, 또는 다치(多値) 메모리의 실현이 가능하다는 이점을 갖는다.
그러나, 그 한편으로, 전류 제어의 정밀도가 낮으면, 소망하는 저항치를 얻기 어렵고, 특히 과잉한 전류 인가에 의해, 고저항화(리셋) 동작이 하기 어렵게 되고, 또는, 반복 특성이 저하된다는 불이익도 아울러서 갖고 있다.
소자 전류의 제어를 행하는 방식으로서는, 액세스 트랜지스터의 게이트 전위 제어(워드선 제어)로 소자 전류를 규제하는 방식과, 비트선의 전류를 제어하는 방식이 알려져 있다.
이 중, 워드선은 게이트 메탈로 형성되고, 큰 게이트 용량을 다수, 기생 용량으로서 포함하기 때문에 배선 용량이 크고 제어하기 어렵기 때문에, 고속 구동이 곤란하다. 또한, 고속 동작시키려고 하면 워드선의 제어 회로의 구동력을 크게 할 필요 때문에, 회로 면적이 증대하고 비용 증가를 초래할 우려가 있다.
이에 대해, 비트선은 상층 배선층에서 형성되고, 비교적 배선 용량이 작아서, 제어가 용이하기 때문에, 비트선을 이용한 전류 제어 방식에서는 고속 동작이 가능하다. 또한, 비트선의 전류 제어는 회로 면적을 억제할 수 있고, 이 점에서 비용화가 가능하다. 따라서, 비트선의 전류 제어 방식의 채용에 의해 저비용과 고속성을 양립하는 것이 가능하다.
비트선의 전류 제어로 소자 전류를 규제하는 방식은, 비트선, 워드선 이외에 소스선도 행방향으로 분리하여 전위 구동 가능하게 할 필요가 있다. 그 의미에서 당해 전류 제어법이 적용되는 방식(또는 액세스 방식)을, 3선식(線式)이라고 한다.
3선식에서 비트선의 전류 제어에 관해, 본원 발명자는, 이미 몇가지의 제안을 행하고 있다(예를 들면, 일본 특개2010-170617호 공보 참조). 또한, 이 전류 제어 방식을 스핀 주입 방식의 저항변화형 메모리에 적용된 예가, 예를 들면, 일본 재공표(再公表) 특허 제WO2007/015358호 공보에 개시되어 있다.
또한, 비특허문헌1은, 가공 용이성을 위해 상부 전극을 플레이트형상으로 가공하고, 액세스 트랜지스터의 드레인을 기억 노드로 하고, 소스를 라인형상으로 가공한 비트선에 접속하고 있는 어레이 구성을 갖는다. 비트선과 워드선의 2선에 의해, 하나의 메모리 셀이 선택되는 방식(2선식)이다.
일본 특개2010-170617호 공보에 기재된 전류 제어를 행하는 방식에서는, 예를 들면, 전류 제어 트랜지스터(NMOS 트랜지스터)의 드레인이 비트선에 접속되고, 그 게이트 전압이 제어 회로에 의해 제어된다. 이 제어에서는, 기억 소자의 저저항화 상태로의 반전 이후, 제어 회로가 전류 제어 트랜지스터를 제어하고, 이에 의해, 액세스 트랜지스터를 포화 영역에서 동작시키고, 또한 소자 전류가 일정하게 되도록 비트선 전위가 제어된다. 이 때문에, 기억 소자의 저항치가 변화하여도, 또는 기억 소자의 편차가 존재하여도, 세트 전류(반전 이후의 소자 전류)가 일정하게 되고, 과잉 전류가 흐르지 않기 때문에 소자 특성의 저하가 유효하게 방지 또는 억제된다.
그러나, 상기 비특허문헌1과 같이 가공성 용이성을 중시한 2선식의 메모리는, 플레이트의 전류 제어는 불가능하기 때문에, 비트선에 대해 상기 전류 제어 방식의 적용이 필수가 된다. 또한, 플레이트에 대신하여 메모리 셀 열마다 분리된 소스선을 갖는 3선식에서도, 어떠한 이유로 비트선에 대해 전류 제어 방식을 적용하는 경우가 있다.
이 전류 제어 방식에 의해, 저항 변화 후의 저항 분포의 편차를 억제할 수 있다. 또한, 이 방식은, 워드선 제어 방식에 비하여 구동 능력이 낮아도 되기 때문에 제어 회로의 전유(專有) 면적이 작고, 이 때문에 저비용이라는 이점이 있다.
보다 상세하게는, 기억 소자의 저저항화 동작에서는, 플레이트 또는 소스선을 일정한 전위로 고정한 상태에서, 비트선의 전위를 당해 일정한 전위로부터 변화시켜서, 기억 소자에 소자 전류를 흘리기 위해 전압 인가를 행한다.
그러나, 비트선의 전류는 기억 소자에의 과잉한 전류 인가를 방지하기 위해 규제되기 때문에, 급격한 비트선 전위 변화를 할 수가 없다. 그 때문에, 비트선의 배선 용량이 워드선에 비하여 작음에 의해 본래, 고속으로 할 수 있는 동작 속도를, 충분히 높게 할 수가 없다.
본 발명은, 비트선의 전위를 변화시켜서 저저항화 동작을 시작하고, 비트선의 전류 제어를 행하는 저항변화형 메모리 디바이스와, 그 동작 방법에 있어서, 더욱 고속성을 향상시키는 기술을 개시하는 것이다.
본 발명에 관한 저항변화형 메모리 디바이스는, 비트선과, 전압 공급층과, 기억 소자와, 구동 제어 회로를 갖는다.
상기 기억 소자는, 상기 비트선과 상기 전압 공급층의 사이에 접속되고, 인가 전압에 응하여 저항치가 변화한다.
상기 구동 제어 회로는, 상기 비트선에 제 1 전류를 흘리고, 그 후, 상기 제 1 전류보다 작은 제 2 전류를 상기 비트선에 흘리고, 상기 기억 소자를 고저항 상태로부터 저저항 상태로 천이시키는 저저항화를 상기 제 2 전류로 제어한다.
본 발명에 관한 저항변화형 메모리 디바이스의 동작 방법은, 비트선과, 전압 공급층의 사이에 접속되고, 인가 전압에 응하여 저항치가 변화하는 기억 소자를 고저항 상태로부터 저저항 상태로 천이시키는 저저항화에 즈음하여, 상기 비트선에 제 1 전류를 흘리고, 상기 제 1 전류보다 작은 제 2 전류를 상기 비트선에 흘려서, 상기 기억 소자의 저저항화를 제어한다.
상기 구성에 의하면, 저저항화 동작의 초기에서는 비트선을, 보다 큰 제 1 전류로 구동한다. 이대로 제 1 전류를 계속 흘리면, 상기한 기억 소자에의 과잉한 전류 인가가 된다. 이 때문에, 본 기술에서는, 비트선에 흘리는 전류를 제 1 전류로부터, 보다 작은 제 2 전류로 전환한다. 그리고, 기억 소자에 흐르는 소자 전류의 제어를, 비트선에 흘리는 제 2 전류에 의해 행한다. 따라서 예를 들면, 기억 소자에 편차가 있어도 소망하는 전류가 흐르도록 비트선의 전위가 제어된다.
본 발명이 적용되지 않는 경우, 전류의 전환을 행하는 일 없이 비트선의 전류 제어를 행하기 때문에, 어느 정도 억제된 전류치가 되고, 비트선의 전위 변화에 시간이 걸린다.
이에 대해, 본 기술에서는, 동작 초기에 제 1 전류에 의해 급속한 비트선 전위 변화를 달성하고, 보다 작은 제 2 전류로 최종적인 전류 제어를 행한다. 기억 소자에의 전류 스트레스는, 예를 들면, 제 1 전류와 제 2 전류의 각 전류치와, 그들을 흘리는 시간에 의존한다. 그러나, 전류 제어는 소자 편차를 흡수하여 소망하는 저항치를 얻기 위해 행하는 것이고, 이 목적은 최종적인 제 2 전류의 제어로 충분히 달성할 수 있다. 본 기술에서는, 이 높은 제어성은 유지되는 것에 더하여, 동작 초기에 비트선 전위 변화를 급속하게 행하기 때문에, 토탈 전류 인가 시간이 단축된다.
본 발명에 의하면, 비트선의 전위를 변화시켜서 저저항화 동작을 시작하고, 비트선의 전류 제어를 행하는 저항변화형 메모리 디바이스와, 그 동작 방법에 있어서, 더욱 고속성이 향상한다.
도 1은 도전성 이온을 이용한 메모리(ReRAM)의 저저항 상태에서의 컨덕턴스와 전류와의 상관도.
도 2의 A 및 B는, 각각, 기록 전류의 경우에서의 메모리 셀의 등가 회로도와, 소거 전류의 경우에서의 메모리 셀의 등가 회로도.
도 3은 인접하는 2개의 메모리 셀의 디바이스 구조를 나타내는 개략도.
도 4의 A 및 B는, 각각, 가변 저항 소자를 부하로 하는 액세스 트랜지스터의 저항이 감소된 경우에서의 부하 곡선과, 가변 저항 소자를 부하로 하는 액세스 트랜지스터의 저항이 증가된 경우에서의 부하 곡선을 도시하는 그래프.
도 5는 본 발명의 제 1의 실시 형태에 따른 저항 변화형 메모리 디바이스의 칼럼 회로 구성을 도시하는 회로도.
도 6의 A 내지 I는 본 발명의 제 1의 실시 형태에 따른 저항변화형 메모리 디바이스의 칼럼 회로 구성의 동작 파형도.
도 7의 A 및 B는 각각 세트 동작을 설명하는 회로도 및 그래프.
도 8은 저항 변화형 메모리 디바이스의 전체 구성을 부분적으로 블록으로 도시하는 회로도.
도 9는 본 발명의 제 2의 실시 형태에 따른 저항변화형 메모리 디바이스의 칼럼 회로 구성을 도시하는 회로도.
도 10은 본 발명의 제 3의 실시 형태에 다른 저항변화형 메모리 디바이스의 칼럼 회로 구성을 도시하는 회로도.
도 11의 A 내지 I는, 각각, 본 발명의 제 3의 실시 형태에 따른 저항변화형 메모리 디바이스의 칼럼 회로 구성의 동작을 설명하는 파형도.
도 12는 본 발명의 제 4 실시 형태에 따른 저항변화형 메모리 디바이스의 칼럼 회로 구성을 도시하는 회로도.
본 발명의 실시 형태를, 도전성 이온의 이동에 의해 저항 변화하는 메모리 디바이스를 예로 하여, 도면을 참조하여 설명한다.
이하, 다음 순서로 설명을 행한다.
1. 제 1의 실시의 형태 : 저저항화 동작에서, 그 시작을, 비트선 전위를 내려서, 비트선으로부터 전류를 빼고서 행하는 예. 저저항화 동작의 시작시에 비트선에 흘리는 전류를, 병렬의 2개의 트랜지스터로 제 1 전류로부터 제 2 전류로 전환하는 구성을 개시한다.
2. 제 2의 실시의 형태 : 제 1과 마찬가지로 비트선 전류를 인발하는 경우에, 하나의 트랜지스터로 전류의 전환를 행하는 예.
3. 제 3의 실시의 형태 : 저저항화 동작에서, 그 시작을, 비트선 전위를 올려서, 비트선에 전류를 공급함으로써 행하는 예.
4. 제 4의 실시의 형태 : 액세스 트랜지스터를 P형으로 하는 예.
5. 변형예
<1. 제 1의 실시의 형태>
[메모리 셀 구성]
도 2의 A와 B에, 본 실시 형태에 공통되는 메모리 셀의 등가 회로도를 도시한다. 그리고, 도 2의 A는 기록 전류, B는 소거 전류에 관해, 그 방향을 나타내지만, 메모리 셀 구성 자체는 양 도면에서 공통된다.
도 1에 도해하는 메모리 셀(MC)은, 「기억 소자」로서의 하나의 가변 저항 소자(Re)와, 하나의 액세스 트랜지스터(AT)를 갖는다.
가변 저항 소자(Re)의 일단이 플레이트(PL)에 접속되고, 타단이 액세스 트랜지스터(AT)의 소스에 접속되고, 액세스 트랜지스터(AT)의 드레인이 비트선(BL)에, 게이트가 워드선(WL)에, 각각 접속되어 있다. 여기서, 플레이트(PL)는 「전압 공급층」의 한 예이다. 여기서 플레이트(PL)는, 메모리 셀 어레이에 공통의 하나의 판형상의 도전층이라도 좋다. 또는, 플레이트(PL)는, 2차원적(메모리 셀 어레이의 셀 배치에서의 행 및 열방향)으로 배치하고, 메모리 어레이를 구성하는 복수의 메모리 셀을 공통으로 접속하는 격자형상의 배선이라도 좋다.
또한, 「전압 공급층」이 배선인 경우도 있을 수 있다. 이 경우의 「배선」은, 메모리 셀 어레이의 셀 배치에서의 하나의 행 또는 열을 구성하는 복수의 메모리 셀에 공통으로 접속되는 배선을 말한다.
본 실시 형태에서는, 이와 같이 메모리 셀이 비트선(BL)과, 워드선(WL)의 2개의 선에 접속되는 2선 방식에서 보다 알맞다. 여기서 워드선(WL)은, 액세스 트랜지스터(AT)를 제어하는데, 제어 대상은 트랜지스터로 한하지 않고 메모리 셀을 선택하는 수단이라면 다른 소자라도 좋다.
도 3에, 인접하는 2개의 메모리 셀(MC)에 대응하는 부분의 디바이스 구조를 도시한다. 도 3은 모식 단면도이고, 사선을 붙이지 않는다. 또한, 특히 언급하지 않는 도 3의 공백 부분은 절연막으로 충전되고, 또는 다른 구성 부분의 일부를 구성한다.
도 3에 도해되어 있는 메모리 셀(MC)에서, 그 액세스 트랜지스터(AT)가 반도체 기판(100)에 형성되어 있다.
보다 상세하게는, 액세스 트랜지스터(AT)(AT1 또는 AT2)의 소스(S)와 드레인(D)이 되는 2개의 불순물 영역이 반도체 기판(100)에 형성되고, 그 사이의 기판 영역상에 게이트 절연막을 개재시켜서 폴리실리콘 등으로 이루어지는 게이트 전극이 형성되어 있다. 여기서는, 게이트 전극이 행방향(도 3의 지면(紙面)에 수직한 방향)으로 배선된 워드선(WL1, WL2)를 구성하고, 워드선(WL1, WL2)의 사이에 드레인(D)이 되는 불순물 영역이 배치되어 있다. 또한, 각 워드선의 드레인(D)과 반대의 측에 소스(S)가 되는 불순물 영역이 배치되어 있다.
드레인(D)은 비트선 콘택트를 통하여, 제 1 배선층(1M)에 의해 형성된 비트선(BL)에 접속되어 있다. 또한, 도 3에 나타나 있지 않지만, 비트선(BL)은, 실제로는, 열방향(도 3의 횡방향)으로 길게 배선된다.
소스(S)상에, 플러그(105P)와 랜딩 패드(105)(배선층에서 형성)가 반복하여 쌓아올리짐으로써 플레이트 콘택트가 형성되어 있다. 플레이트 콘택트의 위에, 가변 저항 소자(Re)가 형성되어 있다.
가변 저항 소자(Re)를 다층 배선 구조의 몇층째에 형성하는지는 임의이지만, 여기서는 대강 4 내지 5층째에 가변 저항 소자(Re)가 형성되어 있다.
가변 저항 소자(Re)는, 예를 들면, 하부 전극(101)과, 플레이트(PL)가 되는 상부 전극의 사이에, 절연체막(102)과 도체막(103)을 갖는 막 구성(적층체)으로 되어 있다.
절연체막(102)의 재료로서는, 예를 들면, SiN, SiO2, Gd2O3 등을 들 수 있다.
도체막(103)의 재료로서는, 예를 들면, Cu, Ag, Zr, Al로부터 선택되는 하나 이상의 금속 원소를 함유하는 금속막, 합금막(예를 들면 CuTe 합금막), 금속 화합물막 등을 들 수 있다. 또한, 이온화하기 쉬운 성질을 갖는다면, Cu, Ag, Zr, Al 이외의 금속 원소를 이용하여도 좋다. 또한, Cu, Ag, Zr, Al의 적어도 하나와 조합되는 원소는, S, Se, Te중의 적어도 하나의 원소인 것이 바람직하다. 도체막(103)은, 「도전성 이온의 공급층」으로서 형성되어 있다.
도 3에는, 하나의 플레이트(PL)에 접속된 2개의 가변 저항 소자(Re)를 도시하고 있다. 여기서, 도시한 2개의 가변 저항 소자(Re)의 기억층(절연체막(102)), 이온 공급층(도체막(103)), 및, 플레이트(PL)는, 각각이 같은 층에서 형성되어 있다.
또한, 본 실시 형태에서 플레이트(PL)는, 비트선(BL)보다 상층의 도전층에서 형성되어 있다. 여기서는, 비트선(BL)이 제 1층째의 배선층(1M)에서 형성되고, 플레이트(PL)가 4 내지 5층째의 배선층(도전층)에서 형성되어 있다. 단, 비트선(BL)과 플레이트(PL)가 이용하는 배선층의 상한(上限) 관계는 반대이라도 좋고, 각각이 몇층째인지도 임의이다.
도 4의 A 및 B는, 각각, 가변 저항 소자(Re)의 확대도에, 전류 방향 및 인가 전압치의 예를 첨부하여 도시하는 도면이다.
도 4의 A 및 B는, 한 예로서, 질화막(SiN막)(104)의 개구부로 하부 전극(101)과의 접촉면적이 규제된 절연체막(102)이 SiO2로 형성되고, 도체막(103)이 CuTe 합금 베이스의 합금 화합물(Cu-Te based)로 형성되어 있는 경우를 나타내고 있다.
도 4의 A에서는, 절연체막(102)측을 부극측, 도체막(103)측을 정극측으로 하는 전압을 하부 전극(101)과 상부 전극(플레이트(PL))에 인가한다. 예를 들면, 비트선(BL)을 0V로 접지하고, 플레이트(PL)에, 예를 들면 +3V를 인가한다.
그러면, 도체막(103)에 포함되는 Cu, Ag, Zr, Al가, 이온화하여 부극측으로 끌어당겨지는 성질을 갖게 된다. 이들 금속의 도전성 이온이 절연체막(102)에 주입된다. 그 때문에, 절연체막(102)의 절연성이 저하되고, 그 저하와 함께 도전성을 갖게 된다. 그 결과, 도 4의 A에 도시하는 방향의 기록 전류(Iw)가 흐른다. 이 동작을 기록(동작) 또는 세트(동작)라고 한다.
이와는 반대로 도 4의 B에서는, 절연체막(102)측을 정극측, 도체막(103)측을 부극측으로 하는 전압을 하부 전극(101)과 상부 전극(플레이트(PL))에 인가한다. 예를 들면, 플레이트(PL)를 0V로 접지하고, 비트선(BL)에, 예를 들면 +1.7V를 인가한다.
그러면, 절연체막(102)에 주입되어 있던 도전성 이온이 도체막(103)으로 되돌아와, 기록 전의 저항치가 높은 상태로 리셋된다. 이 동작을 소거(동작) 또는 리셋(동작)이라고 한다. 리셋에서는, 도 4의 B에 도시하는 방향의 소거 전류(Ie)가 흐른다.
그리고, 세트는 「도전성 이온을 절연체막에 충분히 주입하는 것」을 말하고, 리셋은 「도전성 이온을 절연체막으로부터 충분히 인발하는 것」을 말한다.
이에 대해, 어느 상태(세트 또는 리셋)를 데이터의 기록 상태로 하고, 소거 상태로 하는지는, 임의로 정의된다.
또한, 다른 정의로는, 가변 저항 소자(Re)를 고저항 상태(HRS)로부터 저저항 상태(LRS)에 천이시키는 것을 세트, 그 반대를 리셋이라고 부른다.
이하의 설명에서는, 절연체막(102)의 절연성이 저하되여 가변 저항 소자(Re) 전체의 저항치가 충분한 레벨까지 내려간 경우(저저항 상태(LRS)로의 천이)를 데이터의 「기록(세트)」에 대응시킨다. 역으로, 절연체막(102)의 절연성이 본래의 초기 상태로 되돌아와 가변 저항 소자(Re) 전체의 저항치가 충분한 레벨까지 올라간 경우(고저항 상태(HRS)로의 복귀)를 데이터의 「소거(리셋)」에 대응시킨다.
여기서, 도 2의 A 및 B에 도시하는 가변 저항 소자(Re)의 회로 심볼의 화살표는, 통상, 세트시(여기서는 기록시)의 전류와 같은 방향으로 되어 있다.
상술한 세트와 리셋을 반복함에 의해, 가변 저항 소자(Re)의 저항치를, 고저항 상태와 저저항 상태의 사이에서 가역적으로 변화시키는 2치 메모리가 실현된다. 게다가, 가변 저항 소자(Re)는, 전압의 인가를 멈추어도 데이터는 유지되기 때문에 불휘발성 메모리로서 기능한다.
단, 2치 메모리 이외의 3치 이상의 다치 메모리에 본 발명을 적용하여도 상관없다. 또한, 세트시에 실제로는, 절연체막(102)중의 금속 이온의 양(量)에 의해, 절연체막(102)의 저항치가 변화하고 있기 때문에, 절연체막(102)을, 데이터가 기억되고 유지되는 「기억층」으로 간주할 수 있다.
이 가변 저항 소자(Re)를 이용하여 메모리 셀을 구성하고, 메모리 셀을 다수 마련함에 의해, 저항변화형 메모리의 메모리 셀 어레이를 구성할 수 있다. 저항변화형 메모리는, 이 메모리 셀 어레이와, 그 구동 제어 회로(주변 회로)를 갖고서 구성된다.
[칼럼 회로 구성과 동작]
다음에, 칼럼 회로 구성과 동작을, 도 5와 도 6을 이용하여 설명한다.
도 5에, 메모리 셀 어레이의 열(칼럼)방향의 회로 구성(칼럼 회로 구성)을 도시한다.
도 5에서, 열방향으로 인접하는 2개의 메모리 셀(MC1, MC2)을 도시한다. 메모리 셀(MC1, MC2)의 각각은, 도 2의 A 및 B와 마찬가지로, 플레이트(PL)에 접속되는 가변 저항 소자(Re)와, 가변 저항 소자(Re)와 비트선(BL)의 사이에 접속되는 액세스 트랜지스터(AT)를 갖는다.
메모리 셀(MC1)은, 그 워드선(WL)에 워드선 구동 펄스(동일 부호의 WL로 나타낸다)가 인가되어 선택된다. 한편, 메모리 셀(MC2)의 워드선은 비선택 워드선(Unsel WL)이고, 이 경우, 접지되어 있다.
또한, 비트선(BL)과 플레이트(PL) 사이에, 이 밖에도 다수의 메모리 셀이 접속된다.
도 5에서는, 다른 메모리 셀은 도시를 생략하고 있지만, 이 경우, 도시를 생략한 메모리 셀은, 메모리 셀(MC2)과 마찬가지로, 워드선이 접지된 비선택 상태이다.
같은 구성의 복수의 메모리 칼럼 구성이, 도 5에 도시하는 구성을 기본 단위로 하여 행방향으로 반복 배치되어, 메모리 셀 어레이가 구성되어 있다.
본 칼럼 회로 구성은, 전압 드라이버(51)(전압 구동부)와, 비트선의 소자 전류 제어부(52)와, 초기 전류 구동부(53)를 갖는 세트 드라이버(5)(구동 제어 회로)를, 복수의 공통선쌍(共通線對))에서 공유하는 구조를 개시한다.
그 때문에, 공유된 공통선쌍의 어느 1쌍를 선택하여, 구동 제어 회로에 접속시키는 구성이 필요하게 된다.
보다 상세하게는, 비트선(BL)의 선택 트랜지스터(61)를 메모리 칼럼마다 마련하고 있다. 이 선택 트랜지스터(61)는, 같은 구동 제어 회로를 공유하는 메모리 칼럼수만큼 마련되어 있다. 도 5에서는, 선택 트랜지스터(61)를 4개 나타내고 있다.
도 5에 도시하는 선택 트랜지스터(61)는, NMOS 구성이기 때문에, 그 게이트에 정의 칼럼 선택 펄스(YSW)가 인가된다.
한편, 비선택의 다른 선택 트랜지스터(61)는, 각 게이트가 접지되어 있다.
선택 트랜지스터(61)에 의해 비트선(BL)과 접속되는 공통 배선은 「공통 비트선(CBL)」이라고 불린다.
세트 드라이버(5)(구동 제어 회로)는, 공통 비트선(CBL)에 접속된 회로 또는 소자로서, 전압 드라이버(51)(전압 구동부)와, 소자 전류 제어부(52)와, 리셋부(53)와, 초기 전류 구동부(55)를 갖는다.
그리고, 리셋부(53)의 「리셋」은, 전술한 소거 또는 고저항화 동작이 아니라, 단지, 비동작 상태(이른바 스탠바이)의 의미이다. 이후, 「리셋」이라는 말은, 스탠바이의 의미로 이용하는 일이 있다.
전압 드라이버(51)는, 2개의 PMOS 트랜지스터(P1, P2)와, 2개의 NMOS 트랜지스터(N1, N2)를 갖는다.
PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N1)의 공통 드레인이 공통 비트선(CBL)에 접속되어 있다. PMOS 트랜지스터(P2)의 소스와, 정의 세트 전압(Vset)의 공급선과의 사이에, PMOS 트랜지스터(P1)가 접속되어 있다. NMOS 트랜지스터(N1)의 소스와 접지 전위의 공급선과의 사이에, NMOS 트랜지스터(N2)가 접속되어 있다.
NMOS 트랜지스터(N1)의 게이트에 세트 이네이블 신호(SetEn)가 인가되고, PMOS 트랜지스터(P2)의 게이트에 세트 이네이블의 반전 신호(/SetEn)가 인가된다.
PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N2)의 각 게이트에, 세트 펄스 이네이블 신호(SetPlsEn)가 인가된다.
소자 전류 제어부(52)는, 공통 비트선(CBL)과 기준 전압(예를 들면 접지 전위)의 공급선과의 사이에, 2개의 NMOS 트랜지스터(N1, N2)를 통하여 직렬 접속된 단일한 NMOS 트랜지스터(N3)를 갖는다.
NMOS 트랜지스터(N3)의 게이트에 전류 제어를 위한 세트 게이트 전압(Vgset)이 공급된다.
본 실시 형태에서 특징적인 구성은, 이 소자 전류 제어부(52)를 구성하는 NMOS 트랜지스터(N3)와 병렬로, 초기 전류 구동부(55)를 구성하는 NMOS 트랜지스터(N4)를 마련한 것이다. NMOS 트랜지스터(N4)는, 비트선 구동 신호(BLDRV)로 구동된다.
여기서, NMOS 트랜지스터(N3)가 「제 2 트랜지스터(TR)」의 예에 해당하고, NMOS 트랜지스터(N4)가 「제 1 트랜지스터(TR)」의 예에 당해한다.
이 2개의 트랜지스터를 전환함에 의한 비트 전류의 제어성의 확보와 고속 동작에의 기여에 관해서는, 후술하는 동작중에서 기술한다.
리셋부(53)는, 소스가 세트 전압(Vset)의 공급선에 접속되고, 드레인이 공통 비트선(CBL)에 접속되는 PMOS 트랜지스터(P5)를 갖는다. PMOS 트랜지스터(P5)의 게이트는, 리셋 신호(BLRES)에 의해 제어된다.
도 6의 A 내지 I를 이용하여 상기 도 5의 동작을 설명하기 전에, 세트 동작의 기본을, 도 7의 A 및 B를 이용하여 설명한다.
세트 동작(저저항화 동작)은, 비트선(BL)과 플레이트(PL)에 정의 세트 전압(Vset)을 인가한 상태로부터, 비트선(BL)의 전위(BL 전위)를 내림으로써 시작한다. 이 때, 워드선(WL)에 전원 전압(Vddd))이 인가되어 있다. 이 때문에, 도 7의 A에 도시하는 화살표 방향으로 소자 전류(여기서는 기록 전류(Iw))가 흐른다. 그리고, 이하, 기록 전류(Iw)를 「세트(Set)전류」라고도 한다.
도 7의 B는, 워드선에 전원 전압이 인가되어서 채널이 열린 상태의 액세스 트랜지스터(AT)의 드레인 전압-드레인 전류 특성(포화 특성)에, 가변 저항 소자(Re)에 의한 부하 직성을 겹친 도면이다.
도 7의 A에 도시하는 바와 같이, 가변 저항 소자(Re)와 액세스 트랜지스터(AT) 사이의 노드를 기억 노드(SN)라고 한다. 도 7의 B의 횡축은, 접지 상태의 비트선 전위를 기준으로 하는 SN 전압(액세스 트랜지스터(AT)의 드레인 전압)을 도시한다. 또한, 도 7의 B의 종축은, Set 전류(액세스 트랜지스터(AT)의 드레인 전류)를 도시한다.
세트 동작의 전에서는, 워드선(WL)의 인가 전압은, 예를 들면 전원 전압(Vddd))이기 때문에, 기억 노드(SN)와 비트선(BL)은 단락되어, SN 전위와 비트선(BL)의 전위(이하, BL 전위)는 거의 동전위로 되어 있다. 또한, 이 때 비트선(BL)이 세트 전압(Vset)으로 유지되어 있기 때문에, 가변 저항 소자(Re)에 매우 작은 전압밖에 인가되지 않고, 가변 저항 소자(Re)는, 거의 스트레스 프리의 상태이다. 또한, 액세스 트랜지스터(AT)는, 그 소스와 드레인사이의 전압도 매우 작고, 비 포화 영역에서 동작하든지, 전류를 흘리지 않는다.
이 상태에서 세트 동작이 시작되고, 비트선(BL)의 전위가 기준 전위, 예를 들면 GND로 떨어진다. 세트 시작시는, 가변 저항 소자(Re)가 고저항 상태(HRS)이기 때문에, 부하 직선의 기울기가 작다. 이 세트 동작의 시작부터 잠시의 동안은, 동작점의 전압(제 1의 기억 노드 전압(Vsn1))은 매우 작다. 따라서 가변 저항 소자(Re)는, (Vset-Vsn1)의 큰 전압이 인가되어 전압 스트레스에 폭로된다. 여기서 BL 전위는 (Vset-Iset×Rcell)이고, 셀 저항(Rcell)이 매우 크기 때문에, BL 전위는 기준 전압(Vss)(여기서는 GND=0V)에 가까운 값을 취한다. 따라서, 가변 저항 소자(Re)의 인가 전압은, 세트 전압(Vset)에 가까운 큰 전압이다.
이 큰 스트레스가 어느 정도의 시간 걸리면, 가변 저항 소자(Re)가 고저항 상태(HRS)로부터 저저항 상태(LRS)로 천이한다(LRS 반전). LRS 반전이 일어나면, 부하 직선의 기울기가 급격하게 커지고, 동작점이 포화 영역에 들어간다. 동작점의 전압은, 작은 제 1의 기억 노드 전압(Vsn1)으로부터, 제 2의 기억 노드 전압(Vsn2)으로 천이한다. LRS 반전 후는, SN 전위가, Set 전류(Iset)(반전 후의 소자 전류)와 LRS시의 소자 저항치(RLRS)의 곱(積)으로 결정되는 전압(Vsn2)=(Iset×RLRS)이 되고, 전압(Vset-Vsn2)이 가변 저항 소자(Re)에 인가된 상태가 된다.
비트선의 전류 구동 방식에서는, 도 7의 A에 도시하는 바와 같이, 세트 게이트 전압(Vgset)이 인가된 NMOS 트랜지스터(N3)(소자 전류 제어부(52))가, 실효적으로, 비트선(BL)과 접지 전위의 사이에 개재한다(도 5 참조).
지금 가령, 이 NMOS 트랜지스터(N3)가 없는 경우를 상정하면, 비트선(BL)은 접지 전위에, 직접 접속되어 전위 고정된 상태가 된다. 이 경우에, 기억 소자(가변 저항 소자(Re))의 특성 편차가 있으면, 동작점도 변동하고, 그 결과, Set 전류치도 흐트러져 버린다.
이에 대해, 비트선의 전류 구동 방식에서는, NMOS 트랜지스터(N3)가, 비트선에 흘리는 전류(즉, 기록 전류(IW) 또는 Set 전류)를 일정하게 하도록, 그 드레인 전위(비트선 전위)를 변동시킨다. 이 때문에, 소자 특성의 편차가 있어도, 포화 영역에서 Set 전류가 일정하게 된다.
LRS 반전 후는, 비트선(BL)의 전위를 원래의 세트 전압(Vset)으로 되돌려서, 당해 세트 동작이 종료된다.
이상의 세트 동작에서, 전류 전환하여 BL 전위를 내리는 예를, 도 6의 A 내지 I에 도시하는 타이밍 차트를 이용하여 회로 동작의 면에서 설명한다. 또한, 이 동작 설명에서는 도 5에서 이용한 회로 소자의 참조 부호를 적절히 인용한다.
도 6의 A 내지 I에 도시하는 시간(t0)까지는 스탠바이 상태이고, 이 때 도 6의 A 내지 F에 도시하는 바와 같이, 도 5에서 이용된 각종의 (펄스)신호가, 각각 하이(H) 또는 로우(L)의 결정된 값을 취한다.
구체적으로는, WL=L로 액세스 트랜지스터(AT)가 오프, YSW=L로 선택 트랜지스터(61)가 오프 하고, 비트선(BL)은 공통 비트선(CBL)으로부터 절리되어 있다. (/BLRES)=L이고, 공통 비트선(CBL)은, 온 상태의 PMOS 트랜지스터(P5)에 의해 세트 전압(Vset)에 접속되어 있으며 또한 SetEn=L이기 때문에, 전압 드라이버(51)에 의한 전압 구동은 비활성으로 되어 있다. 또한, 비트선 구동 신호(BLDRV)는 활성 레벨의 L이지만, SetEn=L로 NMOS 트랜지스터(N1)가 오프 하고, 그 때문에, 초기 전류 구동부(55)를 구성하는 NMOS 트랜지스터(N4)는 동작하지 않는다.
이 때 도 6의 G에 도시하는 세트 게이트 전압(Vgset)은, 도 5에서는 나타내지 않은 제어 회로에 의해 어느 전압으로 설정되어 있다. 단, SetEn=L이여서 NMOS 트랜지스터(N4)가 오프 하고, NMOS 트랜지스터(N3)에 의한 비트선 전류 제어는 작용하지 않는다(무효이다).
도 6의 H 및 I와 같이, 스탠바이시에는, 비트선(BL) 및 공통 비트선(CBL) 등이 SetEn=L이기 때문에 세트 전압(Vset)을 취하고, 소자 전류는 흐르지 않는다.
시간(t0)에서, 도 6의 A 내지 D에 도시하는 각종 신호가 반전한다.
이에 의해 스탠바이 상태가 해제되고, 칼럼 스위치가 도통하여 비트선(BL)이 공통 비트선(CBL)과 접속된다.
액세스 트랜지스터(AT)가 도통 가능해진다.
또한, 전압 드라이버(51)에서, NMOS 트랜지스터(N1)와 PMOS 트랜지스터(P2)가 온 가능해진다. 단, 도 6의 E에 도시하는 바와 같이 SetPlsEn=L이 유지되어 있기 때문에, 전압 드라이버(51)에 의한 플레이트의 전압 구동은 아직 행하여지지 않는다.
또한, 소자 전류 제어부(52)에서는, NMOS 트랜지스터(N3)에 의해 비트선 전류 제어가 가능한 유효(valid)기간이 된다.
이상과 같이, 시간(t0)에서의 신호 반전에 의해, 세트 동작의 사전 준비가 정돈된다.
세트 동작(저저항화 동작)은, 시간(t0)에 계속된 시간(t1)에서 시작된다. 이 때 비트선(BL)과 공통 비트선(CBL)이 접지 전위로 전위 강하를 시작하고, 세트 동작이 시작된다.
본 실시 형태로 특징적인 것은, 세트 동작의 시작을, 보다 큰 구동력을 갖는 큰 제 1 전류(I1)를 흘리는 NMOS 트랜지스터(N4)로 구동하고, 도중에 제 1 전류(I1)를, 보다 작은 제 2 전류(I2)로 전환하는 것이다.
구체적으로는, 시간(t1)에서 세트 펄스 이네이블 신호(SetPlsEn)가 상승하면, NMOS 트랜지스터(N1, N2)의 양쪽이 온 한 상태가 되기 때문에, NMOS 트랜지스터(N4)(초기 전류 구동부(55))도 온 한다. 그에 의해, 도 6의 H에 도시하는 바와 같이 급속하게 공통 비트선(CBL) 및 비트선(BL)의 전위가 저하된다.
충분히 전위가 저하된 시간(t3)에서, 흘리는 전류를 I1로부터 I2로 전환하기 위해, 온 하는 트랜지스터가 NMOS 트랜지스터(N4)로부터 NMOS 트랜지스터(N3)로 전환된다. 이 전환은, 비트선 구동 신호(BLDRV)가 하강함으로써 행하여진다.
이 2단계의 전류 구동에 의해, 세트 동작의 고속화가, 이하와 같이 도모된다.
도 6의 H에는 파선에 의해, 2단계의 전류 구동을 행하지 않는, 즉 초기 전류 구동부(55)를 마련하지 않은 경우를 도시한다. 그 경우, 전류 제어를 위해 게이트 바이어스되어 전류를 급속하게 흘릴 수 없는 NMOS 트랜지스터(N3)만의 구동으로 되기 때문에, 완만한 전위 저하밖에 얻어지지 않는다.
이에 대해, 본 실시 형태에서는, 2단계의 I1→I2의 전환에 의해 급속한 전위 저하를 얻을 수 있고, 그 만큼, LRS 천이도 빨라지고, 결과, 세트 동작시간의 단축화가 도모되어 있다.
이와 같은 세트 동작이 시작되어도, 도 7의 B의 부하 곡선으로 도시한 바와 같이, 메모리 셀은 고저항 상태(HRS)이기 때문에 세트 드라이버(5)는 선형 영역에서 동작하고, BL 전위는 「(Vset-Iset×RHRS) Vss(GND)」이다. 따라서, 가변 저항 소자(Re)가 Vset에 가까운 큰 전압 스트레스에 폭로되고, 잠시 후에 LRS 반전한다. 이것은, 도 7의 A 및 B를 이용하여 이미 설명한 바와 같다.
도 6의 H에서, 시간(t1)부터 시간(t3)까지의 기간은, LRS 반전을 일으키기까지의 스트레스 인가 시간(실행적인 기록 시간)을 나타내고 있다. 이와 같이 저항변화형 메모리 소자, 예를 들면 도 4의 A 및 B의 구성의 메모리 소자에서는, 어느 정도 큰 전압의 인가에 의해 금속 이온의 이동이 일어나기 시작하고, 저항 상태의 천이가 생긴다.
시간(t3)에서 LRS 반전이 일어나면, 소자 전류 제어부(52)가 갖는 NMOS 트랜지스터(N3)의 비트선 전류 제어에 의해, 비트선 전류, 즉 소자 전류(Set 전류)가 일정하게 되도록 BL 전위가 제어된다. 이 제어 후의 BL 전위는, 도 6의 H에 도시하는 바와 같이, 접지 전위(GND)보다 크고, 세트 전압(Vset)보다 작은 값을 취한다. 이 값은, 가변 저항 소자(Re)에 특성 편차가 있어도 Set 전류(Iset)가 일정하게 되도록, 메모리 셀마다 적응적으로 변화한다. 또한, NMOS 트랜지스터(N3)에 주는 세트 게이트 전압(Vgset)으로 Set 전류(Iset)를 소망하는 값으로 제어할 수 있다.
여기서, 가변 저항 소자(Re)에는, 도 6의 H에 도시하는 바와 같이, (Iset×RLRS)의 전압이 인가된다. 이 때 도 4의 A 및 B에 도시하는 바와 같이, Set 전류(Iset)의 값에 의해 LRS의 저항치(RLRS)를 제어할 수 있다. 이 제어는, 본 발명에서는 비트선 전류 제어이고, 도 5에 도시하는 NMOS 트랜지스터(N3)에 주어진 세트 게이트 전압(Vgset)을 어떤 값으로 하는지에 의해 소망하는 LRS의 저항치(RLRS)를 얻을 수 있다.
따라서 다수의 메모리 셀에서 좁은 LRS 저항 분포의 실현이 가능하고, 또한, 2 비트보다 많은 비트의 다치화 메모리의 실현이 용이해진다.
그 후의 시간(t4)에서, 세트 펄스 이네이블 신호(SetPlsEn)가 L로 되돌아온다. BL 전위가 플레이트(PL)의 전위(Vset)까지 들어 올려지고, 이에 의해 세트 동작(저저항화 동작)이 종료된다.
시간(t6)에서, 모든 신호를 초기 논리로 되돌리면, 재차 스탠바이 상태가 된다.
[메모리 전체의 블록 구성]
도 8에, 저항변화형 메모리 디바이스의 전체의 블록 구성을 예시한다. 도 8은, 1T-1R형의 메모리 셀(MC)을 행렬형상으로 다수 배치한 메모리 셀 어레이(1)와, 그 주변 회로의 주요부를 도시하는 회로 블록도이다.
도해한 메모리는, 4개의 메모리 셀 열마다, 하나의 세트 드라이버(5)와, 당해 세트 드라이버(5)가 접속되는 공통선쌍(CBL, CSL)이 공유된 방식이 채용되어 있다. 4개의 메모리 셀 열과, 하나의 공통선쌍(CBL, CSL)과의 접속 제어는, 선택 트랜지스터(61, 62)를 4쌍 갖는 YSW부(60)에서 행하여진다. 이 접속 제어는, 1/4MUX 전환이고, 공통선쌍(CBL, CSL)에 접속하는 (BL, SL)쌍이 4쌍으로부터 1쌍만 선택된다.
YSW부(60)마다 4쌍 마련된 선택 트랜지스터(61, 62)의 선택 신호(YSW<0> 내지 YSW<3>)를 발생하는 YSW 드라이버(6)가 마련되어 있다.
또한, 메모리 셀 어레이(1)에 (N+1)개 마련된 워드선(WL<0> 내지 WL<N>)의 어느 하나를 선택하여, 예를 들면 전원 전압(Vddd))으로 구동하는 WL 드라이버(4)가 마련되어 있다.
1/4MUX 전환 방식을 채용하는 본 예에서는, 세트 드라이버(5)가, 메모리 칼럼수의 1/4의 수만큼 마련되고, 그 만큼, 세트 드라이버(5)의 배치 스페이스에 여유가 있고, 효율적인 배치로 되어 있기 때문에 면적 축소가 도모되어 있다.
각 세트 드라이버(5)는, 도 5에 도시하는 회로 구성으로 되어 있고, 필요한 4종류의 신호가, 메모리 내의 세트 제어 회로(11)로부터 주어진다. 4종류의 신호란, 세트 펄스 이네이블 신호(SetPlsEn), 세트 이네이블 신호(SetEn), 비트선 구동 신호(BLDRV), 리셋 신호(BLRES)인데, 앞(前)에서 2개의 반전 신호를 포함하면, 합계 6종류의 신호가 세트 제어 회로(11)에서 생성된다.
세트 전압(Vset)과 세트 게이트 전압(Vgset)을 발생하는 전원 회로(Power Circuit)(8)가 마련되어 있다.
여기서 세트 제어 회로(11)는, 메모리 디바이스의 각 블록 전부를 통괄 제어하는 부도시의 통괄 제어 회로의 기능의 일부로서 실현하여도 좋고, 통괄 제어 회로에 제어되는 개별 제어 회로로서 배치되어도 좋다.
또한, 전원 회로(8)는, 통괄 제어 회로(부도시) 또는 세트 제어 회로(11)의 제어를 받아서, 세트 게이트 전압(Vgset)의 값을 가변 제어한다. 이에 의해, 소망하는 LSR 저항치를 얻을 수 있도록 Set 전류가 변경 가능한 메모리가 실현되어 있다.
<2. 제 2의 실시의 형태>
도 9에, 칼럼 회로 구성도를 도시한다.
도 9의 구성을 도 5와 비교하면, 초기 전류 구동부(55)(N3)가 생략되고, 대신에, 제어 회로(52A)가 추가되어 있는 것이다. 제어 회로(52A)는, 소자 전류 제어부(52)의 일부를 구성한다. 단, 배치로서는, 도 8에 도시하는 바와 같이 전원 회로(8) 내에 마련된다.
이 제 2의 실시 형태에서는, 소자 전류 제어부(52)의 게이트 바이어스를, 세트 전류 초기는, 보다 큰 제 1 전류(I1)가 흐르도록 제어하고, 계속해서, 제 1 전류(I1)보다 작은 제 2 전류가 흐르도록, 당해 게이트 바이어스를 전환하는 구성을 개시한다.
구체적으로, 제어 회로(52A)는, NMOS 트랜지스터(N3)의 게이트에 대해 병렬로 접속되는 NMOS 트랜지스터(N6)와 PMOS 트랜지스터(P6)를 갖는다. NMOS 트랜지스터의 드레인은, 세트 전압(Vset)의 공급선에 접속되어 있다. PMOS 트랜지스터(P6)는, 세트 게이트 전압(Vgset)의 입력단자를 갖는다. 세트 게이트 전압(Vgset)은, 도 8의 세트 제어 회로(11) 또는 부도시의 통괄 제어 회로에서 발생하고, PMOS 트랜지스터(P6)에 주어진다.
NMOS 트랜지스터(N6)와 PMOS 트랜지스터(P6)는, 비트선 구동 신호(BLDRV)에 의해 차동 제어된다. 이하, 이 차동 제어에 의한 BL 전위의 인하를 설명하지만, 동작 파형도는 도 6의 A 내지 I와 마찬가지이고, 도 6의 A 내지 I가 그대로 적용된다.
세트 동작 시작의 초기는 NMOS 트랜지스터(N6)가 온, PMOS 트랜지스터(P6)가 오프 하기 때문에, 보다 큰 세트 전압(Vset)으로, 소자 전류 제어부(52)를 구성하는 NMOS 트랜지스터(N3)가 드라이브된다. 따라서, 큰 전류 구동력으로 BL 전위의 급속한 끌어내림이 행하여진다. 충분한 전위 저하가 얻어지면, 비트선 구동 신호(BLDRV)의 반전에 의해, NMOS 트랜지스터(N6)가 턴 오프, PMOS 트랜지스터(P6)가 턴온 한다. 이에 의해, 이후, 보다 작은 전압치의 세트 게이트 전압(Vgset)에 의해 비트선 전류 제어가 행하여진다.
<3. 제 3의 실시의 형태>
제 3의 실시 형태에 관한 칼럼 회로 구성도를 도 10에, 동작 파형도(타이밍 차트)를 도 11의 A 내지 I에, 각각 도시한다.
상기한 제 1의 실시 형태에서는, BL 전위를 높은 전위로부터 낮은 전위로 내림으로써 세트 동작을 행하였다. 이에 대해, 본 제 2의 실시 형태에서는, BL 전위를 낮은 전위로부터 높은 전위로 올림으로써 세트 동작을 행한다.
이상과 같은 변경에 수반하여, 도 10에 도시하는 바와 같이, 소자 전류 제어부(52)를 구성하는 트랜지스터가 전원측(세트 전압(Vset) 측)에 배치되고, 이것과 병렬로 초기 전류 구동부(55)를 구성하는 트랜지스터도 마련되어 있다. 이들의 트랜지스터(P3, P4)는 N형으로부터 P형으로 변경되어 있다. 또한, 제어 신호의 활성 논리도 반전하고 있다.
또한, 플레이트(PL)가 접지 전위로 유지되어 있다.
이 경우, 도 11의 A 내지 I에 도시하는 동작 파형이 된다. 그리고, 도 11의 A와 E는 도 6의 A와 E의 파형으로부터 반전하고 있다.
그 외에, 도 11의 H에 도시된 전압 파형도가 도 6의 H에 도시된 것과 다르다. 이 경우, BL 전위가 L로부터 H로 올라감으로써 세트 동작이 시작된다. 또한, 최후에 스탠바이 상태로 되돌리는 동작은 전위를 L로 되돌림에 의해 행한다.
세트 동작 초기의 2단계의 전류 제어는, 제 1의 실시 형태에서 기술한 바와 같다. 이에 의해, 높은 전류 제어성을 유지한 채로 고속 동작이 가능해진다.
또한, 이와 같은 세트 동작을, BL 전위를 올림으로써 행하는 것은, 제 2의 실시 형태에서도 마찬가지로 적용 가능하다. 또한, 도 8의 블록도는, 본 실시 형태에서 그대로 적용 가능하다.
<4. 제 4의 실시의 형태>
도 12에, 제 4의 실시 형태에 관한 칼럼 회로 구성을 도시한다.
도 12에 도시하는 구성에서는, 각 메모리 셀(MC)의 액세스 트랜지스터(AT)가, 제 1 내지 제 3의 실시 형태의 NMOS 트랜지스터로부터, PMOS 트랜지스터로 변경되어 있는 것이다. 이에 수반하여, 워드선(WL)의 제어 신호의 활성 논리가, 도 6의 A 및 도 11의 A의 경우와 반전할 필요가 있다. 도 8의 블록도는 그대로 적용된다.
그 밖의 회로 구성과 동작 파형도는, 제 1 내지 제 3의 실시 형태와 공통된다.
이상과 같이, 본 발명은, 저저항화 동작(set 동작)을 비트선의 전위 변화로 시작하고, 저저항화 동작중은 기억 소자(Re)에 흐르는 소자 전류(Iset)를 비트선의 측에서 제어한다. 그리고, set 동작의 시작 초기는, 제 1 전류로 고속의 BL 전위의 변화를 달성하고, 보다 작은 제 2 전류로 전환하여, 이 제 2 전류로 비트선 전류 제어를 행한다. 이 제어는, 세트 드라이버(5)를 적어도 포함하는 구동 제어 회로에서 실행된다. 구동 제어 회로에는, 세트 제어 회로(11)(또는 통괄 제어 회로), 전원 회로(8) 등을 개념으로서 포함하여도 좋다.
구동 제어 회로의 구체적 구성으로서, 비트선(BL)에 접속되어 제 1 전류(I1)를 흘리는 초기 전류 구동부(55)(제 1 트랜지스터(N4))와, 이에 병렬 접속되어 제 2 전류(I2)를 흘림과 함께 비트선 전류 구동을 행하는 소자 전류 제어부(52)(제 2 트랜지스터(N3))를 포함하면 좋다. 이 경우, 제 1, 제 2 트랜지스터(N4, N3)를 차동으로 제어하여, 제 1 및 제 2 전류의 전환를 행하면 좋다.
제 1 트랜지스터(N4)의 구동 능력이, 제 2 트랜지스터(N3)의 구동 능력보다 크다.
또는, 제 1 트랜지스터(N4)는, 제 2 트랜지스터(N3)에 입력되어서 소자 전류를 제어할 때의 제어 펄스의 파고치(예를 들면 Vgset)보다 큰 파고치(예를 들면 Vset)의 전압으로 구동된다.
BL 전위를 내림으로써 세트 동작을 행하는 구성, BL 전위를 올림으로써 세트 동작을 행하는 구성의 어느 것이라도 좋다.
또는, 초기 전류 구동부(55)(N4)는 생략하고, 소자 전류 제어부(52)의 NMOS 트랜지스터(N3)의 게이트를 전압 변화시켜서, 최초는 큰 전류 구동력으로 구동하고, 그 후, BL 전류 제어에 적합한, 보다 작은 구동력으로 전환하는 제어도 가능하다. 이 제어는, 세트 제어 회로(11), 또는 통괄 제어 회로의 기능의 일부로서 실현되면 좋다.
<5. 변형예>
이상의 실시 형태는, 비트선과 함께 기억 소자에 전압을 인가하는 「전압 공급부재」가 플레이트(PL)로 주로 설명하였다. 단, 이 전압 공급부재는, 예를 들면 소스선등과 같이 메모리 칼럼마다 분리되어 있는 3선식의 실시예를 포함한다. 도 8의 블록도는, 소스선(SL)을 분리하여 마련하여, 개별 제어도 가능하고, 또한 플레이트와 같이 일괄하여 전압 구동하는 것도 가능한 구성으로 되어 있다.
일반적으로, 3선식에서는, 저저항화 동작의 시작시의 전압 변화를 분리된 배선(소스선(SL))으로 행하면 족하다. 그러나, 이에 의해, 동작 시작과 전류 제어를 같은 비트선(BL)의 측에서 행한 본 발명을, 3식에서 비트선으로 전압 제어와 전류 제어를 동시에 행한 것을 배제하는 이유가 되지 않는다. 따라서, 본 발명을 3선식에 적용하는 것은 가능하다.
본 발명에 관한 저항변화형 메모리 디바이스는, 예를 들면 도 4의 A 및 B에 구조를 도시하는, 도전성 이온의 이동으로 저항치를 변화시키는 타입이 알맞다. 단, 본 발명은, 절연층의 산화, 환원을 이용한 타입등, 다른 저항변화형 메모리에도 널리 적용할 수 있다.
당업자라면, 하기의 특허청구범위 또는 그 등가의 범위 내에서, 설계상의 필요 또는 다른 요인에 따라, 상기 실시의 형태에 대한 여러 가지 변형예, 조합예, 부분 조합예, 및 수정예를 실시할 수 있을 것이다.
본 발명은 2011년 6월 14일자로 일본특허청에 특허출원된 일본특허원 제2011-132576호를 우선권으로 주장한다.
1 : 메모리 셀 어레이
5 : 세트 드라이버(구동 제어 회로)
51 : 전압 드라이버(전압 구동부)
52 : 전류 제어부
53 : 리셋부
55 : 초기 전류 구동부
60 : YSW부
8 : 전원 회로
11 : 세트 제어 회로
MC : 메모리 셀
Re : 가변 저항 소자(기억 소자)
AT : 액세스 트랜지스터
BL : 비트선
SL : 플레이트
WL : 워드선
Iw : 기록 전류(Iset : Set 전류, 소자 전류)

Claims (10)

  1. 비트선과,
    전압 공급층과,
    상기 비트선과 상기 전압 공급층의 사이에 접속되고, 기억 소자로의 인가 전압에 응하여 저항치가 변화하는 기억 소자와,
    상기 비트선에 제 1 전류를 흘리고, 그 후, 상기 제 1 전류보다 작은 제 2 전류를 상기 비트선에 흘려서, 상기 기억 소자를 고저항 상태로부터 저저항 상태로 천이시키는 저저항화를 상기 제 2 전류로 제어하는 구동 제어 회로를 구비하며,
    상기 구동 제어 회로는,
    상기 비트선에 접속되어 상기 제 1 전류를 흘리는 초기 전류 구동부와,
    상기 비트선에 대해 상기 초기 전류 구동부와 병렬로 접속되어 상기 제 2 전류를 제어하는 소자 전류 제어부를 포함하고,
    상기 초기 전류 구동부와 상기 소자 전류 제어부를 제어하여, 상기 비트선에 흘리는 전류를 상기 제 1 전류로부터 상기 제 2 전류로 전환하며,
    상기 초기 전류 구동부는, 기준 전압의 공급선과 상기 비트선의 사이에 접속되는 제 1 트랜지스터를 가지며,
    상기 소자 전류 제어부는, 상기 기준 전압의 공급선과 상기 비트선의 사이에 접속되는 제 2 트랜지스터를 구비하고,
    상기 구동 제어 회로는,
    상기 기준 전압의 공급선과 같은 전위로 상기 비트선을 초기 설정하는 제 3 트랜지스터와,
    상기 제 3 트랜지스터와 반전 구동되어, 상기 제 1 및 제 2 트랜지스터를, 상기 초기 설정의 동안은 상기 비트선으로부터 절리하고, 상기 초기 설정 후에 상기 비트선에 접속하는 제 4 트랜지스터와,
    상기 제 1, 제 2, 제 3 및 제 4 트랜지스터의 도통과 비도통을 제어하는 제어 회로를 포함하는 것을 특징으로 하는 저항변화형 메모리 디바이스.
  2. 제 1항에 있어서,
    상기 제 1 트랜지스터의 구동 능력이, 상기 제 2 트랜지스터의 구동 능력보다 큰 것을 특징으로 하는 저항변화형 메모리 디바이스.
  3. 제 1항에 있어서,
    상기 제 1 트랜지스터는, 상기 제 2 트랜지스터에 입력되고 상기 소자 전류를 제어할 때의 제어 펄스의 파고치보다 큰 파고치의 전압으로 구동되는 것을 특징으로 하는 저항변화형 메모리 디바이스.
  4. 제 1항에 있어서,
    상기 제 1 및 제 2 트랜지스터는, 기준 전압의 공급선과 상기 제 4 트랜지스터와의 사이에 병렬로 접속된 N형의 트랜지스터이고,
    상기 비트선의 초기 설정의 전압이, 상기 기준 전압보다 높은 정전압이고,
    상기 제 3 트랜지스터가 P형의 트랜지스터이고,
    상기 제 4 트랜지스터가, 상기 제 3 트랜지스터와 동일한 신호로 제어된 N형의 트랜지스터인 것을 특징으로 하는 저항변화형 메모리 디바이스.
  5. 제 1항에 있어서,
    상기 제 1 및 제 2 트랜지스터는, 기준 전압보다 높은 정전압의 공급선과 상기 제 4 트랜지스터와의 사이에 병렬로 접속된 P형의 트랜지스터이고,
    상기 비트선의 초기 설정의 전압이, 상기 기준 전압이고,
    상기 제 3 트랜지스터가 N형의 트랜지스터이고,
    상기 제 4 트랜지스터가, 상기 제 3 트랜지스터와 동일한 신호로 제어되는 P형의 트랜지스터인 것을 특징으로 하는 저항변화형 메모리 디바이스.
  6. 제 1항에 있어서,
    상기 구동 제어 회로는,
    상기 비트선에 접속되어 상기 제 1 전류 또는 상기 제 2 전류를 흘리는 전류 제어 트랜지스터와,
    상기 전류 제어 트랜지스터의 제어 노드의 전위를 제어하여, 상기 전류 제어 트랜지스터가 흘리는 전류를, 상기 제 1 전류로부터 상기 제 2 전류로 전환하는 제어 회로를 갖는 것을 특징으로 하는 저항변화형 메모리 디바이스.
  7. 비트선과,
    전압 공급층과,
    상기 비트선과 상기 전압 공급층의 사이에 접속되고, 기억 소자로의 인가 전압에 응하여 저항치가 변화하는 기억 소자와,
    상기 비트선에 제 1 전류를 흘리고, 그 후, 상기 제 1 전류보다 작은 제 2 전류를 상기 비트선에 흘려서, 상기 기억 소자를 고저항 상태로부터 저저항 상태로 천이시키는 저저항화를 상기 제 2 전류로 제어하는 구동 제어 회로를 구비하며,
    상기 구동 제어 회로는,
    상기 비트선에 접속되어 상기 제 1 전류를 흘리는 초기 전류 구동부와,
    상기 비트선에 대해 상기 초기 전류 구동부와 병렬로 접속되어 상기 제 2 전류를 제어하는 소자 전류 제어부를 포함하고,
    상기 초기 전류 구동부와 상기 소자 전류 제어부를 제어하여, 상기 비트선에 흘리는 전류를 상기 제 1 전류로부터 상기 제 2 전류로 전환하며,
    상기 초기 전류 구동부는, 기준 전압의 공급선과 상기 비트선의 사이에 접속되는 제 1 트랜지스터를 가지며,
    상기 소자 전류 제어부는, 상기 기준 전압의 공급선과 상기 비트선의 사이에 접속되는 제 2 트랜지스터를 구비하고,
    상기 구동 제어 회로는,
    상기 기준 전압의 공급선과 같은 전위로 상기 비트선을 초기 설정하는 제 3 트랜지스터와,
    상기 제 3 트랜지스터와 반전 구동되어, 상기 제 1 및 제 2 트랜지스터를, 상기 초기 설정의 동안은 상기 비트선으로부터 절리하고, 상기 초기 설정 후에 상기 비트선에 접속하는 제 4 트랜지스터와,
    상기 제 1, 제 2, 제 3 및 제 4 트랜지스터의 도통과 비도통을 제어하는 제어 회로를 포함하는 것을 특징으로 하는 저항변화형 메모리 디바이스의 동작 방법.
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