KR102634840B1 - 전자 장치 - Google Patents

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Abstract

반도체 메모리를 포함하는 전자 장치가 제공된다. 본 발명의 일 실시예에 따른 상기 반도체 메모리는 라이트 커맨드 신호와 라이트 데이터 신호와 레이턴시 정보 신호에 기초하여, 라이트 레이턴시보다 짧은 프리(pre) 라이트 레이턴시에 대응하는 제1 시점에 제1 라이트 전류를 생성하고 상기 라이트 레이턴시에 대응하는 제2 시점에 제2 라이트 전류를 생성하기 위한 라이트 회로; 및 상기 제1 및 제2 라이트 전류에 기초하여 상기 라이트 데이터 신호에 대응하는 데이터값을 저장하기 위한 메모리 셀 어레이를 포함할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전가기기에서 정보를 저장할 수 있는 반도체 메모리가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 메모리로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 메모리 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
실시예들이 해결하려는 과제는, 라이트 모드(즉, 셋 프로그램)시 메모리 셀이 보다 낮은 저항값을 가지도록 한 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함하며, 상기 반도체 메모리는, 라이트 커맨드 신호와 라이트 데이터 신호와 레이턴시 정보 신호에 기초하여, 라이트 레이턴시보다 짧은 프리(pre) 라이트 레이턴시에 대응하는 제1 시점에 제1 라이트 전류를 생성하고 상기 라이트 레이턴시에 대응하는 제2 시점에 제2 라이트 전류를 생성하기 위한 라이트 회로; 및 상기 제1 및 제2 라이트 전류에 기초하여 상기 라이트 데이터 신호에 대응하는 데이터값을 저장하기 위한 메모리 셀 어레이를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는 반도체 메모리를 포함하며, 상기 반도체 메모리는, 라이트 커맨드 신호와 레이턴시 정보 신호에 기초하여, 라이트 레이턴시보다 짧은 프리(pre) 라이트 레이턴시에 대응하는 제1 시점에 프리 셋 인에이블 신호를 생성하기 위한 제1 라이트 회로부; 라이트 데이터 신호에 기초하여 상기 라이트 레이턴시에 대응하는 제2 시점에 셋 인에이블 신호와 리셋 인에이블 신호 중 어느 하나를 생성하기 위한 제2 라이트 회로부; 상기 프리 셋 인에이블 신호와 상기 셋 인에이블 신호와 상기 리셋 인에이블 신호에 기초하여, 상기 제1 시점에 제1 라이트 전류를 생성하고 상기 제2 시점에 제2 라이트 전류를 생성하기 위한 라이트 전류 생성부; 및 상기 제1 및 제2 라이트 전류에 기초하여 상기 라이트 데이터 신호에 대응하는 데이터값을 저장하기 위한 메모리 셀 어레이를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치의 구동 방법은, 반도체 메모리를 포함하는 전자 장치의 구동 방법으로서, 라이트 커맨드 신호와 레이턴시 정보 신호에 기초하여, 상기 라이트 커맨드 신호가 생성된 시점으로부터 프리(pre) 라이트 레이턴시 이후에 프리(pre) 셋 인에이블 신호를 생성하는 단계; 상기 프리 셋 인에이블 신호에 기초하여 제1 라이트 전류를 생성하는 단계; 복수의 메모리 셀 중 선택된 메모리 셀에게 상기 제1 라이트 전류를 제공하는 단계; 상기 라이트 커맨드 신호가 생성된 시점으로부터 라이트 레이턴시 이후에 라이트 데이터 신호가 입력되는 단계; 상기 라이트 데이터 신호에 기초하여 셋 인에이블 신호를 생성하는 단계; 상기 셋 인에이블 신호에 기초하여 제2 라이트 전류를 생성하는 단계; 및 상기 선택된 메모리 셀에게 상기 제2 라이트 전류를 제공하는 단계를 포함할 수 있다.
상술한 본 발명의 실시예들에 의하면, 라이트 모드(즉, 셋 프로그램)시 메모리 셀이 보다 낮은 저항값을 가짐으로써 동작 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 블록 구성도이다.
도 2는 도 1에 도시된 라이트 회로의 블록 구성도이다.
도 3은 도 2에 도시된 라이트 전류 생성부의 회로도이다.
도 4는 도 1에 도시된 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예들에 따른 반도체 메모리는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni) 산화물, 티타늄(Ti) 산화물, 하프늄(Hf) 산화물, 지르코늄(Zq) 산화물, 텅스텐(W) 산화물, 코발트(Co) 산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨데, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정질 상태와 비결정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한, 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어 층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al203 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
도 1에는 본 발명의 일 실시예에 따른 메모리 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 메모리 장치(100)는 어드레스 디코딩회로(110), 워드라인 선택회로(120), 비트라인 선택회로(130), 메모리 셀 어레이(140), 커맨드 디코딩회로(150), 및 라이트회로(160)를 포함할 수 있다.
어드레스 디코딩회로(100)는 제어 장치(도면에 미도시)로부터 입력된 어드레스신호(ADD)에 기초하여 로우(row) 어드레스신호(XADD)와 컬럼(column) 어드레스신호(YADD)를 생성할 수 있다.
워드라인 선택회로(120)는 로우 어드레스신호(XADD)에 기초하여 복수의 워드라인(WLs) 중 어느 하나를 선택할 수 있다. 예컨대, 워드라인 선택회로(120)는 복수의 워드라인(WLs) 중 어느 하나와 저전압단(예:접지전압단)을 접속할 수 있다.
비트라인 선택회로(130)는 컬럼 어드레스신호(YADD)에 기초하여 복수의 비트라인(BLs) 중 어느 하나를 선택할 수 있다. 예컨대, 비트라인 선택회로(130)는 복수의 비트라인(BLs) 중 어느 하나에게 라이트 전류(IW)를 전달할 수 있다.
메모리 셀 어레이(140)는 복수의 워드라인(WLs)과 복수의 비트라인(BLs) 사이에 접속될 수 있다. 메모리 셀 어레이(140)는 복수의 워드라인(WLs)과 복수의 비트라인(BLs)의 교차점들에 접속된 복수의 메모리 셀(도면에 미도시)을 포함할 수 있다.
예컨대, 상기 복수의 메모리 셀은 각각 가변 저항 소자와 선택 소자를 포함할 수 있다.
상기 가변 저항 소자는 라이트 데이터의 논리 값(즉, 데이터 값)에 따라 고저항 상태 또는 저저항 상태를 가질 수 있다. 상기 고저항 상태는 리셋(RESET) 상태라고도 한다. 상기 저저항 상태는 셋(SET) 상태라고도 한다. 예컨대, 상기 가변 저항 소자는 상기 상변화 물질을 포함할 수 있다. 상기 가변 저항 소자가 상기 상변화 물질을 포함하는 경우, 상기 가변 저항 소자는 셋 프로그램 동작에 따라 결정질(crystalline) 상태를 가지거나 또는 리셋 프로그램 동작에 따라 비결정질(amorphous) 상태를 가질 수 있다. 예컨대, 상기 가변 저항 소자는 슬로우 퀀칭(slow quenching) 패턴의 셋 전류에 의해 용융(melting)된 이후 서서히 냉각되면서 상기 결정질 상태인 저저항 상태를 가지거나, 또는 패스트 퀀칭(fast quenching) 패턴의 리셋 전류에 의해 용융된 이후 급격하게 냉각되면서 상기 비결정질 상태인 고저항 상태를 가질 수 있다. 특히, 상기 가변 저항 소자는 상기 셋 프로그램 동작시 상기 셋 전류보다 먼저 입력된 프리(pre) 셋 전류에 의해 결정 시드(crystal seed)를 미리 생성할 수 있다. 이와 같이 상기 가변 저항 소자에 상기 결정 시드가 미리 생성되면, 이후 상기 가변 저항 소자가 상기 셋 전류에 의해 상기 결정질 상태를 가질때 상기 결정 시드로 인해 상기 셋 프로그램 동작이 가속화됨으로써 상기 가변 저항 소자는 보다 낮은 저항값의 상기 저저항 상태를 달성할 수 있다.
상기 선택 소자는 양단의 전압 차이에 의해 턴온(turn on)될 수 있다. 예컨대, 상기 선택 소자는 다이오드(diode), 쇼트키(schottky) 다이오드, OTS(ovonic threshold switch), MIT(metal insulator transistor), MIET(mixed ion-electron conducting) 등을 포함할 수 있다.
커맨드 디코딩회로(150)는 상기 제어 장치로부터 입력된 커맨드신호(CMD)에 기초하여 라이트 모드를 나타내는 라이트 커맨드신호(WR)를 생성할 수 있다. 상기 라이트 모드는 상기 셋 프로그램 동작과 상기 리셋 프로그램 동작을 포함할 수 있다.
라이트회로(160)는 라이트 커맨드 신호(WR)와 라이트 데이터 신호(WDT)와 레이턴시 정보 신호(LCY)에 기초하여 라이트 전류(IW)를 생성할 수 있다. 예컨대, 라이트회로(160)는 프리(pre) 라이트 레이턴시(PWL)에 대응하는 제1 시점에 제1 시간 동안 라이트 전류(IW)를 생성할 수 있고, 라이트 레이턴시(WL)에 대응하는 제2 시점에 제2 시간 동안 라이트 전류(IW)를 생성할 수 있다. 상기 제1 시간은 상기 제2 시간보다 짧을 수 있다. 이하에서는 상기 제1 시점에 상기 제1 시간 동안 생성되는 라이트 전류(IW)를 제1 라이트 전류(IW)라 칭하여 설명하고, 상기 제2 시점에 상기 제2 시간 동안 생성되는 라이트 전류(IW)를 제2 라이트 전류(IW)라 칭하여 설명한다. 프리 라이트 레이턴시(PWL)는 라이트 레이턴시(WL)보다 짧을 수 있다. 프리 라이트 레이턴시(PWL)와 라이트 레이턴시(WL)는 아래에서 설명하기로 한다(도 4 참조).
도 2에는 도 1에 도시된 라이트회로(160)가 블록 구성도로 도시되어 있다.
도 2를 참조하면, 라이트회로(160)는 제1 라이트 제어부(161), 제2 라이트 제어부(163), 라이트 전류 생성부(165), 방전 제어부(167), 및 방전부(169)를 포함할 수 있다.
제1 라이트 제어부(161)는 라이트 커맨드 신호(WR)와 레이턴시 정보 신호(LCY)에 기초하여, 프리(pre) 라이트 레이턴시(PWL)에 대응하는 상기 제1 시점에 프리 셋 인에이블 신호(AP_EN)를 생성할 수 있다.
제2 라이트 제어부(163)는 라이트 데이터 신호(WDT)에 기초하여 라이트 레이턴시(WL)에 대응하는 상기 제2 시점에 셋 인에이블 신호(SET_EN)와 리셋 인에이블 신호(RESET_EN) 중 어느 하나를 생성할 수 있다.
라이트 전류 생성부(165)는 프리 셋 인에이블 신호(AP_EN)와 셋 인에이블 신호(SET_EN)와 리셋 인에이블 신호(RESET_EN)에 기초하여, 상기 제1 시점에 제1 라이트 전류(IW)를 생성할 수 있고, 상기 제2 시점에 제2 라이트 전류(IW)를 생성할 수 있다.
방전 제어부(167)는 프리 셋 인에이블 신호(AP_EN)와 셋 인에이블 신호(SET_EN)와 리셋 인에이블 신호(RESET_EN)에 기초하여 방전 제어신호(DIS_EN)를 생성할 수 있다. 예컨대, 방전 제어부(167)는 에지 트리거(edge trigger), 펄스 제너레이터(pulse generator) 등을 포함할 수 있다.
방전부(169)는 방전 제어신호(DIS_EN)에 기초하여 라이트 전류(IW)를 방전할 수 있다. 예컨대, 방전부(169)는 라이트 전류(IW)의 출력단과 접지전압단 사이에 접속된 스위칭 소자를 포함할 수 있다.
도 3에는 도 2에 도시된 라이트 전류 생성부(165)가 회로도로 도시되어 있다.
도 3을 참조하면, 제1 전류원(165A), 제2 전류원(165B), 제3 전류원(165C), 및 전류 미러(165D)를 포함할 수 있다.
제1 전류원(165A)은 프리 셋 인에이블 신호(AP_EN)에 기초하여 프리 셋 전류(IP)를 생성할 수 있다. 프리 셋 전류(IP)는 짧은 펄스 형태를 가질 수 있다. 예컨대, 프리 셋 전류(IP)는 상기 제1 시간 동안 생성될 수 있고, 프리 셋 전류(IP)의 크기(즉, amplitude)는 후술하는 셋 전류(IS)의 크기와 같거나 다를 수 있다.
제2 전류원(165B)은 셋 인에이블 신호(SET_EN)에 기초하여 셋 전류(IS)를 생성할 수 있다. 셋 전류(IS)는 상기 슬로우 퀀칭 패턴의 상기 셋 전류일 수 있다.
제3 전류원(165C)은 리셋 인에이블 신호(RESET_EN)에 기초하여 리셋 전류(IR)를 생성할 수 있다. 리셋 전류(IR)는 상기 패스트 퀀칭 패턴의 상기 리셋 전류일 수 있다.
전류 미러는 프리 셋 전류(IP)를 미러링하여 제1 라이트 전류(IW)를 생성할 수 있고, 셋 전류(IS)와 리셋 전류(IR) 중 어느 하나를 미러링하여 제2 라이트 전류(IW)를 생성할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 일 실시예에 따른 메모리 장치(100)의 동작을 설명한다. 본 발명의 실시예에서는 라이트 모드에 따른 동작을 설명하며, 특히 본 발명의 요지와 관련된 상기 셋 프로그램 동작에 대하여 설명하기로 한다.
도 4에는 상기 셋 프로그램 동작에 따른 메모리 장치(100)의 구동 방법을 설명하기 위한 타이밍도가 도시되어 있다.
도 4를 참조하면, 어드레스 디코딩회로(110)는 어드레스신호(ADD)에 기초하여 로우 어드레스신호(XADD)와 컬럼 어드레스신호(YADD)를 생성할 수 있다. 워드라인 선택회로(120)는 로우 어드레스신호(XADD)에 기초하여 복수의 워드라인(WLs) 중 어느 하나를 선택할 수 있다. 비트라인 선택회로(130)는 컬럼 어드레스신호(YADD)에 기초하여 복수의 비트라인(BLs) 중 어느 하나를 선택할 수 있다. 이에 따라, 메모리 셀 어레이(140)에 포함된 복수의 메모리 셀 중 어느 하나의 메모리 셀이 선택될 수 있다.
커맨드 디코딩회로(150)는 커맨드신호(CMD)에 기초하여 라이트 커맨드 신호(WR)를 생성할 수 있다.
라이트회로(160)는 라이트 커맨드신호(WR)와 레이턴시 정보신호(LCY)에 기초하여 프리 라이트 레이턴시(PWL)에 대응하는 시점에 제1 라이트 전류(IW)를 생성할 수 있다. 라이트회로(160)는 라이트 데이터신호(WDT)에 기초하여 라이트 레이턴시(WL)에 대응하는 시점에 제2 라이트 전류(IW)를 생성할 수 있다.
라이트 레이턴시(WL)는 라이트 커맨드신호(WR)에 대응하는 커맨드신호(CMD)가 입력된 시점으로부터 라이트 데이터 신호(WDT)가 입력된 시점까지의 시간을 포함할 수 있다. 프리 라이트 레이턴시(PWL)는 라이트 커맨드신호(WR)에 대응하는 커맨드신호(CMD)가 입력된 시점으로부터 기 설정된 시점까지의 시간을 포함할 수 있다. 상기 기 설정된 시점은 상기 라이트 데이터신호(WDT)가 입력된 시점보다 빠를 수 있다. 따라서, 프리 라이트 레이턴시(PWL)는 라이트 레이턴시(WL)보다 짧을 수 있다.
제1 및 제2 라이트 전류(IW)는 메모리 셀 어레이(140)에 포함된 상기 복수의 메모리 셀 중 선택된 메모리 셀로 제공될 수 있다. 상기 선택된 메모리 셀은 제1 라이트 전류(IW)에 의해 1차적으로 셋 프로그램 동작이 실시될 수 있고, 제2 라이트 전류(IW)에 의해 2차적으로 셋 프로그램 동작이 실시될 수 있다. 예컨대, 상기 선택된 메모리 셀에 포함된 가변 저항 소자는 제1 라이트 전류(IW)에 의해 상기 결정 시드가 유발될 수 있고, 이후 상기 가변 저항 소자가 제2 라이트 전류(IW)에 의해 상기 결정질 상태를 가질때 상기 결정 시드로 인해 상기 셋 프로그램 동작이 가속화됨으로써 상기 가변 저항 소자는 보다 낮은 저항값의 상기 저저항 상태를 달성할 수 있다.
한편, 라이트회로(160)의 동작을 좀더 자세하게 설명하면 다음과 같다.
제1 라이트 제어부(161)는 라이트 커맨드 신호(WR)와 레이턴시 정보 신호(LCY)에 기초하여, 프리 라이트 레이턴시(PWL)에 대응하는 시점에 프리 셋 인에이블 신호(AP_EN)를 생성할 수 있다. 라이트 전류 생성부(165)는 프리 셋 인에이블 신호(AP_EN)에 기초하여 프리 셋 전류(IP)에 대응하는 제1 라이트 전류(IW)를 생성할 수 있다. 제1 라이트 전류(IW)는 비트라인 선택회로(130)를 통해 상기 선택된 메모리 셀에게 제공될 수 있다.
제2 라이트 제어부(163)는 라이트 데이터 신호(WDT)에 기초하여, 라이트 레이턴시(WL)에 대응하는 시점에 셋 인에이블 신호(SET_EN)를 생성할 수 있다. 라이트 전류 생성부(165)는 셋 인에이블 신호(SET_EN)에 기초하여 셋 전류(IS)에 대응하는 제2 라이트 전류(IW)를 생성할 수 있다. 제2 라이트 전류(IW)는 비트라인 선택회로(130)를 통해 상기 선택된 메모리 셀에게 제공될 수 있다.
한편, 도면에는 도시되지 않았지만, 상기 리셋 프로그램 동작시 프리 셋 인에이블 신호(AP_EN)와 제1 라이트 전류(IW)가 생성될 수 있으나 상기 리셋 프로그램 동작에 악영향을 주지 않는다.
이상으로 설명한 반도체 메모리는 전술한 바와 같이, 셋 프로그램 동작시 선택된 메모리 셀에게 제1 및 제2 라이트 전류를 순차적으로 제공함으로써 상기 선택된 메모리 셀에 포함된 가변 저항 소자가 보다 낮은 저항값을 가지도록 제어되면서도, 상기 제1 라이트 전류를 라이트 레이턴시보다 짧은 프리 라이트 레이턴시에 대응하는 시점에 생성함으로써 상기 셋 프로그램 동작에 따른 소요 시간을 최소화할 수 있다.
전술한 실시예들의 메모리 장치 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 5 내지 도 9은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 5를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 라이트 커맨드 신호와 라이트 데이터 신호와 레이턴시 정보 신호에 기초하여, 라이트 레이턴시보다 짧은 프리(pre) 라이트 레이턴시에 대응하는 제1 시점에 제1 라이트 전류를 생성하고 상기 라이트 레이턴시에 대응하는 제2 시점에 제2 라이트 전류를 생성하기 위한 라이트 회로; 및 상기 제1 및 제2 라이트 전류에 기초하여 상기 라이트 데이터 신호에 대응하는 데이터값을 저장하기 위한 메모리 셀 어레이를 포함할 수 있다. 이를 통해, 기억부(1010)의 동작 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성이 향상될 수 있다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 6을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 라이트 커맨드 신호와 라이트 데이터 신호와 레이턴시 정보 신호에 기초하여, 라이트 레이턴시보다 짧은 프리(pre) 라이트 레이턴시에 대응하는 제1 시점에 제1 라이트 전류를 생성하고 상기 라이트 레이턴시에 대응하는 제2 시점에 제2 라이트 전류를 생성하기 위한 라이트 회로; 및 상기 제1 및 제2 라이트 전류에 기초하여 상기 라이트 데이터 신호에 대응하는 데이터값을 저장하기 위한 메모리 셀 어레이를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 동작 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성이 향상될 수 있다.
도 6에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 7을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 라이트 커맨드 신호와 라이트 데이터 신호와 레이턴시 정보 신호에 기초하여, 라이트 레이턴시보다 짧은 프리(pre) 라이트 레이턴시에 대응하는 제1 시점에 제1 라이트 전류를 생성하고 상기 라이트 레이턴시에 대응하는 제2 시점에 제2 라이트 전류를 생성하기 위한 라이트 회로; 및 상기 제1 및 제2 라이트 전류에 기초하여 상기 라이트 데이터 신호에 대응하는 데이터값을 저장하기 위한 메모리 셀 어레이를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 라이트 커맨드 신호와 라이트 데이터 신호와 레이턴시 정보 신호에 기초하여, 라이트 레이턴시보다 짧은 프리(pre) 라이트 레이턴시에 대응하는 제1 시점에 제1 라이트 전류를 생성하고 상기 라이트 레이턴시에 대응하는 제2 시점에 제2 라이트 전류를 생성하기 위한 라이트 회로; 및 상기 제1 및 제2 라이트 전류에 기초하여 상기 라이트 데이터 신호에 대응하는 데이터값을 저장하기 위한 메모리 셀 어레이를 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 동작 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성이 향상될 수 있다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 8의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 8의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 8는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 8를 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 라이트 커맨드 신호와 라이트 데이터 신호와 레이턴시 정보 신호에 기초하여, 라이트 레이턴시보다 짧은 프리(pre) 라이트 레이턴시에 대응하는 제1 시점에 제1 라이트 전류를 생성하고 상기 라이트 레이턴시에 대응하는 제2 시점에 제2 라이트 전류를 생성하기 위한 라이트 회로; 및 상기 제1 및 제2 라이트 전류에 기초하여 상기 라이트 데이터 신호에 대응하는 데이터값을 저장하기 위한 메모리 셀 어레이를 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 동작 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 9은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 9을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 라이트 커맨드 신호와 라이트 데이터 신호와 레이턴시 정보 신호에 기초하여, 라이트 레이턴시보다 짧은 프리(pre) 라이트 레이턴시에 대응하는 제1 시점에 제1 라이트 전류를 생성하고 상기 라이트 레이턴시에 대응하는 제2 시점에 제2 라이트 전류를 생성하기 위한 라이트 회로; 및 상기 제1 및 제2 라이트 전류에 기초하여 상기 라이트 데이터 신호에 대응하는 데이터값을 저장하기 위한 메모리 셀 어레이를 포함할 수 있다. 이를 통해, 메모리(1410)의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 라이트 커맨드 신호와 라이트 데이터 신호와 레이턴시 정보 신호에 기초하여, 라이트 레이턴시보다 짧은 프리(pre) 라이트 레이턴시에 대응하는 제1 시점에 제1 라이트 전류를 생성하고 상기 라이트 레이턴시에 대응하는 제2 시점에 제2 라이트 전류를 생성하기 위한 라이트 회로; 및 상기 제1 및 제2 라이트 전류에 기초하여 상기 라이트 데이터 신호에 대응하는 데이터값을 저장하기 위한 메모리 셀 어레이를 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 동작 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성이 향상될 수 있다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100 : 메모리 장치 110 : 어드레스 디코딩회로
120 : 워드라인 선택회로 130 : 비트라인 선택회로
140 : 메모리 셀 어레이 150 : 커맨드 디코딩회로
160 : 라이트회로

Claims (19)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    라이트 커맨드 신호와 라이트 데이터 신호와 레이턴시 정보 신호에 기초하여, 라이트 레이턴시보다 짧은 프리(pre) 라이트 레이턴시에 대응하는 제1 시점에 제1 라이트 전류를 생성하고 상기 라이트 레이턴시에 대응하는 제2 시점에 제2 라이트 전류를 생성하기 위한 라이트 회로; 및
    상기 제1 및 제2 라이트 전류에 기초하여 상기 라이트 데이터 신호에 대응하는 데이터값을 저장하기 위한 메모리 셀 어레이를 포함하고,
    상기 라이트 회로는,
    프리(pre) 셋 인에이블 신호에 기초하여 프리 셋 전류를 생성하기 위한 제1 회로;
    셋 인에이블 신호에 기초하여 셋 전류를 생성하기 위한 제2 회로;
    리셋 인에이블 신호에 기초하여 리셋 전류를 생성하기 위한 제3 회로; 및
    상기 프리 셋 전류에 대응하는 상기 제1 라이트 전류를 생성하고, 상기 셋 전류와 상기 리셋 전류 중 어느 하나에 대응하는 상기 제2 라이트 전류를 생성하기 위한 제4 회로를 포함하는 전자 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 라이트 회로는,
    상기 라이트 커맨드 신호와 상기 레이턴시 정보 신호에 기초하여 상기 프리 셋 인에이블 신호를 생성하기 위한 제1 라이트 제어부;
    상기 라이트 데이터 신호에 기초하여 상기 셋 인에이블 신호와 상기 리셋 인에이블 신호를 생성하기 위한 제2 라이트 제어부; 및
    상기 프리 셋 인에이블 신호와 상기 셋 인에이블 신호와 상기 리셋 인에이블 신호에 기초하여 상기 제1 및 제2 라이트 전류를 생성하기 위한 라이트 전류 생성부를 포함하는 전자 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 회로는 제1 전류원을 포함하고,
    상기 제2 회로는 제2 전류원을 포함하고,
    상기 제3 회로는 제3 전류원을 포함하고,
    상기 제4 회로는 상기 프리 셋 전류를 미러링하여 상기 제1 라이트 전류를 생성하고, 상기 셋 전류와 상기 리셋 전류 중 어느 하나를 미러링하여 상기 제2 라이트 전류를 생성하기 위한 전류 미러를 포함하는 전자 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 라이트 전류는 제1 시간 동안 생성되고,
    상기 제2 라이트 전류는 제2 시간 동안 생성되며,
    상기 제1 시간은 상기 제2 시간보다 짧은 전자 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 라이트 전류의 진폭(amplitude)은 상기 제2 라이트 전류의 진폭과 같거나 다른 전자 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    라이트 커맨드 신호와 레이턴시 정보 신호에 기초하여, 라이트 레이턴시보다 짧은 프리(pre) 라이트 레이턴시에 대응하는 제1 시점에 프리 셋 인에이블 신호를 생성하기 위한 제1 라이트 회로부;
    라이트 데이터 신호에 기초하여 상기 라이트 레이턴시에 대응하는 제2 시점에 셋 인에이블 신호와 리셋 인에이블 신호 중 어느 하나를 생성하기 위한 제2 라이트 회로부;
    상기 프리 셋 인에이블 신호와 상기 셋 인에이블 신호와 상기 리셋 인에이블 신호에 기초하여, 상기 제1 시점에 제1 라이트 전류를 생성하고 상기 제2 시점에 제2 라이트 전류를 생성하기 위한 라이트 전류 생성부; 및
    상기 제1 및 제2 라이트 전류에 기초하여 상기 라이트 데이터 신호에 대응하는 데이터값을 저장하기 위한 메모리 셀 어레이
    를 포함하는 전자 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 프리 셋 인에이블 신호는 제1 시간 동안 활성화되고,
    상기 셋 인에이블 신호는 제2 시간 동안 활성화되며,
    상기 제1 시간은 상기 제2 시간보다 짧은 전자 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 라이트 전류의 진폭(amplitude)은 상기 제2 라이트 전류의 진폭과 같거나 다른 전자 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 라이트 전류 생성부는,
    상기 프리 셋 인에이블 신호에 기초하여 프리 셋 전류를 생성하기 위한 제1 전류원;
    상기 셋 인에이블 신호에 기초하여 셋 전류를 생성하기 위한 제2 전류원;
    상기 리셋 인에이블 신호에 기초하여 리셋 전류를 생성하기 위한 제3 전류원; 및
    상기 프리 셋 전류와 상기 셋 전류와 상기 리셋 전류 중 어느 하나를 미러링하여 상기 제1 및 제2 라이트 전류를 생성하기 위한 전류 미러를 포함하는 전자 장치.
  15. 반도체 메모리를 포함하는 전자 장치의 구동 방법으로서,
    라이트 커맨드 신호와 레이턴시 정보 신호에 기초하여, 상기 라이트 커맨드 신호가 생성된 시점으로부터 프리(pre) 라이트 레이턴시 이후에 프리(pre) 셋 인에이블 신호를 생성하는 단계;
    상기 프리 셋 인에이블 신호에 기초하여 제1 라이트 전류를 생성하는 단계;
    복수의 메모리 셀 중 선택된 메모리 셀에게 상기 제1 라이트 전류를 제공하는 단계;
    상기 라이트 커맨드 신호가 생성된 시점으로부터 라이트 레이턴시 이후에 라이트 데이터 신호가 입력되는 단계;
    상기 라이트 데이터 신호에 기초하여 셋 인에이블 신호를 생성하는 단계;
    상기 셋 인에이블 신호에 기초하여 제2 라이트 전류를 생성하는 단계; 및
    상기 선택된 메모리 셀에게 상기 제2 라이트 전류를 제공하는 단계
    를 포함하는 전자 장치의 구동 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 라이트 전류는 제1 시간 동안 생성되고,
    상기 제2 라이트 전류는 제2 시간 동안 생성되며,
    상기 제1 시간은 상기 제2 시간보다 짧은 전자 장치의 구동 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 라이트 전류의 진폭(amplitude)은 상기 제2 라이트 전류의 진폭과 같거나 다른 전자 장치의 구동 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 라이트 전류를 생성하는 단계는,
    상기 프리 셋 인에이블 신호에 기초하여 프리 셋 전류를 생성하는 단계; 및
    상기 프리 셋 전류를 미러링하여 상기 제1 라이트 전류를 생성하는 단계를 포함하는 전자 장치의 구동 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제2 라이트 전류를 생성하는 단계는,
    상기 셋 인에이블 신호에 기초하여 셋 전류를 생성하는 단계; 및
    상기 셋 전류를 미러링하여 상기 제2 라이트 전류를 생성하는 전자 장치의 구동 방법.
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