CN101553924A - 非易失性半导体存储器件 - Google Patents

非易失性半导体存储器件 Download PDF

Info

Publication number
CN101553924A
CN101553924A CNA200780045357XA CN200780045357A CN101553924A CN 101553924 A CN101553924 A CN 101553924A CN A200780045357X A CNA200780045357X A CN A200780045357XA CN 200780045357 A CN200780045357 A CN 200780045357A CN 101553924 A CN101553924 A CN 101553924A
Authority
CN
China
Prior art keywords
voltage
mentioned
variable resistor
characteristic
resistance state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200780045357XA
Other languages
English (en)
Other versions
CN101553924B (zh
Inventor
山崎信夫
细井康成
粟屋信义
里真一
田中研一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Allogeneic Development Co ltd
Eicke Fout Intellectual Property Co
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN101553924A publication Critical patent/CN101553924A/zh
Application granted granted Critical
Publication of CN101553924B publication Critical patent/CN101553924B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/028—Formation of switching materials, e.g. deposition of layers by conversion of electrode material, e.g. oxidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一种非易失性半导体存储器件，该非易失性半导体存储器件通过使施加时间无差异地施加正负极性任意的电压，能够对可变电阻元件进行稳定的高速转换动作。该非易失性半导体存储器件包括：2端子结构的可变电阻元件，其通过在两端施加满足规定条件的电压，由该两端的电流电压特性限定的电阻特性可在稳定地取得的低电阻状态和高电阻状态这2个电阻特性之间转移，该可变电阻元件具有当施加绝对值为第一阈值电压以上的第一极性电压时、从低电阻状态转移到高电阻状态，当施加绝对值为第二阈值电压以上的第二极性的电压时、从高电阻状态转移到低电阻状态的特性；串联连接到可变电阻元件的可调整负载电阻的负载电路；和可在串联电路的两端施加电压的电压产生电路；其中，在该非易失性半导体存储器件中，通过调整负载电路的电阻就能在可变电阻元件的状态之间转移。

Description

非易失性半导体存储器件
技术领域
本发明涉及一种非易失性半导体存储器件，特别地涉及一种具备因施加电压而电阻特性发生变化的可变电阻元件的非易失性半导体存储器件。
背景技术
以快闪存储器为代表的非易失性半导体存储器件作为大容量、小型的信息记录介质被应用在计算机、通信、计量设备、自动控制装置及用于个人周边的生活设备等广泛的领域中，对更廉价、大容量的非易失性半导体存储器件的需求非常大。原因在于，基于电气的改写是可能的而且即使切断电源也不消除数据的观点，作为可容易移动的存储卡、携带电话等、装置运转的初始设定，可发挥作为非易失地存储的数据存储、程序存储等的功能等。
另一方面，鉴于最近的应用程序和数据本身的庞大化倾向的状况，今后希望实现能够对保存在快闪存储器中的软件进行改写和程序缺陷的修正、功能的升级等的系统。但是，在作为现有的非易失性半导体存储器件的代表的快闪存储器中，为了改写需要非常长的时间，或为了限制一次改写的数据量而需要确保用于缓冲文件的剩余的存储区域，作为其结果，存在所谓改写时的处理步骤非常复杂的问题。
另外，在原理上预测快闪存储器与微细化的界限冲突时，正广泛地研究代替过去的快闪存储器的新型非易失性半导体存储器件。其中，利用通过对金属氧化膜施加电压来引起电阻变化的现象的电阻变化型的非易失性半导体存储器件，在微细化界限这点，比快闪存储器有利，此外，由于高速的数据改写是可能的，所以近年来正积极进行研究开发。
关于这些研究的背景，即对镍、铁、铜、钛等金属氧化物施加电压后电阻发生变化的现象本身，虽然从1960年代起进行了研究(参照非专利文献1)，但当时在实际的器件中没有实用化。在1990年代末，提案利用如下现象应用于非易失性半导体存储器件中，即通过对具有钙钛矿结构的锰和铜的氧化物赋予短时间的电压脉冲，可最小限度地抑制材料的劣化，不可逆地增减电阻；接着，证实，将这些金属氧化物的可变电阻元件与晶体管或二极管的组合，实际中能在半导体芯片上形成作为存储器单位元件(存储器单元)的存储器单元阵列，在2002年的IEDM(InternationalElectron Device Meeting)中被报告(参照非专利文献2)，成为在半导体行业中广泛进行研究的契机。此后，即便是1960年代进行研究的镍和铜的氧化物，也按同样的考虑方法，报告与晶体管和二极管的组合(参照非专利文献3、非专利文献4)。
这些技术全都利用因电压脉冲的施加而引起的金属氧化物的电阻变化，将不同的电阻状态用作非易失性半导体存储器件(构成的存储元件)的存储信息，因此基本上认为是同一技术。
由上述这种电压施加而引起电阻变化的可变电阻元件(金属氧化物构成的电阻元件)，按照使用的金属氧化物(以下，将通过施加电压使电阻值变化的金属氧化物称为“可变电阻体”)的材料、电极材料、元件的形状、大小、动作条件的不同，呈现出各种各样的电阻特性和电阻变化特性。但是，不清楚这种特性的多样性的原因。即，研究者将在偶然制作出的范围中，构成非易失性半导体存储器件的存储元件(以下标记为“非易失性半导体存储器件”)表示出最佳特性的动作条件作为此元件的动作条件，研究者未能充分地把握这些特性的整体情况，一直到现在都处于没有统一的设计指南的状况下。
这种无统一设计指南的状况表明，没有达到一种可在真正意义上的工业中利用上述可变电阻元件的技术。换言之，在上述经验上最佳化的技术中，即使上述可变电阻元件可以作为非易失性半导体存储元件单体、或作为将该存储元件小规模集成化的部件来利用，也不可能应用于快闪存储器这种需要100万～1亿个以上的大规模的集成度的高品质保证的现在的半导体存储器件中。
作为如上所述的、不能把握整体情况的具体事例，可列举上述可变电阻元件的双极(双极性)转换特性和单极(单极性)转换特性。这些已经在IEDM中报告双方的转换特性和其应用例(参照非专利文献2)。
双极转换通过利用正负不同的2个极性的电压脉冲，用任意一个极性的电压脉冲使可变电阻元件的电阻从低电阻状态转移到高电阻状态，用另一个极性的电压脉冲使可变电阻元件的电阻从高电阻状态转移到低电阻状态，来实现2个电阻状态间的转换。
另一方面，单极转换通过利用同极性、长短不同的2个施加时间(脉冲宽度)的电压脉冲，用一个施加时间的电压脉冲使可变电阻元件的电阻从低电阻状态转移到高电阻状态，用另一个施加时间的电压脉冲使可变电阻元件的电阻从高电阻状态转移到低电阻状态，来实现2个电阻状态间的转换。
到目前为止，虽然进行了关于上述双方的转换特性的各种报告，但它们停留在叙述制作出的非易失性半导体存储元件的动作条件的特性上。
基于上述2个转换特性的转换动作分别存在优点和问题。
双极转换的情形，由于作为伴随电阻的增大及减少的转移时间，在任意的大约几10ns或其以下的时间中就能实现，所以如果根据利用此的存储器件就能非常高速地执行贮存数据的改写。但是，因为利用正负双方的电压脉冲的施加，所以为了规避潜通路电流(sneak path current)且仅使选择存储器单元进行动作，每一存储器单元中需要一个选择晶体管(参照图61)。
图61是由可变电阻元件和选择晶体管构成存储器单元的1T1R型存储器单元阵列CA90的一部分的结构例。图61上的一存储器单元MC11由可变电阻元件R11和选择晶体管Tr11构成，存储器单元MC11是一种通过对选择晶体管Tr11进行导通截止控制，从而在可变电阻元件R11的两端施加规定电压的结构。在以源线SL为地线的时候，施加在可变电阻元件R11的两端上的电压的大小由施加在位线BL1上的电压决定。如图61所示，在由1T1R型存储器单元构成的时候，与由1T型的存储器单元构成的快闪存储器比较，每单位存储器单元的占有面积增大，可以说难以实现超越快闪存储器的低位成本的存储器件。
另外，虽然也尝试通过与2端子的非线性元件组合来减小由基于双极转换的可变电阻元件构成的存储器单元的每一存储器单元的占有面积，但此时的非线性元件不能使用单纯的整流元件，而极度要求特殊的特性。即，如图62(a)所示，在使向两端施加的电压变化的情况下，虽然如果具有无论极性正负如何、在绝对值为固定电压以上的范围中，电阻值都急剧下降这种变阻器的特性的话，则原理上是能实现存储器单元的，但是由于现实的非线性元件，如图62(b)所示，呈现出随着施加电压的绝对值的增加、电阻值连续地减少这种特性，所以不能呈现出图62(a)这种理想的特性。即，利用具有图62(a)所示的这种特性的非线性元件实现存储器单元在目前是不可能的。
另一方面，单极转换的情形，由于能用单一极性的电压脉冲实现转换动作，所以能使电路结构简单化。并且，由于在存储器单元中能利用二极管与可变电阻元件的组合(1D1T型)(参照图63)，所以能大幅度地降低作为交叉点型的存储器单元阵列结构时成为问题的来自邻接存储器单元的潜通路电流的影响，能期待读出工作时的电气特性的大幅提高。图63是由可变电阻元件和作为2端子整流元件的二极管构成1D1R型存储器单元的存储器单元阵列CA91的结构例。与图61的1T1R型的存储器单元的情形比较的时候，能够减少潜通路电流的影响，同时简化存储器单元的结构。由此，与图61的结构即双极转换的情形比较，可实现芯片尺寸的缩小，能实现制造成本的低廉。
但是，要用单极转换使可变电阻元件的电阻状态转移，则需要长短2种电压脉冲，特别是由于长时间的电压脉冲需要数μs的脉冲宽度，所以与双极转换的情形比较，需要100倍以上的改写时间。并且，由于改写时的存储器单元电流与双极转换同样为数100μA～数mA，所以每一存储器单元的改写耗电量也就需要双极转换的100倍左右，在改写时的性能方面，就会大幅度地低于双极转换。另外，基于芯片耗电的观点，由于很难像快闪存储器那样使用整块擦除和多位编程这种手段，所以虽然如果看单个元件的动作速度，是超过了快闪存储器，但如果比较存储器系统的性能的话，则对快闪存储器不能得出有效的改写速度的性能差，可以说很难具有替换快闪存储器的竞争力。
另一方面，在所谓转换动作的稳定性方面，在任何的转换特性中都存在课题。虽然为了稳定开始转换动作，需要选择最佳的电压振幅的电压脉冲，但此电压振幅，不得不依照可变电阻元件所具有的特性，在反复试验之后决定。因此，即使是双极转换，也大多是通过使用施加的电压脉冲不仅极性不同、而且电压振幅也不同的电压脉冲，进行更稳定的转换动作的情形。
非专利文献1：H.Pagnia et al.，”Bistable Switching in ElectroformedMetal-Insulator-Metal Devices”，Physica Status Solidi(a)，108，pp.11-65，1988
非专利文献2：W.W.Zhuang et al.，“Novell Colossal MagnetoresistiveThin Film Nonvolatile Resistance Random Access Memory(RRAM)”，IEDMTechnical Digest，pp.193-196，2002.12
非专利文献3：I G Bket al.，“Highly Scalable Non-Volatile ResistiveMemory Using Simple Binary Oxide Driven By Asymmetricunipolar VoltagePulses”，IEDM，2004
非专利文献4：A.Chen et al.，“Non-Volatile Resistive Switching ForAdvanced Memory Applications”，IEDM，2005
发明内容
在说明本发明要解决的课题及其解决方法时，作为成为本发明的基础的技术思想，首先说明用于根据上述的双极转换特性及单极转换特性可稳定地实现转换动作的条件。
图64是表示向在上部电极和下部电极之间夹持可变电阻体的结构的可变电阻元件的两电极间施加电压所引起的基本的电阻变化特性的电流电压特性。图64所示的电流电压特性的测量，使用可设定电流的上限值(依从：compliance)的市场销售的测量仪(例如，惠普(Hewlett-Packard)公司的参数分析仪，型号4156B)。具体的电压值及电流值虽然因成为测量对象的各个试料的材料、元件构造、制造工序、元件尺寸不同而不同，但关于定性的特性，不考虑可变电阻体的种类，例如，在可变电阻体的材料是铁、镍、铜、钛等氧化膜的情况下呈现出在图64所示的特性。
即，当对表示高电阻状态的电阻特性(图中A)的可变电阻元件施加阈值电压Va(Va+或Va-)以上的电压时，就转移到低电阻状态的电阻特性(图中B)。利用施加电压Va以上使流过可变电阻元件的电流一直增加到电流依从值Ic1。此时，通过将电流依从值Ic1设定为，不超过表示从低电阻状态(特性B)向高电阻状态(特性A)转移的电阻状态的点Tb(以下，将表示可变电阻元件的低电阻状态的点称为“特性点”)下的电流值的值，就不流过依从值Ic1以上的电流，当维持电流值Ic1不变使施加电压下降时，就从高电阻状态(特性A)转移到低电阻状态(特性B)。此时，由于转移到低电阻状态后的施加电压比特性点Tb下的阈值电压Vb(Vb+或Vb-)低，所以电阻特性不反向返回高电阻状态(特性A)，稳定地转移到低电阻状态(特性B)。接着，将电流依从值设定为特性点Tb下的电流值以上，或解除最初的设定，当对表示低电阻状态的电阻特性(图中B)的可变电阻元件施加阈值电压Vb以上的电压时，则流过可变电阻元件的电流减少，转移到高电阻状态的电阻特性(图中A)。
当处于高电阻状态(图中A)时，在未设定电流依从值而继续施加阈值电压Va以上的电压的情况下，由于该施加电压比阈值电压Vb更大，所以一旦发生从高电阻状态(特性A)向低电阻状态(特性B)的转移，就立即发生从低电阻状态(特性B)向高电阻状态(特性A)的转移。作为结果，就会产生可变电阻元件的电阻特性在高电阻状态(特性A)和低电阻状态(特性B)之间连续变化这种不稳定的振荡现象。如果从这种振荡状态使施加电压下降，则在成为不足较大一方的阈值电压Va的电压时，振荡停止，由于在此时刻施加电压为阈值电压Vb以上，所以可变电阻元件的电阻特性为高电阻状态(特性A)，不发生向低电阻状态(特性B)的转移。就是说，即使不对可变电阻元件单体设定电流依从值而施加电压，也不能实现所希望的转换动作。
此外，虽然在图64所示的电阻特性中示出相比于从高电阻状态向低电阻状态转移的阈值电压Va，从低电阻状态向高电阻状态转移的阈值电压Vb更低的情形，但是也能存在此阈值电压Va、Vb的大小关系相反的情形。此情况下，虽然在阈值电压Va下稳定发生从高电阻状态向低电阻状态的转移，但由于在阈值电压Vb以上，产生与上述相同的振荡现象，所以未稳定地转移到高电阻状态。
因此，为了作为可变电阻元件进行稳定的转换动作，在从高电阻状态转移到低电阻状态的动作、从低电阻状态转移到高电阻状态的动作的每一个动作中，都需要分别满足以下2个条件。
第一，在使可变电阻元件的电阻特性从高电阻状态转移到低电阻状态的情况下，由于阈值电压Va比阈值电压Vb电压低，所以需要施加比阈值电压Va高的电压。第二，在使可变电阻元件的电阻特性从低电阻状态转移到高电阻状态的情况下，由于阈值电压Vb比阈值电压Va电压低，所以需要施加比阈值电压Vb高的电压。
在过去报告的对称结构的可变电阻元件中，用可变电阻元件单体进行转换动作的情形，即，在负载电阻固定在零或一定的负载电阻特性的条件下，导通截止向可变电阻元件的施加电压的情形，使在2个电阻状态之间转移的各个施加电压为同一极性，不能同时满足上述2个条件。为此，为了满足上述2个条件，有必要使用针对下述这种非对称结构的可变电阻元件的双极转换特性的非对称性、或使用利用了因温度上升而引起的电阻特性变化的单极转换动作。
在图65中示出满足上述2个条件并可进行双极转换动作的可变电阻元件的电阻特性(电流电压特性)。再有，在图65中，组合示出可变电阻元件的2个电阻特性A及B和负载电路的负载电阻特性C。负载电路与可变电阻元件串联电连接而形成串联电路，通过向该串联电路的两端施加电压，用可变电阻元件和负载电路的电阻分压来决定对可变电阻元件施加的电压。在图65中，负载电阻特性C和电阻特性A及B的交点的电压为实际对可变电阻元件施加的电压，负载电阻特性C和电压轴的交点表示向该串联电路的两端施加的电压。由于向该串联电路的两端的施加电压的增减，表示负载电阻特性C的曲线或特性直线在横方向(电压轴方向)上平行移动。在图65所示的例子中，作为负载电路，假定表示线性的负载电阻特性的负载电阻来进行说明。
在图65所示的电流电压特性中，因向一方极性(正极性)侧的串联电路施加电压而从高电阻状态(特性A)向低电阻状态(特性B)转移的阈值电压VA+，比在同极性(正极性)侧从低电阻状态向高电阻状态转移的阈值电压VB+绝对值小，通过在串联电路的两端施加绝对值为阈值电压VA+以上的电压，从而在可变电阻元件的两端子间施加阈值电压Va+以上的电压，引起从高电阻状态向低电阻状态的转移。在此，在图65所示的例子中，代替设定电流依从，使用负载电路，实现与用图64说明的相同的效果。就是说，由于负载电路的存在，从高电阻状态向低电阻状态的转移引起流过可变电阻元件的电流增加，由此发生通过负载电路的电压下降，自动地降低向可变电阻元件施加的电压。通过适当地设定负载电路的负载电阻特性，从而，对向低电阻状态转移后的可变电阻元件施加的电压的绝对值就成为比使电阻特性从低电阻状态转移到高电阻状态的阈值电压Vb+低的电压，稳定地实现从高电阻状态向低电阻状态的转移。但是，在向低电阻状态转移后，即使向串联电路施加相同极性(正极性)的阈值电压VB+以上的电压，也由于在可变电阻元件的两端子间施加比阈值电压Va+高的阈值电压Vb+以上的电压，而导致振荡现象，没有稳定地转移到高电阻状态。
相反，因向另一方极性(负极性)侧的串联电路的电压施加而从低电阻状态(特性B)向高电阻状态(特性A)转移的阈值电压VB-，比在同极性(负极性)侧从高电阻状态向低电阻状态转移的阈值电压VA-绝对值小，通过在串联电路的两端施加绝对值为阈值电压VB-以上的电压，从而在可变电阻元件的两端子间施加绝对值为阈值电压Vb-以上的电压，引起从低电阻状态向高电阻状态的转移。通过在负极性侧也将负载电路的负载电阻特性设定为与正极性侧共通，从而，对向高电阻状态转移后的可变电阻元件施加的电压的绝对值就成为比使电阻特性从高电阻状态转移到低电阻状态的阈值电压Va-低的电压，稳定地实现从低电阻状态向高电阻状态的转移。但是，在向高电阻状态转移后，即使向串联电路施加相同极性(负极性)的绝对值为阈值电压VA-以上的电压，也由于在可变电阻元件的两端子间施加比阈值电压Vb-高的阈值电压Va-以上的电压，而导致振荡现象，未发生从高电阻状态向低电阻状态的转移。
在此，需要注意之处在于，在可变电阻元件单体中，无论施加电压的极性怎样，虽然从低电阻状态向高电阻状态转移的阈值电压Vb+及Vb-分别是比从高电阻状态向低电阻状态转移的阈值电压Va+及Va-低的电压(参照图65)，但通过将阈值电压Va+及Vb+的相对关系(例如电压差、电压比)和阈值电压Va-及Vb-的相对关系设为非对称的，并适当地设定负载电路的负载电阻特性，从而，作为向串联电路施加的电压的阈值电压，能够在正极性侧使阈值电压VA+比阈值电压VB+绝对值小，在负极性侧使阈值电压VB-比阈值电压VA-绝对值小。其结果，能使阈值电压VA+及VB+的大小关系和阈值电压VB-及VA-的大小关系反转，通过正负两极性的电压施加而能进行稳定的双极转换动作。
在此，图65所示的可变电阻元件的阈值电压的相对关系中的正负两极性间的非对称性能通过上下非对称地构成可变电阻元件的下部电极及上部电极的材料、可变电阻体的组成、元件形状、或元件尺寸等来实现。特别地，为了实现稳定的双极转换，有些情况下需要如下极端的非对称性：使下部电极和上部电极材料不同，或使下部电极和可变电阻体间的界面结构或上部电极和可变电阻体间的界面结构为不同结构等。例如，在下部电极和可变电阻体间的界面、和上部电极和可变电阻体间的界面的任意一侧，在呈现为肖特基结这种整流特性的情况下，容易发现良好的非对称性。
但是，在现有的双极转换动作中，如上所述，存在由于利用正负两极性的电压脉冲的施加，而使得用于实现半导体存储器件的电路结构变复杂，芯片尺寸增大，导致制造成本增加这样的问题。
另一方面，与相对于上述的非对称结构的可变电阻元件的双极转换动作不同，如果向可变电阻元件施加电压的时间为2个不同的值，则即使是施加相同极性的电压，也存在能满足用于进行上述的稳定的转换动作的2个条件的情形。
在图66(A)及(B)中示出满足上述2个条件可进行单极转换动作的可变电阻元件的电阻特性(电流电压特性)。图66(A)表示脉冲宽度(电压施加时间)较短的电压脉冲施加时的可变电阻元件的电阻特性(电流电压特性)，图66(B)表示脉冲宽度(电压施加时间)较长的电压脉冲施加时的可变电阻元件的电阻特性(电流电压特性)。再有，在图66中，按与图65相同的要点，组合表示可变电阻元件的2个电阻特性A、B和负载电路的负载电阻特性C。
在图66(A)所示的电流电压特性中，因向串联电路施加较短的脉冲宽度的电压脉冲而从高电阻状态(特性A)向低电阻状态(特性B)转移的阈值电压Vas，比相同脉冲宽度的从低电阻状态向高电阻状态转移的阈值电压VBs绝对值小，通过在串联电路的两端施加绝对值为阈值电压VAs以上的电压脉冲，从而在可变电阻元件的两端子间施加阈值电压Vas以上的电压，引起从高电阻状态向低电阻状态的转移。在此，在图66(A)所示的例子中，代替设定图64所示的电流依从，使用负载电路，实现与用图64说明的相同的效果。就是说，由于负载电路的存在，从高电阻状态向电阻状态的转移引起流过可变电阻元件的电流增加，由此发生通过负载电路的电压下降，自动地降低向可变电阻元件施加的电压。通过适当地设定负载电路的负载电阻特性，对向低电阻状态转移后的可变电阻元件施加的电压的绝对值，成为比使电阻特性从低电阻状态转移到高电阻状态的阈值电压Vbs低的电压，稳定地实现从高电阻状态向低电阻状态的转移。但是，在向低电阻状态转移后，即使通过相同脉冲宽度的电压脉冲施加来向串联电路施加阈值电压VBs以上的电压，也由于在可变电阻元件的两端子间施加比阈值电压Vas高的阈值电压Vbs以上的电压，而不发生从低电阻状态向高电阻状态的转移(产生振荡现象)。
相反，在图66(B)所示的电流电压特性中，因向串联电路施加长的脉冲宽度的电压脉冲而从低电阻状态(特性B)向高电阻状态(特性A)转移的阈值电压VBl比同样长的脉冲宽度的从高电阻状态向低电阻状态转移的阈值电压VAl绝对值小，通过在串联电路的两端施加绝对值为阈值电压VBl以上的电压，从而，在可变电阻元件的两端子间施加绝对值为阈值电压Vbl以上的电压，引起从低电阻状态向高电阻状态的转移。通过即便在较长的脉冲宽度下也将负载电路的负载电阻特性设定为与短的脉冲宽度共通，从而，对向高电阻状态转移后的可变电阻元件施加的电压的绝对值，成为比使电阻特性从高电阻状态转移到低电阻状态的阈值电压Val低的电压，稳定地实现从低电阻状态向高电阻状态的转移。但是，在向高电阻状态转移后，即使通过施加同样长的脉冲宽度的电压脉冲来向串联电路施加阈值电压VAl以上的电压，也由于在可变电阻元件的两端子间施加比阈值电压Vbl高的阈值电压Val以上的电压，而不发生从高电阻状态向低电阻状态的转移(产生振荡现象)。
因此，在相同脉冲宽度下，由于可变电阻元件的电阻特性仅从高电阻状态(特性A)和低电阻状态(特性B)的一方向另一方转移，而其逆转移是不可能的，所以在不可能进行稳定的转换动作时，在现有的单极转换动作中，通过使用长短2种的脉冲宽度的相同极性的电压脉冲施加，就能利用2个不同的脉冲宽度的电压脉冲施加的一方，稳定地实现从高电阻状态向低电阻状态的转移，用另一方稳定地实现从低电阻状态向高电阻状态的转移。
在此，需要注意之处在于，在可变电阻元件单体中，无论脉冲宽度的长短如何，虽然从低电阻状态向高电阻状态转移的阈值电压Vbs及Vbl分别是比从高电阻状态向低电阻状态转移的阈值电压Vas及Val低的电压，但阈值电压Vas及Vbs的相对关系(例如电压差、电压比)、和阈值电压Val及Vbl相对关系也都因脉冲宽度的长短不同而不同，通过适当地设定负载电路的负载电阻特性，从而，作为向串联电路施加电压的阈值电压，在短的脉冲宽度下能使阈值电压VAs比阈值电压VBs绝对值小，在长的脉冲宽度下能使阈值电压VBl比阈值电压VAl绝对值小。其结果，能使阈值电压VAs及VBs的大小关系和阈值电压VBl及VAl的大小关系反转，通过脉冲宽度不同的电压脉冲施加就能进行稳定的单极转换动作。
在此，应当清楚，可发现图66所示的可变电阻元件的阈值电压Val及Vbl的相对关系中因脉冲宽度的长短而不同是因为，通过在长脉冲宽度的电压脉冲施加时，因可变电阻元件中产生的焦耳热而使可变电阻元件或其附近的电阻成分的电阻值变化，由此，使可变电阻元件的高电阻状态(特性A)及低电阻状态(特性B)的电阻特性变化。特别地，在固定了对串联电路施加的电压脉冲的电压振幅的时候，在对低电阻状态(特性B)的可变电阻元件施加长的脉冲宽度的电压脉冲的情况下，焦耳热的产生变显著，认为在低电阻状态(特性B)的电阻特性中，因脉冲宽度的不同而明显呈现出特性变化。就是说，如比较图66(A)及(B)时所表明的，因焦耳热的影响，当施加长脉冲宽度的电压脉冲时，低电阻状态(特性B)的电阻特性更低电阻化，阈值电压VBl比脉冲宽度短的时候的阈值电压VBs低电压化。
但是，在现有的单极转换动作中，由于需要使用长短2种脉冲宽度的电压脉冲，所以如上所述，在改写时间及改写耗电这些点上是不利的。
鉴于具备因电压施加而电阻特性变化的可变电阻元件的非易失性半导体存储器件的现有双极转换动作、单极转换动作中的上述问题点，进行本发明，其目的在于，提供一种基于对双极转换动作和单极转换动作的统一的现象把握，通过施加正负极性任意的电压，而施加时间的长短不设置差异，就能对可变电阻元件进行稳定的高速转换动作的非易失性半导体存储器件。
用于实现上述目的的本发明相关的非易失性半导体存储器件，包括：存储器单元，具有2端子结构的可变电阻元件，其通过在两端施加满足规定条件的电压，由该两端的电流电压特性限定的电阻特性可在稳定地取得的低电阻状态和高电阻状态2个电阻特性间转移；负载电路，其结构为串联连接在上述可变电阻元件的一个端子上，可在第一负载电阻特性和比该第一负载电阻特性更高电阻的第二负载电阻特性之间切换由电流电压特性限定的负载电阻特性；以及电压产生电路，用于在上述可变电阻元件和上述负载电路的串联电路的两端施加电压；其第一特征在于，上述可变电阻元件的存储状态由上述电阻特性是低电阻状态还是高电阻状态来决定，通过向上述可变电阻元件的两端施加电压，上述电阻特性在低电阻状态和高电阻状态之间转移，由此成为可改写的结构；上述可变电阻元件呈现为非对称的电阻特性，即，在以一端子为基准时对另一端子的施加电压的正负的极性是第一极性的情况下，从低电阻状态转移到高电阻状态所需的施加电压的绝对值的下限值、即第一阈值电压，比上述电阻特性从高电阻状态转移到低电阻状态所需的施加电压的绝对值的下限值、即第二阈值电压小，在上述施加电压的正负的极性是与上述第一极性不同的第二极性的情况下，上述第一阈值电压比上述第二阈值电压大；上述负载电路进行切换，以便在使上述可变电阻元件的上述电阻特性从低电阻状态转移到高电阻状态的第一改写动作时，上述负载电阻特性呈现为上述第一负载电阻特性，在使上述可变电阻元件的上述电阻特性从高电阻状态转移到低电阻状态的第二改写动作时，上述负载电阻特性呈现为上述第二负载电阻特性；在上述第一改写动作时，上述电压产生电路在上述可变电阻元件及上述负载电路的串联电路的两端施加第一改写电压，以便在成为改写对象的上述存储器单元所具有的上述可变电阻元件的两端施加绝对值为上述第一阈值电压以上的上述第一极性的电压；在上述第二改写动作时，上述电压产生电路在上述可变电阻元件及上述负载电路的串联电路的两端施加第二改写电压，以便在成为改写对象的上述存储器单元所具有的上述可变电阻元件的两端施加绝对值为上述第二阈值电压以上的上述第一极性的电压。
根据本发明相关的非易失性半导体存储器件的上述第一特征结构，即使是单体中显示出双极转换特性的可变电阻元件，通过施加正负极性任意的电压，也能实现转换动作(能单极转换动作)。因此，不需要在每一存储器单元中都具备用于规避潜通路电流的选择晶体管，能缩小每一单位存储器单元的占有面积。
另外，本发明相关的非易失性半导体存储器件，除上述第一特征结构外，其第二特征在于，上述可变电阻元件形成为在第一电极和第二电极之间夹持可变电阻体而成的3层结构体。
另外，本发明相关的非易失性半导体存储器件，除上述第二特征结构外，其第三特征在于，上述存储器单元具有与上述可变电阻元件串联连接的整流元件；上述整流元件在对上述可变电阻元件的两端施加上述第一极性的电压的时候，构成正向偏置。
根据本发明相关的非易失性半导体存储器件的上述第三特征结构，不会对单极转换动作的实现带来阻碍，能降低来自邻接存储器单元的潜通路电流的影响。
另外，本发明相关的非易失性半导体存储器件，除上述第三特征结构外，其第四特征在于，在上述第一极性是正极性的情况下，由接触上述下部电极的下层而形成的N型多晶半导体和上述下部电极的界面构成肖特基势垒二极管；在上述第一极性是负极性的情况下，由接触上述下部电极的下层而形成的P型多晶半导体和上述下部电极的界面构成肖特基势垒二极管。
另外，本发明相关的非易失性半导体存储器件，除上述第四特征结构外，其第5特征在于，在上述第一极性是正极性的情况下，对上述N型多晶半导体，在与上述下部电极的接触区域的一部分中注入P型杂质；在上述第一极性是负极性的情况下，对上述P型多晶半导体，在与上述下部电极的接触区域的一部分中注入N型杂质。
根据本发明相关的非易失性半导体存储器件的上述第5特征结构，在肖特基势垒二极管上施加反方向电压的时候，由于与通常的肖特基势垒二极管的情形比较，能减少因来自PN结的耗尽层(depletion layer)的扩展而引起的反方向的电流，所以能得到潜通路电流更少的良好的器件特性。
另外，本发明相关的非易失性半导体存储器件，除上述第三特征结构外，其第6特征在于，在上述第一极性是正极性的情况下，对上述N型多晶半导体，在与上述下部电极的接触区域的一部分中注入P型杂质；在上述第一极性是负极性的情况下，对上述P型多晶半导体，在与上述下部电极的接触区域的一部分中注入N型杂质。
根据本发明的结构，由于通过不改变电压施加时间、施加相同极性的电压就能使可变电阻元件的电阻特性变化，所以能提供一种通过构成具备多个由这种可变电阻元件构成的存储器单元的非易失性半导体存储器件，就能兼容改写时间的缩短化和电路规模的缩小化的非易失性半导体存储器件。
附图说明
图1是表示本发明相关的非易失性半导体存储器件的概括结构的方框图。
图2是表示交叉点型的存储器单元阵列的部分的结构的电路图。
图3是图2所示的交叉点型存储器单元阵列中的仅由可变电阻元件构成的存储器单元的示意的垂直剖面图。
图4是表示图3所示的结构的可变电阻元件的转换特性图。
图5是表示呈现非对称结构的可变电阻元件的电流电压特性的一例的图。
图6是表示呈现非对称结构的可变电阻元件的电阻特性的图。
图7是表示可变电阻元件在未插入负载电阻的状态下进行测量时的高电阻状态和低电阻状态2个电阻特性的电流电压特性图，和表示在插入负载电阻的状态下进行测量时的高电阻状态和低电阻状态2个电阻特性的2种电流电压特性图。
图8是表示呈现非对称结构的可变电阻元件的电流电压特性的一例的图。
图9是本发明相关的非易失性半导体存储器件所具备的存储器单元的概括结构图。
图10是本发明相关的非易失性半导体存储器件的电路图。
图11是表示可变电阻元件的电流电压特性的一例的图。
图12是表示可变电阻元件的结构的一例的图。
图13是表示基于对负载电阻进行切换的可变电阻元件的转换特性的图。
图14是表示基于对负载电阻进行切换的可变电阻元件的电流电压特性的图。
图15是表示可变电阻元件的结构的一例的图。
图16是表示可变电阻元件的结构的一例的图。
图17是表示作为负载电阻特性可变电路起作用的MOSFET的负载电阻特性的电流电压特性图，和表示在插入MOSFET作为负载电路的状态下进行测量时的可变电阻元件的高电阻状态和低电阻状态2个电阻特性的2种电流电压特性图。
图18是示意性地表示改写对象的选择存储器单元的可变电阻元件、负载电路、电压转换电路的关系的方框图。
图19是表示负载电阻特性可变电路的电路结构例的电路图。
图20是表示本发明相关的非易失性半导体存储器件的概括结构图。
图21是表示本发明相关的非易失性半导体存储器件的概括平面图。
图22是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图23是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图24是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图25是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图26是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图27是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图28是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图29是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图30是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图31是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图32是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图33是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图34是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图35是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图36是说明本发明的非易失性半导体存储器件的第一实施方式的制造工序的概括工序剖面图。
图37是说明本发明相关的非易失性半导体存储器件的概括结构图。
图38是本发明相关的非易失性半导体存储器件的概括平面图。
图39是说明本发明的非易失性半导体存储器件的第二实施方式的制造工序的概括工序剖面图。
图40是说明本发明的非易失性半导体存储器件的第二实施方式的制造工序的概括工序剖面图。
图41是说明本发明的非易失性半导体存储器件的第二实施方式的制造工序的概括工序剖面图。
图42是说明本发明的非易失性半导体存储器件的第二实施方式的制造工序的概括工序剖面图。
图43是说明本发明的非易失性半导体存储器件的第二实施方式的制造工序的概括工序剖面图。
图44是说明本发明的非易失性半导体存储器件的第二实施方式的制造工序的概括工序剖面图。
图45是说明本发明的非易失性半导体存储器件的第二实施方式的制造工序的概括工序剖面图。
图46是说明本发明的非易失性半导体存储器件的第二实施方式的制造工序的概括工序剖面图。
图47是说明本发明的非易失性半导体存储器件的第二实施方式的制造工序的概括工序剖面图。
图48是说明本发明的非易失性半导体存储器件的第二实施方式的制造工序的概括工序剖面图。
图49是说明本发明的非易失性半导体存储器件的第二实施方式的制造工序的概括工序剖面图。
图50是说明本发明相关的非易失性半导体存储器件的概括结构图。
图51是本发明相关的非易失性半导体存储器件的概括平面图。
图52是说明本发明的非易失性半导体存储器件的第三实施方式的制造工序的概括工序剖面图。
图53是说明本发明的非易失性半导体存储器件的第三实施方式的制造工序的概括工序剖面图。
图54是说明本发明的非易失性半导体存储器件的第三实施方式的制造工序的概括工序剖面图。
图55是说明本发明的非易失性半导体存储器件的第三实施方式的制造工序的概括工序剖面图。
图56是说明本发明的非易失性半导体存储器件的第三实施方式的制造工序的概括工序剖面图。
图57是说明本发明的非易失性半导体存储器件的第三实施方式的制造工序的概括工序剖面图。
图58是说明本发明的非易失性半导体存储器件的第三实施方式的制造工序的概括工序剖面图。
图59是说明本发明的非易失性半导体存储器件的第三实施方式的制造工序的概括工序剖面图。
图60是说明本发明的非易失性半导体存储器件的第三实施方式的制造工序的概括工序剖面图。
图61是具备现有的1T1R型的存储器单元的存储器单元阵列的结构例。
图62是表示2端子非线性元件的电流电压特性的图。
图63是具备1D1R型的存储器单元的存储器阵列的结构例。
图64是表示向在上部电极和下部电极之间夹持可变电阻体的结构的可变电阻元件的两电极间施加电压而引起的基本的电阻变化特性的曲线图。
图65是表示向在上部电极和下部电极之间夹持可变电阻体的结构的可变电阻元件的两电极间施加电压而引起的的基本的电阻变化特性的另一曲线图。
图66是表示现有的可双极转换动作的可变电阻元件的电阻变化特性的曲线图。
具体实施方式
下面，参照附图说明本发明相关的非易失性半导体存储器件(以下适当称为“本发明器件”)的实施方式。
[本发明器件的结构]
参照图1～图19，说明本发明器件的结构。图1是表示本发明相关的非易失性半导体存储器件的概括结构的方框图的一例。如图1所示，本发明器件10由存储器单元阵列11、字线解码器(相当于字线选择电路)12、位线解码器(相当于位线选择电路)13、负载电阻特性可变电路14、读出电路15、控制电路16、及电压转换电路17构成。
在行方向及列方向上分别排列多个非易失性存储器单元而构成存储器单元阵列11，其能将信息电气地写入由来自外部的地址输入所指定的存储器单元中，并且能读出存储在由地址输入所指定的存储器单元中的信息。更详细地，在与从地址线18输入的地址信号对应的存储器单元阵列11内的特定的存储器单元中存储信息，此信息通过数据线19被输出给外部器件。在此，各存储器单元包括通过在上部电极和下部单极之间夹持可变电阻体而构成3层结构体的可变电阻元件。
字线解码器12被连接到存储器单元阵列11的各字线上，选择与输入到地址线18的行选择用的地址信号相对应的存储器单元阵列11的字线作为选择字线，对选择字线和未选择的非选择字线分别施加与写入、擦除、读出的各存储器动作相对应的选择字线电压和非选择字线电压。
位线解码器13被连接到存储器单元阵列11的各位线上，选择与输入到地址线18的列选择用的地址信号相对应的存储器单元阵列11的位线作为选择位线，对选择位线和未选择的非选择位线分别施加与写入、擦除、读出的各存储器动作相对应的选择位线电压和非选择位线电压。
负载电阻特性可变电路14在写入或擦除动作时，在不同的2个负载电阻特性(低电阻状态和高电阻状态)之间，根据来自控制电路16的控制，切换负载电路内的、由该负载电路的电流电压特性所限定的负载电阻特性，其中，上述负载电路串联地电连接到用字线解码器12和位线解码器13从存储器单元阵列11中、作为改写对象而被选择出的选择存储器单元。在图1所示的本发明器件10中，作为一例是在字线解码器12和电压转换电路17之间具备负载电阻特性可变电路14的结构。
控制电路16进行存储器单元阵列11的写入、擦除、读出的各存储器动作的控制。控制电路16根据从地址线18输入的地址信号、从数据线19输入的数据输入(写入动作时)、从控制信号线20输入的控制输入信号，控制字线解码器12、位线解码器13，控制存储器单元阵列11的读出、写入、及擦除动作。具体地，在各存储器动作中，对电压转换电路17、字线解码器12、位线解码器13等执行用于分别对选择字线、非选择字线、选择位线、及非选择位线施加与各存储器动作相对应的规定的电压的控制。特别地，在写入及擦除动作时，进行通过负载电路施加给改写对象的存储器单元的各电压脉冲的电压振幅及脉冲宽度的控制。并且，在写入动作时和擦除动作时，对负载电阻特性可变电路14进行用于切换负载电路的负载电阻特性的控制。在图1所示的例子中，控制电路16虽然未图示，但具备作为通常的地址缓冲器电路、数据输入输出缓冲器电路、控制输入缓冲器电路的功能。再有，写入和擦除意味构成后述的存储器单元的可变电阻元件的2个电阻特性(低电阻状态和高电阻状态)间的转移(转换：switching)，将从一方电阻特性向另一方电阻特性的转移定义为写入，将其反方向的转移定义为擦除。
电压转换电路17将存储器单元阵列11的读出、写入、擦除动作时所需的选择字线电压、非选择字线电压、选择位线电压、非选择位线电压赋予字线解码器12及位线解码器13。Vcc是本发明器件10的供给电压(电源电压)、Vss是接地电压、Vpp是写入用的电压、Vee是擦除用的电压、Vr是读出用的电压。在图1的结构中，写入及擦除动作时的选择字线电压通过负载电阻特性可变电路14提供给字线解码器12。
从存储器单元阵列11通过位线解码器13、读出电路15进行数据的读出。读出电路15判定数据的状态，将此结果送到控制电路16，向数据线19输出。
在图2中示意性地示出交叉点型的存储器单元阵列11的部分的结构。在图2中，存储器单元阵列11在4条位线BL0～BL3和4条字线WL0～WL3的各交点处夹持存储器单元M。如图2所示，存储器单元阵列11，在行方向及列方向上分别排列多个具有根据电阻的变化而存储信息的可变电阻元件的2端子结构的存储器单元M，包括向行方向延伸的多个字线和向列方向延伸的多个位线，具有同一行的存储器单元的每一个将存储器单元的一端侧连接到共同的字线、同一列的存储器单元的每一个将存储器单元的另一端侧连接到共同的位线而成的交叉点型的存储器单元阵列结构。
假设作为构成本发明器件10所具备的存储器单元阵列11的各存储器单元，构成为通过在2端子结构的可变电子元件的2端子间施加改写用(写入用及擦除用)的电压脉冲，来使由可变电阻元件的电流电压特性限定的电阻特性变化，即，使固定的偏置(bias)条件下的电阻变化，由此就能写入信息。
图3是构成的存储器单元的可变电阻元件的示意的剖面结构图。如图3所示，构成存储器单元M的可变电阻元件21构成为由下部电极22、可变电阻体23、上部电极24构成的3层结构体。再有，在图3中，虽然是下部电极22和上部电极24的两电极从上下方向夹持可变电阻体23的结构，但对于夹持的方向而言不限于上下方向(即相对基板面垂直的方向)，也可以是在与基板面平行的方向上形成的2电极间夹持可变电阻体的结构。下面，说明可变电阻元件21是像图3这样在上下方向形成的2电极间夹持可变电阻体23的结构。
构成本发明器件中的存储器单元的可变电阻元件21，上下非对称地构成，例如是下部电极22和上部电极24用不同的金属材料构成、或电极面积不同的结构。或者，也可以设计为可变电阻体23和下部电极22的界面的接触状态、与可变电阻体23和上部电极24的界面的接触状态不同，上下非对称地构成。例如，作为下部电极22使用TiN，以通过使此TiN电极的上面氧化而形成的钛酸氮化物(TiOxNy)作为可变电阻体23，通过在其上部堆积Pt、TiN、W、Co、Ni等，就能构成上部电极24。即，构成本发明器件10所具备的存储器单元阵列11的各存储器单元，由上下非对称的可变电阻元件21构成，是通过施加正负两极性的电压，使上述的双极转换成为可能的结构。例如，通过在可变电阻元件21的两端，交替地施加规定时间的、以下部电极22为基准时的上部电极24的极性为负极性的第一改写电压、和作为其相反极性的正极性的第二改写电压，就能在低电阻状态和高电阻状态之间切换可变电阻元件21的电阻特性。图4是表示分别交替施加仅30ns的施加时间的、上述第一改写电压即-3V、第二改写电压即+3V时的可变电阻元件21的电阻特性的变化的曲线图。像这样，本发明器件10所具备的可变电阻元件21通过相互施加正负两极性的电压，而具有电阻特性可切换、即可双极转换的特性。
作为上述可变电阻元件21呈现出双极转换特性的理由，认为其理由之一是具有肖特基结的结构。即，如上所述，通过氧化下部电极22(TiN)表面而形成可变电阻元件21内、构成有助于电阻变化的可变电阻体23的材料。此可变电阻体23是钛酸氮化物，形成在表面氧浓度最高、且在膜的内部氮浓度连续变高的薄膜结构。即，下部电极22和可变电阻体23的边界因连续的组成变化而形成欧姆结。另一方面，由于是通过在可变电阻体23的上部重新堆积电极材料而形成上部电极24的结构，所以在此上部电极24和可变电阻体23之间形成具有非连续的组成变化的界面。可变电阻体23在形成过程中由于杂质导入和产生氧缺失而具有显示N型导电性的性质。当在上部电极中使用像Pt、TiN、W、Co、Ni这样功函数(workfunction)比较高的的金属时，在与上部电极的界面形成肖特基结，满足上述的双极转换的条件。
图5是呈现非对称结构的上述的可变电阻元件21的电流电压特性的一例。再有，在图5中，将可变电阻元件21的电阻成分分解为按照施加电压进行低电阻状态和高电阻状态转移的可变电阻成分Rv、和虽然不因施加电压的大小而使其值变化、却根据电压的极性其值变化的非对称电阻成分Rc后，将此非对称电阻成分Rc看作内部电阻来图表化可变电阻成分Rv的状态。即，在图5中，在低电阻状态和高电阻状态之间发生转移现象的情况下，产生该转移现象所需的施加电压相当于图5中的I-V特性曲线中、将连接表示转移前的状态的点(特性点)和转移后的特性点的线延长时与电压轴交叉的交点所表示的电压值。举一例进行说明，为了使可变电阻元件21(的可变电阻成分Rv的状态)从特性点T11向特性点T12转移，需要在可变电阻元件21的两端施加用线段连接特性点T12和特性点T11、并将此线段延长到特性点T11侧而与电压轴相交叉的交点所表示的电压Va+。再有，在图5中，将施加正电压时的内部电阻Rc标记为R，将施加负电压时的内部电阻Rc标记为r。
如图5所示，具有非对称特性的可变电阻元件根据施加电压的极性而在阈值电压的绝对值的大小关系上发生逆转。即，相对于在正极性中用于从高电阻状态转移到低电阻状态的阈值电压Va+比用于从低电阻状态向高电阻状态转移的阈值电压Vb+小，在负极性中用于从高电阻状态转移到低电阻状态的阈值电压的绝对值Va-却比用于从低电阻状态向高电阻状态转移的阈值电压的绝对值Vb-大。即，通过在可变电阻元件21的两端施加Va+以上、不足Vb+的正极性电压，就从高电阻状态(A)稳定地转移到低电阻状态(B)，通过在可变电阻元件21的两端施加绝对值为Vb-以上、不足Va-的负极性电压，就从低电阻状态(B)稳定地转移到高电阻状态(A)。
另一方面，在对可变电阻元件21施加相同极性的电压的情况下，电阻特性维持一定的状态没有变化。图6作为一例，虽然是表示重复进行施加与上述转换动作时相同时间的正极性电压的动作的时候的电阻状态的变化的曲线图，但电阻状态不根据电压的施加动作而变化。即，考虑图4及图6时可知，在具有非对称结构的可变电阻元件的的两端交替施加尽可能相同时间的正负两极性的电压的情况下，显示出交替地进行低电阻状态和高电阻状态的转移的转换特性，另一方面，即使按同一时间依次施加同一极性(仅正极性或仅负极性)的电压也未呈现为转换特性。
在图5内，通过连接从高电阻状态转移到低电阻状态的情形、或从低电阻状态转移到高电阻状态的情形下的转移前的I-V特性点和转移后的I-V特性点得到的线段的倾斜度取决于可变电阻元件21内的电阻成分。即，可电阻元件21的电阻可分解为主要有助于可变电阻体23的可变电阻Rv、和由可变电阻体23和上部电极24或下部电极22的界面状态等决定的规定的内部电阻Rc，可看作是它们串联连接的结构。
例如，在图5中，在通过在可变电阻元件21的两端施加电压Va+而从高电阻状态转移到低电阻状态的情况下(特性点T11→T12的转移)，由于可变电阻Rv从高电阻状态变化为低电阻状态，所以可变电阻Rv和内部电阻Rc的电阻比变化。另一方面，由于在可变电阻Rv的值的变化前后，对可变电阻元件21的两端施加的电压没有变化，所以施加在可变电阻Rv的两端的电压通过按可变电阻Rv和内部电阻Rc的电阻比来对施加在可变电阻元件21的两端的电压进行分压而决定，其结果，由于可变电阻Rv的值下降，施加在可变电阻Rv的两端的电压也下降。即，在图5中，特性点T12成为表示比特性点T11电压值小的值的位置。
相反，关于通过在可变电阻元件21的两端施加电压-Vb-而从低电阻状态转移到高电阻状态的情形(特性点T13→T14的转移)，也能与上述同样进行说明。即由于可变电阻Rv的值增加，所以可变电阻Rv和内部电阻Rc的电阻比变化，通过按可变电阻Rv和内部电阻Rc的电阻比来对施加在可变电阻元件21的两端的电压进行分压而决定的可变电阻Rv的两端的电压就会增加。即，在图5中，特性点T14成为表示比特性点T13电压值(的绝对值)大的值的位置。
再有，在图5中，特性点T11和T12的线段的倾斜度、以及特性点T13和T14的线段的倾斜度呈现出非对称性。此非对称性由于内部电阻Rc的大小根据施加在可变电阻元件21的两端的电压的极性、即相对于下部电极22的上部电极24的电压极性的正负而变化，所以即使可变电阻Rv是相同的高电阻状态，可变电阻Rv和内部电阻Rc的电阻比在极性间也是不同的，所以可以说上述倾斜度不同。如此，作为内部电阻Rc的大小根据施加电压的极性发生变化的理由，如上所述，通过使可变电阻元件21成为上下非对称的结构，就能在电极和可变电阻体之间形成肖特基结。
如此，上述的双极转换通过利用内部电阻Rc的大小因正负的极性的不同而发生变化的特点，而交替施加正负两电压使可变电阻元件21的电阻特性变化。
但是，根据本发明器件10的结构，由于使用负载电阻特性可变电路14使负载电路的负载电阻特性变化，因此即使是具有此种非对称结构的可变电阻元件21，通过在两端依次施加尽可能相同时间的同一极性的电压，也能进行转换特性。关于此情况下面详细地说明。
本发明器件10具备的负载电阻特性可变电路14结构为可控制串联连接到可变电阻元件21的一端的负载电阻Rz的电阻值。由于通过使负载电阻Rz的大小变化就能控制施加在可变电阻元件21的两端的电压，所以通过调整施加在负载电阻Rz和可变电阻元件21的串联电路的两端的电压的大小、和负载电阻Rz的大小，就能使可变电阻元件21的电阻状态在图5所示的I-V特性曲线图上的范围内变动。
首先，为了便于说明的理解，通过负载电阻的控制就可控制可变电阻元件21的电阻状态的情形，在进行关于可变电阻元件21仅具有可变电阻Rv的情形(即，即使施加电压是正负任意的极性、电阻特性也是对称的情形)的说明后，进行关于考虑加入可变电阻元件21的内部电阻Rc的情形(即，按施加电压的极性的正负、电阻特性成为非对称的情形)的说明。
首先，进行关于可变电阻元件21的电阻特性在正负两极性呈现为对称性的情形的说明。由于这种可变电阻元件21在施加正电压的时候的电阻特性和在施加负电压的时候的电阻特性是对称的，所以以下参照在施加正电压的时候所呈现出的电阻特性进行说明。
图7(A)是表示在未插入负载电阻的状态下测量时的可变电阻元件的高电阻状态(特性A)和低电阻状态(特性B)2个电阻特性的I-V特性曲线(施加正电压时)。在高电阻状态下，在特性点Ta(Va、Ia)从高电阻状态向低电阻状态转移，在低电阻状态下，在特性点Tb(Vb、Ib)从低电阻状态向高电阻状态转移。再有，以下，将从高电阻状态向低电阻状态转移所需的电压的绝对值Va称为“第二阈值电压”，将从低电阻状态向高电阻状态转移所需的电压的绝对值Vb称为“第一阈值电压”。再有，将可变电阻元件的电阻特性在高电阻状态的两端子间的电压为上述第二阈值电压Va时的电流的绝对值Ia称为“第二阈值电流”，将低电阻状态的两端子间的电压为上述第一阈值电压Vb时的电流的绝对值Ib称为“第一阈值电流”。
首先，说明从高电阻状态向低电阻状态转移所希望的负载电阻特性的范围、和对负载电路和可变电阻元件(存储器单元)的串联电路施加的驱动电压Vda(电压脉冲的电压振幅)的范围。在具有图7(A)所示的电阻特性的可变电阻元件上串联连接电阻值Rl的负载电阻的时候，通过特性点Ta(Va、Ia)的负载电阻特性，如图7(B)中直线C1所描绘的。再有，将此时的驱动电压Vda称为“第二临界电压VA”。
在此，在图7(A)的例子中，示出第一阈值电压Vb比第二阈值电压Va小的情形。此情况下，虽然如果对可变电阻元件21施加Vb以上、不足Va的电压就能从低电阻状态稳定地转移到高电阻状态，但由于即使施加第二阈值电压Va以上的电压，此电压也是第一阈值电压Vb以上，所以在低电阻状态(特性B)下并不稳定。即图7(A)示出具有可仅从高电阻状态稳定地转移到低电阻状态的特性的情形。
在图7(A)所示的这样的特性中，为了通过使负载电阻Rz变化而进行可变电阻元件21从高电阻状态向低电阻状态的稳定的转移，有必要使负载电阻特性直线C1在比从低电阻状态向高电阻状态转移的特性点Tb(Vb、Ib)低的电压侧的点T1(Vt1、It1)，与低电阻状态的I-V特性曲线相交叉。即，通过图7(B)上的特性点Ta的负载电阻特性直线C1用式1所示的关系式表示。
(式1)
V＝-R1×(I-Ia)+Va
在此，为了满足上述条件，设在I＝Ib时满足V＜Vb。因此，由式1及该条件，导出下述式2所示的条件。
(式2)
(Va-Vb)/(Ib-Ia)＜R1
在此，式2左边的电阻值相当于临界电阻值。电阻值R1相当于第一电阻值，使用特性点Ta(Va、Ia)和交点T1(Vt1、It1)的各坐标值，能用下述式3表示。
(式3)
R1＝(Va-Vt1)/(It1-Ia)
并且，此时通过负载电阻使可变电阻元件从高电阻状态向低电阻状态转移的电压脉冲的电压振幅Vda必须是比第二临界电压VA高的电压。即，由于将I＝0代入式1所示的负载电阻特性直线C1的式中后得到的值是第二临界电压VA，所以电压振幅Vda必须满足下述式4所示的条件。
(式4)
Vda＞Va+R1×Ia
接着，说明从低电阻状态向高电阻状态转移所希望的负载电阻特性的范围、和对负载电路和可变电阻元件(存储器单元)的串联电路施加的驱动电压Vdb(电压脉冲的电压振幅)的范围。在具有图7(A)所示的电阻特性的可变电阻元件上串联连接电阻值R2的负载电阻的时候，通过特性点Tb(Vb、Ib)的负载电阻特性，如图7(C)中直线C2所描绘的。再有，将此时的驱动电压Vdb称为“第一临界电压VB”。为了进行从低电阻状态向高电阻状态的稳定的动作，有必要使此负载电阻特性直线C2在比从高电阻状态向低电阻状态转移的特性点Ta(Va、Ia)低的电压侧的点T2(Vt2、It2)，与高电阻状态的I-V特性曲线相交叉。即，通过图7(C)上的特性点Tb的负载电阻特性直线C2用式5所示的关系式表示。
(式5)
V＝-R2×(I-Ib)+Vb
在此，为了满足上述条件，设在I＝Ia时满足V＜Va。因此，由式5及该条件，导出下述式6所示的条件。
(式6)
(Va-Vb)/(Ib-Ia)＞R2
在此，式6左边的电阻值相当于临界电阻值。电阻值R2相当于第二电阻值，使用特性点Tb(Vb、Ib)和交点T2(Vt2、It2)的各坐标值，能用下述式7表示。
(式7)
R2＝(Vt2-Vb)/(Ib-It2)
并且，此时通过负载电阻使可变电阻元件从低电阻状态向高电阻状态转移的电压脉冲的电压振幅Vdb必须是比第一临界电压VB高的电压。即，由于将I＝0代入式5所示的负载电阻特性直线C2的式中后得到的值是第一临界电压VB，所以电压振幅Vdb必须满足下述式8所示的条件。
(式8)
Vdb＞Vb+R2×Ib
在以上的说明中，虽然第二临界电压VA和第一临界电压VB为不同的电压值，但只要使可变电阻元件从高电阻状态向低电阻状态转移的电压脉冲的电压振幅Vda、和使可变电阻元件从低电阻状态向高电阻状态转移的电压脉冲的电压振幅Vdb分别满足式4和式8的条件，就能设定为相同的电压。
此情况下，例如，在从低电阻状态向高电阻状态的转换动作中，电压振幅Vdb为比第一临界电压VB高得多的电压，在图7(C)中负载电阻特性直线C2向右方向(高电压方向)平行地移动，虽然即使负载电阻特性直线C2和高电阻状态(特性A)的I-V特性曲线的交点比特性点Ta(Va、Ia)更向高电压侧移动，在此时刻也会引起在高电阻状态和低电阻状态之间的双向转移而成为不稳定的振荡状态，但是在电压脉冲的施加结束时刻，由于随着电压振幅Vdb的下降，负载电阻特性直线C2向左方向(低电压方向)平行地移动，负载电阻特性直线C2和高电阻状态(特性A)的I-V特性曲线的交点比特性点Ta(Va、Ia)更向低电压侧移动，所以最终发生向高电阻状态的转移，电阻特性稳定在高电阻状态。并且，在从高电阻状态向低电阻状态的转换动作中，电压振幅Vda为比第二临界电压VA高得多的电压，在图7(B)中负载电阻特性直线C1向右方向(高电压方向)平行地移动，虽然即使负载电阻特性直线C1和低电阻状态(特性B)的I-V特性曲线的交点比特性点Tb(Vb、Ib)更向高电压侧移动，在此时刻也会引起在高电阻状态和低电阻状态之间的双向转移而成为不稳定的振荡状态，但是在电压脉冲的施加结束时刻，由于随着电压振幅Vda的下降，负载电阻特性直线C1向左方向(低电压方向)平行地移动，负载电阻特性直线C1和低电阻状态(特性B)的I-V特性曲线的交点比特性点Tb(Vb、Ib)更向低电压侧移动，所以最终发生向低电阻状态的转移，电阻特性稳定在低电阻状态。基于以上的理由，在本发明器件中，可将电压振幅Vda和电压振幅Vdb设定为相同电压。
鉴于上述考察，以下说明，在考虑可变电阻元件21的内部电阻Rc的情形下，即在按照施加电压的正负、电阻特性为非对称的情况下，通过负载电阻Rz的切换控制进行可变电阻元件21的电阻状态的转移的控制的情形。在此，也以显示出图5所示的I-V特性的可变电阻元件21为例进行说明。
图5所示的I-V特性曲线图，可以说是在负载电阻Rz＝0的情况下，在负载电阻Rz和可变电阻元件21的串联电路的两端施加的电压、和流到串联电路的电流的关系。而且，当在此状态下依次增加负载电阻Rz的大小时，由于负载电阻Rz串联地连接到内部电阻Rc，所以在图5中，就与在内部电阻Rc的电阻值上加上负载电阻Rz的电阻值的情形相等，串联连接到可变电阻元件21内的可变电阻成分Rv(呈现为对称性的成分)的负载电阻成分(Rc+Rz)增加(图5中的负载电阻成分的倾斜度变缓)。下面参照与图5在同一图面上图示的图8，说明上述内容。
在未考虑负载电阻Rz的时候，即负载电阻Rz＝0的时候，根据上述的考察，在施加正电压的情况下，从高电阻状态(A)向低电阻状态(B)能稳定的转移，另一方面，从低电阻状态(B)向高电阻状态(A)的稳定的转移是不可能的，在施加负电压的时候，从低电阻状态(B)向高电阻状态(A)能稳定的转移，另一方面，从高电阻状态(A)向低电阻状态(B)的稳定的转移是不可能的。因此，如果通过使负载电阻Rz的大小增大到规定的值Z(＞0)，并通过施加正电压使得从低电阻状态(B)向高电阻状态(A)的稳定的转移成为可能的话，则通过进行负载电阻Rz的大小的切换控制，就会仅因正电压的施加而呈现转换特性(单极转换)，同样地，如果通过使负载电阻Rz的大小为规定的值Z(＞0)，并通过施加负电压使得从高电阻状态(A)向低电阻状态(B)的稳定的转移成为可能的话，则通过进行负载电阻Rz的大小的切换控制，就会仅因负电压的施加而呈现转换特性(单极转换)。换言之，由于能通过同一极性的电压施加来进行转换特性，所以就能得到单极转换的优点。基于上述考察，针对下述问题进行以下验证，通过使负载电阻Rz的大小变化，是否能因正电压的施加而进行从低电阻状态向高电阻状态的稳定的转移，以及是否能因负电压的施加而进行从高电阻状态向低电阻状态的稳定的转移。
首先，验证通过使负载电阻Rz的大小增加，在正极性的范围中是否能从低电阻状态(B)向高电阻状态(A)稳定转移。即，在图8内，为了满足特性点T15，在施加电压后，(或与此施加同时)如果使负载电阻Rz增加，则可变电阻元件21的电阻特性转移到高电阻状态，特性点从T15移动到T16z。但是，由于此特定点T16z的电压的大小，比从高电阻状态向低电阻状态转移的特性点T11的电压的大小更大，所以在高电阻状态下不能安定，成为振荡状态。即，在正极性的范围中，即使使负载电阻Rz的大小变化，依然不能进行从低电阻状态(B)向高电阻状态(A)的稳定的转移，不能进行单极转换。
接着，验证通过使负载电阻Rz的大小增加，在负极性的范围中是否能从高电阻状态(A)向低电阻状态(B)稳定转移。即，在图9内，为了满足特性点T17，在施加电压后，(或与此施加同时)如果使负载电阻Rz增加，则可变电阻元件21的电阻特性转移到低电阻状态，特性点从T17移动到T18z。由于此特性点T18z的位置随着负载电阻Rz的大小的增加而向原点方向移动，所以至少通过设定负载电阻Rz的大小以使特性点T18z的电压的绝对值的大小比从低电阻状态向高电阻状态转移的特性点T13的电压的绝对值的大小更小，就能稳定地从高电阻状态(A)转移到低电阻状态(B)。
即，在呈现为图8所示的I-V特性的可变电阻元件中，通过调整负载电阻Rz的大小，就能仅在负极性的范围中实现转换动作。
如果换言之，可以说，在使用可实现双极转换动作的可变电阻元件实现单极转换的时候，不能在正负任意的极性下实现单极转换，但是能在不考虑负载电阻Rz的状态下，仅在为了从低电阻状态转移到高电阻状态而应在可变电阻元件的两端施加的第一阈值电压，比为了从高电阻状态转移到低电阻状态而应在可变电阻元件的两端施加的第二阈值电压更小侧的极性中，实现单极转换。因此，由于通过调整负载电阻的大小，通过施加满足上述条件侧的极性的电压就能使电阻特性变化，所以不需施加正负双方的电压，就能简化存储器单元的结构，能获得这种单极转换的优点。
如此，为了使具备双极转换特性的可变电阻元件进行单极转换动作，需要注意施加电压的极性，在具备这种可变电阻元件和整流元件而构成1D1R型存储器单元的情况下，有必要进行连接，以便在施加可实现上述单极转换动作的极性的电压的时候成为正向偏置。
例如，在通过对下部电极22施加使上部电极24成为正极性的电压而能进行单极转换的情况下，如图9(a)概念地所示，如果连接整流元件以便在施加正电压时能施加正偏置的话，则能够形成单位存储器单元。具体地，能在下部电极22之下，以图9(b)所示的这种PN结二极管、或以图9(c)所示的这种N型多晶半导体和下部电极22的界面处的肖特基势垒二极管的结构来形成。
并且，如图10所示的概念图，如果形成能使将上述结构的存储器单元连接到字线或位线的驱动晶体管的负载特性发生变化的电路系统的话，则能形成可高速写入的半导体存储器件。在图10中，虽然是通过控制驱动晶体管的栅极电压来使负载电阻变化的例子，但例如通过切换沟道宽度不同的两个晶体管，也同样能改变负载电阻。
在上述的说明中，进行了如下方法的说明，即在可变电阻元件具备双极转换特性的情况下，用于通过调整负载电阻来实现单极转换的方法。下面，作为参考例，简单说明如下情形，在可变电阻元件不具备双极转换特性的时候，即，在可变电阻元件单体中，在正负任意的极性中仅能稳定地实现从低电阻特性向高电阻特性的转移的情况下，通过调整负载电阻的值来实现单极转换的情形。
在图3的结构中，例如，使用铜作为下部电极22，氧化该铜表面形成可变电阻体23，形成Ti、Ta、W作为上部电极24。在图11中示出对具有这种结构的可变电阻元件21的两端施加电压时的电流电压特性(电阻特性)。与下部电极22为TiN的情形不同，利用正负改写施加电压双方，使从高电阻特性转移到低电阻特性所需的第二阈值电压，比从低电阻特性转移到高电阻特性所需的第一阈值电压大。上述结构的情形，即使在极性正负任意下，也呈现为从低电阻特性向高电阻特性稳定的转移，另一方面，不能进行从高电阻特性向低电阻特性的稳定的转移。即，具有此种结构的可变电阻元件21，单体中不能进行转换动作，不具有双极转换特性。
对于这种可变电阻元件21，基于上述的技术思想，如图12所示，在可变电阻元件上串联连接负载电阻，通过使该负载电阻变化，即使用正负任意的施加电压也能实现单极、连续转换。本例的情形，在对上部电极24施加正的电压的时候，通过在从高电阻变化为低电阻时连接100kΩ的负载电阻Rz，就能连续转换(参照图13)。图13是表示交替重复以下情况而产生的可变电阻元件21的电阻的变化的曲线图，即：不通过负载电阻Rz(Rz＝0)而施加30ns正极性电压1.5V的情况、和通过负载电阻Rz(Rz＝100kΩ)而施加30ns正极性电压3V的情况。
同样地，在施加负极性电压的时候，通过交替重复不通过负载电阻Rz(Rz＝0)而施加30ns负极性电压-1V的情况、和通过负载Rz(Rz＝300kΩ)施加30ns负极性电压-5.5V的情况，也能进行同样地转换。在图14中示出在这种条件下进行电阻特性的变化时的可变电阻元件21的I-V特性。
在本结构中，表现电阻变化的材料是对铜表面进行氧化而形成的氧化铜膜，是在表面氧浓度最高、在膜的内部氧浓度连续地变低的薄膜。即，通过连续的组成变化，使下部电极22和可变电阻体23的边界形成欧姆结。相对于此，在上部电极24和可变电阻体23之间形成具有非连续的组成变化的界面。该可变电阻材料具有因杂质导入和氧缺失而呈现为P型的导电性的性质。虽然如果在上部电极24中使用像Ti、Ta、W这样功函数比较低的金属，在可变电阻体23和上部电极24的界面会形成PN结，但是像对氮化钛进行氧化而形成的上述可变电阻元件那样，不呈现出极端的正负的非对称性。即，虽然第一阈值电压和第二阈值电压的大小的比率在正负上不同，呈现出上下电极的功函数的不同，但大小关系还未达到逆转。
如上所述，未呈现为双极转换特性的可变电阻元件的时候，即使在正负任意的极性下，通过调整负载电阻的值也能构成单极转换动作。即，构成1D1R型存储器单元的情况下，可以根据施加电压的极性来决定连接的整流元件的方向。但是，由于利用任意的极性，其电阻特性多少有些差异，因此能构成根据用途来选择利用的极性的结构。此时，使用上述图14所示的例子进行说明。
例如，从低电阻特性变化到高电阻特性的阈值的电流的绝对值，在对上部电极24施加正的电压的时候比在对上部电极24施加负的电压的时候要高(图14中It21＞It23)。另一方面，从高电阻特性变化到低电阻特性的阈值的电压的绝对值，在对上部电极24施加负的电压的时候比在对上部电极24施加正的电压的时候要高(图14中Vt24＞Vt22)。在像图15这样配置整流元件以便在对上部电极24施加负的电压时成为正向的结的情况下，能减少写入所需的电流，能降低消耗电流，提高基于并列写入的存储器块的改写速度。另一方面，为了用低的电流引起电阻变化，所以需要使读出电流比其小，由于读出速度稍稍变慢，所以可以说在设计规则130nm以上的尺寸比较大的存储器和移动用途的存储器中主要为有优势的结构。另一方面，在像图16这样配置整流元件以便在对上部电极24施加正的电压时成为正向的结的情况下，虽然从低电阻向高电阻变化所需的电流较大，但由于从高电阻变化为低电阻的电压较低，所以可使用比较低的电压的驱动晶体管，此外，由于还充分地获取读出电流，所以能高速读出。由于从低电阻向高电阻变化所需的电流在微细化的同时还变小，所以成为在设计规则130nm以下的高性能存储器中发挥优势的存储器结构。
上述的各阈值电压、阈值电流、以及各临界电压等，实际中是应该使用对负载电路和存储器单元的串联电路所施加的电压脉冲的短的脉冲宽度的电压脉冲来进行测量或评价的。原因是在可变电阻元件的电阻特性具有显著的温度响应性的时候，受电压施加时间的影响，存在各阈值电压发生变化的可能性。
另外，在关于上述的动作原理及最佳的负载电阻特性的决定方法的说明中，虽然作为负载电路假设是具有线性的负载电阻特性的单体的负载电阻，但在实际的电路结构中，由于在负载电路中含有具有用于选择字线解码器12和位线解码器13中的字线和位线的非线性的电流电压特性的晶体管，所以负载电阻特性成为非线性。虽然即便在负载电阻特性是非线性的情形，考虑上述的动作原理、及最佳的负载电阻特性的决定方法的方法也相同，但由于基于负载电路中所含的MOSFET特有的电流电压特性也存在注意点，所以作为负载电路，下面假设具有非线性的负载电阻特性的单体的MOSFET来进行说明。
图17(A)示出由MOSFET不同的栅极电压Vg下的源·漏间的2个电流电压特性所限定的负载电阻特性C3、C4。就是说，此MOSFET作为可通过栅极电压的电压控制来切换负载电阻特性的负载电阻特性可变电路14起作用。如图17(B)及(C)所示，栅极电压较低(Vg＝VL)的负载特性C3用于可变电阻元件的电阻特性从高电阻状态(特性A)向低电阻状态(特性B)转移的场合，栅极电压较高(Vg＝VH)的负载电阻特性C4用于可变电阻元件的电阻特性从低电阻状态(特性B)向高电阻状态(特性A)转移的场合
首先，说明从高电阻状态向低电阻状态转移所希望的负载电阻特性的范围、和对负载电路和可变电阻元件(存储器单元)的串联电路施加的驱动电压Vda(电压脉冲的电压振幅)的范围。在具有图7(A)所示的电阻特性的可变电阻元件中，将MOSFET的栅极电压设定为低电平(VL)而成为负载电阻特性C3的情况下，通过特性点Ta(Va、Ia)的负载电阻特性，如图17(B)中曲线C3所描绘的。再有，设此时的驱动电压Vda为第二临界电压VA。为了进行从高电阻状态向低电阻状态的稳定的动作，有必要使此负载电阻特性曲线C3在比从低电阻状态向高电阻状态转移的特性点Tb(Vb、Ib)更低电压侧的点T3(Vt3、It3)，与低电阻状态的I-V特性曲线相交叉。即，通过图17(B)上的特性点Ta和交点T3(Vt3、It3)的负载电阻特性曲线C3，相对于图7(A)所示的2个电阻特性，由于与下述的式9中使用特性点Ta(Va、Ia)和交点T3(Vt3、It3)的各坐标值而定义的第一电阻值R3的负载电阻功能相同，所以如果简便地用第一电阻值R3表示负载电阻特性的话，则用式10所示的关系式表示。
(式9)
R3＝(Va-Vt3)/(It3-Ia)
(式10)
V＝-R3×(I-Ia)+Va
在此，为了满足上述条件，设在I＝Ib时满足V＜Vb。因此，由式10及该条件，导出下述式11所示的条件。在此，式11左边的电阻值相当于临界电阻值。
(式11)
(Va-Vb)/(Ib-Ia)＜R3
再有，MOSFET由于即使增加源·漏间的电压也会在到达饱和区域时抑制电流的增加，所以如果设定栅极电压以使此饱和电流比特性点Tb(Vb、Ib)的电流值(第一阈值电流)Ib小的话，则满足式11所示的条件。
并且，此时通过MOSFET使可变电阻元件从高电阻状态向低电阻状态转移的电压脉冲的电压振幅Vda必须是比第二临界电压VA高的电压(Vda＞VA)，这点与使用线性的负载电阻的情形相同。但第二临界电压VA，在图17(B)中由通过特性点Ta(Va、Ia)的负载电阻特性曲线C3和电压轴的交点的电压值所赋予。
接着，说明从低电阻状态向高电阻状态转移所希望的负载电阻特性的范围、和对负载电路和可变电阻元件(存储器单元)的串联电路施加的驱动电压Vdb(电压脉冲的电压振幅)的范围。在具有图7(A)所示的电阻特性的可变电阻元件中，将MOSFET的栅极电压设定为高电平(VH)而成为负载电阻特性C4的情况下，通过特性点Tb(Vb、Ib)的负载电阻特性，如图17(C)中曲线C4所描绘的。再有，设此时的驱动电压Vdb为第一临界电压VB。为了进行从低电阻状态向高电阻状态的稳定的动作，有必要使此负载电阻特性曲线C4在比从高电阻状态向低电阻状态转移的特性点Ta(Va、Ia)更低电压侧的点T4(Vt4、It4)，与高电阻状态的I-V特性曲线相交叉。即，通过图17(C)上的特性点Tb和交点T4(Vt4、It4)的负载电阻特性曲线C4，相对于图7(A)所示的2个电阻特性，由于与在下述的式12中使用特性点Tb(Vb、Ib)和交点T4(Vt4、It4)的各坐标值而定义的第二电阻值R4的负载电阻功能相同，所以如果简便地用第二电阻值R4来表示负载电阻特性的话，则用式13所示的关系式表示。
(式12)
R4＝(Vt4-Vb)/(Ib-It4)
(式13)
V＝-R4×(I-Ib)+Vb
在此，为了满足上述条件，设在I＝Ia时满足V＜Va。因此，由式13及该条件，导出下述式14所示的条件。在此，式14左边的电阻值相当于临界电阻值。
(式14)
(Va-Vb)/(Ib-Ia)＞R4
再有，由于负载电阻特性曲线C4需要与特性点Tb(Vb、Ib)相交叉，所以需要设定栅极电压以使MOSFET的饱和电流比特性点Tb(Vb、Ib)的电流值(第一阈值电流)Ib大。
并且，此时通过MOSFET使可变电阻元件从低电阻状态向高电阻状态转移的电压脉冲的电压振幅Vdb必须是比第一临界电压VB高的电压(Vdb＞VB)，这点与使用线性的负载电阻的情形相同。但第一临界电压VB，在图17(C)中，由通过特性点Tb(Vb、Ib)的负载电阻特性曲线C4和电压轴的交点的电压值所赋予。
此外，基于与使用线性的负载电阻时相同的理由，虽然第二临界电压VA和第一临界电压VB不同，但只要使可变电阻元件从高电阻状态向低电阻状态转移的电压脉冲的电压振幅Vda、和使可变电阻元件从低电阻状态向高电阻状态转移的电压脉冲的电压振幅Vdb分别满足，是比第二临界电压VA高的电压(Vda＞VA)的条件、和是比第一临界电压VB高的电压(Vdb＞VB)的条件，就能设定为相同的电压。
接着，参照图18及图19说明负载电阻特性可变电路14的具体的电路结构。图18示意性地示出改写对象的选择存储器单元的可变电阻元件21、负载电路、和电压转换电路17的关系。在图18中，负载电路可当作除施加来自电压转换电路17的电压脉冲的电路内的选择存储器单元外的整个电路来对待，包括字线解码器12、位线解码器13、负载电阻特性可变电路14、及选择字线和选择位线等的信号布线的寄生电阻。因此，其负载电阻特性被规定为除选择存储器单元外的整个电路的合成电路的电流电压特性。图18所示的例子中，从电压转换电路17通过位线解码器13对选择位线施加接地电压Vss，通过负载电阻特性可变电路14和字线解码器12对选择字线施加写入用电压Vpp或擦除用电压Vee。虽然作为电压脉冲将写入用电压Vpp和擦除用电压Vee施加在选择字线上，但其脉冲宽度(施加时间)，在提供写入用电压Vpp或擦除用电压Vee的电压转换电路17侧、或提供该电压的负载电阻特性可变电路14或字线解码器12侧，通过来自控制电路的控制进行调整。
在图19(A)～(E)中示出负载电阻特性可变电路14的5个电路构成例。图19(A)示出了通过常导通状态的P型MOSFET31、和可根据控制信号Sc1切换导通截止的P型MOSFET32并联连接而构成的负载电阻特性可变电路14。如果将P型MOSFET31和P型MOSFET32设定为相同的尺寸，则可根据控制信号Sc1进行图17(A)所示的负载电阻特性的切换。再有，代替常导通状态的P型MOSFET31，使用线性或非线性的电阻特性的电阻元件或符合电压极性的二极管，也能实现可通过P型MOSFET32的导通截止来切换负载电阻特性的负载电阻特性可变电路14。
图19(B)示出了通过可根据2个控制信号Sc2、Sc3切换导通截止的P型MOSFET33、34的并联连接而构成的负载电阻特性可变电路14。控制P型MOSFET33、34，以使它们一个导通时另一个截止。在图19(B)所示的例子中，通过使P型MOSFET33、34各自的栅极宽度等不同，就能进行图17(A)所示的负载电阻特性的切换。此外，也可以使P型MOSFET33、34尺寸相同，在每一个或任意一个上串联地附加不同的电阻值的电阻成分。
图19(C)示出了由用1个控制信号Sc4可多阶段地控制栅极电压的1个P型MOSFET35构成的负载电阻特性可变电路14。作为控制信号Sc4可构成为能输出使P型MOSFET35截止的1个信号电平、和使P型MOSFET35导通的2个信号电平，通过切换使P型MOSFET35导通的2个信号电平，就能进行图17(A)所示的负载电阻特性的切换。
图19(D)示出了由可分别用2个控制信号Sc5、Sc6两阶段地控制栅极电压和背栅极(back gate)(基板)电压的1个P型MOSFET36构成的负载电阻特性可变电路14。用控制信号Sc5控制P型MOSFET36的导通截止，用控制信号Sc6调整P型MOSFET36的背栅极电压，使阈值电压变化。在使P型MOSFET36导通的状态下，通过利用背栅极电压高低2套切换阈值电压，就能进行图17(A)所示的负载电阻特性的切换。
图19(E)示出了由用1个控制信号Sc7可多阶段地控制栅极电压的1个电阻控制元件37构成的负载电阻特性可变电路14。作为电阻控制元件37，利用由除MOSFET以外构成的传输门(transfer gate)、或由单沟道晶体管等构成的传输门。通过切换控制信号Sc7的信号电平，就能进行负载电阻特性的切换。
再有，在上述的实施方式中，如图1及图18所示，说明了在电压转换电路17和字线解码器12之间设置负载电阻特性可变电路14，从电压转换电路17对负载电阻特性可变电路14施加相同电压极性的写入用电压Vpp及擦除用电压Vee的情形，但负载电阻特性可变电路14不限于此结构例，例如，也可以在字线解码器12的内部、字线解码器12和存储器单元阵列11之间、位线解码器13和存储器单元阵列11之间、位线解码器13的内部、位线解码器13和电压转换电路17之间、或者电压转换电路17的内部设置。此外，在字线解码器12的内部、或位线解码器13的内部设置负载电阻特性可变电路14的时候，可用与构成字线解码器12、位线解码器13的字线选择用晶体管、位线选择用晶体管相同的晶体管构成负载电阻特性可变电路14。并且负载电阻特性可变电路14不是形成在1处，可以分散形成在多个部位。
此外，使用MOSFET构成负载电阻特性可变电路14的时候，也可以根据其形成部位、写入用电压Vpp及擦除用电压Vee的电压极性，替代P型MOSFET的使用，使用N型MOSFET。
接着，说明本发明器件的存储器单元的写入动作。在此，将使选择存储器单元的可变电阻元件的电阻特性从低电阻状态转移到高电阻状态的情形作为写入动作进行说明。
首先，在根据来自外部的地址信号、数据输入信号、控制输入信号等指示向由地址信号指定的写入对象的存储器单元的写入动作时，控制电路16就激活电压转换电路17，在写入动作时指示分别需要对选择字线、非选择字线、选择位线、及非选择位线施加的电压的输出。电压转换电路17通过负载电阻特性可变电路14将由未图示的电压产生电路生成的写入用电压Vpp提供给字线解码器12，将写入用电压Vpp的2分之1的电压的写入抑制电压Vpp/2提供给字线解码器12和位线解码器13，将接地电压Vss提供给位线解码器13。此外，控制电路16控制负载电阻特性可变电路14以使其成为写入动作用的负载电阻特性。在本实施方式中，进行控制以使负载电阻特性成为更低的电阻。其结果，通过将写入用电压Vpp设定为上述的第一临界电压以上，在选择字线上通过负载电阻特性可变电路14和字线解码器12施加从写入用电压Vpp中减去两电路中的电压下降部分的电压，在选择位线上施加从接地电压Vss上升了在位线解码器13中的电压下降部分的电压，在选择存储器单元的两端施加使电阻特性从低电阻状态转移到高电阻状态所需的第一阈值电压以上的电压，电阻特性从低电阻状态转移到高电阻状态，结束写入。此时，由于可变电阻元件转移到高电阻状态，所以负载电路和存储器单元的串联电路的合成电阻值变高，由于流过负载电路的电流减少且负载电路中的电压下降降低，所以在转移到高电阻状态后的选择存储器单元的两端施加的电压上升，但是由于在因通过负载电阻特性可变电路14的控制而选择出的负载电阻特性而使得选择存储器单元的两端电压为比第二阈值电压更低的电压状态下引起稳定的向高电阻状态的转移，所以最终在电压上升后，可变电阻元件能稳定地维持高电阻状态。
此外，由于在非选择字线上通过字线解码器12施加从写入抑制电压Vpp/2中减去字线解码器12中的电压下降部分的电压，在非选择位线上通过位线解码器13施加从写入抑制电压Vpp/2上升了在位线解码器13中的电压下降部分的电压，所以未在非选择字线和连接到非选择位线的非选择存储器单元上施加电压，在非选择字线、连接到选择位线的非选择存储器单元、选择字线及连接到非选择位线的非选择存储器单元上施加从写入抑制电压Vpp/2中减去字线解码器12和位线解码器13的电压下降部分的电压。因此，通过设定写入用电压Vpp，至少使写入抑制电压Vpp/2变得比使电阻特性从低电阻状态转移到高电阻状态所需的第一阈值电压低，能够防止对非选择存储器单元进行不必要的写入动作。
接着说明本发明器件的存储器单元的擦除动作。在此，将使选择存储器单元的可变电阻元件的电阻特性从高电阻状态转移到低电阻状态的情形作为擦除动作进行说明。
首先，在根据来自外部的地址信号、数据输入信号、控制输入信号等指示向由地址信号指定的擦除对象的存储器单元的擦除动作时，控制电路16就激活电压转换电路17，在擦除动作时指示分别需要对选择字线、非选择字线、选择位线、及非选择位线施加的电压的输出。电压转换电路17通过负载电阻特性可变电路14将由未图示的电压产生电路生成的写入用电压Vpp和同极性的擦除用电压Vee提供给字线解码器12，将擦除用电压Vee的2分之1的电压的擦除抑制电压Vee/2提供给字线解码器12和位线解码器13，将接地电压Vss提供给位线解码器13。此外，控制电路16控制负载电阻特性可变电路14以使其成为擦除动作用的负载电阻特性。在本实施方式中，进行控制以使负载电阻特性成为更高的电阻。其结果，通过将擦除用电压Vee设定为上述的第二临界电压以上，在选择字线上通过负载电阻特性可变电路14和字线解码器12施加从擦除用电压Vee中减去两电路中的电压下降部分的电压，在选择位线上施加从接地电压Vss上升了在位线解码器13中的电压下降部分的电压，在选择存储器单元的两端施加使电阻特性从高电阻状态转移到低电阻状态所需的第二阈值电压以上的电压，电阻特性从高电阻状态转移到低电阻状态，擦除结束。此时，由于可变电阻元件转移到低电阻状态，所以负载电路和存储器单元的串联电路的合成电阻值变低，由于流过负载电路的电流增大且负载电路中的电压下降增大，所以在转移到低电阻状态后的选择存储器单元的两端施加的电压下降，但是由于在因通过负载电阻特性可变电路14的控制选择出的负载电阻特性而使得选择存储器单元的两端电压为比第一阈值电压更低的电压状态下，引起稳定的向低电阻状态的转移，所以最终在电压上升后，可变电阻元件能稳定地维持低电阻状态。
此外，由于在非选择字线上通过字线解码器12施加从擦除抑制电压Vee/2中减去字线解码器12中的电压下降部分的电压，在非选择位线上通过位线解码器13施加从擦除抑制电压Vee/2上升了在位线解码器13中的电压下降部分的电压，所以未在非选择字线和连接到非选择位线的非选择存储器单元上施加电压，在非选择字线、连接到选择位线的非选择存储器单元、选择字线、及连接到非选择位线的非选择存储器单元上施加从擦除抑制电压Vee/2中减去字线解码器12和位线解码器13的电压下降部分的电压。因此，通过设定擦除用电压Vee，以便至少使擦除抑制电压Vee/2变得比使电阻特性从高电阻状态转移到低电阻状态所需的第二阈值电压低，从而能够防止对非选择存储器单元进行不必要的擦除动作。
再有，虽然第二临界电压VA和第一临界电压VB为不同的电压值，但在本实施方式中，基于上述的理由，可以将写入用电压Vpp和擦除用电压Vee设定为相同电压。此外，写入用电压Vpp和擦除用电压Vee的电压脉冲的脉冲宽度可以设定为任意短的脉冲宽度，例如100ns以下，还能使两脉冲宽度同样长。由此，仅通过负载电阻特性可变电路14的负载电阻特性的切换控制，就能区别控制写入动作和擦除动作，实现电路结构的大幅度的简化。
本发明器件的存储器单元的读出动作可利用由现有的单极转换动作和双极转换动作改写的、对于存储器单元而言公知的读出动作。此外，读出动作由于不是本发明的主旨，所以省略详细的说明。
如上所述，根据本发明器件，由于其结构为，负载电路的负载电阻特性可在2个不同的负载电阻特性间切换，并且在使改写对象的可变电阻元件的电阻特性从低电阻状态转移到高电阻状态的时候、和从高电阻状态转移到低电阻状态的时侯，可有选择地切换2个负载电阻特性，所以与可变电阻元件的元件结构的对称性如何、电压施加时间的长短、或施加电压的极性没有关系，可进行个别满足本申请发明者等的新知识即作为可变电阻元件用于进行稳定的转换动作的如下2个条件的负载电阻特性的设定，即1)在使可变电阻元件的电阻特性从高电阻状态转移到低电阻状态的时候，用该转移的阈值电压比反向转移的阈值电压低的电压来施加比该转移的阈值电压高的电压，2)在使可变电阻元件的电阻特性从低电阻状态转移到高电阻状态的时候，用该转移的阈值电压比反向转移的阈值电压低的电压来施加比该转移的阈值电压高的电压；在可变电阻元件的电阻特性的高电阻状态和低电阻状态的相互间实现稳定的转换动作。
而且，特别地在通过对呈现为双极转换特性的可变电阻元件进行负载电阻的切换而实现单极转换动作时，在不考虑负载电阻的状态下，通过对可变电阻元件的两端施加，显示出为了从低电阻状态转移到高电阻状态而需要施加在可变电阻元件的两端的第一阈值电压比为了从高电阻状态转移到低电阻状态而需要施加在可变电阻元件的两端的第二阈值电压更小侧的极性的电压，来进行负载电阻的切换控制，就能实现单极转换动作。
[本发明器件的制造方法]
接着，参照附图说明本发明器件的制造方法。
<第一实施方式>
参照图20～图36的各图，说明本发明器件的制造方法相关的第一实施方式(以下适当地称为“本实施方式”)。图20是由本实施方式形成的存储器单元的概括结构图，图21是存储器单元的平面图。由本实施方式制造的本发明器件由以下构成：由钨(W)及粘合层TiN构成的第一布线，由势垒金属(barrier metal)TiN、电阻下底层TiN型多晶(poly)硅、下部电极TiN、作为可变电阻体的TiOxNy构成的存储器单元部，由上部电极及钨构成的第二布线。再有图22～图32按工序顺序示出本实施方式的制造方法。在图22～图32中，各图(a)分别表示沿图20的X-X′的垂直剖面图，各图(b)分别表示沿图20的Y-Y′的垂直剖面图。再有，虽然为了简化图20所示出的图而示出单一的存储器单元，但实际上在X方向及Y方向上周期地或非周期地配置有存储器单元。
再有，以下各图示意地图示出剖面构造，图纸上的比例尺和实际的结构的尺寸的比例尺不必一致。在第二实施方式中也一样。
再有，以下记载的膜厚等的尺寸、浓度、温度等条件只不过是一例，并不限定于这些值。在以下各实施方式中也一样。
再有，在本实施方式中，举例说明通过施加相对下部电极、上部电极的极性为正电压这样的电压，来实现单极转换动作的情形。
首先，如图22所示，在覆盖在硅等基板上的SiO2等绝缘膜51上隔着由TiN等构成的粘合层52形成成为第一布线的钨53。在本实施方式中，作为第一布线虽然使用钨，但不限于此，也可以使用Ti、Cu、Co、Ta等转移金属(transition metal)和含钨的这些金属的合金、或者表示出导电性的氧化物和氮化物等。再有，在本实施方式中，作为粘合层52虽然使用TiN，但不限于此，也可以使用TaN和TiW等。这些TiN及W的形成方法可利用公知的方法，例如CVD(Chemical VaporDeposition)法和溅射法等来形成。设粘合层52的TiN的膜厚为30nm左右，第一布线53的钨的膜厚为200nm左右。再有，粘合层52可以根据第一布线53中利用的金属的种类来进行堆积，并不是必需的。
接着，如图23所示，为了使它们的叠层结构成为第一布线，以利用公知的光刻法(photolithography)构图的抗蚀剂为掩膜，使用公知的干法蚀刻法(dry etching)将其加工为线状。此时的布线宽度及布线间距为250nm 。
接着，如图24所示，在第一布线上及布线间形成由SiO2等构成的绝缘膜54。利用等离子体CVD法和HDP(High Density Plasma)CVD法等形成此SiO2。由于在后面的CMP(Chemical Mechanical Polishing)工序中通过研磨进行平坦化，所以SiO2的形成膜厚至少需要比第一布线的厚度厚。在本实施方式中形成400nm左右的SiO2。
接着，如图25所示，为了去除第一布线53上的SiO2，并且使其平坦化，利用公知的CMP方法研磨SiO2。由于必须完全地去除第一布线53上的SiO2并使钨的表面露出，所以还同时研磨钨，但是由于相对于钨、SiO2的研磨速率非常高(约10以上)，钨研磨过的膜厚比钨的形成膜厚小很多。
再有，第一布线53的形成方法不限于上述的方法，也可以使用所谓公知的镶嵌工艺(damascene process)来形成。
接着，如图26所示，进行存储器单元部的形成。首先，分别形成30nm的TiN作为势垒金属55，形成10nm的Ti作为电阻下底层56。为了防止在其上层形成的多晶硅和第一布线的钨的反应而形成势垒金属55，此外，为了降低与在上面形成的多晶硅之间的接触电阻而形成电阻下底层56。在本实施方式中虽然作为势垒金属55使用TiN，但不限于此，也可以使用TaN和TiW等。此外，在本实施方式中虽然作为电阻下底层56使用Ti，但不限于此，也可以使用Co、Ni等。
此后，进一步使用公知的LP(Low Pressure)CVD法形成作为肖特基势垒二极管的构成要素的N型多晶硅57。虽然此方法是在多晶硅成膜中混入N型的掺杂剂例如PH3形成N型多晶硅的方法，但也可以使用其它的方法，例如固相扩散法、利用离子注入进行N型化的方法等。再有，也可以采用在形成非晶层后通过施加热处理来进行多晶化的方法。如此这样形成的N型多晶硅57的掺杂剂浓度为5×1018atoms/cm3左右，膜厚为150nm左右。再有，在本施方式中，虽然使用多晶硅，但不限于此，例如也可以使用Ge、GaAs等半导体材料。此外，形成100nm的成为肖特基势垒二极管的金属侧电极及可变电阻体的下部电极58的TiN。此TiN由于在后面的工序即绝缘膜的平坦化工序中被稍稍切去，所以有必要将此部分估计在内来设定膜厚。再有，虽然此TiN兼作肖特基势垒二极管的金属侧电极和可变电阻体的下部电极，但作为肖特基势垒二极管的金属侧电极，也可以插入功函数比较大的其它材料，例如Pt、Co、Ni等。
接着，如图27所示，以利用公知的光刻法构图的抗蚀剂为掩膜，使用公知的干法蚀刻法将成为此肖特基势垒二极管的叠层构造加工成柱状。此时加工柱状构造物使其配置在第一布线上，其直径为130nm。
接着，如图28所示，在柱状构造物上及柱状构造物间形成由SiO2等构成的绝缘膜59。利用等离子体CVD法和HDPCVD法等形成此SiO2。由于在后面的CMP工序中通过研磨SiO2进行平坦化，所以需要使SiO2的形成膜厚至少比柱状构造物的厚度(高度)厚。在本实施方式中形成500nm左右的SiO2。
接着，如图29所示，为了去除柱状构造物上的SiO2，并进行平坦化，利用公知的CMP法研磨SiO2。由于需要完全去除柱状构造物上的SiO2使TiN表面露出，所以还同时研磨位于柱状构造物的最上层的TiN，但是由于相对于TiN、SiO2的研磨速度非常高(约10以上)，所以TiN研磨过的膜厚比形成膜厚小很多。
接着，如图30所示，氧化露出的TiN的表面而形成成为可变电阻体60的氮氧化钛(以下作为一例记为“TiON”)。在本实施方式中，通过在含10wt％的臭氧的大气压氧气氛中按基板温度300℃保持10分钟来进行TiON的形成。此时的TiON的膜厚为10nm左右。但是，可变电阻体TiON的形成方法不限于本方法，也可以在臭氧浓度5～100wt％、基板温度250～500℃的范围内变化。再有，作为其它的方法，也可以使用在减压氧气氛中和氧等离子体气氛中的热处理、和利用具有氧化性的试剂的氧化方法等。
接着，如图31所示，堆积成为第二布线层的粘合层61的TiN及成为第二布线层62的钨。此粘合层61不仅作为第二布线层62的粘合层还作为可变电阻体的上部电极起作用。第二布线层62在本实施方式中虽然与第一布线同样使用钨，但不限于此，也可以使用Ti、Cu、Co、Ta等转移金属、含钨的这些金属的合金、或呈现为导电性的氧化物、氮化物等。
接着，如图32所示，为了使它们的叠层结构成为第二布线，以利用公知的光刻法构图的抗蚀剂为掩膜，使用公知的干法蚀刻法将其加工为线状。此时需要将第二布线配置在构成存储器单元部的柱状构造物的正上方。再有此时的布线宽度及布线间为250nm左右。此后，按照要求通过进行层间绝缘膜形成、平坦化工序就能实现所希望的非易失性半导体存储器件。
如图33所示，通过重复在上层的布线层上(本实施方式的情形，第二布线上)构筑像上述那样形成的存储器单元的工序，就能构筑3维的存储器阵列，能制造具有高集成化的可变电阻元件的半导体存储器件。
再有，作为本实施方式的变形例，如图34所示，能够在N型多晶硅57和下部电极58相连的一部分中插入P型多晶硅63。这种P型多晶硅63的形成方法，通过在上述的成为存储器单元部的柱状构造物的形成后(图27所示的工序后)，从斜方向离子注入硼等就能实现。通过形成图34所示的这种构造，在肖特基势垒二极管上施加反方向电压的时候，由于来自PN结的耗尽层的扩展，与通常的肖特基势垒二极管的情形相比，能够使反方向的电流减少，得到潜通路电流较少的良好的器件特性。
再有，作为本实施方式的再另一变型例，如图35所示，可在N型多晶硅57和下部电极58之间插入P型多晶硅64。P型多晶硅64的形成方法，可通过与N型多晶硅形成相同的LPCVD法形成。如此这样，由于替代肖特基势垒二极管在存储器单元部形成PN结二极管，所以能得到潜通路电流较少的良好的器件特性。
虽然在上述的实施方式中，对制造具备单独呈现为双极转换特性的可变电阻元件的存储器单元的情形进行了说明，但是例如在制造具备未单独呈现为双极转换特性的可变电阻元件的存储器单元的时候，也能使多晶硅57成为N型或P型的任意的导电类型。此情况下，如图36所示，也可以设下部电极65为铜，可变电阻体66为通过氧化Cu而得到的CuO，上部电极67为Ti、Ta、W等。
再有，此时，在多晶硅57为N型多晶硅的时候，有必要在下部电极65和N型多晶硅57之间插入功函数比较大的Pt、Co、Ni等金属电极68，作为用于构成N型多晶硅57和肖特基势垒二极管的电极。相反，在多晶硅57为P型多晶硅的时候，有必要在下部电极65和P型多晶硅57之间插入功函数比较小的Ti、Ta、W等金属电极68，作为用于构成P型多晶硅57和肖特基势垒二极管的电极。
<第二实施方式>
参照图37～图49的各图，说明本发明器件的制造方法相关的第二实施方式(以下适当地称为“本实施方式”)。图37是由本实施方式形成的存储器单元的概括结构图，图38是存储器单元的平面图。由本实施方式制造的本发明器件由以下构成：由形成在P型硅基板内的N+层及N-层构成的第一布线层，由下部电极TiN及作为可变电阻体的TiON构成的存储器单元部，由上部电极及作为粘合层的TiN和W构成的第二布线。再有图39～图46按工序顺序示出本实施方式的制造方法。在图39～图46中，各图(a)分别表示沿图38的X-X′的垂直剖面图，各图(b)分别表示沿图38的Y-Y′的垂直剖面图。再有，即使本实施方式中，也与第一实施方式相同，举例说明通过施加相对于下部电极、上部电极的极性为正电压这样的电压来实现单极转换动作的情形。
首先，如图39所示，使用公知的技术例如离子注入在P型硅基板71内形成N+层72、N-层73。此时的N+层的掺杂剂浓度为5×1020atoms/cm3，N-层的掺杂剂浓度为1×1017atoms/cm3。由于N+层72成为第一布线层所以需要使电阻非常低，另一方面，由于N-层73在与成为可变电阻体的下部电极的TiN膜的接触中必须形成肖特基结，所以设定为上述值。
接着，如图40所示，使用公知的元件分离方法设置元件分离区域74，将N+层72及N-层73形成为线状。如此得到的N+层72及N-层23作为第一布线起作用。
接着，如图41所示，形成成为肖特基势垒二极管的金属侧电极及可变电阻体的下部电极75的TiN。此时TiN的形成方法使用公知的方法，例如溅射法及CVD法来形成。再有此时的膜厚由于TiN在后面的工序即绝缘膜的平坦化工序中被稍稍切去，所以有必要将此部分估计在内来设定膜厚。并且，以利用公知的光刻法构图的抗蚀剂为掩膜，使用公知的干法蚀刻法将其加工为线状。
接着，如图42所示，在TiN上及TiN间形成由SiO2等构成的绝缘膜76。利用等离子体CVD法和HDPCVD法等形成此SiO2。由于在后面的CMP工序中通过研磨SiO2进行平坦化，所以SiO2的形成膜厚至少需要比下部电极75的厚度(高度)厚。在本实施方式中堆积300nm左右的SiO2。
接着，如图43所示，为了去除下部电极75上的SiO2，并使其平坦化，利用公知的CMP法研磨SiO2。虽然因需要完全地去除TiN上的SiO2并使TiN的表面露出，还同时研磨TiN自身，但是由于相对于TiN、SiO2的研磨速率非常高(约10以上)，TiN研磨过的膜厚比形成膜厚小很多。
接着，如图44所示，氧化露出的TiN的表面而形成作为可变电阻体77的TiON。在本实施方式中，通过在含10wt％的臭氧的大气压氧气氛中按基板温度300℃保持10分钟来进行可变电阻体的形成。此时的可变电阻体的膜厚为10nm。但是，可变电阻体的形成方法不限于本方法，也可以在臭氧浓度5～100wt％、基板温度250～500℃的范围内变化。再有，作为其它的方法，也可以使用在减压氧气氛中和氧等离子体气氛中的热处理、和利用具有氧化性的试剂的氧化方法等。
接着，如图45所示，形成成为第二布线层的粘合层78的TiN及成为第二布线层79的钨。此粘合层78不仅作为第二布线层79的粘合层还作为可变电阻体的上部电极起作用。第二布线层在本实施方式中虽然使用钨，但不限于此，也可以使用Ti、Cu、Co、Ta等转移金属、含钨的这些金属的合金、或呈现为导电性的氧化物、氮化物等。
接着，如图46所示，为了使它们的叠层结构成为第二布线，以利用公知的光刻法构图的抗蚀剂为掩膜，使用公知的干法蚀刻法将其加工为线状。在第二布线层的加工时，一直加工到可变电阻体77及下部电极76。在进行这种加工的情况下，可变电阻体成为矩形形状。此后，按照要求通过进行层间绝缘膜形成、平坦化工序就能实现所希望的非易失性半导体存储器件。
以上虽然说明了用于实现本实施方式的制造方法，但通过组合本实施方式和第一实施方式，就能构筑图47所示的3维的存储器阵列。
再有，作为本实施方式的变形例，如图48所示，也可以代替N-层73形成P层80。P层80的形成方法与N+层的形成相同，可通过离子注入法来形成。如此这样，由于替代肖特基势垒二极管而形成PN结二极管，所以能得到潜通路电流较少的良好的器件特性。
再有，在上述的实施方式中，对制造具备单独呈现为双极转换特性的可变电阻元件的存储器单元的情形进行了说明，但是例如在制造具备未单独呈现为双极转换特性的可变电阻元件的存储器单元的时候，如图49所示，也可以设下部电极82为Cu，可变电阻体83为通过氧化Cu而得到的CuO，上部电极84为Ti、Ta、W等，并且在此情况下，有必要在下部电极82和N-层73之间插入功函数比较大的Pt、Co、Ni等金属电极81，作为用于构成肖特基势垒二极管的金属电极。再有，在上述存储器单元的情形，还可以使硅基板及注入离子的导电类型反转，此情况下，有必要在下部电极82和N-层73之间插入功函数比较小的Ti、Ta、W等金属电极81，作为用于构成肖特基势垒二极管的金属电极。
<第三实施方式>
参照图50～图60的各图，说明本发明器件的制造方法相关的第三实施方式(以下适当地称为“本实施方式”)。图50是由本实施方式形成的存储器单元的概括结构图，图51是存储器单元的平面图。由本实施方式制造的本发明器件由以下构成：由W及粘合层TiN构成的第一布线，由势垒金属TiN、电阻下底层TiN型多晶硅、下部电极TiN、作为可变电阻体的TiON构成的存储器单元部，由上部电极和粘合层、W构成的第二布线构成。此外图52～图58按工序顺序示出本实施方式的制造方法。在图52～图58中，各图(a)分别表示沿图51的X-X′的垂直剖面图，各图(b)分别表示沿图51的Y-Y′的垂直剖面图。再有，虽然为了简化图50所示出的图而示出单一的存储器单元，但实际上在X方向及Y方向上周期地或非周期地配置有存储器单元。
再有，以下也与第一实施方式相同，举例说明通过施加相对下部电极、上部电极的极性为正电压这样的电压来实现单极转换动作的情形。
首先，如图52所示，在覆盖在硅等基板上的SiO2等绝缘膜91上，隔着由TiN等构成的粘合层92形成成为第一布线的钨93。在本实施方式中，作为第一布线虽然使用钨，但不限于此，也可以使用Ti、Cu、Co、Ta等转移金属和含钨的这些金属的合金、或者表示出导电性的氧化物和氮化物等。再有，在本实施方式中，作为粘合层92虽然使用TiN，但不限于此，也可以使用TaN和TiW等。这些粘合层TiN92及第一布线的钨93的形成方法可利用公知的方法，例如CVD法和溅射法等形成。设粘合层的TiN的膜厚为30nm左右，此外第一布线的钨的膜厚为200nm左右。再有，粘合层92可以根据第一布线93中利用的金属的种类来进行堆积，并不是必需的。
在钨93形成后接着进行成为存储器单元部的部分的形成。首先，分别形成30nm的TiN作为势垒金属94，形成10nm的Ti作为电阻下底层95。为了防止在其之上形成的多晶硅层和第一布线的钨的反应而形成势垒金属，此外，为了降低与在上面形成的多晶硅层之间的接触电阻而形成电阻下底层。在本实施方式中虽然作为势垒金属94使用TiN，但不限于此，也可以使用TaN和TiW等。此外，在本实施方式中虽然作为电阻下底层95使用Ti，但不限于此，也可以使用Co、Ni等。
并且，此后使用公知的LPCVD法形成作为肖特基势垒二极管的构成要素的N型多晶硅96。虽然此方法是在多晶硅成膜中混入N型的掺杂剂例如PH3形成N型多晶硅的方法，但也可以使用其它的方法，例如固相扩散法、利用离子注入进行N型化的方法等。此外，也可以采用在形成非晶层后通过施加热处理来进行多晶化的方法。如此这样形成的N型多晶硅的掺杂剂浓度为5×1018atoms/cm3，膜厚为150nm。进一步，形成100nm的成为肖特基势垒二极管的金属侧电极及可变电阻体的下部电极97的TiN。此TiN由于在后面的工序即绝缘膜的平坦化工序中被稍稍切去，所以有必要将此部分估计在内来设定膜厚。虽然此TiN兼作肖特基势垒二极管的金属侧电极和可变电阻体的下部电极，但作为肖特基势垒二极管的金属侧电极，也可以插入功函数比较大的其它材料，例如Pt、Co、Ni等。
接着，如图53所示，为了使它们的叠层结构成为第一布线及存储器单元部，以利用公知的光刻法构图的抗蚀剂为掩膜，使用公知的干法蚀刻法将其加工成线状。此时的布线宽度及布线间为130nm左右。
接着，如图54所示，在第一布线上及布线间形成由SiO2构成的绝缘膜98。利用等离子体CVD法和HDPCVD法等形成此SiO2。由于在后面的CMP工序中通过研磨SiO2进行平坦化，所以需要使SiO2的形成膜厚至少比第一布线的厚度厚。在本实施方式中形成700nm左右的SiO2。
接着，如图55所示，为了去除第一布线及存储器单元部之上的SiO2，并进行平坦化，利用公知的CMP法研磨SiO2。由于需要完全去第一布线上的SiO2使TiN表面露出，所以还同时研磨位于存储器单元部的最上层的TiN，但是由于相对于TiN、SiO2的研磨速度非常高(约10以上)，所以TiN研磨过的膜厚比形成膜厚小很多。
接着，如图56所示，氧化TiN的表面而形成成为可变电阻体99的TiON。在本实施方式中，通过在含10wt％的臭氧的大气压氧气氛中按基板温度300℃保持10分钟来进行可变电阻的形成。此时的可变电阻体的膜厚为10nm左右。但是，可变电阻体的形成方法不限于本方法，也可以在臭氧浓度5～100wt％、基板温度250～500℃的范围内变化。再有，作为其它的方法，有在减压氧气氛中和氧等离子体气氛中的热处理、和通过具有氧化性的试剂的处理等。
接着，如图57所示，形成成为第二布线层的粘合层100的TiN及成为第二布线层101的钨。此粘合层100不仅作为第二布线层101的粘合层还作为可变电阻体99的上部电极起作用。第二布线层在本实施方式中虽然与第一布线同样使用钨，但不限于此，也可以使用Ti、Cu、Co、Ta等转移金属、含钨的这些金属的合金、或呈现为导电性的氧化物、氮化物等。
接着，如图58所示，为了使它们的叠层结构成为第二布线及存储器单元部，以利用公知的光刻法构图的抗蚀剂为掩膜，使用公知的干法蚀刻法进行加工。此时一直加工到第一布线上的作为势垒金属94的TiN。此时的布线宽度及布线间为130nm左右。此后，按照要求通过进行层间绝缘膜形成、平坦化工序来实现所希望的非易失性半导体存储器件。
通过重复在上层的布线层上(本实施方式的情形，第二布线上)构筑像上述那样形成的存储器单元的工序，就能构筑与图33所示结构相同的3维的存储器阵列，能制造具有高集成化的可变电阻元件的半导体存储器件。
再有，即使在本实施方式中，也与第一实施方式相同，也可以在N型多晶硅96和下部电极97相连的一部分中，通过来自斜方向的离子注入形成P型多晶硅102(参照图59)，还可以构成为在N型多晶硅96和下部电极97之间插入P型多晶硅103的结构(参照图60)。
并且，与第一实施方式相同，在制造具备未单独呈现为双极转换特性的可变电阻元件的存储器单元的情况下，也能使多晶硅96成为N型或P型的任意的导电类型。此情况下，也可以设下部电极97为Cu，可变电阻体99为通过氧化Cu而得到的CuO，上部电极100为Ti、Ta、W等。此情况下，也可以根据多晶硅96的导电类型，在多晶硅和下部电极97之间插入用于构成肖特基势垒二极管的金属电极。
工业实用性
本发明可应用于具备因电压施加而电阻特性变化的可变电阻元件的非易失性半导体存储器件，特别有利于相对于可变电阻元件可进行稳定的高速转换动作的非易失性半导体存储器件。

Claims (6)

1、一种非易失性半导体存储器件，包括：
存储器单元，具有2端子结构的可变电阻元件，其通过在两端施加满足规定条件的电压，由该两端的电流电压特性限定的电阻特性可在稳定地取得的低电阻状态和高电阻状态2个电阻特性间转移，
负载电路，其串联连接在上述可变电阻元件的一个端子上，可在第一负载电阻特性和比该第一负载电阻特性更高电阻的第二负载电阻特性之间切换由电流电压特性限定的负载电阻特性；以及
电压产生电路，用于在上述可变电阻元件和上述负载电路的串联电路的两端施加电压，
上述可变电阻元件的存储状态由上述电阻特性是低电阻状态还是高电阻状态来决定，通过向上述可变电阻元件的两端施加电压，上述电阻特性在低电阻状态和高电阻状态之间转移，由此成为可改写的结构，
上述可变电阻元件呈现为非对称的电阻特性，即，在以一端子为基准时对另一端子的施加电压的正负的极性是第一极性的情况下，从低电阻状态转移到高电阻状态所需的施加电压的绝对值的下限值、即第一阈值电压，比上述电阻特性从高电阻状态转移到低电阻状态所需的施加电压的绝对值的下限值、即第二阈值电压小；在上述施加电压的正负的极性是与上述第一极性不同的第二极性的情况下，上述第一阈值电压比上述第二阈值电压大，
上述负载电路进行切换，以便在使上述可变电阻元件的上述电阻特性从低电阻状态转移到高电阻状态的第一改写动作时，上述负载电阻特性呈现为上述第一负载电阻特性；在使上述可变电阻元件的上述电阻特性从高电阻状态转移到低电阻状态的第二改写动作时，上述负载电阻特性呈现为上述第二负载电阻特性，
在上述第一改写动作时，上述电压产生电路在上述可变电阻元件及上述负载电路的串联电路的两端施加第一改写电压，以便在成为改写对象的上述存储器单元所具有的上述可变电阻元件的两端，施加绝对值为上述第一阈值电压以上的上述第一极性的电压，
在上述第二改写动作时，上述电压产生电路在上述可变电阻元件及上述负载电路的串联电路的两端施加第二改写电压，以便在成为改写对象的上述存储器单元所具有的上述可变电阻元件的两端，施加绝对值为上述第二阈值电压以上的上述第一极性的电压。
2、根据权利要求1所述的非易失性半导体存储器件，其特征在于，
上述可变电阻元件形成为在第一电极和第二电极之间夹持可变电阻体而成的3层结构体。
3、根据权利要求2所述的非易失性半导体存储器件，其特征在于，
上述存储器单元具有与上述可变电阻元件串联连接的整流元件，
当对上述可变电阻元件的两端施加上述第一极性的电压时，上述整流元件构成正向偏置。
4、根据权利要求3所述的非易失性半导体存储器件，其特征在于，
在上述第一极性是正极性的情况下，由接触上述下部电极的下层而形成的N型多晶半导体和上述下部电极的界面构成肖特基势垒二极管，
在上述第一极性是负极性的情况下，由接触上述下部电极的下层而形成的P型多晶半导体和上述下部电极的界面构成肖特基势垒二极管。
5、根据权利要求4所述的非易失性半导体存储器件，其特征在于，
在上述第一极性是正极性的情况下，针对上述N型多晶半导体，在与上述下部电极的接触区域的一部分中注入P型杂质，
在上述第一极性是负极性的情况下，针对上述P型多晶半导体，在与上述下部电极的接触区域的一部分中注入N型杂质。
6、根据权利要求3所述的非易失性半导体存储器件，其特征在于，
在上述第一极性是正极性的情况下，由接触上述下部电极的下层而形成的P型的上部多晶半导体和接触该上部多晶半导体的下层而形成的N型的下部多晶半导体构成PN结二极管，
在上述第一极性是负极性的情况下，由接触上述下部电极的下层而形成的N型的上部多晶半导体和接触该上部多晶半导体的下层而形成的P型的下部多晶半导体构成PN结二极管。
CN200780045357XA 2006-12-08 2007-11-05 非易失性半导体存储器件 Active CN101553924B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP331689/2006 2006-12-08
JP2006331689A JP4088324B1 (ja) 2006-12-08 2006-12-08 不揮発性半導体記憶装置
PCT/JP2007/071502 WO2008068992A1 (ja) 2006-12-08 2007-11-05 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
CN101553924A true CN101553924A (zh) 2009-10-07
CN101553924B CN101553924B (zh) 2012-06-20

Family

ID=39491898

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200780045357XA Active CN101553924B (zh) 2006-12-08 2007-11-05 非易失性半导体存储器件

Country Status (5)

Country Link
US (2) USRE45345E1 (zh)
JP (1) JP4088324B1 (zh)
CN (1) CN101553924B (zh)
TW (1) TW200839766A (zh)
WO (1) WO2008068992A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420014A (zh) * 2010-09-24 2012-04-18 夏普株式会社 半导体存储设备
CN102742162A (zh) * 2010-05-11 2012-10-17 松下电器产业株式会社 驱动非易失性逻辑电路的方法
CN102834872A (zh) * 2010-09-07 2012-12-19 松下电器产业株式会社 电阻变化型非易失性存储装置的检查方法及电阻变化型非易失性存储装置
CN103227282A (zh) * 2012-01-30 2013-07-31 夏普株式会社 可变阻抗元件以及非易失性半导体存储装置
CN104636548A (zh) * 2015-01-30 2015-05-20 西安华芯半导体有限公司 一种rram存储单元中可变电阻仿真建模方法及电路
CN104794261A (zh) * 2015-03-27 2015-07-22 山东华芯半导体有限公司 一种具有复位功能的阻变型随机存储器模型及存储方法
CN110556373A (zh) * 2018-06-01 2019-12-10 英飞凌科技股份有限公司 整流器器件

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8139409B2 (en) 2010-01-29 2012-03-20 Unity Semiconductor Corporation Access signal adjustment circuits and methods for memory cells in a cross-point array
JP4221031B2 (ja) * 2007-02-09 2009-02-12 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
WO2008140979A1 (en) * 2007-05-09 2008-11-20 Intermolecular, Inc. Resistive-switching nonvolatile memory elements
WO2009057275A1 (ja) * 2007-10-29 2009-05-07 Panasonic Corporation 不揮発性記憶装置および不揮発性データ記録メディア
JP2009164580A (ja) * 2007-11-07 2009-07-23 Interuniv Micro Electronica Centrum Vzw 抵抗スイッチングＮｉＯ層を含むメモリ素子の製造方法、およびそのデバイス
JP5423941B2 (ja) * 2007-11-28 2014-02-19 ソニー株式会社 記憶素子およびその製造方法、並びに記憶装置
JP5050813B2 (ja) * 2007-11-29 2012-10-17 ソニー株式会社 メモリセル
JPWO2009145308A1 (ja) * 2008-05-30 2011-10-20 日本電気株式会社 半導体装置、素子再生回路および素子再生方法
US9385314B2 (en) 2008-08-12 2016-07-05 Industrial Technology Research Institute Memory cell of resistive random access memory and manufacturing method thereof
WO2010026624A1 (ja) * 2008-09-02 2010-03-11 株式会社 東芝 不揮発性半導体記憶装置の製造方法
JP5127661B2 (ja) * 2008-10-10 2013-01-23 株式会社東芝 半導体記憶装置
CN101393769B (zh) * 2008-10-23 2013-10-16 复旦大学 电阻存储器的激活操作方法
JP5134522B2 (ja) * 2008-12-16 2013-01-30 シャープ株式会社 不揮発性半導体装置及びその負荷抵抗の温度補償回路
WO2010070895A1 (ja) 2008-12-18 2010-06-24 パナソニック株式会社 不揮発性記憶装置及びその書き込み方法
KR101127236B1 (ko) * 2008-12-29 2012-03-29 주식회사 하이닉스반도체 저항성 메모리 소자의 제조 방법
US8114765B2 (en) 2008-12-31 2012-02-14 Sandisk 3D Llc Methods for increased array feature density
US8084347B2 (en) 2008-12-31 2011-12-27 Sandisk 3D Llc Resist feature and removable spacer pitch doubling patterning method for pillar structures
WO2010136056A1 (en) * 2009-05-29 2010-12-02 Rheinisch-Wetfälische Technische Hochschule Aachen Resistive storage cell, crossbar array circuit, resistive random access memory device and read-out-method
US8587988B2 (en) 2009-05-29 2013-11-19 Forschungszentrum Juelich Gmbh Memory element, stacking, memory matrix and method for operation
JP2011040633A (ja) * 2009-08-13 2011-02-24 Toshiba Corp 半導体記憶装置
JP2011066337A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
WO2011043448A1 (ja) * 2009-10-09 2011-04-14 日本電気株式会社 半導体装置及びその製造方法
JP5568950B2 (ja) * 2009-10-26 2014-08-13 日本電気株式会社 抵抗変化型メモリ素子、及び、抵抗変化型不揮発性メモリ、並びに、抵抗変化型メモリ素子制御方法
WO2011071009A1 (ja) * 2009-12-08 2011-06-16 日本電気株式会社 電気化学反応を利用した抵抗変化素子及びその製造方法
JP5016699B2 (ja) * 2009-12-16 2012-09-05 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
CN102270654B (zh) * 2010-06-03 2013-10-16 北京大学 阻变随机访问存储器件及其制造和操作方法
WO2011152061A1 (ja) 2010-06-03 2011-12-08 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9012307B2 (en) * 2010-07-13 2015-04-21 Crossbar, Inc. Two terminal resistive switching device structure and method of fabricating
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
WO2011156787A2 (en) * 2010-06-11 2011-12-15 Crossbar, Inc. Pillar structure for memory device and method
JP5186634B2 (ja) * 2010-06-29 2013-04-17 シャープ株式会社 不揮発性半導体記憶装置
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8168506B2 (en) 2010-07-13 2012-05-01 Crossbar, Inc. On/off ratio for non-volatile memory device and method
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US10923204B2 (en) 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US9818478B2 (en) * 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
US8492195B2 (en) 2010-08-23 2013-07-23 Crossbar, Inc. Method for forming stackable non-volatile resistive switching memory devices
JP2012064277A (ja) * 2010-09-17 2012-03-29 Sharp Corp 不揮発性半導体記憶装置
JP5161946B2 (ja) 2010-09-30 2013-03-13 シャープ株式会社 不揮発性半導体記憶装置
JP5422534B2 (ja) * 2010-10-14 2014-02-19 株式会社東芝 不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
US8487293B2 (en) 2010-12-30 2013-07-16 Micron Technology, Inc. Bipolar switching memory cell with built-in “on ”state rectifying current-voltage characteristics
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US20120223299A1 (en) * 2011-03-04 2012-09-06 Jun Liu Metal/oxide one time progammable memory
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
WO2013028377A1 (en) * 2011-08-24 2013-02-28 Rambus Inc. System and method for performing memory operations on rram cells
US8830727B2 (en) 2011-10-21 2014-09-09 Hewlett-Packard Development Company, L.P. Multi-level memory cell with continuously tunable switching
US8942024B2 (en) * 2011-12-06 2015-01-27 Agency For Science, Technology And Research Circuit arrangement and a method of writing states to a memory cell
KR101929530B1 (ko) * 2012-02-21 2019-03-15 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 구동 방법
KR20130098002A (ko) * 2012-02-27 2013-09-04 삼성전자주식회사 수직형 저항 메모리 장치의 프로그램 방법
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US9741765B1 (en) 2012-08-14 2017-08-22 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
KR102033974B1 (ko) * 2013-02-28 2019-10-18 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9240236B1 (en) 2014-12-19 2016-01-19 Intermolecular, Inc. Switching conditions for resistive random access memory cells
US9892791B2 (en) * 2015-06-16 2018-02-13 Sandisk Technologies Llc Fast scan to detect bit line discharge time
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US10658026B2 (en) * 2017-05-26 2020-05-19 Taiwan Semiconductor Manufacturing Company Limited Word line pulse width control circuit in static random access memory
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
JP2020150212A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体メモリ装置
US11200952B2 (en) * 2019-07-22 2021-12-14 Samsung Electronics Co., Ltd. Non-volatile memory device
KR20210011209A (ko) 2019-07-22 2021-02-01 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100485811C (zh) * 2004-07-28 2009-05-06 夏普株式会社 非易失性半导体存储装置及读出方法
JP4148210B2 (ja) * 2004-09-30 2008-09-10 ソニー株式会社 記憶装置及び半導体装置
JP2006203098A (ja) * 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
US9287356B2 (en) * 2005-05-09 2016-03-15 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
JP4203506B2 (ja) * 2006-01-13 2009-01-07 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
US20080112207A1 (en) * 2006-11-10 2008-05-15 Cay-Uwe Pinnow Solid electrolyte memory device

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102742162A (zh) * 2010-05-11 2012-10-17 松下电器产业株式会社 驱动非易失性逻辑电路的方法
CN102742162B (zh) * 2010-05-11 2015-03-25 松下电器产业株式会社 驱动非易失性逻辑电路的方法
CN102834872A (zh) * 2010-09-07 2012-12-19 松下电器产业株式会社 电阻变化型非易失性存储装置的检查方法及电阻变化型非易失性存储装置
US8942050B2 (en) 2010-09-07 2015-01-27 Panasonic Intellectual Property Management Co., Ltd. Method of inspecting variable resistance nonvolatile memory device and variable resistance nonvolatile memory device
CN102834872B (zh) * 2010-09-07 2015-04-01 松下电器产业株式会社 电阻变化型非易失性存储装置的检查方法及电阻变化型非易失性存储装置
CN102420014A (zh) * 2010-09-24 2012-04-18 夏普株式会社 半导体存储设备
CN102420014B (zh) * 2010-09-24 2014-12-17 夏普株式会社 半导体存储设备
CN103227282A (zh) * 2012-01-30 2013-07-31 夏普株式会社 可变阻抗元件以及非易失性半导体存储装置
CN104636548A (zh) * 2015-01-30 2015-05-20 西安华芯半导体有限公司 一种rram存储单元中可变电阻仿真建模方法及电路
CN104636548B (zh) * 2015-01-30 2018-05-08 西安紫光国芯半导体有限公司 一种rram存储单元中可变电阻仿真建模电路
CN104794261A (zh) * 2015-03-27 2015-07-22 山东华芯半导体有限公司 一种具有复位功能的阻变型随机存储器模型及存储方法
CN110556373A (zh) * 2018-06-01 2019-12-10 英飞凌科技股份有限公司 整流器器件

Also Published As

Publication number Publication date
TWI354287B (zh) 2011-12-11
TW200839766A (en) 2008-10-01
WO2008068992A1 (ja) 2008-06-12
USRE45345E1 (en) 2015-01-20
JP4088324B1 (ja) 2008-05-21
US8023312B2 (en) 2011-09-20
JP2008147343A (ja) 2008-06-26
US20090273964A1 (en) 2009-11-05
CN101553924B (zh) 2012-06-20

Similar Documents

Publication Publication Date Title
CN101553924B (zh) 非易失性半导体存储器件
CN101548334B (zh) 非易失性半导体存储装置
CN101371313B (zh) 非易失性半导体存储装置
US10770141B2 (en) Semiconductor memory devices including a memory array and related method incorporating different biasing schemes
US8139392B2 (en) Nonvolatile semiconductor memory device and writing method of the same
CN100483542C (zh) 非易失性存储单元及非易失性半导体存储装置
US8902635B2 (en) Variable resistance nonvolatile memory device and method of writing thereby
US20150248933A1 (en) Non-volatile storage system biasing conditions for standby and first read
CN102047422B (zh) 电阻变化元件的驱动方法以及非易失性存储装置
US8957399B2 (en) Nonvolatile memory element and nonvolatile memory device
KR20060042734A (ko) 한 개의 저항체와 한 개의 다이오드를 지닌 비휘발성메모리 소자
CN103227282A (zh) 可变阻抗元件以及非易失性半导体存储装置
US20130114327A1 (en) Variable resistance nonvolatile memory device
JP4203532B2 (ja) 不揮発性半導体記憶装置及びその書き換え方法
JP2011014194A (ja) 半導体記憶装置
JP5134522B2 (ja) 不揮発性半導体装置及びその負荷抵抗の温度補償回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: ICAN TREFFERT INTELLECTUAL PROPERTY

Free format text: FORMER OWNER: SHARP CORPORATION

Effective date: 20130205

Owner name: ALLOGENE DEVELOPMENT CO., LTD.

Free format text: FORMER OWNER: ICAN TREFFERT INTELLECTUAL PROPERTY

Effective date: 20130205

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130205

Address after: Delaware

Patentee after: Allogeneic Development Co.,Ltd.

Address before: Budapest

Patentee before: Eicke Fout intellectual property Co.

Effective date of registration: 20130205

Address after: Budapest

Patentee after: Eicke Fout intellectual property Co.

Address before: Japan Osaka

Patentee before: Sharp Corp.