JP5379337B1 - クロスポイント型抵抗変化不揮発性記憶装置 - Google Patents

Abstract

低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子（１０）と非線形の電流電圧特性を有する電流制御素子（２９）とを有するメモリセル（５１）が複数配置されたクロスポイント型メモリであって、少なくとも前記電流制御素子（２９）で構成される基準電圧発生回路（６）と、前記基準電圧発生回路（６）の出力電圧を電流増幅する差動アンプ回路（７）と、前記差動アンプ回路（７）の出力で低圧側基準電圧を上昇設定する帰還型ビット線電圧クランプ回路（８）と、選択メモリセル（３０）の前記抵抗変化素子の所定の抵抗状態を前記選択メモリセル（３０）に流れる電流量によって判断するセンスアンプ回路（９）とで構成された読み出し回路を備える。

Description

本発明は、抵抗変化素子を用いて構成されたクロスポイント型メモリセルアレイを有する不揮発性記憶装置及びその読み出しに関するものである。

近年、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号に応じて抵抗値の変化が生じる（高抵抗状態と低抵抗状態との間を可逆的に遷移する）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。

抵抗変化素子を用いたメモリセルの、高集積化に適した構造として、クロスポイント構造がある。クロスポイント構造のメモリセルは、例えば、交差するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて設けられる。近年、このようなメモリセルを有するクロスポイント型の抵抗変化不揮発性記憶装置が各種開発されている。

例えば、特許文献１では、可変抵抗体をメモリセルに用いたクロスポイント型の不揮発性記憶装置が開示されている。

図２１は、特許文献１の不揮発性記憶装置で用いられている電圧システムを示す構成図である。電圧システム４００は、メモリセルアレイ内の選択メモリセルに対する読み出し時の印加電圧を調整するシステムであり、センシング回路４０４、バイアス回路４０８、および差動増幅器４５０を含む。センシング回路４０４は、第１の抵抗４１０、センシング装置４２０、選択ダイオード４３０、および抵抗変化素子４４０を含む。読み出し動作は選択ダイオード４３０および抵抗変化素子４４０で構成される選択メモリセルに読み出し動作電圧を与えることによって実行され得る。

読み出し動作の間に周囲温度および／またはプロセスの変化が起こると、選択ダイオード４３０のしきい値電圧が変化し得る。たとえば、周囲温度が上昇するとしきい置電圧が低下し得る。選択ダイオード４３０のしきい値電圧がそのように変動すると、抵抗変化素子４４０に対する読み出し動作電圧が変動し得る。

読み出し動作電圧の変動を補償するため、バイアス回路４０８は抵抗変化素子４４０に印加され得る参照電圧を生成して一定の読み出し動作電圧を維持する。バイアス回路４０８は、第２の抵抗４６０、選択ダイオード４３０と同じタイプの参照ダイオード４７０、および参照抵抗素子４８０も含み得る。参照ダイオード４７０は、抵抗変化素子４４０で起こるいずれの変化も追跡する能力を提供する。バイアス回路が参照電圧を生成すると、当該参照電圧は差動増幅器４５０を介してセンシング回路に供給される。

特許文献１には、バイアス回路４０８が生成する参照電圧の印加により、選択ダイオード４３０のしきい値電圧のいかなる変化にもかかわらず、抵抗変化素子４４０において一定の読み出し動作電圧が維持されることが開示されている。また、特許文献１には、選択ダイオードのしきい値変動に追従した読み出し動作電圧が維持され、選択ダイオードのしきい値変動に追従した読み出しに最適な電圧を常に印加することが可能となることが記載されている。

また例えば、特許文献２では、差動増幅器を用いた電源装置が示されている。

図２２は、特許文献２に開示されている電源装置を示す構成図である。

電源装置５００は、交流又は直流の電力を入力する入力端子、該入力端子に接続され、入力電力を直流出力に変える主回路５１１、主回路５１１の出力の一端と直流出力端子との間に接続され、主回路５１１の出力を直流出力端子へ導くと共に、その逆流を制限する機能を有する電圧降下素子５１３、基準電圧５０８と主回路５１１の出力の一端から取り出された電圧とを比較し、その結果を主回路５１１へ帰還させることにより主回路５１１の出力を制御する第１の回路（演算増幅器）５１０、主回路５１１の出力電流に比例した信号を発生する第２の回路５０３、及び、第２の回路５０３の出力信号から、電圧降下素子５１３の電圧降下特性と実質同一の特性を有した電圧降下特性を発生させ、第１の回路５１０の基準電圧へ追加する第３の回路５０９を有する。

電源装置５００においては、直流出力電圧を定常的に安定化させる為に第１の回路５１０として差動増幅器（特許文献２では演算増幅器と呼ばれる）が用いられ、主回路５１１への帰還接続が構成されている。

特表２００８−５３３６４５号公報 特開平１１−１６８８３２公報

しかしながら、従来技術の電圧システム及び電源装置は、起動時の出力電圧の立ち上がりが必ずしも高速ではなく、不揮発性記憶装置おける低消費電流化と高速安定動作との両立を図るための動作電源として不向きである。このような課題に対して、特許文献１、２は、不揮発性記憶装置おける低消費電流化と高速安定動作との両立を図るための有効な方策を示唆していない。

本発明は、上記課題を解決するもので、低消費電流化と高速安定動作との両立を図る上で適したクロスポイント型抵抗変化不揮発性記憶装置を提供することを目的とする。

本発明のクロスポイント型抵抗変化不揮発性記憶装置の１つの態様は、異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する電流制御素子とを有する複数のメモリセルの各々が、複数のビット線と複数のワード線との各交点に配置されるクロスポイント型メモリセルアレイと、前記電流制御素子と同一の製造プロセスにて形成された電流制御素子を用いて構成される基準回路への電流印加にて基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路で発生した前記基準電圧を電流増幅する差動アンプ回路と、前記複数のビット線から選択される１つの選択ビット線の電圧が、前記差動アンプ回路の出力電圧を基準として定められる電圧に達するまで、前記選択ビット線に電流を印加する帰還型ビット線電圧クランプ回路と、前記選択ビット線に接続された複数のメモリセルから選択される１つの選択メモリセルにおける前記抵抗変化素子が前記低抵抗状態及び前記高抵抗状態の何れにあるかを、前記第１の電流の印加後に前記選択メモリセルに流れる電流量によって判断するセンスアンプ回路と、を備え、前記帰還型ビット線電圧クランプ回路は、ソース端子が前記差動アンプ回路の出力に接続され、ゲート端子が前記選択ビット線に接続された第１のトランジスタと、前記第１のトランジスタのドレイン端子の電圧に応じて、前記選択ビット線へ電流を供給しかつ供給停止する第２のトランジスタと、を有する。

前記クロスポイント型抵抗変化不揮発性記憶装置によれば、選択メモリセルの読み出し時に、前記帰還型ビット線電圧クランプ回路によって、前記電流制御素子の特性に連動した最適な電圧を短時間で前記選択ビット線に設定供給することで、メモリセルの読み出しのための回路を高速に起動する。その結果、高速安定動作を犠牲にすることなく当該回路を頻繁に停止することが容易になり、低消費電流化と高速安定動作との両立が図られる。

図１Ａは、単層クロスポイント型メモリセルアレイの立体構造図である。 図１Ｂは、多層クロスポイント型メモリセルアレイの立体構造図である。 図２は、メモリセルの断面を示す構成図である。 図３は、メモリセルの断面を示す構成図である。 図４は、メモリセルの等価回路図である。 図５は、メモリセルのＩ−Ｖ特性グラフである。 図６は、メモリセルをマトリックス状に配置したメモリセルアレイ構成図である。 図７は、擬似メモリセルの断面を示す構成図である。 図８は、擬似メモリセルの断面を示す構成図である。 図９は、擬似メモリセルの等価回路図である。 図１０は、実施の形態における電流制御素子のしきい値に連動した基準電圧上昇型読み出し回路の回路構成図である。 図１１は、実施の形態における書き込み回路を備えた基準電圧発生回路の構成図である。 図１２は、実施の形態における書き込み回路を備えた基準電圧発生回路の動作の一例を示すシーケンス図である。 図１３は、実施の形態における複数の基準メモリセルを備えた基準電圧発生回路の構成図である。 図１４は、実施の形態における第２の基準電圧発生回路の構成図である。 図１５は、実施の形態における多層メモリセルアレイの断面構成概要図及び多層構造に対応した基準電圧発生回路の構成図である。 図１６は、実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置のシステム構成図である。 図１７は、実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置の動作の一例を示すシーケンス図である。 図１８は、実施の形態における電流制御素子のしきい値に連動したプリチャージ電圧発生回路の構成図である。 図１９は、実施の形態における判定電圧切り換え回路の構成図である。 図２０は、実施の形態における読み出し主要ノード動作説明図である。 図２１は、従来のクロスポイント型抵抗変化不揮発性記憶装置の一例を示す構成図である。 図２２は、従来の差動増幅器を用いた電源装置システムの一例を示す構成図である。

まず、本発明の実施形態を説明するための準備として、発明者らによる課題の分析と解決策の検討結果について詳しく説明する。

前述した特許文献１に示す構成では、選択メモリセルに対する電圧を定常的に印加し続けることを前提とする場合は良いが、記憶装置は一般的にスタンバイ、読み出し、書き込みといった様々な動作モードの状態の移り変わりに伴って選択メモリセルへの印加電圧も変化して行く。その中で、低消費電力化のために読み出し時に用いる差動増幅器４５０やセンシング回路４０４は停止することが必要になる。

読み出し以外のモードにおいて差動増幅器４５０やセンシング回路４０４を停止することを考慮すると、読み出し時の選択メモリセルに印加する電圧は、読み出し以外の状態から読み出し動作に入ると数ｎｓといった短時間のうちに選択メモリセルへ最適電圧を印加する必要がある。

特許文献１に示す構成では、一般的に差動増幅器４５０の回路構成の複雑さのため、印加電圧が安定するまでに数十〜数百ｎｓ以上といったかなりの時間を要する。一般的に、センシング装置４２０として記載されるトランジスタの拡散端子の一端を差動増幅器４５０にフィードバックする構成は、特許文献２に示すような電源回路で用いられる。つまり、特許文献１に示す構成は、定常的な電圧の安定供給には有利であるが、回路を停止状態から起動して所定の電圧を設定するといった不連続な動作においては、差動増幅器の回路の複雑さに伴うフィードバック遅延に起因して、短い時間での回路起動と電圧設定は困難である。従って、読み出し動作の開始時における設定電圧での高速起動の要請に応えることができない。

そこで、本発明の１つの態様におけるクロスポイント型抵抗変化不揮発性記憶装置は、異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する電流制御素子とを有する複数のメモリセルの各々が複数のビット線と、複数のワード線との各交点に配置されるクロスポイント型メモリセルアレイと、前記電流制御素子と同一の製造プロセスにて形成された電流制御素子を用いて構成される基準回路への電流印加にて基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路で発生した前記基準電圧を電流増幅する差動アンプ回路と、前記複数のビット線から選択される１つの選択ビット線の電圧が、前記差動アンプ回路の出力電圧を基準として定められる電圧に達するまで、前記選択ビット線に電流を印加する帰還型ビット線電圧クランプ回路と、前記選択ビット線に接続された複数のメモリセルから選択される１つの選択メモリセルにおける前記抵抗変化素子が前記低抵抗状態及び前記高抵抗状態の何れにあるかを、前記第１の電流の印加後に前記選択メモリセルに流れる電流量によって判断するセンスアンプ回路と、を備える。

また、前記帰還型ビット線電圧クランプ回路は、ソース端子が前記差動アンプ回路の出力に接続され、ゲート端子が前記選択ビット線に接続された第１のトランジスタと、前記第１のトランジスタのドレイン端子の電圧に応じて、前記選択ビット線へ電流を供給しかつ供給停止する第２のトランジスタと、を有してもよい。

また、前記帰還型ビット線電圧クランプ回路は、クランプ用の第１のＮチャネルトランジスタのソース端子が電気的に選択メモリセルに接続され、第２のＮチャネルトランジスタのゲート端子が電気的に前記選択メモリセルに接続され、前記第１のＮチャネルトランジスタのゲート端子が前記第２のＮチャネルトランジスタのドレイン端子に接続され、前記第２のＮチャネルトランジスタのドレイン端子が第１のＰチャネルトランジスタのドレイン端子に接続され、前記第１のＰチャネルトランジスタのソース端子が電源端子に接続され、前記第２のＮチャネルトランジスタのソース端子が前記差動アンプ回路の出力端子に接続され、前記第１のＮチャネルトランジスタのドレイン端子がスイッチ素子の第１の端子に接続され、前記スイッチ素子の第２の端子が電源端子に接続されて構成され、前記第１のスイッチ素子は、与えられる制御信号に従って、前記第１のスイッチ素子の前記第１の端子と前記第２の端子との間の導通及び非導通を切り換える機能を有していてもよい。

また、前記センスアンプ回路は、一定電流を発生する定電流素子の出力端子に前記第１のＮチャネルトランジスタのドレイン端子が接続され、２つの入力電圧の大小に従った信号を出力する差動検知アンプを有し、前記差動検知アンプの第１の入力端子に判定基準電圧を接続し、第２の入力端子に前記第１のＮチャネルトランジスタのドレイン端子を接続して構成されてもよい。

また、前記定電流素子は、ソース端子とウェル端子とが電源電圧に接続され、ドレイン端子を出力端子とするＰチャネルトランジスタによって構成されてもよい。

このような構成によれば、クロスポイント型メモリセルにおいて、読み出し以外の場合は読み出し系回路を停止することで低消費電流化を図り、選択メモリセルの読み出し時に電流制御素子の特性に連動した最適な電圧を短時間で設定供給する読み出し回路を提供することができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、全ての図を通じて実質的に同一または相当する要素には同一の符号を付しその説明は省略する場合がある。また、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する趣旨ではない。以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

〔本発明の一態様におけるメモリセルの基本的な構造と特性〕
まず、クロスポイント型メモリセルアレイを構成するメモリセルの構造と特性について説明する。

図１Ａは単層クロスポイント型メモリセルアレイの立体構造を示す図である。ここには、メモリセル５１、任意の一方向（例えば、Ｘ方向）かつ平行に多数配線されたワード線（例えば第２層配線）５２、ワード線５２と交差するように一方向（例えば、Ｙ方向）かつ平行に多数配線されたビット線（例えば第１層配線）５３が図示されている。ワード線５２とビット線５３との各交点の位置に、ビット線５３とワード線５２とに挟まれて、メモリセル５１が構成されている。

図１Ｂは多層クロスポイント型メモリセルアレイの立体構造を示す図である。図１Ｂには、ビット線５３が第１配線層に配置（第１層ビット線５３ａ）され、その上方に、ビット線５３と交差するようにワード線５２が第２配線層に配置（第１層ワード線５２ａ）され、さらにその上方に、ワード線５２と交差するようにビット線５３が第３配線層に配置（第２層ビット線５３ｂ）され、さらにその上方に、ビット線５３と交差するようにワード線５２が第４配線層に配置（第２層ワード線５２ｂ）され、さらにその上方に、ワード線５２と交差するようにビット線５３が第５配線層に配置（第３層ビット線５３ｃ）される形態で幾重にも積み重ねられた多層構造が示されている。ワード線５２とビット線５３との各交点の位置に、ビット線５３とワード線５２とに挟まれて、メモリセル５１が配置されている。

このようにクロスポイント型メモリセルアレイは、配線の交点にメモリセルを形成する単純な構造を有している。単層のクロスポイント型メモリセルアレイを積み重ねて多層のクロスポイント型メモリセルアレイを構成することで、微細化に頼ることなく単位面積当たりのメモリセルの数を増加させることが可能なため、クロスポイント型メモリセルアレイは高集積化に適している。

〔メモリセルの構造〕
図２に、クロスポイント型メモリセルアレイに用いられるメモリセル５１の断面構成図を示す。

メモリセル５１は、抵抗変化素子１０と、電流制御素子２９とが直列接続された構成を有し、例えば１ビットのメモリを構成している。

抵抗変化素子１０は、一例として、窒化タンタル（ＴａＮ）で構成される下部電極１４の上に酸素不足型のタンタル酸化物（ＴａＯ_ｘ、０＜ｘ＜２．５）を第１の抵抗変化層（抵抗変化層を構成する第１の領域）１３として積層し、その上に３００℃、２００Ｗ、２０秒の酸素プラズマを照射して、タンタル酸化物（ＴａＯ_ｙ、ｘ＜ｙ）で構成される第２の抵抗変化層（抵抗変化層を構成する第２の領域）１２を薄く形成し、その上に白金（Ｐｔ）で構成される上部電極１１を積層した構造を有している。

抵抗変化層は、下部電極１４と上部電極１１との間に介在され、下部電極１４と上部電極１１との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、下部電極１４と上部電極１１との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層は、下部電極１４に接続する第１の抵抗変化層１３と、上部電極１１に接続する第２の抵抗変化層１２の少なくとも２層を積層して構成される。

第１の抵抗変化層１３は、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層１２は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子１０の第２の抵抗変化層１２中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。

「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。

例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ_２Ｏ_５であるので、ＴａＯ_２．５と表現できる。ＴａＯ_２．５の酸素不足度は０％であり、ＴａＯ_１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。

酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。

「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ_２Ｏ_５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。

抵抗変化層を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。

例えば、ハフニウム酸化物を用いる場合、第１の金属酸化物の組成をＨｆＯ_ｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物の組成をＨｆＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、３ｎｍ以上４ｎｍ以下としてもよい。

また、ジルコニウム酸化物を用いる場合、第１の金属酸化物の組成をＺｒＯ_ｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物の組成をＺｒＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１ｎｍ以上５ｎｍ以下としてもよい。

第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に下部電極１４と上部電極１１との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。

また、第１の抵抗変化層となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。

例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯ_ｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ_２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ_２Ｏ_３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯ_ｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ_２Ｏ_３）を用いてもよい。

積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。

つまり、第２の金属酸化物に接続する上部電極１１に、下部電極１４を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。

逆に、第２の金属酸化物に接続する上部電極１１に、下部電極１４を基準にして負の電圧を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。

酸素不足度がより小さい第２の金属酸化物に接続されている上部電極１１は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び下部電極１４を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物に接続されている下部電極１４は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。

すなわち、第２の電極の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第１の電極の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。

上記の構成とすることにより、上部電極１１と第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、抵抗変化素子１０の安定した抵抗変化特性が得られる。

電流制御素子２９は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子であり、窒素不足型の窒化シリコンで構成される電流制御層２２を窒化タンタル（ＴａＮ）等で構成される下部電極２３と上部電極２１とで挟んだ構造を有している。

双方向に非線形の電流電圧特性とは、印加される電圧が所定の電圧範囲では、電流制御素子２９は高抵抗（オフ）状態を示し、所定の電圧範囲を超える領域（つまり、所定の電圧範囲より電圧が高い領域及び電圧が低い領域）では低抵抗（オン）状態を示すことをいう。つまり、印加電圧の絶対値が所定値以下のときに電流制御素子２９は高抵抗（オフ）状態を示し、所定値より大きいときに電流制御素子２９は低抵抗（オン）状態を示す。

メモリセル５１は、抵抗変化素子１０と電流制御素子２９とがビア２７を用いて直列接続されたメモリセルである。ビア２６によって、抵抗変化素子１０の上部電極１１と上部配線７０（ビット線５３又はワード線５２に対応）とが接続され、ビア２８によって、電流制御素子２９の下部電極２３と下部配線７１（ビット線５３又はワード線５２に対応）とが接続される。

なお、図２において、電流制御素子２９と抵抗変化素子１０との配置は上下逆でもかまわない。

また、メモリセル５１では、ビア２７を省略しても構わない。また、ビア２６及びビア２８のいずれか一方又は両方を省略しても構わない。

図３は、図２に示したメモリセル５１からビア２７を省略したメモリセル５１ａの断面構造を示す図である。

このメモリセル５１ａは、一例として、窒化タンタル（ＴａＮ）で構成される第１電極２３、窒素不足型の窒化シリコンで構成される電流制御層２２、ＴａＮで構成される第２電極２１、酸素不足型のタンタル酸化物（ＴａＯ_ｘ）で構成される第１の抵抗変化層１３、第１の抵抗変化層１３を酸素プラズマ雰囲気中で酸化して形成されたタンタル酸化物（ＴａＯ_ｙ、ｘ＜ｙ）で構成される第２の抵抗変化層１２、白金（Ｐｔ）で構成される第３電極１１を順に積層して構成される。

メモリセル５１ａの下層には、アルミニウム（Ａｌ）で構成される下部配線７１が配置され、この下部配線７１とメモリセル５１ａの第１電極２３とは第１ビア２８で接続されている。一方、メモリセル５１ａの上層には、アルミニウム（Ａｌ）で構成される上部配線７０が配置され、この上部配線７０とメモリセル５１ａの第３電極１１とは第３ビア２６で接続されている。また、下部配線７１と上部配線７０とは、互いに交差するように配置されている。

この構造では、第１電極２３と電流制御層２２と第２電極２１で電流制御素子２９を構成し、第２電極２１と第１の抵抗変化層１３と第２の抵抗変化層１２と第３電極１１で抵抗変化素子１０を構成している。つまり、メモリセル５１ａは、極性の異なる電圧が印加されることで低抵抗状態及び高抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子１０と、その抵抗変化素子１０と共通の第２電極２１によって直列に接続された電流制御素子２９とを有する。

ここで、第２電極２１は、抵抗変化素子１０及び電流制御素子２９各々の電極を兼用している。図３に示される第２電極２１及び第３電極１１は、図２で説明した抵抗変化素子１０の下部電極１４及び上部電極１１に対応する。上記した、図２の抵抗変化素子１０の下部電極１４、第１の抵抗変化層１３、第２の抵抗変化層１２、及び上部電極１１に関する説明は、図３の抵抗変化素子１０の第２電極２１、第１の抵抗変化層１３、第２の抵抗変化層１２、及び第３電極１１についてあてはまる。

なお、抵抗変化素子１０に含まれる抵抗変化層は、図２、図３で示した２層構造には限られず、単層構造又は３層以上の多層構造であってもよい。クロスポイント型抵抗変化不揮発性記憶装置を構成する抵抗変化素子には、少なくとも下部電極と抵抗変化層（単層構造又は２層以上の積層構造）と上部電極とを有する構成を備える抵抗変化素子が用いられ得る。

図４は、抵抗変化素子１０と電流制御素子２９との接続を示す回路図、つまり、メモリセル５１の等価回路図を示している。

〔メモリセルの特性〕
メモリセル５１の動作について図５を用いて説明する。図５は、図２の構造を持つメモリセル５１に対し、下部配線７１よりも上部配線７０が高い電圧となる極性を正として電圧を印加した場合の電圧と電流との関係を実測した特性図である。

当初、メモリセル５１は高抵抗状態であるとする。メモリセル５１に対し、印加電圧０Ｖから、上部配線７０よりも下部配線７１が高い電圧となる負極性の電圧を徐々に増加させて印加していくと、Ｃ点から電流が流れ出し、抵抗変化素子１０は高抵抗状態から低抵抗状態へと変化を開始する。さらにＡ点まで負極性の電圧を印加しているが、印加電圧に応じて急激に低抵抗化が進行している。その後、低抵抗状態のまま印加電圧０Ｖになるまで徐々に電圧を減少させて印加する。Ａ点は、低抵抗化時に抵抗変化素子に流す電流の値（ここではＩＬ）により決まる。

その後、メモリセル５１に対し、下部配線７１よりも上部配線７０が高い電圧となる正極性の電圧を徐々に増加させて印加していくと、Ｄ点から電流が流れ出し、低抵抗状態の到達電圧（Ａ点）と概ね点対称な点であるＢ点で、抵抗変化素子１０は低抵抗状態から高抵抗状態へと変化を開始する。さらに、Ｅ点まで印加すると電流増加が見られるが、この後印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、高抵抗状態に変化していることがわかる。

すなわち、図５に示す実測データは、図２の構造を持つメモリセル５１について、上部配線７０の電圧を基準として下部配線７１の電圧が所定電圧ＶＬｔｈ（Ｃ点）以上高くなったとき低抵抗状態に変化し、下部配線７１の電圧を基準として上部配線７０の電圧が所定電圧ＶＨｔｈ（Ｂ点）以上高くなったとき高抵抗状態に変化する双方向性の抵抗変化特性を示し、また、低抵抗状態の印加電圧（Ａ点）と、高抵抗状態への変化開始電圧（Ｂ点）とが、概ね点対称な電圧及び電流となる関係にあることを示している。従って高抵抗化は低抵抗化とほぼ同じ、又はそれ以上の電流で駆動することが必要になる。実際には、高抵抗化時に印加する電圧の絶対値は、低抵抗化時に印加する電圧の絶対値より大きいほうが望ましい。

また、低抵抗状態の抵抗値は、メモリセル５１において、高抵抗状態から低抵抗状態に変化させる際に、抵抗変化素子１０が抵抗変化し得る所定の電圧（絶対値はＶＬｔｈ以上の電圧）で抵抗変化素子１０に流す電流値の大小に応じた低抵抗値（Ａ点）に変化する。

以上のことから、安定な抵抗変化動作を行うためには、低抵抗化においては、所定の電流値に電流制御（電流制限）することで所定の低抵抗状態を設定し、高抵抗化においては、低抵抗化時とは逆極性の電圧を印加し、低抵抗化時より高電圧かつ大電流駆動をすることが必要となる。

なお、図５において、低抵抗化時（高抵抗状態）における０ＶからＣ点までの電圧区間及び、高抵抗化時（低抵抗状態）における０ＶからＤ点までの電圧区間は、メモリセル５１に電圧を印加しても顕著には電流が流れない電圧帯である。

図５のＣ点やＤ点は、電流制御素子２９の閾値電圧（以下ＶＦとよぶ）と、抵抗変化素子１０の抵抗変化電圧との合計電圧に対応している。クロスポイント型メモリセルアレイにおいては、選択メモリセルにはこの合計電圧以上の電圧を印加し、非選択メモリセルにはこのＣ点とＤ点との間に動作点がくるように制御して非選択メモリセルへのリーク電流を減じて、クロスポイント型メモリセルアレイの読み出しや書き込みの動作を行うことが望ましい。

〔クロスポイント型メモリセルアレイとアレイ等価回路〕
次に、クロスポイント型メモリセルアレイのアレイ等価回路について説明する。

メモリセル５１をマトリックス状に配置したメモリセルアレイ構成図の一例を図６に示す。

図６において、ワード線２４については、ｎ本の配線ＷＬ１〜ＷＬｎが平行に配置され、ビット線２５については、ワード線２４と非接触（立体的）に交差するｍ本の配線ＢＬ１〜ＢＬｍが平行に配置されている。抵抗変化素子１０と電流制御素子２９とが直列に接続されたメモリセル５１は、ワード線２４とビット線２５との交点のそれぞれに位置し、抵抗変化素子１０の一端が対応するビット線２５に接続され、電流制御素子２９の一端が対応するワード線２４に接続されている。すなわち、図６のメモリセルアレイ１は、ビット線２５の方向にｎ個のメモリセル５１が配列され、ワード線２４の方向にｍ個のメモリセル５１が配列された、ｎ×ｍ個のメモリセル５１で構成されている。

〔固定抵抗素子を用いた疑似メモリセルの構造〕
クロスポイント型抵抗変化不揮発性記憶装置について説明するための準備として、擬似メモリセルについて説明する。当該擬似メモリセルは、例えば固定抵抗素子を用いて構成され、クロスポイント型抵抗変化不揮発性記憶装置が有する基準電圧発生回路に利用される。当該擬似メモリセルの断面構成図を図７に示す。

図７において、擬似メモリセル１３８は、固定抵抗素子１３７と、電流制御素子２９とが直列接続された構成を有している。

固定抵抗素子１３７は、一例として、窒化タンタル（ＴａＮ）で構成される下部電極１４の上に酸素不足型のタンタル酸化物（ＴａＯ_ｘ、０＜ｘ＜２．５）を抵抗層（抵抗層を構成する領域）１５として積層し、その上に白金（Ｐｔ）で構成される上部電極１１を積層した構造を有している。抵抗層１５に含まれる酸素量を製造時に制御することにより、固定抵抗素子１３７の抵抗を所定の値に設定することができる。固定抵抗素子１３７の抵抗値は、図２に示した抵抗変化素子１０の低抵抗状態または高抵抗状態における抵抗値とほぼ等しく設定してもよい。

電流制御素子２９は、図２に記載の素子と同一なので、詳細説明は省略する。

擬似メモリセル１３８は、固定抵抗素子１３７と電流制御素子２９とがビア２７を用いて直列接続されたメモリセルである。ビア２６によって、固定抵抗素子１３７の上部電極１１と上部配線７０とが接続され、ビア２８によって、電流制御素子２９の下部電極２３と下部配線７１とが接続される。

なお、図７において、電流制御素子２９と固定抵抗素子１３７との配置は上下逆でもかまわない。

また、擬似メモリセル１３８では、ビア２７を省略しても構わない。また、ビア２６及びビア２８のいずれか一方又は両方を省略しても構わない。

図８は、図７に示した擬似メモリセル１３８からビア２７を省略した擬似メモリセル１３８ａの断面構造を示す図である。

この擬似メモリセル１３８ａは、一例として、窒化タンタル（ＴａＮ）で構成される第１電極２３、窒素不足型の窒化シリコンで構成される電流制御層２２、ＴａＮで構成される第２電極２１、酸素不足型のタンタル酸化物（ＴａＯ_ｘ）で構成される抵抗層１５、白金（Ｐｔ）で構成される第３電極１１を順に積層して構成される。擬似メモリセル１３８ａの下層には、アルミニウム（Ａｌ）で構成される下部配線７１が配置され、この下部配線７１と擬似メモリセル１３８ａの第１電極２３とは第１ビア２８で接続されている。一方、擬似メモリセル１３８ａの上層には、アルミニウム（Ａｌ）で構成される上部配線７０が配置され、この上部配線７０と擬似メモリセル１３８ａの第３電極１１とは第３ビア２６で接続されている。

この構造では、第１電極２３と電流制御層２２と第２電極２１で電流制御素子２９を構成し、第２電極２１と抵抗層１５と第３電極１１で固定抵抗素子１３７を構成している。つまり、擬似メモリセル１３８ａは、固定抵抗素子１３７と、その固定抵抗素子１３７と共通の第２電極２１によって直列に接続された電流制御素子２９とを有する。

ここで第２電極２１は、固定抵抗素子１３７の電極の１つと電流制御素子２９の電極の１つとを兼用している。

また、抵抗層１５を構成する遷移金属として、タンタル以外の遷移金属を用いてもよい。たとえば、遷移金属として、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態設定を実現することが可能である。

図９は、固定抵抗素子１３７と電流制御素子２９との接続を示す回路図、つまり、擬似メモリセル１３８の等価回路図を示している。

〔クロスポイント型抵抗変化不揮発性記憶装置〕
図１０は、実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置に設けられる読み出し回路の回路構成図である。当該読み出し回路は、メモリセルの読み出し電圧を、電流制御素子２９のしきい値に連動して高速に上昇させる。図１０において、前記と同じ構成要素については同じ符号を用い、説明を省略する。なお、この基準電圧発生回路６における基準メモリセル３の電流制御素子２９は、メモリセルアレイ１内のメモリセル５１の電流制御素子２９と同一の製造プロセスにて形成されている。

図１０において、ロウデコーダ／ドライバ４８はメモリセルアレイ１内のワード線ＷＬ１〜ＷＬｎの内の所定の１本を選択して所定の電圧を印加し、カラムデコーダ４７はメモリセルアレイ１内のビット線ＷＬ１〜ＷＬｎの内の所定の１本を選択する。メモリセルアレイ１に配列されるメモリセル５１の中から、ロウデコーダ／ドライバ４８によって選択されたワード線ＷＬｓとカラムデコーダ４７によって選択されたビット線ＢＬｓとの交点に配置されたメモリセルが、選択メモリセル３０として選択される。

固定抵抗素子１３７は所定の抵抗値（例えば高抵抗状態にある抵抗変化素子１０とほぼ同等な値）を有し、基準メモリセル３は固定抵抗素子１３７と電流制御素子２９とが直列接続されて構成されている。

固定抵抗素子４はポリシリコン等で構成され、複数の固定抵抗素子４が直列接続されて電圧調整回路５を構成している。

電源端子とグランド端子との間に、電流源７８、電圧調整回路５、基準メモリセル３が、この順に直列接続されている。

固定抵抗素子７９は所定の抵抗値（例えば電流量を１μＡ以下に制限する抵抗値）を有している。Ｎチャネルトランジスタ６３は、ドレイン端子とゲート端子が接続されることでダイオードとして機能する。固定抵抗素子４が直列接続された電圧調整回路５の選択された任意の端子と、Ｎチャネルトランジスタ６３のドレイン端子とが接続される。Ｎチャネルトランジスタ６３のソース端子と固定抵抗素子７９の第１端とが接続される。固定抵抗素子７９の第２端がグランド端子に接続される。

基準電圧発生回路６は、電流源７８、電圧調整回路５、基準メモリセル３、Ｎチャネルトランジスタ６３、及び固定抵抗素子７９によって構成される。Ｎチャネルトランジスタ６３のソース端子は、基準電圧発生回路６の出力端子としてノードＣＬＢｒｅｆに接続される。

差動アンプ回路７は、反転入力端子と出力端子とが接続されて帰還増幅回路を構成している。差動アンプ回路７の非反転入力端子はノードＣＬＢｒｅｆに接続される。差動アンプ回路７は基準電圧発生回路６の出力ノードＣＬＢｒｅｆの電圧を電流増幅することにより、ノードＣＬＢｒｅｆの電圧と等しい電圧をノードＣＬＢに出力する。

平滑容量８３はノードＣＬＢの瞬時電圧変動を抑制する。

Ｐチャネルトランジスタ４２のソース端子は電源に接続され、ゲート端子はインバータ８４の出力に接続され、ドレイン端子はＮチャネルトランジスタ４１のドレイン端子（ノードＣＬＭＰ）に接続される。Ｎチャネルトランジスタ４１のソース端子はノードＣＬＢに接続され、ゲート端子はノードＹＤに接続される。ノードＹＤは、カラムデコーダ４７に接続される。

インバータ８４には信号ＲＤが供給される。インバータ８４を介して、信号ＲＤが‘Ｌ’の時はＰチャネルトランジスタ４２がオフとなり、‘Ｈ’の時はＰチャネルトランジスタ４２がオンとなる。ここで‘Ｌ’及び‘Ｈ’は信号の電圧レベルを表す。以下、信号の電圧レベルを同様に表記する。

Ｎチャネルトランジスタ４０のドレイン端子は、ノードＳＥＮに接続され、ゲート端子は、ノードＣＬＭＰに接続され、ソース端子はノードＹＤに接続される。

スイッチ素子４３の第１の端子にはＮチャネルトランジスタ４０のドレイン端子が接続され、スイッチ素子４３の第２の端子は電源端子に接続される。スイッチ素子４３は、信号ＰＲ１によって第１の端子と第２の端子との間の導通及び非導通を制御され、信号ＰＲ１が‘Ｌ’の時はオフ（非導通）、‘Ｈ’の時はオン（導通）となる。

Ｎチャネルトランジスタ４０とＮチャネルトランジスタ４１とは、ノードＹＤとノードＣＬＭＰとを介して帰還接続されている。

帰還型ビット線電圧クランプ回路８は、Ｎチャネルトランジスタ４０及び４１とＰチャネルトランジスタ４２とスイッチ素子４３及びインバータ８４によって構成される。

スイッチ素子４４は、第１の端子がプリチャージ電圧を供給する端子ＶＰＲに接続され、第２の端子がノードＹＤに接続される。スイッチ素子４４は、信号ＰＲ０によって第１の端子と第２の端子との間の導通及び非導通を制御され、信号ＰＲ０が‘Ｌ’の時はオフとなり、‘Ｈ’の時はオンとなる。

差動検知回路４６は、非反転入力端子に判定基準電圧ＶＲＥＦＪが印加され、反転入力端子はノードＳＥＮに接続される。差動検知回路４６は、ノードＳＥＮの電圧が判定基準電圧ＶＲＥＦＪよりも高い場合は‘Ｌ’となり、低い場合は‘Ｈ’となる信号ＤＯを出力する。Ｐチャネルトランジスタ４５は、ソース端子とウェル端子とが電源に接続され、ゲート端子がインバータ８５の出力端子に接続され、ドレイン端子がノードＳＥＮに接続される。

センスアンプ回路９は、Ｐチャネルトランジスタ４５と差動検知回路４６とで構成される。

次に、図１０に示す読み出し回路による読み出し動作について説明する。

ロウデコーダ／ドライバ４８によって、例えばワード線ＷＬｓが選択される。選択されたワード線ＷＬｓは、例えば０Ｖに設定され、非選択のワード線はハイインピーダンス（以下Ｈｉ−ｚと記す）状態に設定される。カラムデコーダ４７によって、所定の１本のビット線ＢＬｓが選択される。選択されたビット線ＢＬｓはノードＹＤに接続され、非選択のビット線はＨｉ−ｚ状態に設定される。

このように、メモリセルアレイ１の内、所定のワード線と所定のビット線が選択されることにより、選択メモリセル３０が選択され、選択メモリセル３０の第１端にはワード線ＷＬｓを介して０Ｖが印加され、選択メモリセル３０の第２端はビット線ＢＬｓを介してノードＹＤと接続される。

基準電圧発生回路６において、メモリセルの読み出し用の電流Ｉ０が電流源７８から流される。電流Ｉ０は基準メモリセル３を流れる電流Ｉ１と固定抵抗素子７９を流れる電流Ｉ２に分配される。ここで、電流Ｉ２は電流Ｉ０に比べて十分に小さく、Ｉ０≒Ｉ１とみなせるものとする。

電圧調整回路５の出力電圧が、基準メモリセル３の特性と電圧調整回路５の接続点の選択とに応じて決まる。電圧調整回路５の出力電圧がノードＲ０ｒｅｆに印加され、ノードＲ０ｒｅｆの電圧からＮチャネルトランジスタ６３のしきい値電圧Ｖｔ分降下した電圧がノードＣＬＢｒｅｆに現れる。

つまり、ノードの電圧をＶ（ノード名）と表記するとき、Ｖ（ＣＬＢｒｅｆ）＝Ｖ（Ｒ０ｒｅｆ）−Ｖｔとなる。なお、このようなノード電圧の表記法は、以下同様に用いられる。

このような動作により、基準電圧発生回路６は、メモリセルアレイ１内のメモリセル５１の読み出し電圧を、基準メモリセル３によって生成する。

ノードＣＬＢｒｅｆの電圧Ｖ（ＣＬＢｒｅｆ）が、差動アンプ回路７によって電圧値を変えずに電流増幅されて、ノードＣＬＢに常時安定的に印加される。

つまり、Ｖ（ＣＬＢ）＝Ｖ（ＣＬＢｒｅｆ）＞０Ｖである。

帰還型ビット線電圧クランプ回路８において、読み出し時にＲＤ＝‘Ｈ’となるのでＰチャネルトランジスタ４２はオンとなって所定の一定電流Ｉ３が流される。スイッチ素子４３がオン状態になることで、ノードＳＥＮに電圧が印加される。

ノードＹＤの電圧が上昇すると、Ｎチャネルトランジスタ４１のソース端子（ノードＣＬＢ）とゲート端子（ノードＹＤ）との間の電圧が、Ｎチャネルトランジスタ４１のしきい値電圧Ｖｔを超えることによって、Ｎチャネルトランジスタ４１はオン状態となる。ノードＣＬＭＰの電圧は、電源電圧近傍の電圧から降下し、Ｎチャネルトランジスタ４０のソース端子（ノードＹＤ）とゲート端子（ノードＣＬＭＰ）との間の電圧が、Ｎチャネルトランジスタ４０のしきい値電圧Ｖｔ近傍となったときに、ノードＣＬＭＰの電圧は安定する。

つまり、ノードＹＤの電圧とノードＣＬＭＰの電圧とは、ノードＣＬＢの電圧を基準にして、相互に自動的かつ高速に帰還制御しあうことで、Ｖ（ＹＤ）＝Ｖ（ＣＬＢ）＋Ｖｔ、Ｖ（ＹＤ）＝Ｖ（ＣＬＭＰ）−Ｖｔとなる電圧で安定する。

このような帰還制御により、ノードＹＤの電圧は、読み出しが開始されると、それまで設定されていた読み出しには不十分な低い電圧から、読み出し電圧に瞬時に上昇する。

上記動作により、読み出し時のノードＹＤの電圧は以下の関係で決まる。メモリセル５１と等価な基準メモリセル３に対して、読み出し用の電流Ｉ０が流され、基準メモリセル３に読み出し電圧が発生する。電圧調整回路５による微調整を介してノードＹＤに印加されるべき電圧と同等な基準電圧がノードＲ０ｒｅｆに発生する。ノードＲ０ｒｅｆの電圧からＮチャネルトランジスタ６３のしきい値電圧Ｖｔ分降下した電圧がノードＣＬＢｒｅｆに発生する。

ノードＣＬＢｒｅｆの電圧は差動アンプ回路７によってノードＣＬＢに転写（Ｖ（ＣＬＢ）＝Ｖ（ＣＬＢｒｅｆ））され、ノードＣＬＢの電圧からＮチャネルトランジスタ４１のしきい値電圧Ｖｔ分上昇した電圧が、ノードＹＤに設定される。

ノードＣＬＭＰの負荷としての容量は、ノードＣＬＭＰに接続される素子が３つのトランジスタのみであるので、極めて小さい。しかも、ノードＹＤの電圧は、帰還型ビット線電圧クランプ回路８において、実質的に２つのＮチャネルトランジスタ４０、４１のみで制御される。そのため、ノードＹＤの電圧変動に対するノードＣＬＭＰ電圧の帰還制御は極めて高速に機能することが判る。

ノードＹＤに読み出し電圧が設定されるための微小時間の経過後、スイッチ素子４３がオフ状態になる。このとき、引き続き、ＲＤ＝‘Ｈ’であり、Ｐチャネルトランジスタ４５はオン状態である。

ロード電流Ｉｌｄと選択メモリセル３０の電流Ｉｃｅｌｌとの大小関係によってノードＳＥＮの電圧が決まる。ロード電流Ｉｌｄは選択メモリセル３０に読み出し電圧が印加された状態において、選択メモリセル３０がＨＲ状態である場合に流れる電流とＬＲ状態である場合に流れる電流との中間的な大きさの電流に設定される。

差動検知回路４６は、ノードＳＥＮの電圧が判定電圧ＶＲＥＦＪより大きいか小さいか判断し、当該判断の結果を示す信号ＤＯを出力する。例えば、Ｖ（ＳＥＮ）＞ＶＲＥＦＪならばＤＯ＝‘Ｌ’、Ｖ（ＳＥＮ）＜ＶＲＥＦＪならばＤＯ＝‘Ｈ’である。

このようにして、選択メモリセル３０に対する読み出し電圧を瞬時に設定し、その結果、短時間での読み出し判定を行うことが可能である。

上記動作において、ノードＣＬＢに所定の正電圧を印加する効果は、次のように説明される。

比較のため、ノードＣＬＢの電圧を０Ｖに設定した場合を考えると、ノードＹＤの電圧はＮチャネルトランジスタ４１のしきい値電圧Ｖｔ程度となる。このようなノードＹＤの電圧は選択メモリセル３０の読み出しに必要な電圧よりも低いため、電流制御素子２９はカットオフされた状態となり、読み出しが不可能となる。

それを回避するためにＰチャネルトランジスタ４２およびＮチャネルトランジスタ４１のそれぞれの電流駆動能力を調整することによってノードＣＬＭＰの電圧を上昇させることが考えられるが、この場合は、ノードＣＬＭＰの電圧の安定性が悪くなり、ノードＹＤにリンギングが発生して、安定時間が長くなるか、または発振してしまう。

つまり、ノードＹＤに対するノードＣＬＭＰの帰還制御には、Ｐチャネルトランジスタ４２の電流駆動能力よりもＮチャネルトランジスタ４１の電流駆動能力が大きいこと、及びＮチャネルトランジスタ４１のソース端子に所定の正電圧を印加することが、読み出し動作の高速化及び安定化においては重要となる。

また、基準電圧発生回路６に基準メモリセル３を用いる効果は、次のように説明される。

基準電圧発生回路６に基準メモリセル３を用いることで、製造時のプロセスばらつきや温度変動によって、電流制御素子２９やトランジスタの特性が変動した場合においても、その変動を基準電圧Ｖ（ＣＬＢｒｅｆ）に自動的に反映することが可能となる。そのため、読み出し時に、ノードＹＤ（選択ビット線）に対して、選択メモリセルを読み出すために最適な電圧を常時自動調整して安定的に印加することが可能となる。つまり、常に安定した読み出しが可能となる。

〔基準メモリセルに抵抗変化素子を用いた構成〕
基準電圧発生回路６に用いる基準メモリセル３に内蔵される抵抗素子として、メモリセル５１に含まれる抵抗変化素子と同じ構造の抵抗変化素子を用いても構わない。その場合、基準メモリセル３に内蔵される前記抵抗変化素子を所定の抵抗値（例えばメモリセル５１が高抵抗値に設定された場合とほぼ同等な状態）に設定するため、書き込み回路が設けられる。そのような書き込み回路を備えた基準電圧発生回路の構成を図１１に示す。

図１１において、前記と同じ構成要素については同じ符号を用い、説明を省略する。

図１１の基準電圧発生回路４９において、抵抗変化素子８０は基準メモリセル３に内蔵され、抵抗変化素子１０と同じ構成である。

スイッチ素子６２は、第１の端子が電圧調整回路５に接続され、第２の端子がスイッチ素子６０の第１の端子に接続される。スイッチ素子６２は、スイッチ制御信号ＲＥＦＷによって第１の端子と第２の端子との間の導通及び非導通を制御され、読み出し時はオン（導通）状態に制御され、抵抗変化素子８０の書き込み時はオフ（非導通）状態に制御される。

基準メモリセル用書き込み回路８１は、基準メモリセル３の書き込みを行うための電圧を第１の端子Ｖｐ１と第２の端子Ｖｐ０との間に発生する。

スイッチ素子６０及び６１は、抵抗変化素子８０の書き込み時に、前記基準メモリセル用書き込み回路８１の出力端子Ｖｐ０及びＶｐ１を基準メモリセル３の第１の端子及び第２の端子にそれぞれ接続する。

スイッチ素子６０は、第１の端子が基準メモリセル３の第１の端子に接続され、第２の端子が基準メモリセル用書き込み回路８１の第１の端子Ｖｐ１に接続される。スイッチ素子６０は、スイッチ制御信号ＲＥＦＷに応じて、読み出し時はオフ（非導通）状態となる。また、抵抗変化素子８０の書き込み時はオン（導通）状態となって、基準メモリセル３の第１の端子を基準メモリセル用書き込み回路８１の第１の端子Ｖｐ１に接続する。

スイッチ素子６１は、第１の端子が基準メモリセル３の第２の端子に接続され、第２の端子が基準メモリセル用書き込み回路８１の第２の端子Ｖｐ０に接続される。スイッチ素子６１は、スイッチ制御信号ＲＥＦＷに応じて、読み出し時は基準メモリセル３の第２の端子をグランド（ＶＳＳ）に接続する。また、抵抗変化素子８０の書き込み時は基準メモリセル３の第２の端子を基準メモリセル用書き込み回路８１の第２の端子Ｖｐ０に接続する。

次に、図１１の抵抗変化素子８０に対して書き込みを行う動作について、図１２のシーケンス図を用いて説明する。

図１２のシーケンスは、抵抗変化素子８０に対して、書き込み以外の状態（例えば読み出しやスタンバイ状態）からＨＲ化書き込み及びＬＲ化書き込みを行い、再び書き込み以外の状態に戻るといった一連の流れの一例を示している。

図１２おいて、最初はスタンバイ或いは読み出し等の状態になっている。そのため、スイッチ制御信号ＲＥＦＷ＝‘Ｌ’であり、スイッチ素子６０はオフ状態、スイッチ素子６１はＶＳＳ選択状態、スイッチ素子６２はオン状態となっている。ノードＲＦＣＴは電圧調整回路５と接続され、読み出し用の電流源７８が流す電流によって決まる電圧レベル（例えばＶｒ００）になっており、ノードＲＦＣＢはグランドレベル（ＶＳＳ）となっている。このとき、基準メモリセル用書き込み回路８１の出力端子Ｖｐ０及びＶｐ１のいずれにもプリチャージ電圧ＶＰＲが出力されている。

時刻ｔ０で、書き込みシーケンスに移行するため、スイッチ制御信号ＲＥＦＷ＝‘Ｈ’となり、スイッチ素子６０はオン状態、スイッチ素子６１はＶｐ０選択状態、スイッチ素子６２はオフ状態となる。ノードＲＦＣＴは出力端子Ｖｐ１の電圧すなわちプリチャージ電圧ＶＰＲとなり、ノードＲＦＣＢはノードＶｐ０の電圧すなわちプリチャージ電圧ＶＰＲとなる。

時刻ｔ１で、ＨＲ書き込みパルスが基準メモリセル用書き込み回路８１から出力される。例えば、当該ＨＲ書き込みパルスとして、出力端子Ｖｐ０に電圧ＶＬ１が出力され、出力端子Ｖｐ１に電圧ＶＨ１（ＶＨ１＞ＶＬ１）が出力され。ノードＲＦＣＴの電圧はＶＰＲからＶＨ１に変化し、ノードＲＦＣＢの電圧はＶＰＲからＶＬ１に変化する。時刻ｔ１からｔ２の間で、基準メモリセル３内の抵抗変化素子８０は所定のＨＲ状態に変化する。

時刻ｔ２では、基準メモリセル用書き込み回路８１の出力端子Ｖｐ０とＶｐ１の電圧が共にプリチャージ電圧ＶＰＲに戻り、ノードＲＦＣＴ及びノードＲＦＣＢのいずれも電圧ＶＰＲに再度設定される。

次に、時刻ｔ３で、ＬＲ書き込みパルスが基準メモリセル用書き込み回路８１から出力される。例えば、出力端子Ｖｐ０に電圧ＶＨ２、出力端子Ｖｐ１に電圧ＶＬ２（ＶＨ２＞ＶＬ２）が出力される。ノードＲＦＣＴの電圧はＶＰＲからＶＬ２に変化し、ノードＲＦＣＢの電圧はＶＰＲからＶＨ２に変化する。時刻ｔ３からｔ４の間で、基準メモリセル３内の抵抗変化素子８０は所定のＬＲ状態に変化する。

時刻ｔ４では、基準メモリセル用書き込み回路８１の出力端子Ｖｐ０とＶｐ１の電圧が共にプリチャージ電圧ＶＰＲに戻り、ノードＲＦＣＴ及びＲＦＣＢのいずれも電圧ＶＰＲに再度設定される。

時刻ｔ５で、書き込みシーケンスが終了するので、スイッチ制御信号ＲＥＦＷ＝‘Ｌ’となり、スイッチ素子６０はオフ状態、スイッチ素子６１はＶＳＳ選択状態、スイッチ素子６２はオン状態となる。ノードＲＦＣＴは電圧調整回路５と接続され、読み出し用の電流源７８が流す電流によって決まる電圧レベル（例えばＶｒ００）になっており、ノードＲＦＣＢはグランドレベル（ＶＳＳ）となる。

このように、基準メモリセル３内の抵抗変化素子８０の抵抗を所定の値に設定することが可能となる。なお、図１２のシーケンスの一例では、高抵抗書き込みの後に低抵抗書き込みを行う動作と示したが、時刻ｔ０からｔ５の書き込み期間内において、高抵抗書き込みのみ、低抵抗書き込みのみ、或いはその他の組み合わせ等、必要に応じて任意な設定動作を実行することが可能である。

基準メモリセル３を構成する素子をメモリセル５１と同等とすることにより、プロセスばらつきや温度変動に対して、基準メモリセル３はメモリセル５１と同一な特性変動を示す。その結果、当該特性変動を基準電圧Ｖ（ＣＬＢｒｅｆ）に自動的に反映することが可能となり、読み出し時に、ノードＹＤ（選択ビット線）に対して、選択メモリセルを読み出すために最適な電圧を常時自動調整して安定的に印加することが可能となる。つまり、常に安定した読み出しが可能となる。

〔基準メモリセルの複数化〕
上述した実施の形態においては、基準電圧発生回路６が１つの基準メモリセル３で構成される場合を説明した。しかし、基準電圧発生回路６を構成する基準メモリセル３は、図１３に示すように、複数の基準メモリセル３＿１、・・・、３＿ｇを並列接続して構成されてもよい。また、個々の基準メモリセル３＿１、・・・、３＿ｇに含まれる抵抗素子２は、固定抵抗素子１３７であってもよく、また抵抗変化素子８０であってもよい。こうすることによって、個々の基準メモリセルの特性ばらつきを平均化することが可能となる。

また、抵抗素子２として抵抗値を調整可能な抵抗変化素子８０を用いた場合においても、さらに個々の設定抵抗値の差異を平均化することが可能となるので、より平準化された基準電圧Ｖ（ＣＬＢｒｅｆ）を常時発生することが可能になる。

また、抵抗素子２に抵抗変化素子８０を用いた場合、個々の基準メモリセル３＿１、・・・、３＿ｇのそれぞれに対して、図１１に示したスイッチ素子６０、６１、６２を設け、各基準メモリセル３＿１、・・・、３＿ｇを、順次基準メモリセル用書き込み回路８１に接続して、抵抗変化素子８０の抵抗値を順次設定してもよい。

〔基準電圧発生回路の簡素化〕
基準電圧発生回路８２は、図１４に示すように、Ｎチャネルトランジスタ６３及び固定抵抗素子７９を削除した構成でも構わない。その場合、Ｎチャネルトランジスタ６３を削除しない場合にノードＣＢＬｒｅｆに生じる、Ｎチャネルトランジスタ６３のしきい値電圧Ｖｔの電圧降下を補償するために、電圧調整回路５の出力電圧を低下させてもよい。

例えば、抵抗素子２が抵抗変化素子８０である場合は、抵抗素子２の抵抗値をさらに低抵抗な状態に設定してもよい。抵抗素子２が抵抗変化素子８０であるか固定抵抗素子１３７であるかによらず、抵抗素子２を削除することでノードＣＬＢｒｅｆの電圧を降下させてもよい。電流源７８から供給する電流量を減少させることでノードＣＬＢｒｅｆの電圧を降下させてもよい。図１３のように、基準メモリセル３を多数並列接続することでノードＣＬＢｒｅｆの電圧を降下させてもよい。

〔多層構造に対する基準電圧発生回路の構成〕
メモリセルアレイが多層構造の場合、各メタル層の製造工程における高温加熱の影響（下層メモリセル程、それより上層のメタル層数が多いため、熱影響を受ける回数が多くなる）によって、各層の電流制御素子２９の特性が異なる場合がある。

ノードＣＢＬｒｅｆの電圧は、読み出し時のノードＹＤの電圧（＝ビット線電圧）を設定する基準の電圧である。そのため、ノードＣＢＬｒｅｆの電圧を、１つの層に形成された基準メモリセル３で構成される基準電圧発生回路で生成すると、次のような不具合が発生し得る。すなわち、基準メモリセル３が形成された層とは異なる層のメモリセル５１を読み出す場合において、基準メモリセル３の特性とメモリセル５１の特性との相違から、ノードＹＤにメモリセル５１の読み出しに最適な電圧が印加されない。その結果、メモリセル５１を正常に読み出すことができないという不具合である。

メモリセルアレイが多層構造の場合における上記課題を解決するための基準電圧発生回路の構造について、図１５を用いて説明する。

図１５（ａ）は、メモリセル５１が４層に積層された多層のメモリセルアレイのＹ−Ｚ平面における構造をＸ軸方向に見た構成概要図である。

図１５（ａ）に示す多層のメモリセルアレイにおいて、第１層ビット線５３ａが第１メタルＭ１によって形成される。第１層ワード線５２ａが前記第１メタルＭ１の上方に位置する第２メタルＭ２によって形成される。第２層ビット線５３ｂが前記第２メタルＭ２の上方に位置する第３メタルＭ３によって形成される。第２層ワード線５２ｂが前記第３メタルＭ３の上方に位置する第４メタルＭ４によって形成される。第３層ビット線５３ｃが前記第４メタルＭ４の上方に位置する第５メタルＭ５によって形成される。

第１層、第２層、第３層のビット線５３ａ、５３ｂ、５３ｃはＹ方向に延設される。第１層、第２層のワード線５２ａ、５２ｂはＹ方向及びＺ方向と直交するＸ方向に延設される。メモリセル５１は直交する各層のビット線とワード線の交点位置に配置される。メモリセル５１の第１端はメモリセル５１の直下のビット線又はワード線に接続され、第２端はメモリセル５１の直上のワード線又はビット線に接続される。

第１層目のメモリセル５１は、第１層ビット線５３ａと第１層ワード線５２ａの各交点位置に配置され、第１端が対応する第１層ビット線５３ａに接続され、第２端が対応する第１層ワード線５２ａに接続されている。

第２層目のメモリセル５１は、第１層ワード線５２ａと第２層ビット線５３ｂの各交点位置に配置され、第１端が対応する第１層ワード線５２ａに接続され、第２端が対応する第２層ビット線５３ｂに接続されている。

第３層目のメモリセル５１は、第２層ビット線５３ｂと第２層ワード線５２ｂの各交点位置に配置され、第１端が対応する第２層ビット線５３ｂに接続され、第２端が対応する第２層ワード線５２ｂに接続されている。

第４層目のメモリセル５１は、第２層ワード線５２ｂと第３層ビット線５３ｃの各交点位置に配置され、第１端が対応する第２層ワード線５２ｂに接続され、第２端が対応する第３層ビット線５３ｃに接続されている。

基準電圧発生回路の基準メモリセルは、このような多層のメモリセルアレイの各層に対応して設けられてもよい。多層のメモリセルアレイに対応した基準電圧発生回路の一例を図１５（ｂ）に示す。

図１５（ｂ）において、前記と同じ構成要素については同じ符号を用い、説明を省略する。

図１５（ｂ）において、基準メモリセル３＿１〜３＿４はそれぞれ、図１５（ａ）の多層のメモリセルアレイの対応する層に設けられ、抵抗素子２と電流制御素子２９を直列に接続して構成される。

基準メモリセル３＿１は第１端を第１メタルＭ１で構成される配線に接続し、第２端を第２メタルＭ２で構成される配線に接続する。

基準メモリセル３＿２は第１端を第２メタルＭ２で構成される配線に接続し、第２端を第３メタルＭ３で構成される配線に接続する。

基準メモリセル３＿３は第１端を第３メタルＭ３で構成される配線に接続し、第２端を第４メタルＭ４で構成される配線に接続する。

基準メモリセル３＿４は第１端を第４メタルＭ４で構成される配線に接続し、第２端を第５メタルＭ５で構成される配線に接続する。

また、何れかの層の基準メモリセルを選択するスイッチ素子６５〜６８が設けられる。

スイッチ素子６５の第１端は電圧調整回路５と接続され、第２端は第２メタルＭ２を介して基準メモリセル３＿１の第２端と接続されている。

スイッチ素子６６の第１端は電圧調整回路５と接続され、第２端は第３メタルＭ３を介して基準メモリセル３＿２の第２端と接続されている。

スイッチ素子６７の第１端は電圧調整回路５と接続され、第２端は第４メタルＭ４を介して基準メモリセル３＿３の第２端と接続されている。

スイッチ素子６８の第１端は電圧調整回路５と接続され、第２端は第５メタルＭ５を介して基準メモリセル３＿２の第２端と接続されている。

基準メモリセル３＿１の第１端は第１メタルＭ１を介して、基準メモリセル３＿２の第１端は第２メタルＭ２を介して、基準メモリセル３＿３の第１端は第３メタルＭ３を介して、基準メモリセル３＿４の第１端は第４メタルＭ４を介して、何れもグランドに接続されている。

以上のように、電流源７８、電圧調整回路５、スイッチ素子６５、６６、６７、６８、基準メモリセル３＿１、３＿２、３＿３、３＿４によって、多層のメモリセルアレイに対応した基準電圧発生回路６９が構成される。なお、この基準電圧発生回路６９の各層における基準メモリセル３−１〜３−４の電流制御素子２９は、各々の層に対応する同一層のメモリセル５１の電流制御素子２９と同一の製造プロセスにて形成されている。

次に、基準電圧発生回路６９の動作について説明する。

基準電圧発生回路６９では、図１５（ａ）に示す多層のメモリセルアレイ内で、読み出しの対象として選択されるメモリセル５１が位置する層によって、次のような動作が行われる。

１層目のメモリセル５１が選択される場合、基準電圧発生回路６９では、スイッチ素子６５をオン状態、スイッチ素子６６をオフ状態、スイッチ素子６７をオフ状態、スイッチ素子６８をオフ状態にする。それによって、電流源７８から発生する電流Ｉ０がスイッチ素子６５を介して１層目の基準メモリセル３＿１に流れ、１層目に配置された基準メモリセル３＿１の特性に適応した基準電圧Ｖ（ＣＢＬｒｅｆ）が基準電圧発生回路６９にて発生される。

２層目のメモリセル５１が選択される場合、基準電圧発生回路６９では、スイッチ素子６５をオフ状態、スイッチ素子６６をオン状態、スイッチ素子６７をオフ状態、スイッチ素子６８をオフ状態にする。それによって、電流源７８から発生する電流Ｉ０がスイッチ素子６６を介して２層目の基準メモリセル３＿２に流れ、２層目に配置された基準メモリセル３＿２の特性に適応した基準電圧Ｖ（ＣＢＬｒｅｆ）が基準電圧発生回路６９にて発生される。

３層目のメモリセル５１が選択される場合、基準電圧発生回路６９では、スイッチ素子６５をオフ状態、スイッチ素子６６をオフ状態、スイッチ素子６７をオン状態、スイッチ素子６８をオフ状態にする。それによって、電流源７８から発生する電流Ｉ０がスイッチ素子６７を介して３層目の基準メモリセル３＿３に流れ、３層目に配置された基準メモリセル３＿３の特性に適応した基準電圧Ｖ（ＣＢＬｒｅｆ）が基準電圧発生回路６９にて発生される。

４層目のメモリセル５１が選択される場合、基準電圧発生回路６９では、スイッチ素子６５をオフ状態、スイッチ素子６６をオフ状態、スイッチ素子６７をオフ状態、スイッチ素子６８をオン状態にする。それによって、電流源７８から発生する電流Ｉ０がスイッチ素子６８を介して４層目の基準メモリセル３＿４に流れ、４層目に配置された基準メモリセル３＿４の特性に適応した基準電圧Ｖ（ＣＢＬｒｅｆ）が基準電圧発生回路６９にて発生される。

このように、多層のメモリセルアレイを有するクロスポイント型抵抗変化不揮発性記憶装置では、各層に対応した基準メモリセルを基準電圧発生回路に設け、読み出しの対象となる選択メモリセル５１と同じ層の基準メモリセルを選択し、基準電圧を発生する。これにより、各層に対応した適切な読み出し電圧がノードＹＤに印加されるので、選択メモリセルが位置する層によらず、安定的な読み出し判定動作が可能になる。

〔メモリシステム構成例〕
次に、実施の形態に係るクロスポイント型抵抗変化不揮発性記憶装置のシステム構成例とその動作について図１６及び図１７を用いて説明する。当該クロスポイント型抵抗変化不揮発性記憶装置は、図１０で説明した読み出し回路を用いて構成される。

図１６はクロスポイント型抵抗変化不揮発性記憶装置２００のシステム構成の一例を示す図である。

図１６において、メモリセルアレイ１は、複数のメモリセル５１を配列して構成される。８ビットの並列読み出しを実施するため、メモリセルアレイ１は、互いに同数のビット線が配置されたブロック０〜ブロック７の８つのブロック２０４に区分されている。ワード線は全ブロック共通に配線される。

ロウデコーダ／ドライバ４８は、ｎ本のワード線中から所定の１本に対して、読み出し電圧を選択的に印加する。カラムデコーダ及びプリチャージ回路２０６は、前記メモリセルアレイ１の８つのブロックの各々から所定の１本のビット線（合計８本）を選択し、かつ非選択のビット線をプリチャージ電圧ＶＰＲに設定するか、又はＨｉ−ｚ状態とする。

電圧クランプ／センスアンプ回路２１２は、図１０の帰還型ビット線電圧クランプ回路８とセンスアンプ回路９とをブロックごとに設けて構成される。すなわち、電圧クランプ／センスアンプ回路２１２における電圧クランプとは帰還型ビット線電圧クランプ回路８を意味し、電圧クランプ／センスアンプ回路２１２のセンスアンプ回路とはセンスアンプ回路９を意味する。

データラッチ回路２２０は、読み出し時に電圧クランプ／センスアンプ回路２１２から出力される８ｂｉｔの読み出しデータを８個のラッチ回路で記憶する。データ出力回路２１３はデータラッチ回路２２０が出力する８ｂｉｔのデータをクロスポイント型抵抗変化不揮発性記憶装置２００の外部に出力する。

データ入力回路２０７は、クロスポイント型抵抗変化不揮発性記憶装置２００の外部から入力される８ｂｉｔの書き込みデータを受け取る。データラッチ回路２０８は、データ入力回路が受け取った８ｂｉｔの書き込みデータを一時的に記憶する。

書き込み回路２１０は、データラッチ回路２０８が出力する書き込みデータＬＤ（ｉ）を供給され、カラムデコーダ及びプリチャージ回路２０６及びロウデコーダ／ドライバ４８によって選択された８ｂｉｔの選択メモリセル５１に対して、書き込みのためのパルス電圧を発生する。書き込み回路２１０の出力ＷＤ（ｉ）（ｉ＝０〜７）のそれぞれは、カラムデコーダ及びプリチャージ回路２０６の対応するブロックに供給されるように接続される。

メモリ主要部２０１は、メモリセルアレイ１とロウデコーダ／ドライバ４８と、カラムデコーダ及びプリチャージ回路２０６と、電圧クランプ／センスアンプ回路２１２と、データラッチ回路２２０と、データ出力回路２１３と、データ入力回路２０７と、データラッチ回路２０８と、書き込み回路２１０とで構成される。

基準電圧発生及び差動アンプ回路２１９は、図１０の基準電圧発生回路６と差動アンプ回路７とで構成される。基準電圧発生及び差動アンプ回路２１９の出力に接続されるノードＣＬＢには、ノードＣＬＢの瞬時電圧変動を抑制する平滑容量１８３が接続される。

また、基準電圧発生及び差動アンプ回路２１９の出力は、電圧クランプ／センスアンプ回路２１２を構成する８つの帰還型ビット線電圧クランプ回路８に接続されている。つまり、８つの帰還型ビット線電圧クランプ回路８に対して基準電圧発生及び差動アンプ回路２１９は１つとした兼用構成となっている。

ＨＲ化用電源２１７は、高抵抗化書き込み用の書き込み電圧を発生する。ＬＲ化用電源２１６は、低抵抗化書き込み用の書き込み電圧を発生する。書き込み用電源回路２１８は、ＨＲ化用電源２１７及びＬＲ化用電源２１６で構成され、その出力ＶＨＲとＶＬＲとはロウデコーダ／ドライバ４８と書き込み回路２１０とに供給されている。

アドレス入力回路２１４は、外部からのアドレス信号に従って選択メモリセルを指定する。制御回路２１５は、外部からのコントロール信号に従ってメモリ主要部を制御するために、メモリ主要部２０１に対して各種制御信号を供給する。

以上のように構成されたクロスポイント型抵抗変化不揮発性記憶装置２００における読み出し動作の一例について、図１７のシーケンスチャートにしたがって詳細に説明する。以下の説明では、図１６、及び図１６の要部の詳細構成としての図１０を適宜参照する。

図１７のシーケンスチャートにおいて、信号ＣＬＫは、制御回路２１５から出力されるクロック信号である。信号ＡＸは、アドレス入力回路２１４から出力され、ロウデコーダ／ドライバ４８に入力されるＸアドレス信号である。信号ＡＹは、アドレス入力回路２１４から出力され、カラムデコーダ及びプリチャージ回路２０６に入力されるＹアドレス信号である。信号ＲＤは、制御回路２１５から出力され、‘Ｈ’時に読み出しモードを意味する信号である。

信号ＰＲ０は、制御回路２１５から出力され、図１０に示すように‘Ｈ’時にノードＹＤを電圧ＶＰＲにチャージするためのプリチャージ信号である。信号ＰＲ１は、制御回路２１５から出力され、図１０に示すように‘Ｈ’時にノードＳＥＮを電源電圧にチャージするためのプリチャージ信号である。

信号ＷＬＥＮは、制御回路２１５から出力され、ロウデコーダ／ドライバ４８に入力され、読み出しモードにおいて‘Ｈ’時に選択ワード線に対して０Ｖ印加を実行するための選択ワード線動作タイミング制御信号である。

信号ＤＬＡＴは、制御回路２１５から出力され、データラッチ回路２２０に入力され、読み出しデータをラッチするタイミングを制御する信号である。

図１７では、ワード線ＷＬ１を選択ワード線とし、各ブロックｉ（ｉ＝０〜７）においてビット線ＢＬｉ１、ＢＬｉ２を順次選択ビット線として、選択されるメモリセルの読み出しを行う。

ワード線ＷＬｎは、ワード線ＷＬ１以外の非選択ワード線であり、ビット線ＢＬｉｍは、ビット線ＢＬｉ１、ＢＬｉ２以外の非選択ビット線である（ｉ＝０〜７）。

時刻ｔｒ０以前において、ＲＤ＝‘Ｌ’に応じて、メモリ主要部２０１はスタンバイ状態となっている。ＰＲ０＝‘Ｈ’に応じて、ノードＹＤ（ｉ）はプリチャージ電圧ＶＰＲとなっており、ＰＲ１＝‘Ｌ’及びＲＤ＝‘Ｌ’に応じて、ノードＳＥＮ（ｉ）はプリチャージ電圧ＶＰＲとなっている。また、全ワード線ＷＬ１〜ＷＬｎと全ビット線ＢＬｉ１〜ＢＬｉｍがプリチャージ電圧ＶＰＲとなっている。

時刻ｔｒ０において、アドレスＡＸ＝１、ＡＹ＝１に対する読み出しモードが開始される。読み出し信号ＲＤが‘Ｈ’となり、信号ＰＲ０が‘Ｌ’となる。ＲＤ＝‘Ｈ’に応じて、Ｐチャネルトランジスタ４２、４５がオン状態、及び差動検知回路４６が動作状態となり、ノードＹＤ（ｉ）に対するプリチャージ電圧ＶＰＲの印加が停止する。非選択ビット線ＢＬｉ２及びＢＬｉｍはＨｉ−ｚ状態となる。

時刻ｔｒ１において、信号ＰＲ１が‘Ｈ’となってノードＳＥＮ（ｉ）に電圧ＶＤＤが印加され、それによって帰還型ビット線電圧クランプ回路８の帰還動作により、ノードＹＤ及び選択ビット線ＢＬｉ１が読み出し電圧ＶＳＡに短時間で上昇する。

時刻ｔｒ２において、センスモードが開始される。信号ＰＲ１が‘Ｌ’となってノードＳＥＮ（ｉ）への電圧ＶＤＤ印加が停止される。信号ＷＬＥＮが‘Ｈ’となって、選択ワード線ＷＬ１の電圧がＶＰＲから０Ｖに変化し、非選択ワード線ＷＬｎがＨｉ−ｚに変化する。

時刻ｔｒ２〜ｔｒ３の間、選択メモリセルに読み出し電圧ＶＳＡが印加される。センスアンプ回路９が、選択メモリセルに流れる電流量に応じて選択メモリセルの状態を判断する。

時刻ｔｒ２〜ｔｒ３の間、例えばブロック０に属する所定の選択メモリセルの状態が高抵抗状態であるとすると、選択メモリセルを流れる電流は小さく、センスアンプ回路９のＰチャネルトランジスタ４５から供給されるロード電流量が選択メモリセルを流れる電流量を上回るので、ノードＳＥＮ（０）の電圧はほぼＶＤＤに維持される。ノードＳＥＮの電圧が判定電圧ＶＲＥＦＪを上回っているので、センスアンプ回路９から出力されるデータ信号ＤＱ（０）は‘Ｌ’となっている。

時刻ｔｒ２から時間ｔｄｅｌａｙの経過後に信号ＤＬＡＴが‘Ｈ’となる。データ信号ＤＱ（０）の‘Ｌ’状態はデータラッチ回路２２０によって記憶され、データラッチ回路２２０の出力がデータ出力回路２１３を介してＤｏｕｔ（０）に出力される。

時刻ｔｒ３において、アドレスＡＸ＝１、ＡＹ＝２に対する読み出しモードが開始される。読み出し信号ＲＤは引き続き‘Ｈ’となり、信号ＰＲ０も引き続き‘Ｌ’となっている。ＲＤ＝‘Ｈ’に応じて、Ｐチャネルトランジスタ４２、４５がオン状態、及び差動検知回路４６が動作状態となる。

時刻ｔｒ３において、非選択ビット線ＢＬｉ１及びＢＬｉｍはＨｉ−ｚ状態となる。

時刻ｔｒ４において、信号ＰＲ１が‘Ｈ’となってノードＳＥＮ（ｉ）に電圧ＶＤＤが印加され、それによって帰還型ビット線電圧クランプ回路８の帰還動作により、ノードＹＤに接続された選択ビット線ＢＬｉ２の電圧が読み出し電圧ＶＳＡに短時間で上昇する。

時刻ｔｒ５において、センスモードが開始される。信号ＰＲ１が‘Ｌ’となってＳＥＮ（ｉ）ノードへの電圧ＶＤＤ印加が停止される。信号ＷＬＥＮが‘Ｈ’となって、選択ワード線ＷＬ１の電圧がＶＰＲから０Ｖに変化し、非選択ワード線ＷＬｎがＨｉ−ｚに変化する。

時刻ｔｒ５〜ｔｒ６の間、選択メモリセルに読み出し電圧ＶＳＡが印加される。センスアンプ回路９が、選択メモリセルに流れる電流量に応じて選択メモリセルの状態を判断する。

時刻ｔｒ５〜ｔｒ６の間、例えばブロック０に属する選択メモリセルの状態が低抵抗状態であるとすると、選択メモリセルを流れる電流は大きく、センスアンプ回路９のＰチャネルトランジスタ４５から供給されるロード電流量が選択メモリセルを流れる電流量を下回るので、ノードＳＥＮ（０）の電圧は低下する。ノードＳＥＮの電圧が判定電圧ＶＲＥＦＪよりも低くなると、センスアンプ回路９から出力されるデータ信号ＤＱ（０）は‘Ｈ’に変化する。

時刻ｔｒ５から時間ｔｄｅｌａｙの経過後に信号ＤＬＡＴが‘Ｈ’となる。データ信号ＤＱ（０）の‘Ｈ’状態はデータラッチ回路２２０によってラッチされ、データラッチ回路２２０の出力がデータ出力回路２１３を介してＤｏｕｔ（０）に出力される。

時刻ｔｒ６において、信号ＲＤは‘Ｌ’になり、信号ＰＲ０は‘Ｈ’になるので、メモリ主要部はスタンバイ状態となる。ＲＤ＝‘Ｌ’に応じて、Ｐチャネルトランジスタ４２はオフ状態となる。ＰＲ０＝‘Ｈ’に応じて、ノードＹＤ（ｉ）はプリチャージ電圧ＶＰＲとなり、ＰＲ１＝‘Ｌ’及びＲＤ＝‘Ｌ’に応じてノードＳＥＮ（ｉ）はプリチャージ電圧ＶＰＲとなる。また、全ワード線ＷＬ１〜ＷＬｎと全ビット線ＢＬｉ１〜ＢＬｉｍがプリチャージ電圧ＶＰＲとなる。

このように、実施の形態に係るクロスポイント型抵抗変化不揮発性記憶装置によれば、スタンバイ状態の時は、メモリセルアレイ１の全ビット線及び全ワード線がプリチャージ電圧ＶＰＲに設定されるので、メモリセルアレイ１内での電流の発生は抑止される。さらに、帰還型ビット線電圧クランプ回路８及びセンスアンプ回路９も停止するので、不要な電流が抑制される。

一方、読み出しモードにおいては、読み出しモードの開始直後に、帰還型ビット線電圧クランプ回路８及びセンスアンプ回路９が起動し、短時間で選択ビット線電圧を読み出し電圧ＶＳＡに設定する。そのため、読み出し動作のサイクルは、例えば５０ｎｓ以下といった極めて短時間で行うことが可能で、非常に高速な読み出し動作を実現することができる。これにより、省電力かつ高速なクロスポイント型抵抗変化不揮発性記憶装置を提供することができる。

〔電流制御素子のしきい値に連動したプリチャージ電圧発生回路〕
次に、図１８に電流制御素子のしきい値に連動したプリチャージ電圧発生回路の構成の一例を示す。

図１８において、前記と同じ構成要素については同じ符号を用い、説明を省略する。

図１８に示すプリチャージ用基準電圧発生回路７４は、図１４の基準電圧発生回路８２と同様、ＶＤＤ電源とグランドとの間に、電流源７８、電圧調整回路５、基準メモリセル３を、この順に直列接続して構成される。電圧調整回路５は、複数の固定抵抗素子４を直列接続して構成される。

電圧調整回路５から選択的に出力される出力電圧ＶＰＲ＿ＲＥＦは、所定のプリチャージ電圧と等しい基準電圧である。プリチャージ電圧ＶＰＲは読み出し電圧ＶＳＡよりも低い電圧（ＶＰＲ＜ＶＳＡ）である。そのため、プリチャージ用基準電圧発生回路７４の電圧調整回路５から供給される電圧ＶＰＲ＿ＲＥＦは、読み出し電圧ＶＳＡよりも低い電圧となる（ＶＰＲ＿ＲＥＦ＝ＶＰＲ＜ＶＳＡ）。

プリチャージ用基準電圧発生回路７４は、基準電圧発生回路６から供給されるリファレンス電圧ＣＬＢｒｅｆとは異なるプリチャージ用リファレンス電圧ＶＰＲ＿ＲＥＦを供給する。

プリチャージ用基準電圧発生回路７４から供給されるプリチャージ用リファレンス電圧ＶＰＲ＿ＲＥＦは、差動アンプ回路８６の非反転入力端子に入力され、反転入力端子はその出力端子が帰還接続されており、出力端子からはプリチャージ用リファレンス電圧ＶＰＲ＿ＲＥＦと同等で電流増幅された電圧ＶＰＲが出力されている。

基準電圧発生回路６の電圧調整回路５をプリチャージ用基準電圧発生回路７４に共用してもよい。この場合は、基準電圧発生回路６に内蔵される電圧調整回路５の第１の出力端子から電圧Ｒ０ｒｅｆを供給し、それとは別の第２の出力端子から電圧ＶＰＲ＿ＲＥＦを選択的に供給する。プリチャージ電圧発生用の差動アンプ回路を別途設け、当該差動アンプ回路からＶＰＲ＿ＲＥＦと等しくかつ電流増幅された電圧ＶＰＲを供給する。

メモリセルを構成する電流制御素子２９は、その両端に電圧がかかると、当該電圧が電流制御素子２９のしきい値電圧以下の小さな電圧であっても、当該電圧に依存する微小な量の漏れ電流が流れる。そのため、読み出し時にノードＹＤを介して流れる電流には、選択メモリセルに流れる電流に加えて、非選択メモリセルに流れる漏れ電流が含まれている。選択ビット線と非選択ワード線との間の電圧を常に一定に維持すれば、そのような漏れ電流の量が一定化するので、漏れ電流の量の変動による読み出し判定のばらつきをなくすことができる。

プリチャージ用基準電圧発生回路７４によれば、基準電圧発生回路６による読み出し電圧ＶＳＡの調整と同様に、基準メモリセル３に含まれる電流制御素子２９のしきい値変動に連動してプリチャージ電圧ＶＰＲが調整される。選択ビット線に印加される読み出し電圧ＶＳＡ及び非選択ワード線に印加されるプリチャージ電圧ＶＰＲの両方が、電流制御素子２９のしきい値変動に連動する結果、選択ビット線と非選択ワード線との間の電圧が常にほぼ一定に維持され、漏れ電流量の変動による読み出し判定のばらつきを抑制することができる。

このように、電流制御素子２９のしきい値が変動した場合においても、非選択メモリセルを介して流れる漏れ電流を一定化できるので、安定的な読み出し判定が可能になる。

〔判定電圧切り換え回路〕
次に、読み出し時の判定基準電圧ＶＲＥＦＪを選択的に切り換える判定電圧切り換え回路を図１９に示す。

判定電圧切り換え回路の構成を説明する前に、このような判定電圧切り換え回路の必要性について、図２０を用いて説明する。

図２０は、図１７のシーケンスチャートに示したノードＳＥＮの電圧及び信号ＤＬＡＴの時間変化をより詳しく説明する図である。横軸は時間で、時刻ｔｓａ０は図２０シーケンスにおける時刻ｔｒ２と同じ時刻である。

時刻ｔｓａ０以前のプリチャージ状態において、ノードＳＥＮの電圧はＶＤＤに設定されている。

時刻ｔｓａ０において、センス状態に切り替わり、選択ワード線の電圧が０Ｖになる（図２０と同じ動作のため図示省略）と、選択メモリセル５１の抵抗変化素子１０の抵抗状態に従った電流が流れ、その電流量に従ってノードＳＥＮ電圧が降下する。

例えば、抵抗変化素子１０の抵抗状態が高抵抗、中抵抗、低抵抗の３種類とした場合のノードＳＥＮの時間変動は、高抵抗の場合はＶＳＥＮ０の特性を示す。中抵抗の場合は高抵抗よりも電流が多く流れるのでＶＳＥＮ０１の特性を示す。低抵抗の場合はさらに中抵抗よりも電流が多く流れるのでＶＳＥＮ１の特性を示す。

このような３種類の抵抗状態に対応して、判定基準電圧も３種類存在する。それぞれの判定基準電圧は、ＶＲＥＦＪ０、ＶＲＥＦＪＲ、ＶＲＥＦＪ１（ＶＲＥＦＪ０＞ＶＲＥＦＪＲ＞ＶＲＥＦＪ１）であり、ＶＲＥＦＪ０とＶＲＥＦＪＲとの差はＶｍｇ０、ＶＲＥＦＪＲとＶＲＥＦＪ１との差はＶｍｇ０である。

ＶＲＥＦＪ０とＶＲＥＦＪ１は、選択メモリセル３０の抵抗変化素子１０に書き込みを行った後、その書き込みレベルが所定の基準値を満足しているかについて確認するベリファイ読み出し動作時に用いる。例えば、高抵抗状態への書き込みを行った後、判定基準電圧ＶＲＥＦＪをＶＲＥＦＪ０レベルに設定してベリファイ読み出しを実施する。

このようなベリファイ読み出しの場合も、通常の読み出し時と同様に、差動検知回路４６から出力される信号ＤＯは、センス動作に入る時刻ｔｓａ０から時間ｔｄｅｌａｙの経過後の時刻ｔｓａ１において、データラッチ回路２２０でラッチされる。このようなデータラッチは、信号ＤＬＡＴを‘Ｌ’→‘Ｈ’にすることで行われる。

例えば、高抵抗書き込み後のベリファイ読み出しでは、時刻ｔｓａ１において、高抵抗書き込み後のノードＳＥＮの電圧Ｖ（ＳＥＮ０）と０判定基準電圧ＶＲＥＦＪ０とを比較する。Ｖ（ＳＥＮ０）＜ＶＲＥＦＪ０であれば、ラッチされた出力信号Ｄｏｕｔが‘Ｈ’となるので規定以上の高抵抗状態にはなっていないと判断して、再度高抵抗化書き込みを実施する。Ｖ（ＳＥＮ０）≧ＶＲＥＦＪ０であれば、規定以上の高抵抗状態になっていると判断して、再びの高抵抗化書き込みは実施しない。

また例えば低抵抗書き込み後のベリファイ読み出しでは、時刻ｔｓａ１の時に低抵抗書き込み後のノードＳＥＮの電圧Ｖ（ＳＥＮ１）と１判定基準電圧ＶＲＥＦＪ１を比較するＶ（ＳＥＮ１）＞ＶＲＥＦＪ１であれば、ラッチされた出力信号Ｄｏｕｔが‘Ｌ’となるので規定以下の低抵抗状態にはなっていないと判断して、再度低抵抗化書き込みを実施する。Ｖ（ＳＥＮ１）≦ＶＲＥＦＪ１であれば、規定以下の低抵抗状態になっていると判断して、再びの低抵抗化書き込みは実施しない。

このように、ＶＲＥＦＪ０とＶＲＥＦＪ１は抵抗変化素子１０の書き込み後の状態を判断するためのベリファイ判定基準電圧として用いられる。ＶＲＥＦＲは、ＶＲＥＦＪ０とＶＲＥＦＪ１との中間の電圧であり、通常の読み出しの判定基準電圧である。ＶＲＥＦＪ０とＶＲＥＦＲとの差Ｖｍｇ０は高抵抗状態に対するＲｅａｄマージンであり、ＶＲＥＦＪ１とＶＲＥＦＲとの差Ｖｍｇ１は低抵抗状態に対するＲｅａｄマージンである。

このように、判定基準電圧として、高抵抗書き込み後の抵抗変化素子状態を確認するベリファイ判定基準電圧ＶＲＥＦＪ０と、低抵抗書き込み後の抵抗変化素子状態を確認するベリファイ判定基準電圧ＶＲＥＦＪ１と、通常読み出し時に抵抗変化素子状態を読み出しする判定基準電圧ＶＲＥＦＲの３種類が用意される。これらの３種類の判定基準電圧の中から、判定の目的に応じた電圧が、判定基準電圧ＶＲＥＦＪとして選択される。

このような判定基準電圧の切り換えは、図１９に示す判定電圧切り換え回路によって実現される。

図１９において、スイッチ素子７５は、制御信号ＲＥＦＪ＿Ｈに従って電圧ＶＲＥＦＪ０をノードＶＲＥＦＪに伝達するか否かを切り替え、ＲＥＦＪ＿Ｈ＝‘Ｈ’（０−ベリファイ読み出し時）の時にオン状態となり、電圧ＶＲＥＦＪ０をノードＶＲＥＦＪに伝える。

スイッチ素子７６は、制御信号ＲＥＦＪ＿Ｍに従って電圧ＶＲＥＦＪＲをノードＶＲＥＦＪに伝えるか否かを切り替え、ＲＥＦＪ＿Ｍ＝‘Ｈ’（通常読み出し時）の時にオン状態となり、電圧ＶＲＥＦＪＲをノードＶＲＥＦＪに伝える。

スイッチ素子７７は、制御信号ＲＥＦＪ＿Ｌに従って電圧ＶＲＥＦＪ１をノードＶＲＥＦＪに伝えるか否かを切り替え、ＲＥＦＪ＿Ｌ＝‘Ｈ’（１−ベリファイ読み出し時）の時にオン状態となり、電圧ＶＲＥＦＪＬをノードＶＲＥＦＪに伝える。

なお、制御信号ＲＥＦＪ＿Ｈ、ＲＥＦＪ＿Ｍ、ＲＥＦＪ＿Ｌのうちの何れか１つの信号のみが‘Ｈ’となることに注意する。

このように、本発明の判定電圧切り換え回路によって、抵抗変化素子１０の書き込み後の状態判断及び読み出し判定に対応した判定基準電圧をモードに応じて瞬時かつ容易に設定変更することが可能になる。通常の読み出しに対して、抵抗変化素子１０の抵抗値を十分マージンを持った状態に設定することができるので、より安定的な読み出しが可能なクロスポイント型抵抗変化不揮発性記憶装置を提供することができる。

本発明は、クロスポイント型抵抗変化不揮発性記憶装置を提供するものであり、電流制御素子のしきい値に連動した基準電圧上昇型センスアンプの回路方式で、クロスポイント型メモリセルにおいて、読み出し以外の場合は読み出し系回路を停止することで低消費電流化を図り、選択メモリセルの読み出し時には最適な電圧を短時間で設定して高速読み出しを実施することができるので、例えば、低消費電力かつ高速読み出しが要求される携帯型電子機器の不揮発性メモリとして、有用である。

１ メモリセルアレイ
２ 抵抗素子
３ 基準メモリセル
４、７９、１３７ 固定抵抗素子
５ 電圧調整回路
６ 基準電圧発生回路
７、８６、２１９ 差動アンプ回路
８ 帰還型ビット線電圧クランプ回路
９ センスアンプ回路
１０、８０ 抵抗変化素子
１１ 上部電極（第３電極）
１２ 第２の抵抗変化層
１３ 第１の抵抗変化層
１４ 下部電極
１５ 抵抗層
２１ 上部電極（第２電極）
２２ 電流制御層
２３ 下部電極（第１電極）
２４ ワード線
２５ ビット線
２６、２７、２８ ビア
２９ 電流制御素子
３０ 選択メモリセル
４０、４１、６３ Ｎチャネルトランジスタ
４２、４５ Ｐチャネルトランジスタ
４３、４４ スイッチ素子
４６ 差動検知回路
４７ カラムデコーダ
４８ ロウデコーダ／ドライバ
５１、５１ａ メモリセル（選択メモリセル）
５２、５２ａ、５２ｂ ワード線
５３、５３ａ、５３ｂ、５３ｃ ビット線
６０〜６２、６５〜６８、７５〜７７ スイッチ素子
６９、４９、８２ 基準電圧発生回路
７０ 上部配線
７１ 下部配線
７４ プリチャージ用基準電圧発生回路
７８ 電流源
８１ 基準メモリセル用書き込み回路
８３、１８３ 平滑容量
８４、８５ インバータ
１３８、１３８ａ 擬似メモリセル
２０１ メモリ主要部
２０４ ブロック
２０６ カラムデコーダ及びプリチャージ回路
２０７ データ入力回路
２０８ データラッチ回路
２１０ 書き込み回路
２１２ 電圧クランプ／センスアンプ回路
２１３ データ出力回路
２１４ アドレス入力回路
２１５ 制御回路
２１６ ＬＲ化用電源
２１７ ＨＲ化用電源
２１８ 書き込み用電源回路
２２０ データラッチ回路
４００ 電圧システム
４０４ センシング回路
４０８ バイアス回路
４１０ 抵抗
４２０ センシング装置
４３０ 選択ダイオード
４４０ 抵抗変化素子
４５０ 差動増幅器
４６０ 抵抗
４７０ 参照ダイオード
４８０ 参照抵抗素子
５００ 電源装置
５０３ 第２の回路
５０８ 基準電圧
５０９ 第３の回路
５１０ 第１の回路
５１１ 主回路
５１３ 電圧降下素子

Claims (16)

1. 異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態に可逆的に変化する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する電流制御素子とを有する複数のメモリセルの各々が、複数のビット線と複数のワード線との各交点に配置されるクロスポイント型メモリセルアレイと、
   前記電流制御素子と同一の製造プロセスにて形成された電流制御素子を用いて構成される基準回路への電流印加にて基準電圧を発生する基準電圧発生回路と、
   前記基準電圧発生回路で発生した前記基準電圧を電流増幅する差動アンプ回路と、
   前記複数のビット線から選択される１つの選択ビット線の電圧が、前記差動アンプ回路の出力電圧を基準として定められる電圧に達するまで、前記選択ビット線に第１の電流を印加する帰還型ビット線電圧クランプ回路と、
   前記選択ビット線に接続された複数のメモリセルから選択される１つの選択メモリセルにおける前記抵抗変化素子が前記低抵抗状態及び前記高抵抗状態の何れにあるかを、前記第１の電流の印加後に前記選択メモリセルに流れる電流量によって判断するセンスアンプ回路と、
   を備え、
   前記帰還型ビット線電圧クランプ回路は、
   ソース端子が前記差動アンプ回路の出力に接続され、ゲート端子が前記選択ビット線に接続された第１のトランジスタと、
   前記第１のトランジスタのドレイン端子の電圧に応じて、前記選択ビット線へ電流を供給しかつ供給停止する第２のトランジスタと、
   を有するクロスポイント型抵抗変化不揮発性記憶装置。
2. 前記帰還型ビット線電圧クランプ回路は、
   クランプ用の第１のＮチャネルトランジスタのソース端子が電気的に選択メモリセルに接続され、
   第２のＮチャネルトランジスタのゲート端子が電気的に前記選択メモリセルに接続され、
   前記第１のＮチャネルトランジスタのゲート端子が前記第２のＮチャネルトランジスタのドレイン端子に接続され、
   前記第２のＮチャネルトランジスタのドレイン端子が第１のＰチャネルトランジスタのドレイン端子に接続され、
   前記第１のＰチャネルトランジスタのソース端子が電源端子に接続され、
   前記第２のＮチャネルトランジスタのソース端子が前記差動アンプ回路の出力端子に接続され、前記第１のＮチャネルトランジスタのドレイン端子がスイッチ素子の第１の端子に接続され、
   前記スイッチ素子の第２の端子が電源端子に接続されて構成され、
   前記スイッチ素子は、与えられる制御信号に従って、前記スイッチ素子の前記第１の端子と前記第２の端子との間の導通及び非導通を切り換える機能を有する、
   請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
3. 前記センスアンプ回路は、
   一定電流を発生する定電流素子の出力端子に前記第１のＮチャネルトランジスタのドレイン端子が接続され、
   ２つの入力電圧の比較結果に従った信号を出力する差動検知アンプを有し、前記差動検知アンプの第１の入力端子に判定基準電圧を接続し、前記差動検知アンプの第２の入力端子に前記第１のＮチャネルトランジスタのドレイン端子を接続して構成される、
   請求項２に記載のクロスポイント型抵抗変化不揮発性記憶装置。
4. 前記定電流素子は、ソース端子とウェル端子とが電源電圧に接続され、ドレイン端子を出力端子とするＰチャネルトランジスタによって構成される、
   請求項３に記載のクロスポイント型抵抗変化不揮発性記憶装置。
5. 前記基準電圧発生回路は、前記電流制御素子と同一の電流制御素子と予め抵抗値が定められ抵抗変化しない固定抵抗素子とが直列に接続された擬似メモリセルと、前記基準電圧を調整する電圧調整回路と、が直列に接続されて構成される、
   請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
6. 前記基準電圧発生回路の前記固定抵抗素子の抵抗値は、前記抵抗変化素子の低抵抗状態にほぼ等しい、
   請求項５に記載のクロスポイント型抵抗変化不揮発性記憶装置。
7. 前記基準電圧発生回路の前記固定抵抗素子の抵抗値は、前記抵抗変化素子の高抵抗状態にほぼ等しい、
   請求項５に記載のクロスポイント型抵抗変化不揮発性記憶装置。
8. 前記基準電圧発生回路は、前記電流制御素子と同一の電流制御素子と前記抵抗変化素子と同一の抵抗変化素子とが直列に接続された基準メモリセルと、前記基準電圧を調整する電圧調整回路と、が直列に接続されて構成される、
   請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
9. さらに、前記基準メモリセルを構成する前記抵抗変化素子の抵抗状態を書き込み設定する基準メモリセル用書き込み回路を備える、
   請求項８に記載のクロスポイント型抵抗変化不揮発性記憶装置。
10. 前記基準メモリセル用書き込み回路を備えた前記基準電圧発生回路は、
    前記基準メモリセルの第１の端子が第１のスイッチ素子の第１の端子に接続され、
    前記基準メモリセルの第２の端子が第２のスイッチ素子の第１の端子に接続され、
    前記第１のスイッチ素子の第２の端子が前記基準メモリセル用書き込み回路の第１の端子に接続され、
    前記第２のスイッチ素子の第２の端子が前記基準メモリセル用書き込み回路の第２の端子に接続され、
    前記第２のスイッチ素子の第３の端子がグランドに接続され、
    前記第３のスイッチ素子の第１の端子が前記電圧調整回路に接続され、
    前記第３のスイッチ素子の第２の端子が前記第１のスイッチ素子の第１の端子に接続されて構成され、
    前記第１のスイッチ素子は、与えられる制御信号に従って、前記第１のスイッチ素子の前記第１の端子と前記第２の端子との間の導通及び非導通を切り換え、
    前記第２のスイッチ素子は、与えられる制御信号に従って、前記第２のスイッチ素子の前記第１の端子を前記第２の端子及び前記第３の端子のいずれか一方に選択的に接続し、
    前記第３のスイッチ素子は、与えられる制御信号に従って、前記第３のスイッチ素子の前記第１の端子と前記第２の端子との間の導通及び非導通を切り換え、
    前記基準メモリセル用書き込み回路は、前記基準メモリセル用書き込み回路の前記第１の端子と前記第２の端子との間に、前記基準メモリセルの書き込みを行うための電圧を発生する、
    請求項９に記載のクロスポイント型抵抗変化不揮発性記憶装置。
11. 前記基準メモリセル内の前記抵抗変化素子の抵抗状態を第１の抵抗状態に設定するために、前記第１のスイッチ素子及び前記第２のスイッチ素子を前記基準メモリセル用書き込み回路に接続し、前記第３のスイッチ素子をオフ状態として、所定時間の間、前記基準メモリセルの前記第１の端子に第１の電圧を印加するとともに、前記基準メモリセルの前記第２の端子に前記第１の電圧よりも低い第２の電圧を印加する、
    請求項１０に記載のクロスポイント型抵抗変化不揮発性記憶装置。
12. 前記基準メモリセル内の前記抵抗変化素子の抵抗状態を、前記第１の抵抗状態とは異なる第２の抵抗状態に設定するために、前記第１のスイッチ素子及び前記第２のスイッチ素子を前記基準メモリセル用書き込み回路に接続し、前記第３のスイッチ素子をオフ状態として、所定時間の間、前記基準メモリセルの前記第１の端子に第３の電圧を印加するとともに、前記基準メモリセルの前記第２の端子に前記第３の電圧よりも高い第４の電圧を印加する、
    請求項１１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
13. 前記基準電圧発生回路の出力にＮチャネルトランジスタのドレイン又はソースの一方の端子とゲート端子とが接続され、ドレイン又はソースの他方の端子が前記差動アンプ回路の入力端子に接続されている、
    請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
14. 前記基準電圧発生回路内において、複数の前記擬似メモリセル又は複数の前記基準メモリセルが並列接続されている、
    請求項５又は８に記載のクロスポイント型抵抗変化不揮発性記憶装置。
15. 前記クロスポイント型メモリセルアレイの前記ワード線が伸びる第１の方向及び前記ビット線が伸びる第２の方向に対して共に直交する第３の方向にさらに１以上のクロスポイント型メモリセルが積層され、
    前記基準電圧発生回路は、各層の前記クロスポイント型メモリセルアレイに対応して設けられた複数の前記擬似メモリセル又は複数の前記基準メモリセルを有している、
    請求項５又は８に記載のクロスポイント型抵抗変化不揮発性記憶装置。
16. 前記基準電圧発生回路は、複数の前記擬似メモリセル又は複数の前記基準メモリセルから、前記選択メモリセルが位置する前記クロスポイント型メモリセルアレイに対応する擬似メモリセル又は基準メモリセルを選択する選択回路を有し、
    選択された擬似メモリセル又は基準メモリセルのみに電流を印加して前記基準電圧を発生する、
    請求項１５に記載のクロスポイント型抵抗変化不揮発性記憶装置。

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