WO2012160821A1 - 抵抗変化型不揮発性記憶装置および抵抗変化型不揮発性記憶装置の駆動方法 - Google Patents

抵抗変化型不揮発性記憶装置および抵抗変化型不揮発性記憶装置の駆動方法 Download PDF

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resistance
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circuit
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裕司 友谷
一彦 島川
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パナソニック株式会社
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Definitions

  • the present invention relates to a variable resistance nonvolatile memory device and a driving method thereof, and in particular, a resistance that reversibly transitions between a low resistance state and a high resistance state having a higher resistance value than the low resistance state by application of a voltage pulse.
  • the present invention relates to a variable resistance nonvolatile memory device having a memory cell composed of a change element and a current control element represented by a diode element, and a driving method thereof.
  • the resistance change element refers to an element having a property that the resistance value reversibly changes by an electrical signal, and further capable of storing data corresponding to the resistance value in a nonvolatile manner.
  • nonvolatile memory device using a resistance change element As a nonvolatile memory device using a resistance change element, a so-called 1T1R type memory in which a MOS transistor and a resistance change element are connected in series at a position near the intersection of a bit line and a word line arranged orthogonally A nonvolatile memory device in which cells are arranged in a matrix is generally known.
  • a non-volatile memory device having a cross-point structure in which memory cells called 1D1R type using a diode that is a current control element instead of a transistor and arranged in a matrix is generally known (for example, a patent) References 1 and 2).
  • Patent Document 1 discloses a 1D1R type nonvolatile memory device using a variable resistance element having bidirectional resistance change characteristics as a memory cell.
  • Patent Document 2 discloses a 1D1R type memory cell using a unidirectional variable resistance element as a memory cell.
  • JP 2006-203098 A (FIG. 2) JP 2009-199695 A (FIG. 6)
  • the 1D1R type cross-point type memory cell array disclosed in Patent Document 2 uses a characteristic that current flows when a voltage is applied in the forward direction to the current control element of the memory cell, and current does not flow when a voltage is applied in the reverse direction. Thus, it is disclosed to detect a defective bit line causing a short defect.
  • an object of the present invention is to provide a variable resistance nonvolatile memory device that can realize a stable operation by suppressing an abnormal current and a driving method thereof.
  • a variable resistance nonvolatile memory device changes to a first low resistance state by applying a first low resistance pulse, and the first high resistance state
  • a resistance change element that changes to a first high resistance state by applying a resistance pulse and reversibly transitions between the first low resistance state and the first high resistance state, and the resistance change element
  • a plurality of memory cells that are connected in series and have a current control element through which a current that is considered to be in a conductive state when an applied voltage exceeds a predetermined threshold voltage
  • a three-dimensional structure of a plurality of bit lines and a plurality of word lines By selecting at least one from the plurality of word lines and selecting at least one from the plurality of bit lines, and a memory cell array in which one of the plurality of memory cells is arranged at each of the intersections, A memory cell selection circuit for selecting at least one or more of the memory cells from the cell array; and applying a voltage pulse to the selected memory cell to rewrite the resistance value of
  • the first low-resistance pulse is changed to the first low-resistance state by applying the first low-resistance pulse.
  • Each of the three-dimensional intersections of the plurality of bit lines and the plurality of word lines each having a plurality of memory cells configured with a current control element through which a current considered to be in a conductive state when the applied voltage exceeds a predetermined threshold voltage.
  • a memory cell array in which one of the plurality of memory cells is arranged in a variable resistance nonvolatile memory device, wherein the resistance value of the plurality of memory cells is higher than that of the first low resistance state.
  • the second is low
  • a failure detection mode for detecting a defective memory cell in a resistance state
  • an address information storage mode for storing address information of a bit line connected to the defective memory cell and address information of a word line, and the defective memory cell connected
  • a repair mode in which both the bit line and the word line are fixed to an inactive state.
  • variable resistance nonvolatile memory device that can realize a stable operation by suppressing an abnormal current and a driving method thereof.
  • FIG. 1 is a schematic diagram showing a basic structure of a memory cell according to an embodiment of the present invention.
  • FIG. 2 is an equivalent circuit diagram of the memory cell according to the embodiment of the present invention.
  • FIG. 3A is a diagram illustrating the voltage-current characteristics of the memory cell.
  • FIG. 3B is a diagram illustrating a resistance voltage characteristic of the variable resistance element.
  • FIG. 4 is a diagram showing voltage-current characteristics of normal memory cells and defective memory cells.
  • FIG. 5 is a circuit diagram for explaining a current path.
  • FIG. 6 is a diagram illustrating voltage characteristics of the memory cell array.
  • FIG. 7 is an equivalent circuit diagram of the circuit diagram of FIG.
  • FIG. 8 is a circuit diagram for explaining a current path.
  • FIG. 9 is an equivalent circuit diagram of the circuit diagram of FIG. FIG.
  • FIG. 10 is a circuit diagram for explaining a current path.
  • FIG. 11 is an equivalent circuit diagram of the circuit diagram of FIG.
  • FIG. 12 is a circuit diagram for explaining a current path.
  • FIG. 13 is an equivalent circuit diagram of the circuit diagram of FIG.
  • FIG. 14 is a circuit diagram for explaining a current path.
  • FIG. 15 is a diagram illustrating voltage-current characteristics of the memory cell array.
  • FIG. 16 is a circuit diagram for explaining a current path.
  • FIG. 17 is an equivalent circuit diagram of the circuit diagram of FIG.
  • FIG. 18 is a circuit diagram for explaining a current path.
  • FIG. 19 is a circuit diagram for explaining the arrangement of memory cells fixed in an inactive state.
  • FIG. 20 is an equivalent circuit diagram of the circuit diagram of FIG.
  • FIG. 21 is a circuit diagram for explaining a current path.
  • FIG. 20 is an equivalent circuit diagram of the circuit diagram of FIG.
  • FIG. 21 is a circuit diagram for explaining a current path.
  • FIG. 22 is an equivalent circuit diagram of the circuit diagram of FIG.
  • FIG. 23 is a circuit diagram for explaining a current path.
  • FIG. 24 is an equivalent circuit diagram of the circuit diagram of FIG.
  • FIG. 25A is a configuration diagram of a variable resistance nonvolatile memory device.
  • FIG. 25B is a diagram showing an example of the arrangement of the main memory cell array and the redundant memory cell array.
  • FIG. 25C is a diagram showing an example of the arrangement of the main memory cell array and the redundant memory cell array.
  • FIG. 25D is a diagram showing an example of the arrangement of the main memory cell array and the redundant memory cell array.
  • FIG. 26A is a diagram illustrating an example of an address conversion table.
  • FIG. 26B is a circuit diagram illustrating an example of a configuration of the reading circuit.
  • FIG. 26A is a diagram illustrating an example of an address conversion table.
  • FIG. 26B is a circuit diagram illustrating an example of a configuration of the reading circuit.
  • FIG. 27 is a circuit diagram for explaining a current path in the read mode.
  • FIG. 28 is an equivalent circuit diagram of the circuit diagram of FIG.
  • FIG. 29 is a circuit diagram for explaining a current path in the read mode.
  • FIG. 30 is an equivalent circuit diagram of the circuit diagram of FIG.
  • FIG. 31 is a circuit diagram for explaining a current path in the cell characteristic determination mode.
  • FIG. 32 is an equivalent circuit diagram of the circuit diagram of FIG.
  • FIG. 33 is a mode-specific truth table.
  • FIG. 34 is an example of a determination flow in the cell characteristic determination mode.
  • FIG. 35 is an example of a determination flow in the cell characteristic determination mode.
  • FIG. 36 is an example of a determination flow in the relief mode.
  • FIG. 37 is a circuit diagram showing an example of the configuration of the write circuit.
  • FIG. 37 is a circuit diagram showing an example of the configuration of the write circuit.
  • FIG. 38 is a diagram illustrating an example of voltage-current characteristics of the voltage applied to the selected bit line and the flowing current.
  • FIG. 39 is a circuit diagram showing an example of the configuration of the write circuit.
  • FIG. 40 is an example of a determination flow in the relief mode.
  • FIG. 41 is a diagram illustrating an example of voltage-current characteristics of the voltage applied to the selected bit line and the flowing current.
  • FIG. 42 is a configuration diagram of a conventional nonvolatile memory cell.
  • FIG. 43 is a configuration diagram of a conventional nonvolatile memory cell array.
  • FIG. 44 shows a memory cell model using a conventional unidirectional diode.
  • FIG. 42 is a configuration diagram of a conventional nonvolatile memory cell.
  • a 1D1R type nonvolatile memory device using a variable resistance element having bidirectional resistance change characteristics as a memory cell is shown (see Patent Document 1).
  • a memory cell 1280 in which a variable resistance element 1260 having a variable resistor 1230 sandwiched between an upper electrode 1240 and a lower electrode 1250 and a non-linear element 1270 are connected in series is an intersection of a bit line 1210 and a word line 1220.
  • 2 shows a memory cell array having a cross-point structure arranged at a portion where the cross-section is located.
  • variable resistance element 1260 is a variable resistance element having a bidirectional resistance change characteristic in which a resistance value reversibly transits between a low resistance state and a high resistance state depending on the polarity of an applied voltage.
  • the non-linear element 1270 is constituted by, for example, a varistor for the purpose of reducing a so-called leakage current flowing through the non-selected cell.
  • a memory cell array having a cross-point structure can have a large capacity because memory cells can be arranged at a wiring pitch and the memory cell arrays can be stacked three-dimensionally.
  • FIG. 43 is a configuration diagram of a conventional nonvolatile memory cell array, which shows a defect detection method for a nonlinear element in a 1D1R type memory cell using a unidirectional variable resistance element as a memory cell (Patent Document 2). reference).
  • a memory cell in which a unidirectional variable resistance element and a unidirectional diode element having an anode and a cathode are connected in series are connected to bit lines BL1, BL2, BL3 and word lines WL, WL2, WL3. It is placed at the intersection.
  • FIG. 44 shows a memory cell model using a conventional unidirectional diode. As shown in FIG.
  • the defect detection circuit 2053 described in Patent Document 2 includes a bit line power supply circuit 2054, a latch circuit 2531, and a switch circuit 2055, and a bit connected to the bit line selection circuit 2024.
  • a method of repairing by detecting a defective bit line connected to a line and connected to a defective diode element in the standby unit 2052 is disclosed.
  • a memory cell in which a variable resistance element and a current control element that is a unidirectional diode element having an anode and a cathode are connected in series is a bit line. And connected to the intersection of the word lines.
  • a method for detecting a defective bit line in the memory cell array and a repair method are described. In other words, using a characteristic that current flows when a voltage is applied in the forward direction to the current control element of the memory cell and current does not flow when a voltage is applied in the reverse direction, a defective bit line causing a short circuit defect is detected. It is disclosed.
  • the bit line is constituted by a plurality of bit lines as a unit, and the defect detection circuit 2053 is provided for each unit. Since fault detection is performed on a unit basis, it is impossible to detect which memory cell connected to the faulty bit line is defective, and because a large amount of abnormal current flows due to the faulty cell, the word line drive capability is strong. Have the problem of having to. Further, in a bidirectional memory cell array using bidirectional diode elements (for example, MSM diodes and MIM diodes), a large amount of leakage current flows due to wraparound, so that leakage current abnormality via defective cells cannot be prevented. Also, there is a problem that stable operation cannot be performed.
  • bidirectional diode elements for example, MSM diodes and MIM diodes
  • the present invention provides a variable resistance nonvolatile memory device that can realize a stable operation by suppressing an abnormal current and a driving method thereof.
  • variable resistance nonvolatile memory device changes to the first low-resistance state by applying the first low-resistance pulse, and applies the first high-resistance pulse.
  • the plurality of memories at each of the three-dimensional intersections of the plurality of bit lines and the plurality of word lines Selecting at least one from the plurality of word lines and selecting at least one from the plurality of bit lines, and at least one from the memory cell array, wherein one of the cells is disposed;
  • a memory cell selection circuit that selects two or more of the memory cells; a write circuit that rewrites a resistance value of the resistance change element of the selected memory cell by applying a voltage pulse to the selected memory cells;
  • a detection circuit for detecting a defective memory cell in a second low resistance state having a resistance value lower than that of the first low resistance state, and a bit line to which the defective memory cell detected by the detection circuit is connected Both the word lines and the word lines are fixed in an inactive state.
  • the equivalent circuit when the configuration of the memory cell array is represented by an equivalent circuit, the equivalent circuit is connected in series with three stages arranged in parallel to the selected memory cell selected for reading or writing of the memory.
  • a defective memory cell is arranged in the middle of the memory cell.
  • the voltage applied to the memory cells arranged in the middle stage is lower than the voltage applied to the memory cells arranged in the upper stage and the lower stage.
  • the current flowing through the defective memory cell is small. Therefore, by arranging the defective memory cell in the middle stage, it is possible to reduce the influence of the current flowing through the defective memory cell on the selected memory cell. Thereby, an abnormal current due to a defective memory cell can be suppressed, and a stable operation of the memory cell array can be realized.
  • the inactive state is preferably a high impedance state.
  • the inactive state means that a voltage having an intermediate value between voltages applied between the bit line and the word line selected by the memory cell selection circuit is applied to the defective memory cell by the write circuit. It is preferable that the voltage is applied to the connected bit line and word line.
  • the detection circuit includes a read circuit that reads and determines whether the resistance state of the memory cell is the first low resistance state or the first high resistance state.
  • a defective address information storage circuit for storing address information of a bit line and a word line to which the defective memory cell is connected, and address information of the bit line and the word line stored in the defective address information storage circuit
  • An address comparison circuit that compares address information of a bit line and a word line selected by the memory cell selection circuit, and the memory cell array includes a main memory cell array including the plurality of memory cells for main storage; It is preferable to have a redundant memory cell array having a plurality of redundant memory cells for use in exchange for the memory cells in the main memory cell array.
  • the defective memory cell and the inactivated memory cell can be replaced with a redundant memory cell, so that the defective memory cell is relieved and a highly reliable variable resistance nonvolatile memory device is realized. can do.
  • the redundant memory cell array includes at least one redundant bit line arranged in parallel with the bit line of the memory cell array and at least one redundant bit arranged in parallel with the word line of the memory cell array.
  • the plurality of redundant memory cells include a solid intersection of the plurality of word lines and the at least one redundant bit line, and the plurality of bit lines and the at least one redundant word line. It is preferable that they are arranged at a solid intersection and a solid intersection between the redundant bit line and the redundant word line.
  • the address comparison circuit determines that the address information of the bit line selected by the memory cell selection circuit matches the address information of the bit line to which the defective memory cell is connected. In this case, the bit line connected to the defective memory cell is fixed in an inactive state, and the address comparison circuit connects the address information of the word line selected by the memory cell selection circuit and the defective memory cell. When it is determined that the address information of the word line is the same, it is preferable that the word line connected to the defective memory cell is fixed in an inactive state.
  • the memory cell selection circuit is in a state in which the redundant bit line and the redundant word line can be selected.
  • the write circuit puts the defective memory cell detected by the detection circuit into a second high resistance state having a resistance value equal to or higher than a resistance value of the first high resistance state.
  • the write circuit may include the memory cell other than the defective memory cell connected to the bit line to which the defective memory cell detected by the detection circuit is connected, the resistance value in the first high resistance state.
  • the third high resistance state having the above resistance value is preferable.
  • the third high-resistance pulse is set so that the other memory cells arranged in at least one of the bit line and the word line in which the defective memory cell is arranged are brought into the third high-resistance state. Since a voltage is applied, the defective memory cell can be remedied whether or not the defective memory cell can be increased in resistance. As a result, a highly reliable variable resistance nonvolatile memory device can be realized.
  • the write circuit may include the memory cell other than the defective memory cell connected to the word line to which the defective memory cell detected by the detection circuit is connected as a resistance value in the first high resistance state. It is preferable to set the fourth high resistance state having the above resistance value.
  • the fourth high-resistance pulse is set so that the other memory cells arranged in at least one of the bit line and the word line in which the defective memory cell is arranged are brought into the fourth high-resistance state. Since a voltage is applied, the defective memory cell can be remedied whether or not the defective memory cell can be increased in resistance. As a result, a highly reliable variable resistance nonvolatile memory device can be realized.
  • the resistance value in the second high resistance state is equal to or higher than the resistance value in the first high resistance state.
  • the resistance value in the third high resistance state is 10 times or more the resistance value in the first high resistance state.
  • the resistance value in the fourth high resistance state is 10 times or more the resistance value in the first high resistance state.
  • the first low-resistance pulse is changed to the first low-resistance state by applying the first low-resistance pulse.
  • Each of the three-dimensional intersections of the plurality of bit lines and the plurality of word lines each having a plurality of memory cells configured with a current control element through which a current considered to be in a conductive state when the applied voltage exceeds a predetermined threshold voltage.
  • a memory cell array in which one of the plurality of memory cells is arranged in a variable resistance nonvolatile memory device, wherein the resistance value of the plurality of memory cells is higher than that of the first low resistance state.
  • the second is low
  • a failure detection mode for detecting a defective memory cell in a resistance state
  • an address information storage mode for storing address information of a bit line connected to the defective memory cell and address information of a word line, and the defective memory cell connected
  • a repair mode in which both the bit line and the word line are fixed to an inactive state.
  • the memory cell array when the memory cell array is represented by an equivalent circuit, three stages of serially connected memories arranged in parallel with the selected memory cell selected for reading or writing of the memory in the equivalent circuit A defective memory cell is arranged in the middle of the cell.
  • the voltage applied to the memory cells arranged in the middle stage is lower than the voltage applied to the memory cells arranged in the upper stage and the lower stage.
  • the current flowing through the memory cell is small. Therefore, by arranging the defective memory cell in the middle stage, it is possible to reduce the influence of the current flowing through the defective memory cell on the selected memory cell. Thereby, an abnormal current due to a defective memory cell can be suppressed, and a stable operation of the memory cell array can be realized.
  • the defective memory cell determined to have a short-circuit defect in the defect detection mode is a second high resistance state in which the write circuit has a resistance value equal to or higher than the resistance value of the first high resistance state. It is preferable to include the second high resistance mode.
  • a defective memory cell including a current control element having a short circuit defect can be remedied by the second high resistance mode.
  • a highly reliable variable resistance nonvolatile memory device can be realized.
  • the memory circuit other than the defective memory cell connected to the bit line to which the defective memory cell determined to have a short defect in the defect detection mode is connected by the write circuit. It is preferable to include a third high resistance mode in which a third high resistance state having a resistance value equal to or higher than the resistance value in the first high resistance state is set.
  • the memory cell other than the defective memory cell connected to the bit line to which the defective memory cell is connected is brought into the third high resistance state by the third high resistance mode. Whether or not the cell can be increased in resistance, the defective memory cell can be relieved. As a result, a highly reliable variable resistance nonvolatile memory device can be realized.
  • the memory circuit other than the defective memory cell connected to the word line to which the defective memory cell determined to have a short defect in the defect detection mode is connected by the write circuit. It is preferable to include a fourth high resistance mode in which a fourth high resistance state having a resistance value equal to or higher than the resistance value in the first high resistance state is set.
  • nonvolatile memory device variable resistance nonvolatile memory device
  • nonvolatile memory device variable resistance nonvolatile memory device
  • FIG. 1 shows a preferred specific example of the present invention.
  • the numerical values, shapes, materials, constituent elements, arrangement positions and connecting forms of the constituent elements, steps, order of steps, and the like shown in the following embodiments are merely examples, and are not intended to limit the present invention.
  • constituent elements that are not described in the independent claims indicating the highest concept of the present invention are described as optional constituent elements that constitute a more preferable embodiment.
  • FIG. 1 is an example of a configuration diagram of a memory cell according to the first embodiment of the present invention.
  • a memory cell 10 shown in FIG. 1 includes a current control element 20 and a resistance change element 30 connected in series.
  • the resistance change element 30 is connected to the current control element 20 via a contact 41, and the resistance change element 30 and the current control element 20 constitute a 1-bit 1D1R type memory cell 10.
  • One terminal of the memory cell 10 is connected to the lower wiring 50 through the contact 40, and the other terminal of the memory cell 10 is connected to the upper wiring 51 through the contact 42.
  • the memory cell 10 of FIG. 1 has a connection relationship in which the current control element 20 is on the bottom and the resistance change element 30 is on the top, but the connection relation is reversed and the current control element 20 is on the top.
  • the connection relationship may be such that the resistance change element 30 faces downward.
  • the current control element 20 includes a lower electrode (first electrode) 21, an upper electrode (second electrode) 23, and a semiconductor layer (or insulator layer) 22 sandwiched between the lower electrode 21 and the upper electrode 23. And.
  • the lower electrode 21 and the semiconductor layer 22 are in physical and electrical contact to form a Schottky junction, and the upper electrode 23 and the semiconductor layer 22 are in physical and electrical contact to form a Schottky junction. is doing.
  • the current control element 20 is an element in which a voltage applied to both ends of the current control element 20 and a current flowing through both ends of the current control element 20 exhibit nonlinear characteristics. This is a bidirectional diode in which the direction of the flowing current changes depending on the polarity of the voltage. That is, the current control element 20 has a threshold voltage in each of the positive applied voltage region and the negative applied voltage region, and the absolute value of the voltage applied to both ends of the current control element 20 is less than or equal to the threshold voltage (VF).
  • VF threshold voltage
  • the resistance value of the current control element 20 increases, and the absolute value of the flowing current is such that almost no current flows, but the absolute value of the voltage applied to both ends of the current control element 20 is the threshold voltage (VF).
  • the resistance value of the current control element 20 becomes extremely small, and the absolute value of the flowing current has a characteristic that increases nonlinearly. That is, when the absolute value of the voltage applied to both ends of the current control element 20 is equal to or lower than the threshold voltage (VF), only a small off current flows through the current control element 20, so that the current control element 20 is in the off state. become.
  • the current control element 20 has a function of a switch having an on state and an off state by a voltage applied to both ends of the current control element 20.
  • the current control element 20 in the present embodiment includes, for example, a lower electrode 21 made of tantalum nitride, a semiconductor layer 22 made of a nitrogen-deficient silicon nitride film having a nitrogen content smaller than that of Si 3 N 4 , Further, it is configured as an MSM (Metal-Semiconductor-Metal) diode having an upper electrode 23 made of tantalum nitride.
  • the thickness of the semiconductor layer 22 can be set to 3 to 20 nm, for example.
  • the silicon nitride film can be formed to have semiconductor characteristics by reducing the nitrogen content, and a diode configured as an MSM diode can be manufactured by a simple manufacturing process.
  • a nitrogen-deficient silicon nitride film (SiN z : 0 ⁇ z ⁇ 1.33) can be formed by reactive sputtering in a nitrogen gas atmosphere using a Si target, for example.
  • the chamber pressure may be 0.1 Pa to 1 Pa and the Ar / N 2 flow rate may be 18 sccm / 2 sccm at room temperature.
  • the current control element 20 in the present embodiment when the absolute value of the voltage applied to both ends is equal to or lower than the threshold voltage, only a slight off-current flows through the current control element 20, and a voltage exceeding the threshold voltage is present.
  • Any element may be used as long as it has a voltage / current characteristic such that a large on-current flows when it is applied, and may be a MIM (Metal-Insulator-Metal) diode, PN diode, Schottky diode, or Zener diode.
  • MIM diode Metal-Insulator-Metal
  • an insulator layer 22 is provided between the lower electrode 21 and the upper electrode 23 instead of the semiconductor layer.
  • the current control element 20 may be a unidirectional current control element in which current flows only in one direction.
  • the resistance change element 30 includes a lower electrode (third electrode) 31, an upper electrode (fourth electrode) 34, and a resistance change layer 35 sandwiched between the lower electrode 31 and the upper electrode 34.
  • the resistance change layer 35 includes a first transition metal oxide layer 32 made of an oxygen-deficient transition metal oxide, and a transition metal having a lower degree of oxygen deficiency than the first transition metal oxide layer 32.
  • a second transition metal oxide layer 33 made of an oxide is laminated.
  • a first oxygen-deficient tantalum oxide layer hereinafter referred to as a first Ta oxide layer
  • a second tantalum oxide layer hereinafter referred to as a second Ta oxidation layer. Material layer) 33 is laminated.
  • the oxygen content of the second Ta oxide layer 33 is higher than the oxygen content of the first Ta oxide layer 32.
  • the oxygen deficiency of the second Ta oxide layer 33 is less than the oxygen deficiency of the first Ta oxide layer 32.
  • the degree of oxygen deficiency refers to the proportion of oxygen that is deficient with respect to the amount of oxygen constituting the oxide of the stoichiometric composition in each transition metal.
  • the transition metal is tantalum (Ta)
  • the stoichiometric oxide composition is Ta 2 O 5 , and thus can be expressed as TaO 2.5 .
  • the degree of oxygen deficiency of TaO 2.5 is 0%.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen to the total number of atoms (O / (Ta + O)), which is 71.4 atm%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0 and less than 71.4 atm%.
  • the metal constituting the resistance change layer 35 may be a transition metal other than tantalum.
  • the transition metal tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the composition of the first hafnium oxide layer 32 is HfO x
  • x is 0.9 or more and 1.6 or less
  • the second hafnium oxide layer 33 It has been confirmed that when the composition is HfO y and y is larger than the value of x, the resistance value of the resistance change layer 35 is stably changed at high speed.
  • the thickness of the second hafnium oxide layer 33 is preferably 3 nm or more and 4 nm or less.
  • x is 0.9 or more and 1.4 or less when the composition of the first zirconium oxide layer 32 is ZrO x , and the second zirconium oxide layer 33 It has been confirmed that when the composition is ZrO y and y is larger than the value of x, the resistance value of the resistance change layer 35 is stably changed at high speed.
  • the thickness of the second zirconium oxide layer 33 is preferably 1 nm or more and 5 nm or less.
  • the second transition metal oxide layer 33 has a lower degree of oxygen deficiency than the first transition metal oxide layer 32, that is, has a higher resistance.
  • the standard electrode potential of the second transition metal is preferably smaller than the standard electrode potential of the first transition metal.
  • the resistance change phenomenon is considered to occur due to the oxidation-reduction reaction occurring in a minute filament (conductive path) formed in the second transition metal oxide layer 33 having a high resistance, resulting in a change in resistance value. is there.
  • oxygen-deficient tantalum oxide for the first transition metal oxide layer 32 and titanium oxide (TiO 2 ) for the second transition metal oxide layer 33 stable resistance change operation Is obtained.
  • the standard electrode potential represents a characteristic that the greater the value, the less likely it is to oxidize.
  • the resistance change phenomenon in the resistance change film having the laminated structure of each material described above is caused by an oxidation-reduction reaction occurring in a minute filament formed in the second transition metal oxide layer 33 having a high resistance. Changes and is thought to occur. That is, when a positive voltage with respect to the lower electrode 31 is applied to the upper electrode 34 on the second transition metal oxide layer 33 side, oxygen ions in the resistance change layer 35 are converted into the second transition metal oxide layer. It is considered that an oxidation reaction occurs in the fine filament formed in the second transition metal oxide layer 33 by being pulled toward the side 33, and the resistance of the fine filament is increased.
  • the upper electrode 34 connected to the second transition metal oxide layer 33 having a lower oxygen deficiency constitutes the second transition metal oxide layer 33 such as platinum (Pt) or iridium (Ir).
  • the transition metal and the material constituting the lower electrode 31 are made of a material having a higher standard electrode potential.
  • the lower electrode 31 is made of an electrode material whose main component is a material having a lower standard electrode potential than the upper electrode 34 (for example, TaN (tantalum nitride)). Specifically, when tantalum oxide is used for the first transition metal oxide layer 32 and the second transition metal oxide layer 33, the lower electrode 31 is made of TaN, W, Ni, Ta, Ti, Al, etc.
  • the upper electrode 34 is preferably selected from the group consisting of Pt, Ir, Pd, Ag, Cu, Au, and the like.
  • a voltage satisfying a predetermined condition is applied between the lower electrode 31 and the upper electrode 34 by an external power source.
  • the resistance change element 30 in the present embodiment may have any characteristic in which the resistance value can reversibly transition between the first high resistance state and the first low resistance state by the voltage applied to both ends. Absent.
  • the current control element 20 in FIG. 1 and the variable resistance element 30 may be connected in the reverse relationship, and the first transition metal oxide layer 32 and the second transition metal oxide layer may be connected.
  • the upper and lower connection relationships with the upper electrode 34 may be reversed, and the upper and lower connection relationships between the lower electrode 31 and the upper electrode 34 may be reversed.
  • FIG. 2 is an equivalent circuit diagram of the memory cell 10 in the present embodiment shown in FIG.
  • the memory cell 100 is an equivalent circuit diagram in which a current control element 101 and a resistance change element 102 are connected in series.
  • One terminal T1 of the memory cell 100 is connected to the current control element 101, and the memory cell
  • the other terminal T 2 of 100 is connected to the resistance change element 102.
  • the terminal T1 is connected to the lower wiring 50, and the terminal T2 is connected to the upper wiring 51.
  • Vdi is a voltage applied across the current control element 101
  • Vre is a voltage applied across the resistance change element 102.
  • the current control element 101 when the absolute value of the voltage Vdi applied to the current control element 101 exceeds the threshold voltage (VF), the current control element 101 is turned on, and the memory cell current Ice flows through the memory cell 100.
  • the absolute value of the voltage Vdi applied to the current control element 101 is equal to or lower than the threshold voltage (VF)
  • the current control element 101 is turned off, and only the off current Ioff that is a minute current flows through the memory cell 100. Absent. That is, the current control element 101 is turned on or off depending on the threshold voltage (VF) applied to the memory cell 100, whereby the memory cell 100 can be controlled to be in a selected state or a non-selected state. .
  • FIG. 3A is a diagram showing voltage-current characteristics of a normal memory cell 10 according to the present embodiment.
  • the polarity at which the upper wiring 51 is higher than the lower wiring 50 is a positive voltage
  • the polarity at which the lower wiring 50 is higher than the upper wiring 51 is a negative voltage.
  • a voltage is applied across the memory cell 10. The measured value of the relationship between the voltage and the current when the voltage is applied is shown.
  • the actual measurement data shown in FIG. 3A indicates that the voltage of the lower wiring 50 is the first low resistance write voltage Vwl1 (Vwl1 in FIG. 3A is the same as that of the memory cell 10 having the structure of FIG.
  • the resistance change element 30 changes to the first low resistance state (point B) when the potential of the upper wiring 51 becomes equal to or higher than the potential of the lower wiring 50 by Vwl1).
  • the resistance change element 30 starts to change from the low resistance state to the high resistance state (point D).
  • the resistance change characteristics of the mold are shown.
  • 3A indicates that the first low resistance write voltage Vwl1 and the high resistance start voltage Vwh0 are in a voltage and current relationship that is substantially symmetrical with respect to the origin of the actual measurement data. .
  • the first high resistance write voltage Vwh1 higher than the high resistance start voltage Vwh0 is applied, the first high resistance state (D ′ point) is obtained.
  • the resistance value at the point D ′ is larger than the resistance value at the point D.
  • the current control element 20 of the memory cell 10 is an element in which the current flowing by the applied voltage has a non-linear characteristic. Therefore, the absolute value of the voltage applied to the current control element 20 is the threshold voltage (VF) of the current control element 20. In the case of the following, almost no current flows, the current control element 20 is regarded as an off state, and almost no current flows in the memory cell 10.
  • the threshold voltage (VF) of the current control element 20 is a maximum voltage applied to the current control element 20 when only a current (maximum off current) that can be regarded as an off state flows. .
  • the maximum off current of the current control element 20 is a current value that is smaller than at least the maximum current IHR that flows when the resistance change element 30 of the memory cell 10 is in the high resistance state.
  • IHR is Since it is 10 ⁇ A, the maximum off-state current of the current control element 20 may be less than 1 ⁇ A at most, but preferably less than 0.1 ⁇ A.
  • the points A and C correspond to the threshold voltage (VF) of the current control element 20 and the total voltage applied to the resistance change element 30, and a plurality of memory cells 10 are arranged in an array.
  • VF threshold voltage
  • a voltage exceeding the voltage band from the point A to the point C is applied to the selected memory cell (selected memory cell) 10, and the memory cell not selected (unselected memory cell) ) Is configured such that a voltage is applied to the voltage range between the point A and the point C, thereby suppressing the leakage current to the non-selected cells and causing the current to flow through the selected memory cell 10.
  • the resistance state of the memory cell 10 can be determined by applying the read voltage Vread shown in FIG. 3A to the memory cell 10 and determining the current flowing at that time. That is, in the case of the characteristics shown in FIG. 3A, when the resistance change element 30 of the memory cell 10 is in the first low resistance state, for example, when a voltage of 4.0 V is applied as the read voltage Vread, A current of about 55 ⁇ A flows. However, when the resistance change element 30 of the memory cell 10 is in the first high resistance state, a current of about 10 ⁇ A or less flows through the memory cell 10 when the read voltage Vread (4.0 V) is applied. By determining this current value, the state of the memory cell 10 can be determined.
  • the read voltage Vread is applied to the memory cell 10, and then the memory cell current is determined, whereby the memory cell Ten resistance states can be distinguished.
  • the current control element 20 of the memory cell 10 is destroyed and a short circuit is defective, an excessive current flows through the memory cell 10.
  • the open is defective, almost no current flows and the resistance state of the memory cell 10 cannot be determined. Therefore, it is necessary to detect a defective memory cell (defective memory cell) and prevent an abnormal current from flowing through the defective memory cell.
  • FIG. 3B schematically shows a part of the voltage resistance characteristic of the variable resistance element 30 shown in FIG.
  • the horizontal axis is the voltage value applied between the lower electrode 31 and the upper electrode 34 of the resistance change element 30 with reference to the lower electrode, and the vertical axis is the resistance value of the resistance change element 30.
  • the resistance change element 30 When the voltage applied to the resistance change element 30 is gradually increased from the state O in the low resistance state, the resistance change element 30 starts to increase in resistance at the voltage Vwh0 (A0). When the voltage applied to the resistance change element 30 is further increased, the resistance change element 30 enters the high resistance state B1 (limit high resistance state) having the maximum resistance value at the voltage Vwh4. Furthermore, even if the voltage applied to the resistance change element 30 is increased, the resistance value of the resistance change element 30 does not change (C1). Even if the voltage applied to the resistance change element 30 from C1 is gradually decreased, the resistance value does not decrease, and the limit high resistance state is maintained.
  • the voltage / resistance characteristics of the resistance change element 30 from state A0 to state B1 have a predetermined slope (actually nonlinear).
  • the corresponding first high resistance voltage Vwh1 is applied.
  • the corresponding second high resistance voltage Vwh2 is applied.
  • the corresponding third high resistance voltage Vwh3 is applied.
  • a limit high resistance state can be obtained.
  • FIG. 4 is a diagram illustrating the voltage-current characteristics of the memory cell 10 in which the current control element 20 has normal characteristics and the memory cell 10 in which the current control element 20 has defective characteristics (short circuit failure) in the present embodiment. is there.
  • the polarity at which the upper wiring 51 is higher than the lower wiring 50 is a positive voltage.
  • the positive voltage and current applied to the normal memory cell 10 having the first low resistance state are represented by the characteristic (1).
  • the absolute value of the voltage applied to the memory cell 10 is about 2.6 V or less, almost no current flows through the memory cell 10, but when it exceeds 2.6 V, the current flows through the memory cell 10. The flowing current increases non-linearly with increasing applied voltage.
  • the memory cell 10 having a defective characteristic has a linear characteristic in terms of voltage and current characteristics, as indicated by characteristic (2) in FIG. .
  • a voltage equal to or lower than the threshold voltage VF at which the current control element 20 is turned off is applied to both ends of the memory cell.
  • a voltage of 2.6 V when a normal characteristic such as characteristic (1) is exhibited, almost no current flows as indicated by point E, but a short defect characteristic such as characteristic (2) is exhibited.
  • a voltage Vtest1 2.6V in this embodiment
  • a voltage Vtest1 for detecting a defect is applied to the memory cell 10 so that a voltage equal to or lower than the threshold voltage is applied to the current control element 20 of the memory cell 10.
  • Characteristic (3) and characteristic (4) in FIG. 4 are voltage-current characteristics when the threshold voltage of the current control element 20 is smaller than the threshold voltage VF of the current control element 20 of the normal memory cell 10, respectively.
  • the current control element 20 in the case of the characteristic (3) and the characteristic (4) has a defective characteristic, and is indicated by the G point and the H point.
  • currents of about 100 ⁇ A and about 25 ⁇ A flow in the memory cells 10 respectively.
  • the memory cell 10 having normal characteristics such as the characteristic (1) almost no current flows as indicated by the point E. Therefore, by detecting this difference in current, the characteristics of the defective memory cell are determined. You can investigate.
  • the resistance value of the resistance change element 30 of the memory cell 10 is in the first low resistance state as in the characteristic (1).
  • a memory cell current of about 55 ⁇ A flows as indicated by the point K, but in the case of the memory cell 10 having an open defect, a leakage current of 1 ⁇ A or less It only flows to a degree (not shown in the figure). That is, by setting the resistance change element 30 of the memory cell 10 to the first low resistance state and then applying a voltage Vtest3 (4.0 V in the present embodiment) for detecting a defect to the memory cell 10, An open failure of the memory cell 10 can be determined.
  • FIG. 5 is a circuit diagram for explaining current paths in the memory cell array.
  • the memory cell M32 is selected in the circuit diagram showing the memory cell array configuration in which the normal memory cells 100 of FIG. 2 are arranged in a 4 ⁇ 4 matrix in the row direction and the column direction. An example is shown.
  • FIG. 6 is a diagram showing voltage characteristics of the memory cell array, and shows voltage states applied to the bit lines and the word lines in the memory cell array arranged in a 128 ⁇ 128 matrix.
  • FIG. 7 is an equivalent circuit diagram for explaining a current path that flows when the memory cell M32 is selected by the bit line BL2 and the word line WL3 of FIG. The voltage and current applied to each bit line and each word line will be described below. Peripheral circuits such as a write circuit and a decoder circuit required for this purpose will be described later.
  • a plurality of normal memory cells 100 are arranged in a matrix in the row and column directions, and one terminal T1 of each memory cell 100 is a plurality of word lines arranged in parallel on the first plane. And the other terminal T2 is connected to any one of a plurality of bit lines arranged in parallel on a second plane different from the first plane.
  • the structure of the cell array 110 is shown.
  • one terminal T2 of the memory cells M11, M21, M31, and M41 is connected to the bit line BL1
  • one terminal T2 of the memory cells M12, M22, M32, and M42 is connected to the bit line BL2
  • the memory cell M13 One terminal T2 of M23, M33, and M43 is connected to the bit line BL3, and one terminal T2 of the memory cells M14, M24, M34, and M44 is connected to the bit line BL4.
  • the other terminal T1 of the memory cells M11, M12, M13, and M14 is connected to the word line WL1, and the other terminal T1 of the memory cells M21, M22, M23, and M24 is connected to the word line WL2, and the memory cell
  • the other terminal T1 of M31, M32, M33, and M34 is connected to the word line WL3, and the other terminal T1 of the memory cells M41, M42, M43, and M44 is connected to the word line WL4.
  • the memory cell 100 is composed of four memory cells 100 in the column direction and four memory cells in the row direction, and a total of 16 bit lines and 4 word lines are arranged in accordance with the arrangement of the memory cells.
  • the memory cell array 110 arranged one by one is described, two or more memory cells are arranged in the column direction and the row direction, and two or more word lines and bit lines are arranged in accordance with the arrangement of the memory cells. It doesn't matter if it is done.
  • one terminal T2 of the memory cell 100 is connected to any one of the bit lines BL1, BL2, BL3, BL4, and the other terminal T1 is any one of the bit line word lines WL1, WL2, WL3, WL4.
  • the terminal T1 is connected to any one of the bit lines BL1, BL2, BL3, BL4, and the terminal T2 is connected to any one of the word lines WL1, WL2, WL3, WL4. It doesn't matter.
  • bit lines BL1, BL2, BL3, and BL4 are used as upper wirings and the word lines WL1, WL2, WL3, and WL4 are used as lower wirings.
  • bit lines BL1, BL2, BL3, and BL4 are used as the lower wirings.
  • the lower wiring may be used, and the word lines WL1, WL2, WL3, WL4 may be used as the upper wiring.
  • the following describes an example of the write operation.
  • the selected word line selected word line as the lower wiring as shown in FIG. 3A.
  • the resistance change element 30 is High resistance state.
  • a voltage equal to or higher than the first high-resistance voltage Vwh1 is applied to the selected memory cell M32.
  • unselected memory cells non-selected memory cells.
  • M11, M12, M13, M14, M21, M22, M23, M24, M31, M33, M34, M41, M42, M43, and M44 are each applied with a voltage equal to or lower than the threshold voltage VF.
  • At least one of the terminals is connected to one of the non-selected bit lines BL1, BL3, BL4, and the other terminal is connected to one of the non-selected word lines WL1, WL2, WL4, and the non-selected bit line BL1 , BL3, BL4, and non-selected word lines WL1, WL2, WL4 are at a voltage near the middle voltage of the voltage applied between the selected bit line BL2 and the selected word line WL3, so that the non-selected memory cell M11 M12, M13, M14, M21, M22, M23, M24, M31, M33, M34, M41, M42, M43
  • Each of the voltage applied to both ends of the memory cell of the M44 is because the threshold voltage below the voltage only is applied.
  • each non-selected memory cell M11, M12, M13, M14, M21, M22, M23, M24, M31, M33, M34, M41, M42, M43, and M44 only have a current that can be regarded as an off state.
  • a voltage equal to or higher than the threshold voltage VF is applied to the selected memory cell M32 connected between the selected bit line BL2 and the selected word line WL3, writing is performed.
  • FIG. 6 shows a memory cell array having a cross-point structure in which there are 128 bit lines and 128 word lines, normal memory cells 100 are arranged at the intersections of the respective bit lines and word lines, and the memory cell capacity is 16 kbits.
  • An example of the voltage characteristics is shown.
  • the horizontal axis plots the voltage when the voltage applied to the selected bit line is changed from 0V to 4V, and the vertical axis plots the selected bit line, unselected word line, and unselected bit line at that time.
  • An example of each voltage applied to is plotted.
  • the selected bit line is 4V
  • the selected word line is 0V
  • the non-selected bit line and the non-selected word line are all in a high impedance (Hi-Z) state
  • the voltage applied across the selected memory cell M32 is 4V, which is a voltage between the selected bit line and the selected word line, is applied, and a voltage sufficiently exceeding the threshold voltage (about 2.7 V) of the memory cell shown in FIG. 3A is applied.
  • the voltage applied between the selected bit line and the non-selected word line or between both ends of the non-selected memory cell arranged between the non-selected bit line and the selected word line is: Since the voltage of the unselected word line is divided to about 2.2V and the voltage of the unselected bit line is divided to about 1.8V, the voltage applied to both ends of the unselected memory cell is only about 1.8V. Not applied. Only a voltage sufficiently lower than the threshold voltage (about 2.7 V) of the memory cell is applied. Further, only a voltage of about 0.4V is applied to both ends of the non-selected memory cells arranged between the non-selected word line and the non-selected bit line.
  • the voltage of the selected word line WL3 that is the lower wiring is set to the first voltage based on the voltage of the selected bit line BL2 that is the upper wiring.
  • the resistance change element 30 enters the first low resistance state.
  • a voltage equal to or higher than the first low resistance voltage Vwl1 is applied to the selected memory cell M32, but the non-selected memory cells M11, M12, M13, M14, M21, M22, M23, M24, M31, M33 are selected.
  • the read voltage Vread is applied to the selected bit line BL2 with reference to the voltage of the selected word line WL3 as shown in FIG. 3A.
  • the state of the selected memory cell M32 can be determined by reading the bit line current Ibl flowing through the selected bit line BL2 with a sense amplifier (not shown in FIG. 5).
  • the potentials of the unselected bit lines BL1, BL3, and BL4 and the unselected word lines WL1, WL2, and WL4 during the write operation and the read operation are between the selected bit line BL2 and the selected word line WL3 during the respective operations.
  • a voltage in the vicinity of an almost intermediate voltage may be applied, a high impedance (Hi-Z) state may be set.
  • the bit lines BL1, BL2, BL3, BL4 and the word lines WL1, WL2, WL3, WL4 are precharged to a predetermined voltage in advance. For example, at the time of writing operation in the high resistance state, a voltage of 1/2 of the high resistance voltage Vwh1 is set, and at the time of writing operation in the low resistance state, a voltage of approximately 1/2 of the low resistance voltage Vwl1 is set to the bit lines BL1, BL2. , BL3, BL4 and the word lines WL1, WL2, WL3, WL4, and then write operation is performed.
  • the read operation is performed after applying the voltage of the read voltage Vread or a voltage close to the read voltage Vread to the bit lines BL1, BL2, BL3, BL4 and the word lines WL1, WL2, WL3, WL4.
  • FIG. 7 shows an example of an equivalent circuit for explaining a current path flowing through the memory cell array 110 when the memory cell M32 is selected by the bit line BL2 and the word line WL3 of FIG.
  • the memory cell array 110 has a cross-point structure in which one terminal T1 of each memory cell 100 is connected to one of a plurality of word lines and the other terminal T2 is connected to one of a plurality of bit lines. It is. Therefore, the bit line current Ibl flowing from the selected bit line BL2 to the selected word line WL3 is equal to the selected memory cell current Isel flowing to the selected memory cell M32 and the unselected memory cells M11, M12, M13 as shown in (Equation 1). , M24, M21, M22, M23, M24, M31, M33, M34, M41, M42, M43, and M44, the sum of unselected memory cell array currents ⁇ Insel that flows through the unselected memory cell array 110n.
  • the selected bit line current Ibl and the selected memory cell current Isel are substantially equal to each other as shown in (Equation 2).
  • the selected memory cell M32 selected by the bit line BL2 and the selected word line WL3 can be accessed.
  • the unselected memory cell array 110n is an equivalent circuit in which at least three or more stages of unselected memory cells are connected in series. This is because the voltage applied between the selected word lines WL3 is divided and the voltage applied to the unselected memory cells per stage is reduced. According to the voltage-current characteristics of the memory cell shown in FIG. 3A, the current flowing through the memory cell 100 is considered to be a value that is almost negligible.
  • the unselected memory cell array current ⁇ Insel is obtained by passing through the unselected memory cell current War12 flowing through the upper unselected memory cell M12 of the three-stage equivalent model and the unselected memory cell M22.
  • the unselected memory cell current War22 flowing through the unselected memory cell current War42 flowing through the unselected memory cell M42 is the sum of the current paths of the unselected memory cell currents (a) to (c).
  • the current flows from the selected bit line BL2 to the selected word line WL3 via the unselected memory cells in the upper stage ⁇ middle stage ⁇ lower stage.
  • the non-selected memory cell current Game12 flows from the selected bit line BL2 to the selected word line WL3 through the upper memory cell M12, the middle memory cell M11, and the lower memory cell M31.
  • a current path (a-2) flowing from the selected bit line BL2 to the selected word line WL3 via the upper memory cell M12, the middle memory cell M13, and the lower memory cell M33, and the selected bit.
  • the unselected memory cell current Fish22 is a current path (b) that flows from the selected bit line BL2 to the selected word line WL3 via the upper memory cell M22, the middle memory cell M21, and the lower memory cell M31.
  • a current path including a current path (b-3) flowing from the bit line BL2 to the selected word line WL3 via the upper memory cell M22, the middle memory cell M24, and the lower memory cell M34. is there.
  • the unselected memory cell current Fish42 is a current path (c ⁇ ) flowing from the selected bit line BL2 to the selected word line WL3 via the upper memory cell M42, the middle memory cell M41, and the lower memory cell M31. 1), a current path (c-2) flowing from the selected bit line BL2 to the selected word line WL3 via the upper memory cell M42, the middle memory cell M43, and the lower memory cell M33, and the selected bit. There is a current path composed of a current path (c-3) flowing from the line BL2 to the selected word line WL3 via the upper memory cell M42, the middle memory cell M44, and the lower memory cell M34. .
  • the unselected memory cell array current ⁇ Insel is the sum of the currents flowing through the current paths as shown in the following (formula 3).
  • FIG. 8 is a circuit diagram showing an example of an abnormal current path when one memory cell in the memory cell array 110 has a short circuit defect
  • FIG. 9 is an equivalent circuit for explaining the current path of FIG. FIG.
  • FIG. 8 when the memory cell M32 is selected by the bit line BL2 and the word line WL3 of the memory cell array 110, the memory cell M33 connected to the selected word line WL3 to which the selected memory cell M32 is connected is displayed. An abnormal current path when a short-circuit failure occurs is shown.
  • bit lines and word lines are connected in a mesh pattern via memory cells, that is, a plurality of bit lines arranged in parallel in the first plane and the first Since a plurality of word lines arranged in parallel in a second plane different from the first plane are connected via memory cells at a point where they intersect, a defective memory cell causing a short defect in an unselected memory cell array.
  • bit lines and word lines are connected in a mesh pattern via memory cells, that is, a plurality of bit lines arranged in parallel in the first plane and the first Since a plurality of word lines arranged in parallel in a second plane different from the first plane are connected via memory cells at a point where they intersect, a defective memory cell causing a short defect in an unselected memory cell array.
  • FIG. 9 is an equivalent circuit diagram for explaining the current path of FIG.
  • the defective memory cell M33 connected on the selected word line WL3 to which the selected memory cell M32 is connected has a short circuit defect, as shown in FIG. 9, the defective memory cell M33 has three stages of memory cells connected in series.
  • the non-selected memory cell array 110n is arranged at a lower position of the equivalent circuit.
  • the voltage applied to the memory cells arranged in the upper and lower stages of the equivalent circuit is several times higher than the memory cells arranged in the middle stage. It is. Therefore, if a defective memory cell is arranged in at least one of the upper and lower stages of the equivalent circuit of the non-selected memory cell array 110n, a large amount of abnormal current flows through the current path in which the defective memory cell is arranged.
  • the abnormal current path is from 10 to thousands other than the defective memory cell. There will be a current path for each memory cell. Therefore, a large abnormal current flows through the non-selected memory cell array 110n.
  • Such an abnormal current path occurs when the memory cell connected to the word line WL3 to which the defective memory cell M33 is connected is selected, and therefore the memory cell M31 or the memory cell M34 is selected. A similar abnormal current path occurs.
  • FIG. 10 is a circuit diagram showing another example of an abnormal current path when one memory cell in the memory cell array 110 has a short circuit defect.
  • FIG. 11 is a diagram for explaining the current path of FIG. FIG.
  • FIG. 10 when the memory cell M32 is selected by the bit line BL2 and the word line WL3 of the memory cell array 110, the memory cell M22 connected to the selected bit line BL2 to which the selected memory cell M32 is connected is displayed. An abnormal current path when a short-circuit failure occurs is shown.
  • FIG. 11 is an equivalent circuit diagram for explaining the current path of FIG.
  • the defective memory cell M22 includes three memory cells connected in series.
  • the non-selected memory cell array 110n is arranged at a position located in the upper stage of the equivalent circuit.
  • the voltage applied to the memory cells arranged in the upper and lower stages of the equivalent circuit is several times higher than the memory cells arranged in the middle stage. It is. Therefore, if a defective memory cell is arranged in at least one of the upper and lower stages of the equivalent circuit of the non-selected memory cell array 110n, a large amount of abnormal current flows through the current path in which the defective memory cell is arranged.
  • the current path of the non-selected memory cell array current ⁇ Insel flowing through the non-selected memory cell array 110n includes the nine current paths (a-1) to (c-3) described above, but via the defective memory cell M22.
  • Current paths through which abnormal current flows are three current paths (b-1), (b-2), and (b-3).
  • Abnormal currents Iiw1, Iiw2, and Iiw3 flow through the current paths, respectively. That is, when the memory cell M32 connected to the bit line BL2 to which the defective memory cell M22 is connected is selected, three abnormal currents Iiw1, Iiw2, and Iiw3 flow through the defective memory cell M22.
  • FIG. 12 is a circuit diagram illustrating another example of an abnormal current path when one memory cell in the memory cell array 110 has a short circuit defect.
  • FIG. 13 is a diagram for explaining the current path of FIG. It is an equivalent circuit diagram.
  • the unselected memory cell array 110n in which the memory cells are connected in three stages in series when the memory cell connected to the selected bit line or the selected word line is defective, for example, as shown in FIG. 9 and FIG. 11, the unselected memory cell array 110n in which the memory cells are connected in three stages in series.
  • a path (abnormal current path) through which an abnormal current flows through the defective memory cell between the selected bit line and the selected word line is Three will occur.
  • an equivalent circuit of an unselected memory cell array 110n in which memory cells are connected in three stages in series when the memory cell arranged in the middle stage is a defective memory cell, only one abnormal current path occurs, so the number of abnormal current paths is reduced compared to the case where the defective memory cell is arranged in the upper stage or the lower stage. To do.
  • FIG. 13 is an equivalent circuit diagram for explaining the current path of FIG.
  • the defective memory cell M23 is a memory cell as shown in FIG. Are arranged in the middle stage of the equivalent circuit of the unselected memory cell array 110n connected in three stages in series.
  • the voltage applied to the memory cells arranged in the middle stage of the equivalent circuit is several times as compared with the memory cells arranged in the upper and lower stages of the equivalent circuit. Only a fraction of the voltage will be applied to the memory cell.
  • the current flowing through one memory cell in the upper stage or the lower stage is The current flowing per one memory cell in the middle stage becomes small. Therefore, if a defective memory cell is arranged in the middle stage of the equivalent circuit, only a slight abnormal current flows through the current path where the defective memory cell is arranged, and even if there is a defective memory cell, the selected memory The influence of abnormal current in the cell is reduced. In addition, the voltage applied to the memory cell arranged in the middle stage of the equivalent circuit is also reduced.
  • FIG. 13 there are nine current paths from (a-1) to (c-3) described above as the current path of the unselected memory cell array current ⁇ Insel flowing through the unselected memory cell array 110n.
  • the current path through which the abnormal current Iin1 flows through the memory cell M23 is only one current path (b-2).
  • Such an abnormal current path occurs when a memory cell connected to a bit line and a word line other than the bit line BL3 and the word line WL2 to which the defective memory cell M23 is connected is selected. Similarly, when one of M11, M12, M14, M31, M34, M41, M42, and M44 is selected, only one abnormal current path is generated.
  • memory cells connected to bit lines and word lines other than bit line BL3 and word line WL2 to which defective memory cell M23 is connected are arranged so that the defective memory cell is arranged in the middle stage of the above-described equivalent circuit. With the selected configuration, it is possible to reduce the influence of the abnormal current flowing through the defective memory cell in the selected memory cell.
  • FIG. 14 is a diagram for explaining a method of disposing defective memory cells in the memory cell array 110 in the middle stage of three series-connected memory cells arranged in parallel with the selected memory cell in the equivalent circuit of the memory cell array 110. It is.
  • the bit line BL3 and the word line WL2 are selected by fixing the bit line BL3 and the word line WL2 connected to the defective memory cell M23 to the inactive state, that is, the non-selected state. There is no. If the bit line BL3 and the word line WL2 are fixed in an inactive state, the defective memory cell M23 is not connected to the selected bit line and the selected word line. It is arranged between the unselected word lines, that is, in the middle stage of the equivalent circuit.
  • the inactive state refers to, for example, a high impedance (Hi-Z) state or a state in which a substantially intermediate potential between the potential of the selected bit line and the potential of the selected word line is applied.
  • FIG. 15 shows a memory cell array having a cross-point structure in which 128 bit lines and 128 word lines are arranged, memory cells 100 are arranged at the intersections between the bit lines and the word lines, and the memory cell capacity is 16 kbits.
  • An example of voltage-current characteristics is shown.
  • the horizontal axis represents the voltage when the voltage applied to the selected bit line is changed from 0V to 4V, and the vertical axis represents the current flowing through the selected bit line at that time.
  • the current flowing through the selected bit line is about 92.4 ⁇ A as shown by the solid line in FIG.
  • the current flowing through the selected bit line is about 127.8 ⁇ A, and the bit line current is increased by about 38% compared to the case of all normal memory cells.
  • the current flowing through the selected bit line is the sum of the current Isel flowing through the selected memory cell and the current ⁇ Insel flowing through the non-selected memory cell array 110n.
  • the bit line current is increased only by about 0.7% as compared with the case of the cell, and when the defective memory cell is arranged at the upper stage or the lower stage of the equivalent circuit (broken line with x mark in FIG. 15), An increase in bit line current is suppressed.
  • the bit line and the word line to which the defective memory cell is connected are fixed to an inactive state so that the defective memory cell is arranged in the middle stage of the equivalent circuit.
  • the memory of the selected memory cell can be read or written with little influence from the abnormal current due to the defective memory cell.
  • FIG. 16 is a circuit diagram illustrating an example of a current path of an abnormal current when two memory cells cause a short circuit defect in the memory cell array 110.
  • FIG. 17 is a diagram for explaining the current path of FIG. It is an equivalent circuit diagram.
  • FIG. 17 is an equivalent circuit diagram for explaining the current path of FIG.
  • the defective memory cells M23 and M14 are arranged at a location located in the middle stage of the equivalent circuit of the non-selected memory cell array 110n in which three memory cells are connected in series.
  • the voltage applied to the memory cells arranged in the middle stage of the equivalent circuit is several times as compared with the memory cells arranged in the upper and lower stages of the equivalent circuit.
  • the current path of the non-selected memory cell array current ⁇ Insel that flows through the non-selected memory cell array 110n includes the nine current paths (a-1) to (c-3) described above, but via the defective memory cell M23.
  • the current path through which the abnormal current Iin1 flows is only one current path (b-2), and the current path through which the abnormal current Iin2 flows through the defective memory cell M14 is one current path (a-3). Pass only.
  • the selected bit line BL2 is selected.
  • one abnormal current Iin1 flows through the defective memory cell M23, and one abnormal current Iin2 flows through the defective memory cell M14. Therefore, the sum current of the abnormal currents Iin1 and Iin2 flows from the selected bit line BL2 to the selected word line WL3.
  • bit lines BL3 and BL4 to which defective memory cells M23 and M14 are connected and memory cells connected to bit lines and word lines different from word lines WL2 and WL1 are selected. Therefore, even when the memory cells M31, M41, and M42 are selected, one abnormal current path is generated for each defective memory cell.
  • bit lines BL3 and BL4 to which the defective memory cells M23 and M14 are connected and the bit lines and word lines other than the word lines WL2 and WL1 are connected so that the defective memory cells are arranged in the middle stage of the above-described equivalent circuit.
  • two defective memory cells M23 and M14 in the memory cell array 110 are arranged in the middle stage of three series-connected memory cells arranged in parallel with the selected memory cell in the equivalent circuit of the memory cell array 110. It is a figure explaining a method.
  • bit lines BL3 and BL4 and the word lines WL2 and WL1 connected to the defective memory cells M23 and M14 are fixed in an inactive state, that is, not in a selected state, whereby the bit lines BL3 and BL4 are set. , And the word lines WL2 and WL1 are not selected. If bit lines BL3 and BL4 and word lines WL2 and WL1 are fixed in an inactive state, defective memory cells M23 and M14 are not connected to a selected bit line and a selected word line, so that a defective memory cell M23 and M14 are always arranged between the non-selected bit line and the non-selected word line, that is, in the middle stage of the equivalent circuit. Thereby, in the selected memory cell, the influence of the abnormal current flowing through the defective memory cells M23 and M14 can be reduced.
  • FIG. 19 is a circuit diagram for explaining a method for further reducing an abnormal current flowing through a defective memory cell in memory cell array 110, and is a circuit diagram for explaining the arrangement of memory cells fixed in an inactive state. is there.
  • FIG. 20 is an equivalent circuit diagram for explaining the current path of FIG.
  • the abnormal current Iin1 flowing through the defective memory cell M23 is transmitted from the selected bit line BL2 to the memory cell M22 (normal memory cell), the defective memory cell M23, and the memory cell M33 (normal).
  • the memory cell M33 (normal memory cell) connected to the bit line BL3 to which the defective memory cell M23 is connected and the defective memory cell M23 are connected to the current path of the abnormal current flowing through the defective memory cell M23.
  • the memory cell M22 (normal memory cell) connected to the word line WL2 is disposed, and the abnormal current Iin1 flows through the normal memory cells M33 and M22.
  • the memory cell M33 (normal memory cell) connected to the bit line BL3 to which the defective memory cell M23 is connected is arranged in parallel with the selected memory cell M32 in the equivalent circuit of the memory cell array 110.
  • the three stages of serially connected memory cells M22, M23, M33 are arranged in the lower stage.
  • the memory cell M22 (normal memory cell) connected to the word line WL2 to which the defective memory cell M23 is connected is arranged in the upper stage of the above equivalent circuit.
  • the defective memory cell M23 is arranged in the middle stage of the above-described equivalent circuit.
  • the resistance change element R23 of the defective memory cell M23 is set to the second high resistance state that is higher than the resistance value of the first high resistance state, and the bit line BL3 and the word connected to the defective memory cell M23 are connected.
  • the abnormal current Iin1 can be made smaller by fixing the line WL2 in an inactive state, that is, not in a selected state.
  • the resistance change element (R33) of the normal memory cell M33 and the resistance change element (R22) of the memory cell M22 has a third high resistance that is higher than the resistance value in the first high resistance state.
  • the abnormal current Iin1 can be made smaller by setting the bit line BL3 and the word line WL2 connected to the defective memory cell M23 to the inactive state, that is, not in the selected state.
  • At least one of the resistance change elements (R22, R23, R33) of the memory cells M22, M23, and M33 arranged on the current path of the abnormal current is set to a high resistance value that is higher than the resistance value in the first high resistance state.
  • the abnormal current can be reduced by fixing the bit line BL3 and the word line WL2 connected to the defective memory cell M23 to the inactive state, that is, not to be in the selected state.
  • the resistance change element (R23) of the defective memory cell M23 is set to the second high resistance state in which the resistance value is higher than the resistance value of the first high resistance state, or is connected to one terminal of the defective memory cell M23.
  • variable resistance elements of all other memory cells connected to the connected bit line BL3 are set to a third high resistance state having a resistance value higher than that of the first high resistance state, or a defective memory
  • the resistance change elements of all the other memory cells connected to the word line WL2 connected to the other terminal of the cell M23 have a fourth high resistance value higher than the resistance value in the first high resistance state.
  • the resistance value in the second high resistance state, the resistance value in the third high resistance state, and the resistance value in the fourth high resistance state are further higher by 10 times or more than the resistance value in the first high resistance state. desirable.
  • the resistance values in the second high resistance state and the third high resistance state will be described later.
  • FIG. 21 is a circuit diagram for explaining a method for further reducing an abnormal current flowing through a defective memory cell in memory cell array 110
  • FIG. 22 is an equivalent circuit diagram for explaining the current path of FIG. .
  • the abnormal current Iin1 flowing through the defective memory cell M23 is transmitted from the selected bit line BL2 to the memory cell M22 (normal memory cell), the defective memory cell M23, and the memory cell M33 (normal). Through the memory cell) and a current path flowing through the selected word line WL3. Further, when the memory cell M32 is selected, the abnormal current Iin2 that flows through the defective memory cell M14 is generated from the selected bit line BL2 to the memory cell M12 (normal memory cell), the defective memory cell M14, and the memory cell M34 (normal memory cell). ) Through the current path flowing through the selected word line WL3.
  • the memory cell M33 (normal memory cell) connected to the bit line BL3 to which the defective memory cell M23 is connected and the defective memory cell M23 are connected to the current path of the abnormal current flowing through the defective memory cell M23.
  • the memory cell M22 (normal memory cell) connected to the word line WL2 is disposed, and the abnormal current Iin1 flows through the normal memory cells M33 and M22.
  • the memory cell M34 (normal memory cell) connected to the bit line BL4 to which the defective memory cell M14 is connected and the defective memory cell M14 are connected to the current path of the abnormal current flowing through the defective memory cell M14.
  • the memory cell M12 (normal memory cell) connected to the word line WL1 is disposed, and an abnormal current Iin2 flows through the normal memory cells M34 and M12.
  • the memory cell M33 (normal memory cell) connected to the bit line BL3 to which the defective memory cell M23 is connected is connected in parallel with the selected memory cell M32 in the equivalent circuit of the memory cell array 110.
  • the three stages of serially connected memory cells M22, M23, M33 are arranged in the lower stage.
  • the memory cell M22 (normal memory cell) connected to the word line WL2 to which the defective memory cell M23 is connected is arranged in the upper stage of the above equivalent circuit.
  • the defective memory cell M23 is arranged in the middle stage of the above-described equivalent circuit.
  • the memory cell M34 (normal memory cell) connected to the bit line BL4 to which the defective memory cell M14 is connected has three stages connected in parallel to the selected memory cell M32 in the equivalent circuit of the memory cell array 110.
  • the memory cells M12, M14, and M34 connected in series are arranged in the lower stage.
  • the memory cell M12 (normal memory cell) connected to the word line WL1 to which the defective memory cell M14 is connected is arranged in the upper stage of the above equivalent circuit.
  • the defective memory cell M14 is arranged in the middle stage of the above-described equivalent circuit.
  • the resistance change element R23 of the defective memory cell M23 is set to the second high resistance state which is higher than the resistance value of the first high resistance state, and the bit line BL3 and the word connected to the defective memory cell M23 are connected.
  • the abnormal current Iin1 can be made smaller by fixing the line WL2 in an inactive state, that is, not in a selected state.
  • the resistance change element R14 of the defective memory cell M14 is set to a second high resistance state that is higher than the resistance value of the first high resistance state, and the bit line BL4 connected to the defective memory cell M14, and
  • the abnormal current Iin2 can be made smaller by fixing the word line WL1 to the inactive state, that is, not selecting the word line WL1.
  • At least one of the resistance change element (R33) of the normal memory cell M33 and the resistance change element (R22) of the memory cell M22 has a third high resistance that is higher than the resistance value in the first high resistance state.
  • the abnormal current Iin1 can be made smaller by setting the bit line BL3 and the word line WL2 connected to the defective memory cell M23 to the inactive state, that is, not in the selected state.
  • at least one of the resistance change element (R34) of the normal memory cell M34 and the resistance change element (R12) of the memory cell M12 has a third high resistance value that is higher than the resistance value in the first high resistance state.
  • the element is set to a resistance value higher than the resistance value of the first high resistance state, and the bit lines BL3 and BL4 and the word lines WL2 and WL1 connected to the defective memory cells M23 and M14 are fixed in an inactive state, that is, selected state By setting to a state that is not, abnormal current can be reduced.
  • the above is the case of the selected memory cell M32, but the same applies to the case where other memory cells M31, M34, M41, and M42 are selected, for example. Therefore, at least the resistance change elements (R23, R14) of the defective memory cells M23, M14 are set to the second high resistance state having a resistance value higher than the resistance value of the first high resistance state, or the defective memory cell M23, The resistance change elements of all other memory cells connected to the bit lines BL3 and BL4 connected to one terminal of M14 have a third high resistance value higher than the resistance value in the first high resistance state.
  • the resistance change elements of all the other memory cells connected to the word lines WL2 and WL1 connected to the other terminal of the defective memory cell are set to the resistance state from the resistance value of the first high resistance state.
  • the abnormal current flowing through each defective memory cell can be reduced. Thereby, abnormal current flowing through the entire memory cell array can be reduced.
  • the resistance value in the second high resistance state, the resistance value in the third high resistance state, and the resistance value in the fourth high resistance state are further higher by 10 times or more than the resistance value in the first high resistance state. desirable.
  • the resistance values in the second high resistance state and the third high resistance state will be described later.
  • FIG. 23 is a circuit diagram showing the configuration of the memory cell array
  • FIG. 24 is an equivalent circuit diagram for explaining the current path of FIG.
  • the memory cell array 120 is similar to the main memory cell array 130 in which the plurality of memory cells 100 shown in FIG. 2 are arranged in a 4 ⁇ 4 matrix in the row and column directions.
  • the redundant memory cell array 140 includes a plurality of memory cells 100 shown in the figure.
  • the memory cell array 120 is arranged in parallel on a plurality of word lines WL1, WL2, WL3, WL4,... Arranged in parallel on the first plane and on a second plane different from the first plane.
  • the main memory cell array 130 is composed of a total of 16 memory cells 100, four in the column direction and four in the row direction.
  • the main memory cell array 130 in which four bit lines and four word lines are arranged in accordance with the arrangement of the memory cells is described, two or more memory cells are arranged in the column direction and the row direction, respectively. Two or more word lines and bit lines may be arranged in accordance with the arrangement of the memory cells.
  • the redundant memory cell array 140 includes a memory cell 100 in which the redundant bit line BLR1 intersects with the word lines WL1, WL2, WL3, WL4 and the redundant word line WLR1, and the redundant word line WLR1.
  • Each of the bit lines BL1, BL2, BL3, BL4 and the redundant bit line BLR1 is arranged at the intersection, and a total of nine lines are formed.
  • one redundant bit line BLR1 and one redundant word line WLR1 are arranged in accordance with the arrangement of the memory cells. However, one or more memory cells are arranged in the column direction and the row direction, respectively.
  • One or more redundant word lines and redundant bit lines may be arranged in accordance with the arrangement of the memory cells.
  • defective memory cells in the main memory cell array 130 are arranged in the middle stage of three series-connected memory cells arranged in parallel with the selected memory cell in the equivalent circuit of the main memory cell array 130.
  • the bit line BL3 and the word line WL2 connected to the defective memory cell M23 are fixed to an inactive state (for example, a high impedance (Hi-Z) state).
  • Hi-Z high impedance
  • the bit line BL3 and the word line WL2 are not selected.
  • the defective memory cell M23 is not connected to the selected bit line and the selected word line. It is arranged between the unselected word lines, that is, in the middle stage of the equivalent circuit.
  • the inactivated memory cells M21, M22, M23, M24, M13, M33, and M43 are replaced with a part of the memory cells in the redundant memory cell array 140.
  • Inactive memory cells can be supplemented. That is, when the memory cells M21, M22, M23, M24, M13, M33, M43 in the main memory cell array 130 are accessed, the memory cells MW11, MW12, MR11, MW14 in the redundant memory cell array 140 are accessed. , MB11, MB13, MB14 can be accessed.
  • the inactive memory cells M21, M22, and M24 are at the intersections between the bit lines BL1, BL2, and BL4 to which the memory cells M21, M22, and M24 are connected and the redundant word line WLR1. They are replaced with the redundant memory cells MW11, MW12, and MW14, respectively.
  • the inactive memory cells M13, M33, and M43 are redundant memory cells MB11, MB13, which are arranged at the intersections of the word lines WL1, WL3, and WL4 to which the memory cells M13, M33, and M43 are connected and the redundant bit line BLR1, respectively. It is exchanged for MB14 respectively.
  • the defective memory cell M23 is replaced with a redundant memory cell MR11 arranged at the intersection of the redundant word line WLR1 and the redundant bit line BLR1.
  • the address information of the inactivated memory cell and the address information of the exchanged redundant memory cell are stored in a defective address storage circuit 213 (see FIG. 25A) described later.
  • the above-described defective memory cell and the replacement-destination memory cell of the inactive memory cell are only examples, and the replacement-destination memory cell of the defective memory cell and the inactive memory cell may be appropriately changed.
  • the resistance change element R23 of the defective memory cell M23 is set to the second high resistance state that is higher than the resistance value of the first high resistance state, and is connected to the defective memory cell M23.
  • R43, RW13) are set to a third high resistance state having a resistance value higher than that of the first high resistance state, or connected to the word line WL2 connected to the other terminal of the defective memory cell M23.
  • the fourth high resistance whose resistance value is higher than the resistance value in the first high resistance state for the resistance change elements (R21, R22, R24, RB12) of all the other memory cells M21, M22, M24, MB12.
  • the defective memory cell relief method described above is a replacement relief method in which a defective memory cell and a redundant memory cell are exchanged in association with each other.
  • the defective memory cell is exchanged with an adjacent memory cell, and the exchanged memory cell is exchanged. May be replaced with adjacent memory cells, and the defective memory cells may be relieved by a shift relieving method in which the memory cells are sequentially replaced in the same manner up to the redundant memory cells.
  • FIG. 25A shows a configuration diagram of the variable resistance nonvolatile memory device 200 according to the embodiment of the present application.
  • the variable resistance nonvolatile memory device 200 includes a memory main body 201 on a substrate.
  • the memory body 201 includes a memory cell array 202, a word line selection circuit 203, a bit line selection circuit 204, a write circuit 205 for writing data, a read circuit 206 for reading data, and a data And a signal input / output circuit 207.
  • the read circuit 206 includes a sense amplifier 300, a bit line control voltage switching circuit 400, and a bit line control voltage generation circuit 500 that generates a bit line control voltage. It is connected to a data signal input / output circuit 207 for outputting.
  • the variable resistance nonvolatile memory device 200 includes an address signal input circuit 208 that receives an address signal input from the outside of the variable resistance nonvolatile memory device 200 and an input from the outside of the variable resistance nonvolatile memory device 200. And a control circuit 209 for receiving a control signal to be transmitted.
  • a low-resistance power source 211 and a high-resistance power source 212 are provided as the write power source 210.
  • the output VL of the low-resistance power source 211 and the output VH of the high-resistance power source 212 are the memory main body. This is supplied to the writing circuit 205 of the unit 201.
  • the variable resistance nonvolatile memory device 200 includes a defective address storage circuit 213 that stores a defective address detected by the read circuit 206 and an address comparison circuit 214 that performs address comparison.
  • variable resistance nonvolatile memory device 200 includes, as operation modes, a write mode for writing data to the memory cell, a read mode for reading data from the memory cell, and a cell for determining the characteristics of the memory cell.
  • a characteristic determination mode and a defect information storage mode for storing address information and the like of defective memory cells are provided.
  • the memory cell array 202 includes a main memory cell array 600 in which a plurality of memory cells 100 shown in FIG. 2 are arranged in a matrix in the row direction and the column direction, and a plurality of memory cells 100 shown in FIG.
  • the redundant memory cell array 610 is arranged.
  • the redundant memory cell array 610 is configured by arranging the same number of memory cells 100 in each row and each column of the main memory cell array 600. As an example, in the redundant memory cell array 610 in FIG. 25A, one redundant memory cell is arranged in each row and each column of the main memory cell array 600. Further, one memory cell 100 is arranged at the intersection of the row and column where the redundant memory cell is arranged. That is, the redundant memory cell array 610 includes a number of redundant memory cells that is one more than the total number of rows and columns of the main memory cell 600.
  • the memory cell array 202 includes a plurality of word lines WL1, WL2, WL3,... And a plurality of bit lines BL1, BL2, BL3,. , Parallel to at least one redundant word line WLR1,... And a plurality of bit lines BL1, BL2, BL3,... Arranged in parallel to the plurality of word lines WL1, WL2, WL3,. And at least one redundant bit line BLR1,.
  • a plurality of word lines WL1, WL2, WL3,... And at least one redundant word line WLR1,... are in the same plane parallel to the main surface of the substrate (first 1 in a plane).
  • the plurality of bit lines BL1, BL2, BL3,... And at least one redundant bit line BLR1,... are in the same plane parallel to the first plane (in the first plane). In parallel second planes).
  • the first plane and the second plane are arranged in parallel, and a plurality of word lines WL1, WL2, WL3,..., And at least one redundant word line WLR1,. , And at least one redundant bit line BLR1,... Are arranged so as to cross three-dimensionally.
  • the memory cells M11, M12, M13, M21, M22 are located at three-dimensionally intersecting positions of the word lines WL1, WL2, WL3,... And the bit lines BL1, BL2, BL3,. , M23, M31, M32, M33,... (Hereinafter referred to as “memory cells M11, M12, M13,...”) Are arranged. Further, in the redundant memory cell array 610, redundant memory cells MB11, MB12, MB13,... Are located at three-dimensionally intersections between the word lines WL1, WL2, WL3,. Are arranged, and redundant memory cells MW11, MW12, MW13,...
  • redundant memory cells MR11,... are arranged at positions where the redundant bit lines BLR1,... And the redundant word lines WLR1,.
  • the plurality of word lines WL1, WL2, WL3,... And the plurality of bit lines BL1, BL2, BL3,... are arranged in common to the main memory cell array 600 and the redundant memory cell array 610.
  • Memory cells M11, M12, M13,... Are current control elements D11, D12, D13, D21, D22, D23, D31, D32, D33, (hereinafter referred to as “current control elements D11, D12, D13,. ..)), And resistance change elements R11, R12, R13, R21, R22, R23, R31, R32, R33,... Connected in series with the current control elements D11, D12, D13,. (Hereinafter referred to as “resistance change elements R11, R12, R13,...”).
  • the redundancy memory cells MB11, MB12, MB13,... Have resistance changes connected in series with the current control elements DB11, DB12, DB13,... And the current control elements DB11, DB12, DB13,. It comprises elements RB11, RB12, RB13,. Redundant memory cells MW11, MW12, MW13,... Are current control elements DW11, DW12, DW13,... And resistance change elements RW11 connected in series with current control elements DW11, DW12, DW13,. RW12, RW13,... Redundant memory cells MR11,... Are composed of current control elements DR11,... And resistance change elements RR11,... Connected in series with current control elements DR11,.
  • one terminal of the resistance change elements R11, R21, R31,... In the main memory cell array 600 is connected to the current control elements D11, D21, D31,.
  • the other terminal is connected to the bit line BL1, and one terminal of the resistance change elements R12, R22, R32,... Is connected to the current control elements D12, D22, D32,.
  • the other terminal is connected to the bit line BL2, and one terminal of the resistance change elements R13, R23, R33,... Is connected to the current control elements D13, D23, D33,.
  • One terminal is connected to the bit line BL3.
  • one terminal of the resistance change elements RB11, RB12, RB13,... In the redundant memory cell array 610 is connected to the current control elements DB11, DB12, DB13,. Are connected to redundant bit lines BLR1,. Further, one terminal of the current control elements DB11, DB12, DB13,... Is connected to the resistance change elements RB11, RB12, RB13,..., And the other terminal is connected to the word lines WL1, WL2,. WL3,... Are connected. One terminal of resistance change elements RW11, RW12, RW13,... Is connected to current control elements DW11, DW12, DW13,..., And the other terminals are bit lines BL1, BL2, BL3,. ... and connected.
  • one terminal of the current control elements DW11, DW12, DW13,... Is connected to the resistance change elements RW11, RW12, RW13,..., And the other terminal is the redundant word line WLR1,. ⁇ ⁇ Connected with One terminal of the resistance change elements RR11,... Is connected to the current control elements DR11,..., And the other terminal is connected to the redundant bit lines BLR1,. Further, one terminal of the current control elements DR11,... Is connected to the resistance change elements RR11,..., And the other terminal is connected to the redundant word lines WLR1,.
  • the redundant memory cell array 610 is disposed at the end of the main memory cell array 600, but may be disposed in the main memory cell array 600.
  • a resistance change element is connected to the bit line side and a current control element is connected to the word line side.
  • a current control element is connected to the bit line side and resistance change is made to the word line side. Elements may be connected.
  • the redundant bit line BLR1 and the redundant word line WLR1 of the redundant memory cell array may be at least one, and a plurality of redundant bit lines BLR1 and redundant word lines WLR1 are mounted according to the number of memory cells 100 arranged in the redundant memory cell array. It doesn't matter.
  • the arrangement of the redundant memory cell array 610 is not limited to the matrix direction of the right side and the upper side with respect to the main memory cell array 600 as shown in FIG. 25A, and other arrangements are possible.
  • 25B, 25C, and 25D are diagrams showing other arrangement examples of the main memory cell array and the redundant memory cell array.
  • the hatched portion indicates the position of the redundant memory cell array in the memory cell array.
  • redundant memory cell arrays 630 are arranged in the column direction
  • redundant memory cell arrays 640 are arranged in the row direction, and further, intersections in the matrix direction in which the redundant memory cell arrays 630 and 640 are arranged.
  • a memory cell array 232 including a redundant memory cell array 645 in a part may be used.
  • the main memory cell array is divided into a plurality of main memory cell arrays 650a, 650b, 650c, and 650d.
  • the memory cell array 242 may include a redundant memory cell array 660a, 660b, 660c, 660d, 670a, 670b, 670c, 670d, 675a, 675b, 675c, 675d at the intersection.
  • the main memory cell array is divided into a plurality of main memory cell arrays 680a, 680b, 680c, and 680d.
  • a memory cell array 252 including redundant memory cell arrays 690a, 690b, 700a, 700b, and 705 at the intersection may be used.
  • the word line selection circuit 203 receives the row address information output from the address signal input circuit 208 and the row address match signal from the address comparison circuit 214, and in response to the row address information and the row address match signal, Among the word lines WL1, WL2, WL3,... And the redundant word lines WLR1,...,
  • the voltage supplied from the write circuit 205 is applied to the selected word line, and the unselected word line is applied.
  • the bit line selection circuit 204 receives the column address information output from the address signal input circuit 208 and the column address match signal from the address comparison circuit 214, and uses this column address information and the column address match signal as the column address information. Accordingly, of the plurality of bit lines BL1, BL2, BL3,... And the redundant bit line RLR1,..., The voltage supplied from the write circuit 205 to the selected bit line or supplied from the read circuit 206. In addition, a predetermined unselected column application voltage (a voltage of Vss to Vwl, a voltage of Vss to Vwh, or a voltage of Vss to Vbl) is applied to unselected bit lines. Or a high impedance (Hi-Z) state.
  • a predetermined unselected column application voltage a voltage of Vss to Vwl, a voltage of Vss to Vwh, or a voltage of Vss to Vbl
  • word line selection circuit 203 and the bit line selection circuit 204 correspond to the memory selection circuit in the present invention.
  • the write circuit 205 receives the write signal output from the control circuit 209 and applies predetermined voltages shown below to the word line and the bit line, respectively. Thus, the write circuit 205 rewrites the state of the memory cell by applying a write voltage to the memory cell selected by the word line selection circuit 203 and the bit line selection circuit 204.
  • variable resistance nonvolatile memory device 200 when the first low resistance write voltage Vwl1 that is a high potential is applied to WL1 with respect to BL1 in the write mode, for example, to a normal memory cell M11.
  • the resistance change element R11 changes to the first low resistance state.
  • a first high resistance voltage Vwh1 having a high potential is applied to BL1 with respect to WL1 with respect to a normal memory cell M11
  • the resistance change element R11 changes to the first high resistance state. .
  • the write circuit 205 receives the write signal output from the control circuit 209 and applies the bit line and the word line selected by the memory cell selection circuit to the word line and the bit line to which the defective memory cell is connected. By applying a voltage approximately in the middle of the voltage applied between them, or by putting them in a high impedance (Hi-Z) state, the word lines and bit lines to which the defective memory cells are connected are inactivated. Secure to.
  • the read circuit 206 applies a read voltage Vblr between the word line selected by the word line selection circuit 203 and the bit line selected by the bit line selection circuit 204, and the selection flows through the selected bit line.
  • the state stored in the selected memory cell can be read by determining the bit line current with the sense amplifier 300.
  • a cell characteristic determination voltage Vblt is applied between the word line selected by the word line selection circuit 203 and the bit line selected by the bit line selection circuit 204, and flows to the memory cell. By determining the memory cell current with the sense amplifier 300, the cell characteristics of the memory cell can be determined.
  • bit line control voltage generation circuit 500 sets the potential of the selected bit line selected by the bit line selection circuit 204 in accordance with the respective modes in the read mode and the cell characteristic determination mode. Vcr and cell characteristic determination clamp voltage Vct are generated.
  • the bit line control voltage switching circuit 400 supplies the read clamp voltage Vcr output from the bit line control voltage generation circuit 500 to the sense amplifier 300 in the read mode, and the bit line control voltage generation circuit in the cell characteristic determination mode.
  • the voltage supplied to the sense amplifier can be switched according to the read mode and the cell characteristic determination mode so that the cell characteristic determination clamp voltage Vct output from 500 is supplied to the sense amplifier 300.
  • the sense amplifier 300 converts the bit line potential to the read voltage Vblr by the read clamp voltage Vcr or the cell characteristic determination clamp voltage Vct supplied from the bit line control voltage switching circuit 400 according to the read mode and the cell characteristic determination mode. Or the cell characteristic determination voltage Vblt.
  • the sense amplifier 300 determines whether the state of the resistance change element of the memory cell is the first low resistance state or the first high resistance state based on the memory cell current read via the bit line selection circuit 204. The resistance state is read out, and the result is output to the outside via the data signal input / output circuit 207. In the cell characteristic determination mode, the sense amplifier 300 reads from the memory cell current read through the bit line selection circuit 204 whether the memory cell is in a normal state or a defective state, and the result Is output to the outside via the data signal input / output circuit 207 and also output to the defective address storage circuit 213.
  • the control circuit 209 In the write mode, the control circuit 209 outputs a signal instructing application of the write voltage to the write circuit 205 in accordance with the input data Din input from the data signal input / output circuit 207, and in the read mode, the read operation is performed.
  • a signal for instructing application of the voltage for use is output to the readout circuit 206, and in the cell characteristic determination mode, a signal for instructing application of the voltage for cell determination for determining the characteristics of the memory cell is output to the readout circuit 206,
  • the defect information storage mode a control signal for storing the row address information and column address information of the defective memory cell in the defect address storage circuit 213 is output to the memory body 201.
  • the control circuit 209 outputs to the write circuit 205 a write signal for fixing both the bit line and the word line to which the defective memory cell is connected to the inactive state.
  • the write circuit 205 causes, for example, the bit line and the word line to enter a high impedance state, that is, a floating state in which no voltage is applied, or the voltage applied between the selected bit line and the word line. For example, a voltage having an intermediate value is applied.
  • control circuit 209 supplies a signal for fixing both the bit line and the word line to which the defective memory cell is connected to an inactive state to a circuit other than the writing circuit 205 such as the reading circuit 206, so that the defective memory Both the bit line and the word line connected to the cell may be fixed in an inactive state.
  • the address signal input circuit 208 receives externally input address information, outputs a row address signal to the word line selection circuit 203 based on this address information, and outputs column address information to the bit line selection circuit 204.
  • the address information is information indicating the address of a specific memory cell in the memory cell array 202
  • the column address information is address information indicating a specific column in the memory cell array 202
  • the row address information is specific in the memory cell array 202. This is address information indicating the line.
  • the address signal input circuit 208 outputs address information (column address information and row address information) to the defective address storage circuit 213 and the address comparison circuit 214.
  • the defective address storage circuit 213 uses the column address information and the row address information input from the address signal input circuit 208 as defective addresses when the selected memory cell is determined to be defective in the cell characteristic determination mode of the read circuit 206.
  • the defective address storage circuit 213 has an address conversion table 213a as shown in FIG. 26A.
  • FIG. 26A is a diagram illustrating an example of an address conversion table provided in the defective address storage circuit 213.
  • FIG. 26A shows a case where defective memory cells are repaired in units of bit lines.
  • the address conversion table 213a associates and stores a defective bit line having a defective memory cell and a redundant bit line having a replacement-destination redundant memory cell.
  • a defective memory cell may be replaced not only in units of bit lines but also in units of word lines or memory cells.
  • a defective word line or defective memory cell having a defective memory cell and a replacement redundant word line or redundant to replace the defective word line or defective memory cell
  • the memory cell may be associated with and stored in the address conversion table 213a.
  • the address comparison circuit 214 compares the column address information input from the address signal input circuit 208 with the column address information stored in the defective address storage circuit 213, and determines whether the column addresses match or not match. A signal is output to the bit line selection circuit 204, and the row address information input from the address signal input circuit 208 is compared with the row address information stored in the defective address storage circuit 210. A row address match signal indicating whether there is any is output to the word line selection circuit 203.
  • a defective bit line for example, BL3
  • a redundant bit line for example, BLR1
  • the write power supply 210 includes a low resistance power supply 211 and a high resistance power supply 212, and outputs thereof are respectively supplied to the write circuit 205 of the memory main body 201.
  • FIG. 26B is a circuit diagram showing an example of the configuration of the readout circuit 206 in FIG.
  • the read circuit 206 includes a sense amplifier 300, a bit line control voltage switching circuit 400, and a bit line control voltage generation circuit 500.
  • the sense amplifier 300 includes a comparison circuit 310, a current mirror circuit 320, and a bit line voltage control transistor N1.
  • the current mirror circuit 320 includes a PMOS transistor P1, a PMOS transistor P2, a PMOS transistor P3, and a constant current circuit 330.
  • the source terminals of the PMOS transistor P1, the PMOS transistor P2, and the PMOS transistor P3 of the current mirror circuit 320 are connected to the power supply, the gate terminals are connected to each other, the drain terminal of the PMOS transistor P1, and the constant current It is connected to one terminal of the circuit 330.
  • the other terminal of the constant current circuit 330 is connected to the ground potential.
  • the drain terminal of the PMOS transistor P2 is connected to one input terminal (for example, + terminal) of the comparison circuit 310 and the drain terminal of the bit line voltage control transistor N1.
  • the drain terminal of the PMOS transistor P3 is connected to the bit line control voltage generation circuit 500.
  • the gate terminal of the bit line voltage control transistor N1 is connected to the output terminal of the bit line control voltage switching circuit 400, and the source terminal of the bit line voltage control transistor N1 is connected to the bit line selection circuit via the terminal BLIN of the read circuit 206. 204 is connected.
  • the other terminal (eg, ⁇ terminal) of the comparison circuit 310 is connected to the terminal SAREF of the readout circuit 206, and the output terminal of the comparison circuit 310 is connected to the data signal input / output circuit via the output terminal SAOUT of the readout circuit 206. It is connected to 207 and outputs data to the outside.
  • the clamp voltage (Vcr or Vct) output from the bit line control voltage switching circuit 400 is applied to the gate terminal of the bit line voltage control transistor N1, the source terminal (terminal BLIN) of the bit line voltage control transistor N1.
  • the clamp voltage (Vcr or Vct) output from the bit line control voltage switching circuit 400 is applied to the gate terminal of the bit line voltage control transistor N1, the source terminal (terminal BLIN) of the bit line voltage control transistor N1.
  • the potential of the drain terminal (terminal SAIN) of the bit line voltage control transistor N1 is applied to the + terminal of the comparison circuit 310, and the reference voltage Vref is applied to the ⁇ terminal of the comparison circuit 310 from the terminal SAREF.
  • the comparison circuit 310 compares the reference voltage Vref applied to the ⁇ terminal and the potential of the terminal SAIN applied to the + terminal.
  • the comparison circuit 310 outputs an L potential to the output terminal if the potential of the terminal SAIN is lower than the potential of the terminal SAREF, and outputs an H potential if the potential of the terminal SAIN is higher than the potential of the terminal SAREF.
  • the state of the memory cell 10 is output to the outside via the data signal input / output circuit 207.
  • the potential at the terminal SAIN changes from the H potential to the L potential quickly. If the current flowing through the memory cell 10 is small, the potential at the terminal SAIN is changed from the H potential to the L potential. Transition slowly or remain at H potential.
  • the potential of the terminal SAIN and the terminal SAREF is compared by the comparison circuit 310 at a predetermined output sense timing, if the potential of the terminal SAIN is lower, the L potential is output to the output terminal SAOUT, and the current flowing through the memory cell 10 is small. Is determined. Similarly, if the potential of the terminal SAIN is higher, the H potential is output to the output terminal SAOUT, and it is determined that the current flowing through the memory cell 10 is large.
  • the reference voltage Vref applied from the terminal SAREF may be generated inside the variable resistance nonvolatile memory device 200 or may be applied from an external terminal. .
  • the voltage applied to the gate terminal of the bit line voltage control transistor N1 is generated by the bit line control voltage generation circuit 500.
  • the bit line control voltage generation circuit 500 includes a reference current control element RD10, an NMOS transistor N10, and a reference resistance change element RE10.
  • One terminal of the reference current control element RD10 is connected to the drain terminal of the PMOS transistor P3 of the current mirror circuit 320 and is also connected to the output terminal OUT1 of the bit line control voltage generation circuit 500 to output the read clamp voltage Vcr. Output more.
  • the other terminal of the reference current control element RD10 is connected to the drain terminal and the gate terminal of the NMOS transistor N10 and to the output terminal OUT2, and outputs the cell characteristic determination clamp voltage Vct from the output terminal.
  • the source terminal of the NMOS transistor N10 is connected to one terminal of the reference resistance change element RE10, and the other terminal of the reference resistance change element RE10 is grounded.
  • the reference current control element RD10 and the reference resistance change element RE10 are current control elements D11, D12, D13,... And resistance change elements R11, R12, R13,. Consists of the same elements.
  • the reference resistance change element RE10 can be set to a high resistance state or a low resistance state similarly to the resistance change element included in the memory cell array 202, and at least a memory cell in the low resistance state is set. In order to detect, it is desirable to set the resistance value of the reference resistance change element RE10 to an average high resistance state resistance value of the memory cell array 202.
  • the read clamp voltage Vcr output from the output terminal OUT1 of the bit line control voltage generation circuit 500 and the cell characteristic determination clamp voltage Vct output from the output terminal OUT2 are voltages applied to the reference resistance change element RE10 by Vre (resistance Are substantially the same applied voltage as the change elements R11, R12, R13,...,
  • the threshold voltage of the NMOS transistor N10 is Vtn (substantially the same threshold voltage as the NMOS transistor N1), and the threshold voltage of the reference current control element RD10 is VF (current control). Assuming that the threshold voltages are substantially the same as the elements D11, D12, D13,..., They are expressed by (Expression 4) and (Expression 5), respectively.
  • Vcr Vre + Vtn + VF (Formula 4)
  • Vct Vre + Vtn (Formula 5)
  • the NMOS transistor N10 is configured with the same transistor size as the bit line voltage control transistor N1 of the sense amplifier 300, and the PMOS transistor P3 of the sense amplifier 300 is configured with the same transistor size as the PMOS transistor P2.
  • the NMOS transistor N10 and the PMOS transistor P3 may be reduced in size while maintaining the size ratio of the control transistor N1 and the PMOS transistor P2.
  • the threshold voltage Vtn of the bit line voltage control transistor N1 is simulated based on the voltage from the output terminal OUT1 to the terminal BLIN of the read circuit 206 (that is, the bit line voltage when the memory cell is read). Higher voltage is output. Further, a voltage lower than the output terminal OUT1 by the threshold voltage VF ′ of the reference current control element RD10 (may be the same as the threshold voltage VF of the current control element of the memory cell) is output from the output terminal OUT2. Note that voltages output from the output terminal OUT1 and the output terminal OUT2 correspond to the first output and the second output in this embodiment, respectively.
  • the bit line control voltage switching circuit 400 is composed of switches SW1 and SW2. One terminal of the switch SW1 of the bit line control voltage switching circuit 400 is connected to the output terminal OUT1 of the bit line control voltage generation circuit 500, and one terminal of the switch SW2 is the output terminal OUT2 of the bit line control voltage generation circuit 500. Connected with. The other terminals of the switches SW1 and SW2 are connected to each other and connected to the gate terminal of the bit line voltage control transistor N1 of the sense amplifier 300. In the normal read mode of the sense amplifier 300, the bit line control voltage switching circuit 400 sets the read clamp voltage Vcr of the output terminal OUT1 of the bit line control voltage generation circuit 500 to a transistor by turning SW1 on and SW2 off. Output to the gate terminal of N1. In the cell characteristic determination mode, SW1 is turned off and SW2 is turned on to output the cell characteristic determination clamp voltage Vct of the output terminal OUT2 of the bit line control voltage generation circuit 500 to the gate terminal of the transistor N1.
  • the voltage applied to the bit line does not exceed a voltage lower than the voltage applied to the gate terminal of the bit line voltage control transistor N1 by the threshold voltage Vtn of the transistor N1.
  • the read voltage Vblr applied to the line and the cell characteristic determination voltage Vblt applied to the bit line in the cell characteristic determination mode can be expressed by (Expression 6) and (Expression 7), respectively.
  • FIG. 27 is a circuit diagram for explaining current paths in the main memory cell array 600.
  • an example of selecting the memory cell M22 is shown in the circuit diagram in the case where the main memory cell array 600 of FIG. 25A described above is arranged in 3 ⁇ 3.
  • FIG. 28 is an equivalent circuit diagram of FIG.
  • the reading of the resistance state of the memory cell M22 will be described as an example of reading the resistance state of the memory cell when all the memory cells of the main memory cell array 601 in FIG. 27 are normal memory cells.
  • the Vss potential is applied to the word line WL2 selected by the word line selection circuit 203, and the bit line BL2 selected by the bit line selection circuit 204 is expressed by (Expression 6).
  • a read voltage Vblr is applied, and the unselected bit lines BL1 and BL3 and the unselected word lines WL1 and WL3 are set to a high impedance state (Hi-Z) to select the memory cell M22.
  • the non-selected bit lines BL1 and BL3 and the non-selected word lines WL1 and WL3 are in a high impedance state, but a voltage equal to or lower than the voltage applied between the selected bit line BL2 and the selected word line WL2. It may be set to a value.
  • the non-selected memory cells M11, M12, M13, M21, M23, M31, M32, and M33 in the non-selected memory cell array 602 are connected in three stages in series. This is equivalent to the memory cell being connected in parallel to the memory cell M22. That is, the total unselected memory cell current ⁇ Inselr flowing in the unselected memory cell array 602 is a plurality of currents via at least three or more stages of unselected memory cells in the shortest current path from the selected bit line BL2 to the selected word line WL2. Current flows through the path. A plurality of non-selected memory cells are connected in parallel to each stage.
  • the first stage is a non-selected memory cell M12, M32 connected to the selected bit line BL2, and the second stage is a non-selected bit line BL1 or BL3.
  • the non-selected memory cells M11, M13, M31, M33 connected to the non-selected word line WL1 or WL3 are connected to the non-selected memory cells M21, M23 connected to the selected word line WL2 in the third stage. Yes.
  • the voltage applied to the non-selected memory cells is divided by the impedance ratio of the non-selected memory cells M12, M32, M21, and M23 arranged in the first and second stages.
  • a voltage of about 1 ⁇ 2 or less of the read voltage Vblr applied between the selected bit line BL2 and the selected word line WL2 is 1st stage Applied to the non-selected memory cells M12, M32, M21 and M23 arranged in the second stage.
  • non-selected memory cells M11, M12, M13, M21, M23, M31, M32, and M33 are normal memory cells indicated by the characteristic (1) in FIG. 4, the non-selected memory cells M11, M12, respectively. , M13, M21, M23, M31, M32, and M33 current control elements D11, D12, D13, D21, D23, D31, D32, and D33 are turned off because a voltage equal to or lower than the threshold voltage VF is applied. Therefore, the sum ⁇ Insel of the unselected cell currents flowing in each of the unselected memory cells M11, M12, M13, M21, M23, M31, M32, and M33 flows only an off current smaller than 1 ⁇ A.
  • the selected bit line current Iblr flowing in the selected bit line BL2 that flows when the resistance state of the memory cell M22 is read is the sum of the selected cell current Iselr and the all unselected cell current ⁇ Inselr, as shown in (Equation 8).
  • the selected bit line current Iblr flowing through the selected bit line BL2 can be approximated as in (Equation 9). Therefore, the memory cell current of the selected memory cell M22 can be read via the selected bit line BL2, and it can be read whether the resistance change element R22 of the selected memory cell M22 is in the first high resistance state or the low resistance state. .
  • Iblr Iselr + ⁇ Inselr (Formula 8) Iblr ⁇ Iselr (Equation 9)
  • the non-selected current path flowing from the selected bit line BL2 to the selected word line WL2 via the three stages of non-selected memory cells is at least the following (a) to ( There are four paths d). Therefore, the total unselected memory cell current ⁇ Inselr is expressed by (Equation 10).
  • the current control element D22 of the selected memory cell M22 when the current control element D22 of the selected memory cell M22 is broken and short-circuited, the current control element D22 can be regarded as a conductive state, and all the bit line voltage Vblr is applied to the resistance change element R22. Applied. Therefore, the selected bit line current Iblr has a value equal to or larger than the memory cell current that flows in a normal memory cell, regardless of whether the resistance change element R22 of the memory cell M22 is in the low resistance state or the first high resistance state. Therefore, since the current according to the resistance state of the resistance change element R22 of the memory cell M22 cannot be read accurately, the resistance state of the memory cell M22 cannot be detected.
  • FIG. 29 is a circuit diagram for explaining a current path when one of the non-selected memory cells in the main memory cell array 601, for example, the memory cell M 23 has a short circuit defect.
  • the circuit diagram in the case where the main memory cell array 600 of FIG. 25A described above is arranged in 3 ⁇ 3 the case where the memory cell M22 is selected and the memory cell M23 has a short circuit defect is shown. An example is shown.
  • FIG. 30 is an equivalent circuit diagram of FIG.
  • the Vss potential is applied to the word line WL2 selected by the word line selection circuit 203, and the bit line BL2 selected by the bit line selection circuit 204 is applied.
  • the read voltage Vblr shown in (Expression 3) is applied, and the non-selected bit lines BL1 and BL3 and the non-selected word lines WL1 and WL3 are set to the high impedance state (Hi-Z) to select the memory cell M22.
  • the non-selected bit lines BL1 and BL3 and the non-selected word lines WL1 and WL3 are in a high impedance state, but a voltage equal to or lower than the voltage applied between the selected bit line BL2 and the selected word line WL2. It may be set to a value.
  • the memory cell M23 in the non-selected memory cell array 602 is short-circuited, the memory cell M23 is considered to be almost in a conductive state, and the non-selected current as described above. Since the resistance value becomes low and abnormal current flows in a plurality of current paths (b) and (d) of the path, the value of the all unselected memory cell current ⁇ Inselr shown in (Equation 10) becomes a large value and is selected. The memory cell current flowing through the memory cell M22 cannot be normally read out.
  • FIG. 31 is a circuit diagram for explaining current paths in the memory cell array 202 of the present embodiment.
  • an example of selecting the memory cell M22 is shown in the circuit diagram in the case where the main memory cell array 600 of FIG. 25A described above is arranged in 3 ⁇ 3.
  • FIG. 32 is an equivalent circuit diagram of FIG.
  • the memory cell M22 in the main memory cell array 601 in FIG. 31 is determined in the cell characteristic determination mode.
  • the cell characteristic determination mode when determining whether the memory cell M22 is in a normal state or in a state where a short circuit has occurred, a Vss potential is applied to the word line WL2 selected by the word line selection circuit 203, and the bit line selection circuit 204 is selected.
  • the cell characteristic determination voltage Vblt shown in (Equation 7) is applied to the bit line BL2 selected in (5), and the unselected bit lines BL1 and BL3 and the unselected word lines WL1 and WL3 are in a high impedance state (Hi-Z).
  • Hi-Z high impedance state
  • bit line voltage Vblt that is lower than the bit line voltage Vblr in the read mode by the threshold voltage VF of the reference current control element RD10 (substantially the same threshold voltage as the current control element D22) is applied to the bit line BL2.
  • the non-selected bit lines BL1 and BL3 and the non-selected word lines WL1 and WL3 are in a high impedance state, but the voltage is less than the voltage applied between the selected bit line BL2 and the selected word line WL2. You may set to the voltage value.
  • the selected bit line current Iblt that flows through the selected bit line is the selected memory cell current Iselt that flows through the selected memory cell M22 and the all unselected current that flows through the unselected memory cell array 602. This is the sum of the memory cell current ⁇ Inselt.
  • the cell characteristic determination voltage Vblt applied between the selected bit line BL2 and the selected word line WL2 is applied to the memory cell M22, and the selected memory cell current Iselt flows according to the cell characteristic state of the memory cell M22.
  • the cell characteristic determination voltage Vblt applied between the selected bit line BL2 and the selected word line WL2 is applied to the non-selected memory cell array 602.
  • the cell characteristic determination voltage Vblt applied to the selected bit line BL2 is divided and applied in accordance with the respective impedances of the unselected memory cells M11, M12, M13, M21, M23, M31, M32, and M33. . Therefore, when the non-selected memory cells M11, M12, M13, M21, M23, M31, M32, and M33 in the non-selected memory cell array 602 are normal memory cells, each current control element has only a voltage equal to or lower than the threshold voltage VF.
  • each current control element Since no voltage is applied, each current control element is turned off, and almost no current flows through all the unselected memory cell currents ⁇ Inselt of the unselected memory cell array 602. That is, the selected bit line current Iblt is almost the same as the selected memory cell current Iselt, and the cell characteristic state of the selected memory cell M22 can be read.
  • the selected bit line current Iblt is almost the same as the selected memory cell current Iselt, and the cell characteristic state of the selected memory cell M22 can be read.
  • a defective memory cell in which any one of the non-selected memory cells M11, M12, M13, M21, M23, M31, M32, and M33 in the non-selected memory cell array 602 has caused a short defect.
  • the cell characteristic determination voltage Vblt applied between the selected bit line BL2 and the selected word line WL2 is lower than the threshold voltage VF of the current control element D22. For this reason, even if one of the three stages of memory cells connected in series has a short circuit failure, if the other two memory cells are normal, each current control element has a voltage equal to or lower than the threshold voltage VF. Only applied. Therefore, each current control element is turned off, and almost no current flows through all the unselected memory cell currents ⁇ Inselt of the unselected memory cell array 602. That is, the selected bit line current Iblt is almost the same as the selected memory cell current Iselt. Therefore, the cell characteristic state of the selected memory cell M22 can be read by detecting the selected bit line current Iblt.
  • the selected bit line current Iblt flowing in the selected bit line BL2 flowing when reading the state of the memory cell M22 is the sum of the selected cell current Iselt and the all unselected cell current ⁇ Inselt as shown in (Equation 11).
  • the value of the total unselected cell current ⁇ Inselt is small enough to be ignored. Therefore, the selected bit line current Iblt flowing through the selected bit line BL2 can be approximated as in (Equation 12), and the memory cell current of the selected memory cell M22 can be read out via the selected bit line BL2. It is possible to read out whether the state is normal or short-circuit failure.
  • Iblt Iselt + ⁇ Inselt (Formula 11) Iblt ⁇ Iselt (Formula 12)
  • the current control element D22 When the selected memory cell M22 is a normal memory cell, when the bit line voltage Vblt shown in (Equation 7) is applied to the memory cell M22, the current control element D22 has a voltage equal to or lower than the threshold voltage VF. Is applied, the current control element D22 is turned off. Thereby, almost no current flows through the selected bit line current Iblt regardless of the resistance state of the resistance change element R22.
  • the current control element D22 of the memory cell M22 when the current control element D22 of the memory cell M22 is short-circuited, the current control element D22 can be regarded as a conductive state, and all the bit line voltage Vblt is applied to the resistance change element R22.
  • the resistance change element R22 when the resistance change element R22 is in the low resistance state, the selected bit line current Iblt flows in accordance with the resistance value of the resistance change element R22. Therefore, the memory cell M22 is short-circuited by detecting the current with the read circuit 206. It can be determined that it has been destroyed.
  • the read circuit 206 applies a threshold voltage to the variable resistance element R22, for example, the maximum off-current of the normal current control element D22 in the low resistance state, that is, the normal current control element D22 in the low resistance state.
  • a threshold voltage for example, the maximum off-current of the normal current control element D22 in the low resistance state, that is, the normal current control element D22 in the low resistance state.
  • the current control element D22 can be regarded as being in an off state
  • a case where a current greater than the maximum value of the current flowing through the current control element D22 flows may be determined as “the memory cell M22 is destroyed”.
  • variable resistance element R22 when the variable resistance element R22 is in the first high resistance state, the selected bit line current Iblt hardly flows through the variable resistance element R22, so it can be determined whether or not the current control element D22 is destroyed. Have difficulty.
  • variable resistance nonvolatile memory device 200 using the bidirectional current control element, in the cell characteristic determination mode, at least when the variable resistance element R22 of the selected memory cell M22 is in the low resistance state. Can determine whether the state of the current control element D22 of the selected memory cell M22 is a normal state or a short breakdown state, and can specify the address of a defective memory cell. Further, when the resistance change element R22 of the selected memory cell M22 is in the high resistance state, the state (normal state or short-circuit breakdown state) of the current control element D22 of the selected memory cell M22 cannot be correctly determined. By performing the cell characteristic determination mode after setting the resistance change element R22 of M22 to the low resistance state, it is possible to determine whether the current control element D22 of the selected memory cell M22 is in the normal state or the breakdown state.
  • the address of the defective memory cell can be specified by determining the selected bit line current Iblt flowing through the selected bit line BL2. For example, even if there are defective memory cells exceeding 2 bits such as M12, M11, and M23, there are only defective memory cells of 2 bits or less on the leakage current paths of (a) to (d).
  • the non-selected memory cell array current War hardly flows, and the address of the defective memory cell can be specified similarly. If all three bits on the same leakage current path are defective memory cells, most of the memory cells in the memory cell array 202 have the same defect. It is possible to find a cell.
  • FIG. 33 is a table (truth table for each mode) showing each setting state in the read mode and the cell characteristic determination mode, and the state of the output terminal SAOUT of the read circuit 206 shown in FIG. 26B.
  • “L” is the first logic output in this embodiment, and indicates that the sense amplifier 300 outputs the L potential when the resistance state of the memory cell is in the low resistance state.
  • “H” is the second logic output in the present embodiment, and indicates that the output of the sense amplifier 300 outputs the H potential when the resistance state of the memory cell is the first high resistance state. Yes.
  • the voltage is set to a voltage equal to or lower than (Vre + VF) lowered by the threshold voltage Vtn of N1.
  • the current control element of the memory cell is turned on, and the memory cell current flowing through the memory cell is determined by the resistance state of the resistance change element of the memory cell.
  • the potential of the terminal SAIN of the sense amplifier 300 of the read circuit 206 changes from the H potential to the L potential via the bit line BL and the bit line selection circuit 204.
  • the resistance change element of the memory cell is in the low resistance state, the memory cell current increases, the potential of the terminal SAIN is quickly changed to the L potential, and the resistance change element of the memory cell is in the first high resistance state. If so, the memory cell current is reduced, and the potential at the terminal SAIN is slowly changed to the L potential or is maintained at the H potential.
  • the comparison circuit 310 when the potential of the terminal SAIN and the terminal SAREF is compared by the comparison circuit 310 at a predetermined output timing, if the potential of the terminal SAIN is lower, it is determined that the L potential is output to the output terminal SAOUT and the current flowing through the memory cell is small. If the potential at the terminal SAIN is higher, the H potential is output to the output terminal SAOUT and it is determined that the current flowing through the memory cell is large. That is, if the sense amplifier 300 outputs an L potential, the state of the memory cell indicates a low resistance state, and if the output of the sense amplifier 300 outputs an H potential, the state of the memory cell indicates a first high resistance state. .
  • the resistance state of the memory cell can be determined by the output potential of the sense amplifier 300.
  • the resistance state of the memory cell cannot be determined.
  • the current control element of the memory cell is turned off, so that the memory cell current flowing through the memory cell is almost independent of the resistance state of the resistance change element of the memory cell. Not flowing.
  • this memory cell current is determined by the sense amplifier 300 of the read circuit 206 via the bit line BL and the bit line selection circuit 204, the output of the sense amplifier 300 becomes the H potential regardless of the resistance state of the resistance change element. Output.
  • the current control element of the selected memory cell when the current control element of the selected memory cell is destroyed, most of the voltage applied to the memory cell is applied to the resistance change element, so that the resistance change element is in the first high resistance state. Even then, a large amount of memory cell current may flow. That is, if the variable resistance element is in the low resistance state, the output of the sense amplifier 300 is at the L potential, and it can be determined that the current control element is destroyed. In the resistance state, the output of the sense amplifier 300 becomes the L potential or the H potential depending on the resistance value of the variable resistance element, so that the cell characteristic state of the memory cell cannot be accurately determined.
  • the state of the current control element of the memory cell is in a normal state by performing the cell characteristic determination mode after the resistance change element is set to the low resistance state in advance. It can be determined whether it is in a destructive state.
  • the resistance change element is set in a low resistance state in advance, if a current of a predetermined value or more does not flow through the current control element, it is possible to clearly determine that the current control element is normal.
  • the resistance change element changes to the low resistance state.
  • the state of the current control element of the memory cell can be determined. That is, if the resistance change element is in a low resistance state and a current of a predetermined value or more flows through the current control element, it can be determined that the current control element of the memory cell has a short circuit abnormality.
  • the predetermined value may be the value of the maximum off-state current of the current control element of the memory cell.
  • the maximum off current is, for example, 10 ⁇ A.
  • the state of the current control element of the memory cell cannot be accurately determined.
  • the cell characteristic determination is performed after the resistance change element is in the low resistance state. By executing the mode, it can be determined whether the current control element of the memory cell is in a normal state or a destructive state. A memory cell determined to have a current control element in a destroyed state may not be used, or may be subjected to a predetermined repair process or the like.
  • FIG. 34 is an example of a determination flow in the cell characteristic determination mode that does not depend on the state of the resistance change element of the memory cell.
  • step S101 when the reading circuit 206 is set to the cell characteristic determination mode (step S101), SW1 of the bit line control voltage switching circuit 400 is turned off and SW2 is turned on. As a result, the output terminal OUT2 of the bit line control voltage generation circuit 500 shown in FIG. 26B is selected, and the cell characteristic determination clamp voltage Vct is applied to the gate terminal of the bit line voltage control transistor N1 of the sense amplifier 300.
  • At least one memory cell of the memory cell array 202 is selected by the word line selected by the word line selection circuit 203 and the bit line selected by the bit line selection circuit 204 (step S102). Further, a read operation is performed on the selected memory cell (step S103).
  • step S104 the voltage output to the output terminal SAOUT of the sense amplifier 300 is determined (step S104), and if it is L potential, it is determined that the current control element of the memory cell is destroyed (step S105). If the potential is H, it is determined that the cell is a normal cell or a cell in which no breakdown of the current control element is detected (step S106). Then, after determining all memory cell regions (step S107), the cell characteristic determination mode is terminated.
  • FIG. 35 is an example of a determination flow in the cell characteristic determination mode after the state of the resistance change element of the memory cell is first set to the low resistance state.
  • a memory cell that is subject to cell characteristic determination is set to a low resistance state (step S200), and then the read circuit 206 is set to cell characteristic determination mode (step S201).
  • SW1 is turned off and SW2 is turned on.
  • the output terminal OUT2 of the bit line control voltage generation circuit 500 shown in FIG. 26B is selected, and the cell characteristic determination clamp voltage Vct is applied to the gate terminal of the bit line voltage control transistor N1 of the sense amplifier 300.
  • At least one memory cell of the memory cell array 202 is selected by the word line selected by the word line selection circuit 203 and the bit line selected by the bit line selection circuit 204 (step S202). Further, the above-described cell characteristic determination operation (cell characteristic read operation) is performed on the selected memory cell (step S203).
  • step S204 the voltage output to the output terminal SAOUT of the sense amplifier 300 is determined (step S204), and if it is L potential, it is determined that the current control element of the memory cell is destroyed (step S205). If the potential is H, it is determined as a normal cell (step S206). Then, after determining all memory cell regions (step S207), the cell characteristic determination mode is terminated.
  • FIG. 36 shows an example of a flowchart of a method for relieving a memory cell determined as a defective memory cell in the cell characteristic determination mode. Specifically, the abnormal current flowing through the defective memory cell is reduced by setting the resistance change element of the defective memory cell to the second high resistance state having a higher resistance value than that of the first low resistance state. Cut. Further, in order to substitute a normal memory cell for a defective memory cell using a redundant memory cell, the address of the defective memory cell is stored.
  • the variable resistance nonvolatile memory device is set to a write mode (high resistance) (step S301), and a word line selection circuit is set.
  • a high resistance write operation is performed on at least one selected defective memory cell of the memory cell array 202 by the word line selected in 203 and the bit line selected by the bit line selection circuit 204 (step S302).
  • the failure detection mode is set (step S303), and the sense amplifier 300 of the read circuit 206 determines whether the defective memory cell is in the second high resistance state (step S304).
  • Step S305 If the defective memory cell is in the second high resistance state, it is determined that the target defective memory cell has succeeded in increasing the resistance (step S305), and the address of the target defective memory cell is stored in the defective address storage circuit 213. (Step S306) and the process ends.
  • step S304 the mode setting is again set to the write mode (high resistance) (step S307). Thereafter, it is determined whether another writing condition can be set (step S308). If another writing condition can be set, another writing condition is set (step S309), and the defective memory is again set. A high resistance write operation is performed on the cell (step S302).
  • Another writing condition is, for example, changing a writing voltage, a writing pulse time, a driving capability of a writing driver, or the like. If it is determined in step S308 that another write condition cannot be set, it is determined that the resistance failure of the target defective memory cell has failed (step S310), and the process ends. In this case, since the defective memory cell cannot be relieved, it is treated as a defective circuit.
  • the defective memory cell detection flow and relief flow may be performed every predetermined period or every recording write when the variable resistance nonvolatile memory device 200 is powered on.
  • FIG. 37 is a circuit diagram showing an example of the write circuit 205, the write power supply 210, and their connection relationship in the present embodiment.
  • the write circuit 205 includes an HR write circuit 700 that applies a voltage and a current to the memory cell to change the resistance state of the variable resistance element of the memory cell to a high resistance state, and the resistance of the variable resistance element.
  • the LR write circuit 800 applies voltage and current to the memory cell in order to change the state to the low resistance state.
  • the HR write circuit 700 and the LR write circuit 800 are voltages applied between the bit line and the word line selected by the memory cell selection circuit with respect to the word line and the bit line to which the defective memory cell is connected.
  • the word line and the bit line to which the defective memory cell is connected can be fixed in an inactive state by applying a voltage having a value approximately in the middle of the value or by setting the voltage to a high impedance (Hi-Z) state. .
  • the HR write circuit 700 changes the resistance change element of the memory cell to the first high-resistance element.
  • the first high resistance write voltage Vwh1 is applied to the bit line BL selected by the bit line selection circuit 204 with reference to the word line WL selected by the word line selection circuit 203. Is a circuit for applying.
  • the HR write circuit 700 includes a PMOS 701, a PMOS 702, an NMOS 703, an NMOS 704, an inverter 705, and an inverter 706. Note that the descriptions simply “PMOS” and “NMOS” mean “PMOS transistor” and “NMOS transistor”, respectively.
  • the main terminals (one drain terminal and the other source terminal) of the PMOS 701, the PMOS 702, the NMOS 703, and the NMOS 704 are connected in series in this order to form one current path.
  • the main terminal (source terminal) to which the PMOS 702 is not connected is connected to a power source (for example, the high resistance power source 212).
  • the main terminal (source terminal) that is not connected to the NMOS 703 is connected to the ground potential.
  • the HR write enable signal WEH output from the data signal input / output circuit 207 is input to the input terminal of the inverter 706 and the gate of the NMOS 703.
  • the HR write enable signal WEH input from the input terminal of the inverter 706 is an inverted signal.
  • the HR write pulse signal WPH output from the control circuit 209 is input to the input terminal of the inverter 705, and the signal input from the input terminal of the inverter 705 is input to the gates of the PMOS 701 and the NMOS 704 as inverted signals. .
  • One main terminal (drain terminal) of each of the PMOS 702 and the NMOS 703 is connected, output from the write circuit 205 through the output terminal WDH of the HR write circuit 700, and connected to the bit line selection circuit 204 and the word line selection circuit 203.
  • the LR write circuit 800 changes the resistance change element of the memory cell to the first low-resistance element.
  • the first low resistance write voltage Vwl1 is applied to the word line WL selected by the word line selection circuit 203 with reference to the bit line BL selected by the bit line selection circuit 204. Is a circuit for applying.
  • the LR write circuit 800 includes a PMOS 801, a PMOS 802, an NMOS 803, an NMOS 804, an inverter 805, and an inverter 806.
  • the PMOS 801, the PMOS 802, the NMOS 803, and the NMOS 804 have their main terminals (drain terminals or source terminals) connected in series in this order to form one current path.
  • the main terminal (source terminal) to which the PMOS 802 is not connected is connected to a power source (for example, the power source 211 for reducing resistance).
  • the main terminal (source terminal) not connected to the NMOS 803 is connected to the ground potential.
  • the LR write enable signal WEL output from the data signal input / output circuit 207 is input to the input terminal of the inverter 806 and the gate of the NMOS 803, and the LR write enable signal WEL input from the input terminal of the inverter 806 is an inverted signal.
  • the LR write pulse signal WPL output from the control circuit 209 is input to the input terminal of the inverter 805, and the signal input from the input terminal of the inverter 805 is input to the gates of the PMOS 801 and the NMOS 804 as inverted signals. .
  • One main terminal (drain terminal) of each of the PMOS 802 and the NMOS 803 is connected, output from the write circuit 205 through the output terminal WDL of the LR write circuit 800, and connected to the word line selection circuit 203.
  • the abnormal current flowing in the defective memory cell can be reduced by setting the defective memory cell to the second high resistance state having at least a resistance value equal to or higher than the resistance value of the first low resistance state. After that, even if repair processing is performed by replacing the bit line or word line including the defective memory cell with the redundant bit line or redundant word line, no abnormal current flows through the defective memory cell. Even when the memory cell array 202 is not disconnected, the abnormal current does not flow to the memory cell array 202, and stable reading can be performed on the selected memory cell.
  • the second high resistance state is more than the first high resistance state. High resistance value.
  • the first high resistance write voltage Vwh1 is applied to a defective memory cell in which the current control element is in a short state
  • the current control element is in a short state, so that the resistance change element has almost the first high resistance write voltage. This is because Vwh1 is applied and the resistance change element enters a third high resistance state having a resistance value higher than that of the first high resistance state.
  • the second high resistance state is preferably as the resistance value is larger from the viewpoint of suppressing the current flowing through the defective memory cell.
  • FIG. 38 is a diagram showing an example of voltage-current characteristics of the voltage applied to the selected bit line and the current flowing through the selected bit line in the present embodiment.
  • all the memory cells 100 of the memory cell array 202 exhibit normal characteristics such as the characteristic (1) shown in FIG.
  • the horizontal axis indicates the voltage V [V] applied to the selected bit line
  • the vertical axis indicates the current I [ [mu] A]
  • a characteristic such as the characteristic (10) shown by the broken line in FIG.
  • all the memory cells 100 of the memory cell array 202 exhibit normal characteristics such as the characteristic (1) shown in FIG. 4 and the resistance change elements 102 of all the memory cells 100 are the first In the high resistance state, a characteristic such as the characteristic (11) indicated by the solid line in FIG. 38 is shown.
  • one of the non-selected memory cells in the memory cell array 202 of the variable resistance nonvolatile memory device 200 of FIG. 25A has a short circuit failure in the current control element D23, for example, like the memory cell M23 shown in FIG.
  • the resistance change element R23 of the defective memory cell M23 has a second low resistance state lower than the first low resistance state, for example, the resistance value in the second low resistance state is 10% of the resistance value in the first low resistance state.
  • the resistance value is about 1 / n, even if the selected memory cell M22 is in a normal characteristic and in the first high resistance state, a characteristic such as a characteristic (12) indicated by a white square mark in FIG. 38 is exhibited.
  • FIG. 38 shows a characteristic such as characteristic (13) indicated by white triangle marks.
  • characteristic (14) indicated by a cross in FIG. 38 is obtained.
  • the selected memory cell 100 has the characteristics (13) and (14) in the first high resistance state. Indicates a characteristic having a higher resistance value than the characteristic (10) in the first low resistance state. Therefore, the state of the selected memory cell can be determined regardless of the presence or absence of a memory cell in the non-selected memory cell array.
  • a second high resistance write voltage Vwh2 equal to or higher than the first high resistance write voltage Vwh1 to the defective memory cell so that the resistance value is higher than that in the first high resistance state. Still good.
  • the second high resistance write voltage Vwh2 is set higher than the first high resistance write voltage Vwh1 so that the resistance value in the second high resistance state is 10 times or more the resistance value in the first high resistance state. If it is set higher, a characteristic such as characteristic (15) indicated by a white circle in FIG. 38 is exhibited. In FIG.
  • all the non-selected memory cells in the memory cell array 202 of the variable resistance nonvolatile memory device 200 have normal characteristics, and the selected memory cell 100 is substantially equivalent to the first high-resistance state characteristic (11). It shows a characteristic that is a resistance value, and shows that it is better to set the resistance value in the second high resistance state to 10 times or more the resistance value in the first high resistance state.
  • the pulse width twh1 of the HR write pulse signal WPH output from the control circuit 209 may be a pulse width twh2 having a longer pulse width.
  • variable resistance nonvolatile memory device (Second Embodiment) Next, a variable resistance nonvolatile memory device according to a second embodiment of the present invention will be described.
  • FIG. 39 is a circuit diagram showing a configuration different from the configuration described in the first embodiment in the write circuit 255, the write power supply 210, and their connection relationship according to the present embodiment.
  • the write circuit 255 includes an HR write circuit 750 that applies a voltage and a current to the memory cell to change the resistance state of the resistance change element of the memory cell to a high resistance state, and a resistance change.
  • the LR write circuit 850 applies a voltage and a current to the memory cell in order to change the resistance state of the element to the low resistance state.
  • the HR write circuit 750 and the LR write circuit 850 are voltages applied between the bit line and the word line selected by the memory cell selection circuit with respect to the word line and the bit line to which the defective memory cell is connected.
  • the word line and the bit line to which the defective memory cell is connected can be fixed in an inactive state by applying a voltage having a value approximately in the middle of the value or by setting the voltage to a high impedance (Hi-Z) state. .
  • the HR write circuit 750 includes a first HR write circuit 710 and a second write circuit 720, and the output terminal WDH1 of the first write circuit 710 and the output terminal WDH2 of the second write circuit 720 are connected to each other.
  • the first write circuit 710 sets the resistance change element of the memory cell to the first As a voltage for transition to the high resistance state, the first high resistance write voltage is applied to the bit line BL selected by the bit line selection circuit 204 with the word line WL selected by the word line selection circuit 203 as a reference. Vwh1 is applied. Further, the second high resistance write voltage Vwh2 is applied by changing the power supply voltage VH output from the high resistance power supply 212 of the write power supply 210.
  • the HR write circuit 750 includes the second write circuit 720, so that the first high resistance write current Iwh1 is output from the output terminal WDH1 of the first write circuit 710, and the second write circuit 720 is output from the output terminal WDH2.
  • the detailed configuration of the HR write circuit 750 is as follows.
  • the first HR write circuit 710 includes a PMOS 711, a PMOS 712, an NMOS 713, an NMOS 714, an inverter 715, and an inverter 716.
  • the PMOS 711, the PMOS 712, the NMOS 713, and the NMOS 714 have their main terminals (drain terminal or source terminal) connected in series in this order to form one current path.
  • the main terminal (source terminal) to which the PMOS 712 is not connected is connected to a power source (for example, the high resistance power source 212).
  • the main terminal (source terminal) not connected to the NMOS 713 is connected to the ground potential.
  • the first HR write enable signal WEH1 output from the data signal input / output circuit 207 is input to the input terminal of the inverter 716 and the gate of the NMOS 713, and the first HR write enable signal WEH1 input from the input terminal of the inverter 716 is an inverted signal. Is input to the gate of the PMOS 712.
  • the HR write pulse signal WPH output from the control circuit 209 is input to the input terminal of the inverter 715, and the signal input from the input terminal of the inverter 715 is input to the gates of the PMOS 711 and the NMOS 714 as an inverted signal. .
  • One main terminal (drain terminal) of each of the PMOS 712 and the NMOS 713 is connected, output from the write circuit 255 through the output terminal WDH of the HR write circuit 750, and connected to the bit line selection circuit 204.
  • the second HR write circuit 720 includes a PMOS 721, a PMOS 722, an inverter 723, and an inverter 724.
  • the main terminals (one drain terminal and the other source terminal) of the PMOS 721 and the PMOS 722 are connected in series in this order to form one current path.
  • the main terminal (source terminal) to which the PMOS 722 is not connected is connected to a power source (for example, the high resistance power source 212).
  • the second HR write enable signal WEH2 output from the control circuit 209 is input to the gate of the input terminal of the inverter 724, and the second HR write enable signal WEH2 input from the input terminal of the inverter 724 is the inverted signal of the gate of the PMOS 722. Is input.
  • the HR write pulse signal WPH output from the control circuit 209 is input to the input terminal of the inverter 723, and the signal input from the input terminal of the inverter 723 is input to the gate of the PMOS 721 as an inverted signal.
  • One main terminal (drain terminal) of the PMOS 722 is output from the write circuit 255 through the output terminal WDH of the HR write circuit 750 and connected to the bit line selection circuit 204.
  • VH potential first high resistance write voltage Vwh1
  • IHH2 second high resistance write current Iwh2
  • the first HR write enable signal WEH1 is set to an H state, that is, an enabled state for the defective memory cell
  • the VHR potential is supplied by the first HR write circuit 710, and the output current of the current IHH1 flows.
  • the second HR write enable signal WEH2 to the H state, that is, the enable state
  • the HR write circuit 750 in the following embodiment, a normal memory cell is put into the third high resistance state or the fourth high resistance state, which has a higher resistance value than the first high resistance state. can do.
  • FIG. 40 is a diagram showing an example of a repair flow for a defective memory cell in the present embodiment.
  • the second high resistance state in which the resistance change element of the defective memory cell has a higher resistance value than the first low resistance state with respect to the memory cell determined as the defective memory cell in the cell characteristic determination mode.
  • the abnormal current flowing in the defective memory cell is cut.
  • the address of the defective memory cell is stored.
  • variable resistance nonvolatile memory device 200 is set to a write mode (high resistance) (step S 401), the word line selected by the word line selection circuit 203 and the bit selected by the bit line selection circuit 204.
  • a high resistance write operation (1) is performed on at least one selected defective memory cell of the memory cell array 202 by the line (step S402).
  • the failure detection mode is set (step S403), and the sense amplifier 300 of the read circuit 206 determines whether the defective memory cell is in the second high resistance state (step S404).
  • step S405 If it is in the second high resistance state, it is determined that the target defective memory cell has succeeded in increasing the resistance (step S405), and the address of the target defective memory cell is stored in the defective address storage circuit 213 (step S406). ),finish.
  • step S404 the mode setting is again set to the write mode (high resistance) (step S407). Thereafter, it is determined whether another writing condition can be set (step S408). If another writing condition can be set, another writing condition is set (step S409), and the defective memory is again set. A high resistance write operation is performed on the cell (step S402).
  • Another writing condition is, for example, changing a writing voltage, a writing pulse time, a driving capability of a writing driver, or the like.
  • step S410 if another write condition cannot be set, a memory cell different from the defective memory cell connected to the same bit line or word line as the target defective memory cell. Are sequentially selected, and a high resistance write operation is performed (step S410).
  • the different memory cell may be a defective memory cell different from the above-described defective memory cell, or may be a normal memory cell.
  • the first high resistance described above as the write voltage is applied to the memory cell that performs the high resistance write operation so as to be in the third high resistance state having a higher resistance value than the first high resistance state.
  • a third high resistance write voltage Vwh3 that is higher than the write voltage Vwh1 is applied. Note that it is more preferable to set the third high resistance write voltage Vwh3 so that the resistance value in the third high resistance state is, for example, 10 times or more the resistance value in the first high resistance state.
  • the failure detection mode is set (step S411), and all the memory cells different from the defective memory cells connected to the same bit line or word line as the target defective memory cell are in the high resistance state. Is determined by the sense amplifier 300 of the read circuit 206 (step S412). If all memory cells other than the defective memory cell connected to the same bit line or word line as the target defective memory cell are in a high resistance state, the address of the target defective memory cell is defective. The information is stored in the address storage circuit 213 (step S406), and the process ends. If all the memory cells that are connected to the same bit line or word line as the target defective memory cell and are different from the defective memory cell are not in a high resistance state, the resistance of the target defective memory cell is increased. It is determined that the process has failed (step S413), and the process ends. In this case, since it cannot be relieved, the memory cell array 202 is treated as a defective circuit.
  • FIG. 41 is a diagram showing an example of voltage-current characteristics of the voltage applied to the selected bit line and the current flowing through the selected bit line in the present embodiment.
  • all the memory cells 100 of the memory cell array 202 exhibit normal characteristics such as the characteristic (1) shown in FIG.
  • the horizontal axis indicates the voltage V [V] applied to the selected bit line
  • the vertical axis indicates the current I [ [mu] A]
  • a characteristic such as the characteristic (10) shown by the broken line in FIG.
  • all the memory cells 100 of the memory cell array 202 exhibit normal characteristics such as the characteristic (1) shown in FIG. 4 and the resistance change elements 102 of all the memory cells 100 are the first In the case of the high resistance state, a characteristic such as the characteristic (11) of the thick solid line in FIG. 41 is shown.
  • the selected memory cell 100 in the memory cell array 202 of the variable resistance nonvolatile memory device 200 of FIG. 25A is set to the first high resistance state, and one of the unselected memory cells is a memory cell as shown in FIG.
  • the current control element D23 is short-circuited like M23, and the resistance change element R23 of the defective memory cell M23 has a resistance value in the second low-resistance state lower than the resistance value in the first low-resistance state.
  • the white cell in FIG. The characteristic (20) indicated by the triangle is shown.
  • the selected memory cell 100 is connected to the same bit line as the defective memory cell M23 in the first high resistance state, and the memory cells M13, M33,.
  • the characteristic (20) when all are in the first low resistance state shows the characteristic that the selected memory cell 100 has a higher resistance value than the characteristic (10) in the first low resistance state. Therefore, all of the memory cells M13, M33,... Connected to the same bit line as the defective memory cell M23 and different from the defective memory cell M23 are higher than the resistance value in the first low resistance state.
  • all of the memory cells M13, M33,... Connected to the same bit line as the defective memory cell M23 and different from the defective memory cell M23 have a resistance value higher than that of the first high resistance state. It is better to have a higher resistance state.
  • all of the memory cells M13, M33,... That are connected to the same bit line as the defective memory cell M23 and are different from the defective memory cell M23 are 10 times higher than the resistance value in the first high resistance state.
  • the third high resistance state having a high double resistance value is set, a characteristic such as the characteristic (21) indicated by a white square mark in FIG. 41 is exhibited, and a characteristic having a higher resistance (less current) than the characteristic (20) is obtained. Show. Therefore, it is possible to better determine the state of the selected memory cell regardless of whether there is a defect in the memory cell in the unselected memory cell array.
  • the current control element and the resistance change element may be connected in the opposite upper and lower connection relation, or the upper and lower connection relation between the first resistance change layer and the second resistance change layer.
  • the upper and lower connection relations of the lower electrode and the upper electrode may be reversed.
  • the non-selected bit lines BL1 and BL3 and the non-selected word lines WL1 and WL3 are in a high impedance state.
  • the present invention is not limited to this, and between the selected bit line BL2 and the selected word line WL2 You may set to the voltage value below the voltage applied to.
  • the materials of the upper electrode, the lower electrode, the first variable resistance layer, and the second variable resistance layer in the above embodiment are merely examples, and other materials may be used.
  • the metal oxide layer of the resistance change element has a laminated structure of tantalum oxide, the above-described effects of the present invention are manifested only when the metal oxide layer is tantalum oxide.
  • the variable resistance element may be of any other configuration or material as long as it is an element that reversibly transits at least two resistance values.
  • bidirectional current control element is described as the current control element in the above embodiment, a unidirectional diode may be used.
  • the current control element in the above embodiment may be a PN diode, a Schottky diode, or a Zener diode.
  • a bidirectional diode is used as the current control element provided in the memory cell.
  • the current control element is not limited to the above example, and may be a unidirectional diode.
  • a unidirectional diode is used as a current control element, in the failure detection step for detecting a defective memory cell, if the memory cell is normal, no current flows through the memory cell when a current is passed in the reverse direction.
  • a memory cell having a short circuit failure is included, a current flows through the defective memory cell. Therefore, the memory cell may be defective when a current flows in the opposite direction. With such a configuration, a defective memory cell can be detected.
  • bit line or word line having a defective memory cell can be detected in units of bit lines or word lines. Further, when a current failure detection circuit is provided for both the bit line and the word line, it is possible to detect a defective memory cell connected between the selected bit line and the word line.
  • variable resistance nonvolatile memory device having a cross-point configuration detects the address of a defective cell of a memory cell using a current control element having bidirectional characteristics, and By performing the relief, it is useful for realizing a highly reliable memory.

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Abstract

　異常電流を抑制することで、安定した動作を実現する。　抵抗変化型不揮発性記憶装置（２００）は、抵抗変化素子と、抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を越えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のワード線と複数のビット線との立体交差点のそれぞれに複数のメモリセルが配置されたメモリセルアレイ（２０２）と、第１の低抵抗状態よりも抵抗値が低い第２の低抵抗状態である不良メモリセルを検知する検知回路とを備え、検知回路により検知された不良メモリセルが接続されたビット線およびワード線は、ともに不活性状態に固定される。

Description

抵抗変化型不揮発性記憶装置および抵抗変化型不揮発性記憶装置の駆動方法
　本発明は、抵抗変化型不揮発性記憶装置およびその駆動方法に関し、特に、電圧パルスの印加により低抵抗状態と当該低抵抗状態より抵抗値が高い高抵抗状態との間を可逆的に遷移する抵抗変化素子と、ダイオード素子で代表される電流制御素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置およびその駆動方法に関するものである。
　近年、半導体微細加工技術の進歩に伴い、記憶装置（メモリ）の高密度化、大容量化が著しく進んでいる。不揮発性記憶装置の分野では、ＦＬＡＳＨメモリやＥＥＰＲＯＭの技術的進歩が目覚しく、更なるセル面積の縮小やコスト低減を実現するという観点から、新規な不揮発性記憶装置が注目されている。
　新規な不揮発性記憶装置として、抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
　抵抗変化素子を用いた不揮発性記憶装置として、直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリクス状にアレイ配置した不揮発性記憶装置が一般的に知られている。また、トランジスタに代えて電流制御素子であるダイオードを用いた、いわゆる１Ｄ１Ｒ型と呼ばれるメモリセルをマトリクス状にアレイ配置したクロスポイント構造の不揮発性記憶装置も一般的に知られている（例えば、特許文献１、２参照）。
　特許文献１では、双方向性の抵抗変化特性を有する可変抵抗素子をメモリセルとして用いた１Ｄ１Ｒ型の不揮発性記憶装置が示されている。また、特許文献２では、単方向の可変抵抗素子をメモリセルとして用いた１Ｄ１Ｒ型メモリセルについて示されている。
特開２００６－２０３０９８号公報（図２） 特開２００９－１９９６９５号公報（図６）
　従来の１Ｄ１Ｒ型クロスポイントアレイ構造においては、ダイオード素子でリーク電流異常が起こると、そのリーク電流異常が起こった不良メモリセルを選択した場合に正常な読み出しができなくなる。また、正常なメモリセルを選択した場合においても、不良メモリセルの影響を受けるため、不良メモリセルが１つであってもその不良メモリセルを含むビット線、またはワード線の複数のメモリセルで不良が発生しているように誤検出され、不良メモリセルのアドレスを特定することができない。
　また、特許文献２で示される１Ｄ１Ｒ型クロスポイント型のメモリセルアレイでは、メモリセルの電流制御素子に順方向に電圧を印加すると電流が流れ、逆方向に電圧を印加すると電流が流れない特性を利用して、ショート不良を起こしている不良ビット線の検出を行うことが開示されている。
　しかしながら、特許文献２に記載のメモリセルアレイでは、複数のビット線（ユニット）毎に設けられた不良検知回路２０５３により、ユニット単位での不良検知を行うため、不良ビット線に接続されているどのメモリセルが不良を起こしているかは検出できない。また、双方向ダイオード素子（例えばＭＳＭダイオードやＭＩＭダイオード等）を用いた双方向型のメモリセルアレイでは、回りこみによるリーク電流が多く流れるため、不良セルを介したリーク電流異常を防ぐことはできず、安定した動作を行うことができないという課題も有している。
　上記課題を解決するために、本発明は、異常電流を抑制することで、安定した動作を実現することができる抵抗変化型不揮発性記憶装置およびその駆動方法を提供することを目的とする。
　上記目的を達成するために、本発明の一態様に係る抵抗変化型不揮発性記憶装置は、第１の低抵抗化パルスを印加することによって第１の低抵抗状態に変化し、第１の高抵抗化パルスを印加することによって第１の高抵抗状態に変化し、前記第１の低抵抗状態と前記第１の高抵抗状態とを可逆的に遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を越えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のビット線と複数のワード線との立体交差点のそれぞれに前記複数のメモリセルの１つが配置されたメモリセルアレイと、前記複数のワード線から少なくとも１つを選択し、前記複数のビット線から少なくとも１つを選択することにより、前記メモリセルアレイから少なくとも１つ以上の前記メモリセルを選択するメモリセル選択回路と、前記選択されたメモリセルに電圧パルスを印加することによって、前記選択されたメモリセルの前記抵抗変化素子の抵抗値を書き換える書き込み回路と、前記第１の低抵抗状態よりも抵抗値が低い第２の低抵抗状態である不良メモリセルを検知する検知回路とを備え、前記検知回路により検知された前記不良メモリセルが接続されたビット線およびワード線は、ともに不活性状態に固定される。
　また、本発明の一態様に係る抵抗変化型不揮発性記憶装置の駆動方法は、第１の低抵抗化パルスを印加することによって第１の低抵抗状態に変化し、第１の高抵抗化パルスを印加することによって第１の高抵抗状態に変化し、前記第１の低抵抗状態と前記第１の高抵抗状態とを可逆的に遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を越えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のビット線と複数のワード線との立体交差点のそれぞれに前記複数のメモリセルの１つが配置されたメモリセルアレイとを備えた抵抗変化型不揮発性記憶装置の駆動方法であって、前記複数のメモリセルのうち、前記第１の低抵抗状態より抵抗値が低い第２の低抵抗状態である不良メモリセルを検知する不良検知モードと、前記不良メモリセルが接続されたビット線のアドレス情報とワード線のアドレス情報とを記憶するアドレス情報記憶モードと、前記不良メモリセルが接続された前記ビット線および前記ワード線が、ともに不活性状態に固定される救済モードとを含む。
　本発明によれば、異常電流を抑制することで、安定した動作を実現することができる抵抗変化型不揮発性記憶装置およびその駆動方法を提供することができる。
図１は、本発明の実施の形態に係るメモリセルの基本構造を示す模式図である。 図２は、本発明の実施の形態に係るメモリセルの等価回路図である。 図３Ａは、メモリセルの電圧電流特性を示す図である。 図３Ｂは、抵抗変化素子の抵抗電圧特性を示す図である。 図４は、正常なメモリセルと不良なメモリセルの電圧電流特性を示す図である。 図５は、電流パスを説明するための回路図である。 図６は、メモリセルアレイの電圧特性を示す図である。 図７は、図５の回路図の等価回路図である。 図８は、電流パスを説明するための回路図である。 図９は、図８の回路図の等価回路図である。 図１０は、電流パスを説明するための回路図である。 図１１は、図１０の回路図の等価回路図である。 図１２は、電流パスを説明するための回路図である。 図１３は、図１２の回路図の等価回路図である。 図１４は、電流パスを説明するための回路図である。 図１５は、メモリセルアレイの電圧電流特性を示す図である。 図１６は、電流パスを説明するための回路図である。 図１７は、図１６の回路図の等価回路図である。 図１８は、電流パスを説明するための回路図である。 図１９は、不活性状態に固定されるメモリセルの配置を説明するための回路図である。 図２０は、図１９の回路図の等価回路図である。 図２１は、電流パスを説明するための回路図である。 図２２は、図２１の回路図の等価回路図である。 図２３は、電流パスを説明するための回路図である。 図２４は、図２３の回路図の等価回路図である。 図２５Ａは、抵抗変化型不揮発性記憶装置の構成図である。 図２５Ｂは、メインメモリセルアレイおよび冗長メモリセルアレイの配置の一例を示す図である。 図２５Ｃは、メインメモリセルアレイおよび冗長メモリセルアレイの配置の一例を示す図である。 図２５Ｄは、メインメモリセルアレイおよび冗長メモリセルアレイの配置の一例を示す図である。 図２６Ａは、アドレス変換表の一例を示す図である。 図２６Ｂは、読み出し回路の構成の一例を示す回路図である。 図２７は、読み出しモード時の電流パスを説明するための回路図である。 図２８は、図２７の回路図の等価回路図である。 図２９は、読み出しモード時の電流パスを説明するための回路図である。 図３０は、図２９の回路図の等価回路図である。 図３１は、セル特性判定モード時の電流パスを説明するための回路図である。 図３２は、図３１の回路図の等価回路図である。 図３３は、モード別真理値表である。 図３４は、セル特性判定モード時の判定フローの一例である。 図３５は、セル特性判定モード時の判定フローの一例である。 図３６は、救済モード時の判定フローの一例である。 図３７は、書き込み回路の構成の一例を示す回路図である。 図３８は、選択ビット線に印加される電圧と流れる電流の電圧電流特性の一例を示す図である。 図３９は、書き込み回路の構成の一例を示す回路図である。 図４０は、救済モード時の判定フローの一例である。 図４１は、選択ビット線に印加される電圧と流れる電流の電圧電流特性の一例を示す図である。 図４２は、従来の不揮発性メモリセルの構成図である。 図４３は、従来の不揮発性メモリセルアレイの構成図である。 図４４は、従来の単方向ダイオードを用いたメモリセルのモデルである。
（本発明の基礎となった知見）
　以下、本発明の詳細を説明する前に、本発明の基礎となった知見について説明する。
　図４２は、従来の不揮発性メモリセルの構成図である。双方向性の抵抗変化特性を有する可変抵抗素子をメモリセルとして用いた１Ｄ１Ｒ型の不揮発性記憶装置が示されている（特許文献１参照）。図４２では、可変抵抗体１２３０を上部電極１２４０及び下部電極１２５０の間に挟持した可変抵抗素子１２６０と、非線形素子１２７０とを直列に接続したメモリセル１２８０が、ビット線１２１０とワード線１２２０の交差している箇所に配置されたクロスポイント構造のメモリセルアレイを示している。ここで、可変抵抗素子１２６０は、印加される電圧の極性によって、抵抗値が低抵抗状態と高抵抗状態を可逆的に遷移する双方向性の抵抗変化特性を持った可変抵抗素子である。また、非線形素子１２７０は、非選択セルに流れるいわゆる漏れ電流を低減することを目的として、例えばバリスタにより構成されている。クロスポイント構造のメモリセルアレイは、配線ピッチでメモリセルを配置することができ、また三次元的にメモリセルアレイを積層することが可能であるため、大容量化することができる。
　また、図４３は、従来の不揮発性メモリセルアレイの構成図であり、単方向の可変抵抗素子をメモリセルとして用いた１Ｄ１Ｒ型メモリセルにおける非線形素子の不良検知方法について示されている（特許文献２参照）。図４３では、単方向の可変抵抗素子と、アノードとカソードを有する単方向のダイオード素子とを直列に接続したメモリセルが、ビット線ＢＬ１、ＢＬ２、ＢＬ３と、ワード線ＷＬ、ＷＬ２、ＷＬ３とで交差している箇所に配置されている。正常なダイオード素子であれば、全てのビット線にＶｄｄ電位、全てのワード線にＶｓｓ電位を印加することによって、逆方向バイアスされた状態では電流が流れないが、不良のダイオード素子があれば、逆方向バイアスされた状態でもＤＣ電流が流れるため、不良のダイオード素子があるビット線の電位がＶｄｄ電位から電位降下する。特許文献２では、この不良のダイオード素子が属するビット線を不良ビット線であると検知することが開示されている。図４４は、従来の単方向ダイオードを用いたメモリセルのモデルである。図４４に示すように、特許文献２に記載されている不良検知回路２０５３は、ビット線電源回路２０５４と、ラッチ回路２５３１と、スイッチ回路２０５５とを備え、ビット線選択回路２０２４に接続されたビット線に接続されており、スタンバイユニット２０５２において不良のダイオード素子が接続された不良ビット線の検知を行い、救済方法について開示されている。
　メモリセルアレイを大容量化すると、メモリセル不良の発生が増加する傾向にある。従来の１Ｄ１Ｒ型クロスポイントアレイ構造においては、電流制御素子として用いられるダイオード素子でリーク電流異常が起こると、そのリーク電流異常が起こった不良メモリセルを選択した場合に正常な読み出しができなくなる。また、正常なメモリセルを選択した場合においても、不良メモリセルの影響を受けるため、不良メモリセルが１つであってもその不良メモリセルを含むビット線、またはワード線の複数のメモリセルで不良が発生しているように誤検出され、不良メモリセルのアドレスを特定することができない。
　上記した特許文献２で示される１Ｄ１Ｒ型クロスポイント型のメモリセルアレイでは、可変抵抗素子と、アノードとカソードを有する単方向ダイオード素子である電流制御素子とが直列に接続されたメモリセルが、ビット線とワード線の交差点に接続されている。このメモリセルアレイ中の不良ビット線の検出方法、および救済方法について記載されている。つまり、メモリセルの電流制御素子に順方向に電圧を印加すると電流が流れ、逆方向に電圧を印加すると電流が流れない特性を利用して、ショート不良を起こしている不良ビット線の検出を行うことが開示されている。
　しかしながら、特許文献２では、図４４（特許文献２の図２９）で示されるように、ビット線は複数のビット線をユニットとして構成され、不良検知回路２０５３は、ユニット毎に設けられて、ユニット単位での不良検知を行うため、不良ビット線に接続されているどのメモリセルが不良を起こしているかは検出できず、また、不良セルによる異常電流が多く流れるため、ワード線のドライブ能力は強力にしなければならないという課題を有している。また、双方向ダイオード素子（例えばＭＳＭダイオードやＭＩＭダイオード等）を用いた双方向型のメモリセルアレイでは、回りこみによるリーク電流が多く流れるため、不良セルを介したリーク電流異常を防ぐことはできず、安定した動作を行うことができないという課題も有している。
　そこで、以下に示すように、本発明は、異常電流を抑制することで、安定した動作を実現することができる抵抗変化型不揮発性記憶装置およびその駆動方法を提供するものである。
　本発明の一態様に係る抵抗変化型不揮発性記憶装置は、第１の低抵抗化パルスを印加することによって第１の低抵抗状態に変化し、第１の高抵抗化パルスを印加することによって第１の高抵抗状態に変化し、前記第１の低抵抗状態と前記第１の高抵抗状態とを可逆的に遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を越えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のビット線と複数のワード線との立体交差点のそれぞれに前記複数のメモリセルの１つが配置されたメモリセルアレイと、前記複数のワード線から少なくとも１つを選択し、前記複数のビット線から少なくとも１つを選択することにより、前記メモリセルアレイから少なくとも１つ以上の前記メモリセルを選択するメモリセル選択回路と、前記選択されたメモリセルに電圧パルスを印加することによって、前記選択されたメモリセルの前記抵抗変化素子の抵抗値を書き換える書き込み回路と、前記第１の低抵抗状態よりも抵抗値が低い第２の低抵抗状態である不良メモリセルを検知する検知回路とを備え、前記検知回路により検知された前記不良メモリセルが接続されたビット線およびワード線は、ともに不活性状態に固定される。
　この構成によれば、メモリセルアレイの構成を等価回路により表したとき、等価回路において、記憶の読み出しまたは書き込みのために選択された選択メモリセルに対して並列に配置される３段の直列接続されたメモリセルの中段に、不良メモリセルが配置される。３段の直列接続されたメモリセルのうち、上段および下段に配置されたメモリセルに印加される電圧に比べて、中段に配置されたメモリセルに印加される電圧は低いため、中段に配置された不良メモリセルに流れる電流は小さい。したがって、不良メモリセルが中段に配置されることにより、不良メモリセルに流れる電流が選択メモリセルに与える影響を小さくすることができる。これにより、不良メモリセルによる異常電流を抑制することができ、メモリセルアレイの安定動作を実現することができる。
　また、前記不活性状態とは、ハイインピーダンス状態であることが好ましい。
　この構成によれば、不良メモリセルが接続されたワード線およびビット線をハイインピーダンスにするので、このワード線とビット線との間に接続された不良メモリセルによる異常電流を抑制することができる。
　また、前記不活性状態とは、前記メモリセル選択回路により選択されたビット線とワード線との間に印加される電圧の値のほぼ中間値の電圧を、前記書き込み回路によって前記不良メモリセルに接続されたビット線およびワード線に印加した状態であることが好ましい。
　この構成によれば、不良メモリセルが接続されたワード線およびビット線のそれぞれにほぼ同一の値の電圧が印加されるので、このワード線とビット線との間に接続された不良メモリセルは電流が流れず、不良メモリセルによる異常電流を抑制することができる。
　また、前記検知回路は、前記メモリセルの抵抗状態が、前記第１の低抵抗状態か、前記第１の高抵抗状態かを読み出して判別する読み出し回路を備えることが好ましい。
　この構成によれば、ショート不良を有する電流制御素子を備えたメモリセルを特定し、救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記不良メモリセルが接続されたビット線およびワード線のアドレス情報を記憶する不良アドレス情報記憶回路と、前記不良アドレス情報記憶回路に記憶された前記ビット線および前記ワード線のアドレス情報と、前記メモリセル選択回路により選択されたビット線およびワード線のアドレス情報とを比較するアドレス比較回路とを備え、前記メモリセルアレイは、主記憶用の前記複数のメモリセルを備えたメインメモリセルアレイと、前記メインメモリセルアレイ中のメモリセルと交換して使用するための複数の冗長メモリセルを備えた冗長メモリセルアレイとを有することが好ましい。
　この構成によれば、不良メモリセルと不活性状態にされたメモリセルとを冗長メモリセルに置き換えることができるので、不良メモリセルを救済して信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記冗長メモリセルアレイは、前記メモリセルアレイの前記ビット線と平行に配置された、少なくとも１本の冗長ビット線と、前記メモリセルアレイの前記ワード線と平行に配置された、少なくとも１本の冗長ワード線とを有し、前記複数の冗長メモリセルは、前記複数のワード線および前記少なくとも１本の冗長ビット線との立体交差点、前記複数のビット線および前記少なくとも１本の冗長ワード線との立体交差点、および、前記冗長ビット線と前記冗長ワード線との立体交差点に配置されていることが好ましい。
　また、前記冗長ビット線と前記冗長ワード線とは、同じ本数だけ配置されていることが好ましい。
　また、前記書き込み回路は、前記アドレス比較回路によって、前記メモリセル選択回路により選択された前記ビット線のアドレス情報と前記不良メモリセルが接続された前記ビット線のアドレス情報とが一致と判断された場合に、前記不良メモリセルが接続された前記ビット線を不活性状態に固定し、前記アドレス比較回路によって、前記メモリセル選択回路により選択された前記ワード線のアドレス情報と前記不良メモリセルが接続された前記ワード線のアドレス情報とが一致と判断された場合に、前記不良メモリセルが接続された前記ワード線を不活性状態に固定することが好ましい。
　また、さらに、前記メモリセル選択回路は、前記冗長ビット線および前記冗長ワード線を選択可能な状態にすることが好ましい。
　また、前記書き込み回路は、前記検知回路によって検知された前記不良メモリセルを、前記第１の高抵抗状態の抵抗値以上の抵抗値である第２の高抵抗状態にすることが好ましい。
　この構成によれば、ショート不良を有する電流制御素子を備えたメモリセルを救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記書き込み回路は、前記検知回路によって検知された前記不良メモリセルが接続されたビット線に接続されている前記不良メモリセル以外の前記メモリセルを、前記第１の高抵抗状態の抵抗値以上の抵抗値である第３の高抵抗状態にすることが好ましい。
　この構成によれば、不良メモリセルが配置されているビット線およびワード線の少なくともいずれかに配置されている他のメモリセルを第３の高抵抗状態にするように第３の高抵抗化パルス電圧を印加するので、不良メモリセルが高抵抗化できる場合であってもできない場合であっても、不良メモリセルを救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記書き込み回路は、前記検知回路によって検知された前記不良メモリセルが接続されたワード線に接続されている前記不良メモリセル以外の前記メモリセルを、前記第１の高抵抗状態の抵抗値以上の抵抗値である第４の高抵抗状態にすることが好ましい。
　この構成によれば、不良メモリセルが配置されているビット線およびワード線の少なくともいずれかに配置されている他のメモリセルを第４の高抵抗状態にするように第４の高抵抗化パルス電圧を印加するので、不良メモリセルが高抵抗化できる場合であってもできない場合であっても、不良メモリセルを救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記第２の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値以上であることが好ましい。
　この構成によれば、不良メモリセルを確実に高抵抗化することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記第３の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値の１０倍以上であることが好ましい。
　この構成によれば、不良メモリセルを確実に高抵抗化することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記第４の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値の１０倍以上であることが好ましい。
　また、本発明の一態様に係る抵抗変化型不揮発性記憶装置の駆動方法は、第１の低抵抗化パルスを印加することによって第１の低抵抗状態に変化し、第１の高抵抗化パルスを印加することによって第１の高抵抗状態に変化し、前記第１の低抵抗状態と前記第１の高抵抗状態とを可逆的に遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を越えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のビット線と複数のワード線との立体交差点のそれぞれに前記複数のメモリセルの１つが配置されたメモリセルアレイとを備えた抵抗変化型不揮発性記憶装置の駆動方法であって、前記複数のメモリセルのうち、前記第１の低抵抗状態より抵抗値が低い第２の低抵抗状態である不良メモリセルを検知する不良検知モードと、前記不良メモリセルが接続されたビット線のアドレス情報とワード線のアドレス情報とを記憶するアドレス情報記憶モードと、前記不良メモリセルが接続された前記ビット線および前記ワード線が、ともに不活性状態に固定される救済モードとを含む。
　この構成によれば、メモリセルアレイを等価回路により表したとき、等価回路において、記憶の読み出しまたは書き込みのために選択された選択メモリセルに対して並列に配置される３段の直列接続されたメモリセルの中段に、不良メモリセルが配置される。３段の直列接続されたメモリセルのうち、上段および下段に配置されたメモリセルに印加される電圧に比べて、中段に配置されたメモリセルに印加される電圧は低いため、中段に配置されたメモリセルに流れる電流は小さい。したがって、不良メモリセルが中段に配置されることにより、不良メモリセルに流れる電流が選択メモリセルに与える影響を小さくすることができる。これにより、不良メモリセルによる異常電流を抑制することができ、メモリセルアレイの安定動作を実現することができる。
　また、前記不良検知モードにおいてショート不良を有していると判定された前記不良メモリセルを、前記書き込み回路によって前記第１の高抵抗状態の抵抗値以上の抵抗値である第２の高抵抗状態にする第２の高抵抗化モードを含むことが好ましい。
　この構成によれば、第２の高抵抗化モードにより、ショート不良を有する電流制御素子を備えた不良メモリセルを救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記不良検知モードにおいてショート不良を有していると判定された前記不良メモリセルが接続された前記ビット線に接続されている、前記不良メモリセル以外の前記メモリセルを、前記書き込み回路によって前記第１の高抵抗状態の抵抗値以上の抵抗値である第３の高抵抗状態にする第３の高抵抗化モードを含むことが好ましい。
　この構成によれば、第３の高抵抗化モードにより、不良メモリセルが接続されているビット線に接続されている不良メモリセル以外のメモリセルを第３の高抵抗状態にするので、不良メモリセルが高抵抗化できる場合であってもできない場合であっても、不良メモリセルを救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　また、前記不良検知モードにおいてショート不良を有していると判定された前記不良メモリセルが接続された前記ワード線に接続されている、前記不良メモリセル以外の前記メモリセルを、前記書き込み回路によって前記第１の高抵抗状態の抵抗値以上の抵抗値である第４の高抵抗状態にする第４の高抵抗化モードを含むことが好ましい。
　この構成によれば、第４の高抵抗化モードにより、不良メモリセルが接続されているワード線に接続されている不良メモリセル以外のメモリセルを第４の高抵抗状態にするので、不良メモリセルが高抵抗化できる場合であってもできない場合であっても、不良メモリセルを救済することができる。これにより、信頼性の高い抵抗変化型不揮発性記憶装置を実現することができる。
　以下に、本発明の抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の実施の形態について、図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を参照しながら説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より好ましい形態を構成する任意の構成要素として説明される。
　（第１の実施の形態）
　［メモリセル］
　図１は、本発明の第１の実施の形態におけるメモリセルの構成図の一例である。図１に示すメモリセル１０は、直列に接続された電流制御素子２０と抵抗変化素子３０とで構成されている。
　図１において、抵抗変化素子３０は、コンタクト４１を介して電流制御素子２０と接続され、抵抗変化素子３０と電流制御素子２０により１ビットの１Ｄ１Ｒ型のメモリセル１０が構成されている。メモリセル１０の一方の端子は、コンタクト４０を介して下部配線５０と接続され、メモリセル１０のもう一方の端子は、コンタクト４２を介して上部配線５１と接続されている。
　ここで、図１のメモリセル１０は、電流制御素子２０を下に、抵抗変化素子３０を上にした接続関係になっているが、この接続関係を逆にして、電流制御素子２０を上に、抵抗変化素子３０を下にした接続関係でも構わない。
　電流制御素子２０は、下部電極（第１の電極）２１と、上部電極（第２の電極）２３と、下部電極２１と上部電極２３との間に挟持した半導体層（または絶縁体層）２２とを備えている。下部電極２１と半導体層２２とは物理的かつ電気的に接触してショットキー接合を形成しており、上部電極２３と半導体層２２とは物理的かつ電気的に接触してショットキー接合を形成している。
　電流制御素子２０は、ダイオード等に代表されるように、電流制御素子２０の両端に印加される電圧と電流制御素子２０の両端に流れる電流が、非線形の特性を示す素子であり、印加される電圧の極性によって流れる電流の方向が変わる双方向型のダイオードである。つまり、電流制御素子２０は、正の印加電圧領域と負の印加電圧領域とにそれぞれ閾値電圧を有し、電流制御素子２０の両端に印加される電圧の絶対値が閾値電圧（ＶＦ）以下の場合は、電流制御素子２０の抵抗値が大きくなり、流れる電流の絶対値はほとんど電流が流れない程度であるが、電流制御素子２０の両端に印加される電圧の絶対値が閾値電圧（ＶＦ）を超える場合は、電流制御素子２０の抵抗値が極端に小さくなり、流れる電流の絶対値が非線形的に増加する特性を有している。つまり、電流制御素子２０の両端に印加される電圧の絶対値が閾値電圧（ＶＦ）以下であるときは、電流制御素子２０にはわずかなオフ電流しか流れないため、電流制御素子２０はオフ状態になる。また、電流制御素子２０の両端に印加される電圧の絶対値が閾値電圧（ＶＦ）以上であるときは、電流制御素子２０には大きなオン電流が流れるため、電流制御素子２０はオン状態になる。電流制御素子２０の両端に印加される電圧によって、電流制御素子２０はオン状態とオフ状態を持つスイッチの機能を有する。
　本実施の形態における電流制御素子２０は、例えば、タンタル窒化物で構成される下部電極２１と、Ｓｉ３Ｎ４より窒素含有率が小さい窒素不足型のシリコン窒化膜で構成される半導体層２２と、タンタル窒化物で構成される上部電極２３とを備えたＭＳＭ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｍｅｔａｌ）ダイオードとして構成される。半導体層２２の厚みは例えば３～２０ｎｍとすることができる。シリコン窒化膜は、窒素含有率を小さくすることにより半導体特性を有するように形成することができ、ＭＳＭダイオードとして構成されるダイオードを簡単な製造プロセスにより作製することができる。例えば、窒素不足型のシリコン窒化膜（ＳｉＮｚ：０＜ｚ＜１．３３）は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。このとき、室温条件で、チャンバーの圧力を０．１Ｐａ～１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
　なお、本実施の形態における電流制御素子２０は、両端に印加される電圧の絶対値が閾値電圧以下であるときは電流制御素子２０にはわずかなオフ電流しか流れず、閾値電圧を超える電圧が印加されるときは大きなオン電流が流れるような電圧・電流特性を示す素子であればよく、ＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）ダイオード、ＰＮダイオード、ショットキーダイオード、ツェナーダイオードでも構わない。ＭＩＭダイオードの場合、下部電極２１と上部電極２３との間に、半導体層に代えて絶縁体層２２を備える構成となる。また、電流制御素子２０は一方向にしか電流が流れない単方向型の電流制御素子でも構わない。
　抵抗変化素子３０は、下部電極（第３の電極）３１と、上部電極（第４の電極）３４と、下部電極３１と上部電極３４との間に挟持した抵抗変化層３５とを備えている。ここで、抵抗変化層３５は、酸素不足型の遷移金属酸化物で構成された第１の遷移金属酸化物層３２と、第１の遷移金属酸化物層３２よりも酸素不足度が小さい遷移金属酸化物で構成された第２の遷移金属酸化物層３３とが積層されて構成されている。本実施形態においては、その一例として、第１の酸素不足型のタンタル酸化物層（以下、第１のＴａ酸化物層）３２と、第２のタンタル酸化物層（以下、第２のＴａ酸化物層）３３とが積層されて構成されている。ここで、第２のＴａ酸化物層３３の酸素含有率は、第１のＴａ酸化物層３２の酸素含有率よりも高くなっている。言い換えると、第２のＴａ酸化物層３３の酸素不足度は、第１のＴａ酸化物層３２の酸素不足度よりも少ない。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
　抵抗変化層３５を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第１のハフニウム酸化物層３２の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２のハフニウム酸化物層３３の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層３５の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のハフニウム酸化物層３３の膜厚は、３ｎｍ以上４ｎｍ以下が好ましい。また、ジルコニウム酸化物を用いる場合、第１のジルコニウム酸化物層３２の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２のジルコニウム酸化物層３３の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層３５の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のジルコニウム酸化物層３３の膜厚は、１ｎｍ以上５ｎｍ以下が好ましい。
　なお、第１の遷移金属酸化物層３２を構成する第１の遷移金属と、第２の遷移金属酸化物層３３を構成する第２の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第２の遷移金属酸化物層３３は、第１の遷移金属酸化物層３２よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に下部電極３１および上部電極３４間に印加された電圧は、第２の遷移金属酸化物層３３に、より多くの電圧が分配され、第２の遷移金属酸化物層３３中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物層３３中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第１の遷移金属酸化物層３２に、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層３３にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の遷移金属酸化物層３３に第１の遷移金属酸化物層３２より標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物層３３中でより酸化還元反応が発生しやすくなる。
　上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第２の遷移金属酸化物層３３中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第２の遷移金属酸化物層３３側の上部電極３４に、下部電極３１を基準にして正の電圧を印加したとき、抵抗変化層３５中の酸素イオンが第２の遷移金属酸化物層３３側に引き寄せられて第２の遷移金属酸化物層３３中に形成された微小なフィラメント中で酸化反応が発生して微小なフィラメントの抵抗が増大すると考えられる。逆に、第２の遷移金属酸化物層３３側の電極３４に、下部電極３１を基準にして負の電圧を印加したとき、第２の遷移金属酸化物層３３中の酸素イオンが第１の遷移金属酸化物層３２側に押しやられて第２の遷移金属酸化物層３３中に形成された微小なフィラメント中で還元反応が発生して微小なフィラメントの抵抗が減少すると考えられる。
　酸素不足度がより小さい第２の遷移金属酸化物層３３に接続されている上部電極３４は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）など、第２の遷移金属酸化物層３３を構成する遷移金属および下部電極３１を構成する材料と比べて標準電極電位がより高い材料で構成する。また、下部電極３１は、上部電極３４より標準電極電位が低い材料（例えばＴａＮ（タンタルナイトライド）等）を主成分とする電極材料で構成する。具体的には、第１の遷移金属酸化物層３２や第２の遷移金属酸化物層３３にタンタル酸化物を用いた場合、下部電極３１は、ＴａＮ、Ｗ、Ｎｉ、Ｔａ、Ｔｉ、Ａｌ等で構成される群から選択され、上部電極３４は、Ｐｔ、Ｉｒ、Ｐｄ、Ａｇ、Ｃｕ、Ａｕ等で構成される群から選択されて構成されることが望ましい。このような構成とすることにより、上部電極３４と第２の遷移金属酸化物層３３の界面近傍の第２の遷移金属酸化物層３３中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
　以上のように構成された抵抗変化素子３０を駆動する場合は、外部の電源によって所定の条件を満たす電圧を下部電極３１と上部電極３４との間に印加する。
　なお、本実施の形態における抵抗変化素子３０は、両端に印加される電圧によって抵抗値が可逆的に第１の高抵抗状態と第１の低抵抗状態間を遷移できる特性を示すのであれば構わない。
　また、図１の電流制御素子２０と、抵抗変化素子３０との上下の接続関係を逆にして接続しても構わないし、第１の遷移金属酸化物層３２と第２の遷移金属酸化物層３３との上下の接続関係を逆にし、下部電極３１と上部電極３４との上下の接続関係を逆にしても構わない。また、電流制御素子２０と下部配線５０とをつなぐコンタクト４０や、電流制御素子２０と抵抗変化素子３０とをつなぐコンタクト４１や、抵抗変化素子３０と上部配線５１とをつなぐコンタクト４２がなく、それぞれが直接接続されている構造でも構わない。
　図２は、図１に示した本実施の形態におけるメモリセル１０の等価回路図である。図２では、メモリセル１００は、電流制御素子１０１と抵抗変化素子１０２を直列に接続した等価回路図を示しており、メモリセル１００の一方の端子Ｔ１は電流制御素子１０１に接続され、メモリセル１００のもう一方の端子Ｔ２は抵抗変化素子１０２に接続されている。また、端子Ｔ１は下部配線５０に接続され、端子Ｔ２は上部配線５１に接続されている。
　図２において、メモリセル１００の２つの端子Ｔ１とＴ２間に電圧Ｖｃｅが印加されると、印加電圧Ｖｃｅは電流制御素子１０１と抵抗変化素子１０２のそれぞれのインピーダンスによって、分圧されるため、Ｖｃｅ＝Ｖｄｉ＋Ｖｒｅとなる。ここで、Ｖｄｉは電流制御素子１０１の両端に印加される電圧で、Ｖｒｅは抵抗変化素子１０２の両端に印加される電圧である。
　ここで、電流制御素子１０１に印加される電圧Ｖｄｉの絶対値が閾値電圧（ＶＦ）を超えると、電流制御素子１０１はオン状態になり、メモリセル１００にメモリセル電流Ｉｃｅが流れる。一方、電流制御素子１０１に印加される電圧Ｖｄｉの絶対値が閾値電圧（ＶＦ）以下だと、電流制御素子１０１はオフ状態になり、メモリセル１００には微小な電流であるオフ電流Ｉｏｆｆしか流れない。つまり、メモリセル１００に印加する電圧の閾値電圧（ＶＦ）に対する高低によって、電流制御素子１０１がオン状態またはオフ状態になることで、メモリセル１００を選択状態または非選択状態に制御することができる。
　図３Ａは、本実施の形態における正常なメモリセル１０の電圧電流特性を示す図である。図１の構造を持つメモリセル１０に対し、下部配線５０よりも上部配線５１が高い電圧となる極性を正の電圧とし、上部配線５１よりも下部配線５０が高い電圧となる極性を負の電圧とし、上部配線５１から下部配線５０に流れる電流の向きを正の電流方向とし、下部配線５０から上部配線５１に流れる電流の向きを負の電流方向としたときに、メモリセル１０の両端に電圧を印加した場合の電圧と電流の関係の実測値を示している。
　メモリセル１０に対し、上部配線５１よりも下部配線５０が高い電位となるように、電圧を印加していく、つまり、図３Ａにおいて負極性の電圧を印加していくと、約－３．５Ｖ付近（Ａ点）から電流が流れ出し、約－４．０Ｖを超える辺りで抵抗変化素子３０は高抵抗状態から第１の低抵抗状態へと変化を開始する。さらに、－５．０Ｖ（Ｂ点）まで印加すると、印加電圧の絶対値に応じて電流の絶対値は大きくなり、徐々に抵抗値は低くなっている。つまり、メモリセル１０に印加する電圧（あるいは電流）に応じて、低抵抗状態の任意の抵抗値を設定することができる。
　一方、メモリセル１０に対し、下部配線５０よりも上部配線５１が高い電位となるように、電圧を印加していく、つまり、図３Ａにおいて正極性の電圧を印加していくと、約２．６Ｖ付近（Ｃ点）から電流が流れ出し、低抵抗状態への変化電圧と概ね対称である５．０Ｖ付近（Ｄ点）を超えると、抵抗変化素子３０は低抵抗状態から高抵抗状態へと変化を開始し、メモリセル１０に流れる電流は減少する。さらに、６．０Ｖ付近（Ｄ’点）まで電圧を印加すると印加電圧に応じて電流が増加するが、印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、より高抵抗な状態に変化していることがわかる。
　すなわち、図３Ａに示す実測データは、図１の構造を持つメモリセル１０について、上部配線５１の電圧を基準として下部配線５０の電圧が第１の低抵抗化書き込み電圧Ｖｗｌ１（図３ＡではＶｗｌ１は絶対値を示しており、上部配線５１の電位が、下部配線５０の電位よりもＶｗｌ１だけ低い）以上になったときに抵抗変化素子３０は第１の低抵抗状態（Ｂ点）に変化をし、下部配線５０の電圧を基準として上部配線５１の電圧が高抵抗化開始電圧Ｖｗｈ０以上になったときに、抵抗変化素子３０は低抵抗状態から高抵抗状態に変化し始める（Ｄ点）双方向型の抵抗変化特性を示している。また、図３Ａに示す実測データは、第１の低抵抗化書き込み電圧Ｖｗｌ１と高抵抗化開始電圧Ｖｗｈ０とが、実測データの原点に対して概ね対称な電圧、電流関係にあることを示している。高抵抗化開始電圧Ｖｗｈ０よりもさらに高い第１の高抵抗化書き込み電圧Ｖｗｈ１を印加すると、第１の高抵抗状態（Ｄ’点）となる。ここで、Ｄ’点における抵抗値は、Ｄ点における抵抗値よりも大きい。
　また、メモリセル１０に電圧を印加しても、Ａ点からＣ点で示す電圧区間は顕著には電流が流れない電圧帯がある。これは、メモリセル１０の電流制御素子２０がオフ状態になっているために、メモリセル１０にはほとんど電流が流れない。つまり、メモリセル１０の電流制御素子２０は、印加電圧により流れる電流が非線形の特性を有する素子であるため、電流制御素子２０に印加される電圧の絶対値が電流制御素子２０の閾値電圧（ＶＦ）以下であると電流はほとんど流れず、電流制御素子２０はオフ状態とみなされ、メモリセル１０にはほとんど電流が流れない。ここで、電流制御素子２０の閾値電圧（ＶＦ）とは、電流制御素子２０がオフ状態とみなせるような電流（最大オフ電流）しか流れないときに電流制御素子２０に印加される最大電圧である。また、電流制御素子２０の最大オフ電流とは、少なくともメモリセル１０の抵抗変化素子３０が高抵抗状態のときに流れる最大電流ＩＨＲよりも小さい電流値であり、本実施の形態の一例ではＩＨＲは１０μＡであるため、電流制御素子２０の最大オフ電流は多くとも１μＡ未満であればよいが、好ましくは０．１μＡ未満のほうがなお良い。
　また、Ａ点やＣ点は、電流制御素子２０の閾値電圧（ＶＦ）と、抵抗変化素子３０に印加される電圧の合計電圧に対応しており、アレイ状に複数のメモリセル１０が配置されたメモリセルアレイ（クロスポイントアレイ）においては、選択したメモリセル（選択メモリセル）１０にはこのＡ点からＣ点の電圧帯を超える電圧を印加し、選択されなかったメモリセル（非選択メモリセル）はこのＡ点からＣ点の間の電圧範囲に電圧が印加されるようにすることで、非選択セルへのリーク電流を抑制して、選択したメモリセル１０に電流が流れるような動作がなされる。
　メモリセル１０の抵抗状態を読み出す場合は、例えば、メモリセル１０に図３Ａに示す読み出し電圧Ｖｒｅａｄを印加し、その時に流れる電流を判定することでメモリセル１０の抵抗状態を判別することができる。つまり、図３Ａに示す特性の場合、メモリセル１０の抵抗変化素子３０が第１の低抵抗状態であると、読み出し電圧Ｖｒｅａｄとして、例えば、４．０Ｖの電圧を印加したときにはメモリセル１０には約５５μＡの電流が流れる。しかし、メモリセル１０の抵抗変化素子３０が第１の高抵抗状態であると、読み出し電圧Ｖｒｅａｄ（４．０Ｖ）を印加するとメモリセル１０には約１０μＡ以下の電流が流れている。この電流値を判定することによって、メモリセル１０の状態を判別することができる。
　このようにして、メモリセル１０の電圧電流特性が図３Ａに示すような正常な特性であれば、メモリセル１０に読み出し電圧Ｖｒｅａｄを印加し、その後、メモリセル電流を判定することで、メモリセル１０の抵抗状態を判別できる。しかしながら、例えば、メモリセル１０の電流制御素子２０が破壊され、ショート不良であるとメモリセル１０に過剰な電流が流れる。またオープン不良であるとほとんど電流が流れなくなりメモリセル１０の抵抗状態を判別することができなくなる。そのため、不良のメモリセル（不良メモリセル）を検出し、不良メモリセルに異常電流を流さないようにする必要がある。
　図３Ｂは、図１に示す抵抗変化素子３０の電圧抵抗特性の一部を模式化して示した物である。横軸は、抵抗変化素子３０の下部電極３１と上部電極３４間に、下部電極を基準にして印加される電圧値であり、縦軸は、抵抗変化素子３０の抵抗値である。
　低抵抗状態にある状態Ｏから抵抗変化素子３０に印加される電圧を徐々に増加していくと、抵抗変化素子３０は電圧Ｖｗｈ０（Ａ０）で高抵抗化し始める。抵抗変化素子３０に印加される電圧をさらに増加させると、抵抗変化素子３０は電圧Ｖｗｈ４で最大の抵抗値を有する高抵抗状態Ｂ１（限界高抵抗状態）となる。さらに抵抗変化素子３０に印加される電圧を増加させても、抵抗変化素子３０の抵抗値は変化しない（Ｃ１）。Ｃ１から抵抗変化素子３０に印加される電圧を徐々に減少させても抵抗値は下がらず、限界高抵抗状態が維持される。
　状態Ａ０から状態Ｂ１にかけての抵抗変化素子３０の電圧・抗特性は、所定の傾き（実際は非線形）を有している。通常の高抵抗状態Ａ１（第１の高抵抗状態）にするには、対応する第１の高抵抗化電圧Ｖｗｈ１を印加する。低抵抗状態より抵抗値が高い第２の高抵抗状態Ａ２にするには、対応する第２の高抵抗化電圧Ｖｗｈ２を印加する。第１の高抵抗状態より高い第３の高抵抗状態Ａ３にするには、対応する第３の高抵抗化電圧Ｖｗｈ３を印加する。また、Ｖｗｈ４以上の電圧を印加すると、限界高抵抗状態にすることができる。
　［不良のメモリセルの特性］
　図４は、本実施の形態において、電流制御素子２０が正常な特性を持つメモリセル１０と、電流制御素子２０が不良な特性（ショート不良）を持つメモリセル１０の電圧電流特性を示す図である。図１の下部配線５０と上部配線５１によって選択されたメモリセル１０に対し、下部配線５０よりも上部配線５１が高い電圧となる極性を正の電圧とする。上部配線５１から下部配線５０に流れる電流の向きを正の電流方向としたときに、第１の低抵抗状態を持つ正常なメモリセル１０に印加される正の電圧と電流は、特性（１）で示されるように、メモリセル１０に印加される電圧の絶対値が約２．６Ｖ以下では、メモリセル１０にはほとんど電流が流れないが、２．６Ｖを超えると、メモリセル１０に電流が流れ、印加される電圧の増加とともに流れる電流は非線形的に増加する。
　一方、電流制御素子２０が完全に破壊され、ショート状態になった不良のメモリセル１０の場合、抵抗変化素子３０の特性が支配的になる。そのため、抵抗変化素子３０の抵抗値が例えば２０ｋΩの場合、不良の特性を持ったメモリセル１０は、図４の特性（２）で示されるように、電圧と電流の特性は線形の特性を示す。
　ここで、例えば、メモリセル１０の両端に２．６Ｖの電圧を印加した場合、図４の特性（１）で示されるような正常な特性を持つメモリセル１０の場合は、メモリセル１０には数μＡ以下の電流しか流れない。一方、特性（２）で示されるような完全にショート破壊された特性を持つメモリセル１０の場合は、同じように２．６Ｖを印加すると、Ｆ点で示されるように、メモリセル１０には約１３０μＡ程度の電流が流れる。
　つまり、下部配線５０と上部配線５１によって選択されたメモリセル１０に対し、電流制御素子２０がオフ状態になる閾値電圧ＶＦ以下の電圧が電流制御素子２０に印加されるようにメモリセルの両端に２．６Ｖの電圧を印加すると、特性（１）のような正常な特性を示す場合は、Ｅ点に示すようにほとんど電流が流れないが、特性（２）のようなショート不良の特性を示す電流制御素子２０を有するメモリセル１０の場合は、Ｆ点に示すようなより大きな電流が流れる。したがって、メモリセル１０の電流制御素子２０に閾値電圧以下の電圧が印加されるようにメモリセル１０に不良検出のための電圧Ｖｔｅｓｔ１（本実施の形態の場合は２．６Ｖ）を印加し、このときにメモリセル１０に流れる電流の違いを検出することにより、不良メモリセルであるか否かを判定ことができる。
　以上、電流制御素子２０が完全に破壊されショート状態になっている特性（２）の場合について記載したが、電流制御素子２０が完全に破壊されてはいないが中間的なショート状態である場合、例えば、電流制御素子２０の閾値電圧が正常なメモリセル１０の電流制御素子２０よりも低くなっている不良の特性の場合でも同様に判定することができる。
　図４の特性（３）、特性（４）は、電流制御素子２０の閾値電圧が、それぞれ正常なメモリセル１０の電流制御素子２０の閾値電圧ＶＦよりも小さい時の電圧電流特性である。メモリセル１０の両端に２．６Ｖの電圧を印加すると、特性（３）と特性（４）の場合の電流制御素子２０は不良の特性を有しているため、Ｇ点とＨ点で示されるように、メモリセル１０にはそれぞれ約１００μＡと約２５μＡ程度の電流が流れる。一方、特性（１）のような正常な特性を示すメモリセル１０の場合は、Ｅ点に示すようにほとんど電流が流れないため、この電流の違いを検出することにより、不良メモリセルの特性を調べることができる。
　また、メモリセル１０の両端に１．８Ｖの電圧を印加した場合、特性（１）と特性（４）の特性を持ったメモリセル１０にはほとんど電流は流れないが、特性（２）と特性（３）の特性を持ったメモリセル１０には、Ｉ点とＪ点で示されるように、それぞれ約８０μＡと約２５μＡ程度の電流が流れる。つまり、メモリセル１０の電流制御素子２０の閾値電圧に合わせて、メモリセル１０に特性選別のための電圧Ｖｔｅｓｔ２（本実施の形態の場合は１．８Ｖ等）を印加することによって、メモリセル１０の電流制御素子２０の特性を選別することができる。
　次に、メモリセル１０が不良な特性（オープン不良）を持つ場合は、メモリセル１０に不良検出のための電圧Ｖｔｅｓｔ３を印加しても、メモリセル１０にはほとんど電流は流れない。本実施の形態において、例えば不良検出のための電圧Ｖｔｅｓｔ３として４．０Ｖを印加した場合、特性（１）のようにメモリセル１０の抵抗変化素子３０の抵抗値が第１の低抵抗状態で、電流制御素子２０が正常な特性を示すメモリセル１０の場合は、Ｋ点で示されるように約５５μＡ程度のメモリセル電流が流れるが、オープン不良を持つメモリセル１０の場合は１μＡ以下のリーク電流程度（図では示していない）しか流れない。つまり、メモリセル１０の抵抗変化素子３０を第１の低抵抗状態にした後に、メモリセル１０に不良検出のための電圧Ｖｔｅｓｔ３（本実施の形態の場合は４．０Ｖ）を印加することによって、メモリセル１０のオープン不良を判定することができる。
　また、オープン不良を判定する場合には、ショート不良のメモリセル１０に対して実施すると、メモリセル１０に過剰な電流が流れ、抵抗変化素子３０の抵抗値が変化する、または、抵抗変化素子３０が破壊されるため、ショート不良のメモリセル１０の検出を行った後に、ショート不良のメモリセル１０以外のメモリセル１０に対して、オープン不良の判定を実施するほうが望ましい。
　［メモリセルアレイにおける動作と電流パス］
　次に、本実施の形態において、全て正常なメモリセルがクロスポイント状に配置されたメモリセルアレイを流れる電流パスの一例について説明する。
　図５は、メモリセルアレイにおける電流パスを説明するための回路図である。説明を簡略化するために、図２の正常なメモリセル１００が行方向および列方向に４×４のマトリクス状に配置されたメモリセルアレイ構成を示す回路図で、メモリセルＭ３２を選択する場合についての一例を示している。図６は、メモリセルアレイの電圧特性を示す図であり、１２８×１２８のマトリクス状に配置されたメモリセルアレイにおいて、ビット線、およびワード線に印加される電圧状態を示す図である。図７は、図５のビット線ＢＬ２とワード線ＷＬ３によって、メモリセルＭ３２が選択された時の流れる電流パスを説明するための等価回路図である。以下に各ビット線と各ワード線に印加する電圧や電流について記載するが、そのための必要な書き込み回路やデコーダ回路等の周辺回路については後述する。
　図５には、正常な複数個のメモリセル１００が行方向と列方向にマトリクス状に配置され、各メモリセル１００の一方の端子Ｔ１は第１の平面に並列に配置された複数のワード線のいずれか１本に接続され、もう一方の端子Ｔ２は、第１の平面と異なる第２の平面において並列に配置された複数のビット線のいずれか１本に接続されたクロスポイント構造のメモリセルアレイ１１０の構成を示している。
　つまり、メモリセルＭ１１、Ｍ２１、Ｍ３１、Ｍ４１の一方の端子Ｔ２はビット線ＢＬ１に接続され、メモリセルＭ１２、Ｍ２２、Ｍ３２、Ｍ４２の一方の端子Ｔ２はビット線ＢＬ２に接続され、メモリセルＭ１３、Ｍ２３、Ｍ３３、Ｍ４３の一方の端子Ｔ２はビット線ＢＬ３に接続され、メモリセルＭ１４、Ｍ２４、Ｍ３４、Ｍ４４の一方の端子Ｔ２はビット線ＢＬ４に接続されている。また、メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４のもう一方の端子Ｔ１はワード線ＷＬ１に接続され、メモリセルＭ２１、Ｍ２２、Ｍ２３、Ｍ２４のもう一方の端子Ｔ１はワード線ＷＬ２に接続され、メモリセルＭ３１、Ｍ３２、Ｍ３３、Ｍ３４のもう一方の端子Ｔ１はワード線ＷＬ３に接続され、メモリセルＭ４１、Ｍ４２、Ｍ４３、Ｍ４４のもう一方の端子Ｔ１はワード線ＷＬ４に接続されている。
　図５では、説明を簡略化するため、メモリセル１００が列方向に４個、行方向に４個の合計１６個で構成され、ビット線、およびワード線もメモリセルの配置に合わせてそれぞれ４本ずつ配置したメモリセルアレイ１１０について記載しているが、列方向および行方向にそれぞれ２個以上のメモリセルが配置され、ワード線およびビット線もメモリセルの配置に合わせてそれぞれ２本以上が配置されていれば構わない。
　また、メモリセル１００の一方の端子Ｔ２をビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４のいずれか１本に接続し、もう一方の端子Ｔ１をビット線ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４のいずれか１本に接続しているが、端子Ｔ１をビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４のいずれか１本に接続し、端子Ｔ２をワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４のいずれか１本に接続しても構わない。
　また、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４を上部配線とし、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を下部配線として一例を以下に説明をしているが、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４を下部配線とし、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を上部配線としても構わない。
　以下に、書き込み動作の一例について説明する。メモリセルアレイ１１０のメモリセルＭ３２を選択し、この選択したメモリセル（選択メモリセル）Ｍ３２を高抵抗状態にする場合は、図３Ａで示したように下部配線である選択したワード線（選択ワード線）ＷＬ３の電圧を基準にして、上部配線である選択したビット線（選択ビット線）ＢＬ２に第１の高抵抗化電圧Ｖｗｈ１以上のパルス電圧を印加することで、抵抗変化素子３０は第１の高抵抗状態になる。ここで、選択メモリセルＭ３２には第１の高抵抗化電圧Ｖｗｈ１以上の電圧が印加されているが、ビット線、およびワード線の本数が多いと、選択されていないメモリセル（非選択メモリセル）Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ３１、Ｍ３３、Ｍ３４、Ｍ４１、Ｍ４２、Ｍ４３、Ｍ４４のそれぞれの電流制御素子２０には閾値電圧ＶＦ以下の電圧しか印加されない。
　これは、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ３１、Ｍ３３、Ｍ３４、Ｍ４１、Ｍ４２、Ｍ４３、Ｍ４４のそれぞれのメモリセルの一方の端子または他方の端子の少なくともいずれかは、一方の端子が非選択ビット線ＢＬ１、ＢＬ３、ＢＬ４のいずれか、もう一方の端子が非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４のいずれかに接続されており、非選択ビット線ＢＬ１、ＢＬ３、ＢＬ４、および非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４は、選択ビット線ＢＬ２と選択ワード線ＷＬ３間に印加される電圧のほぼ中間電圧付近の電圧になっているため、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ３１、Ｍ３３、Ｍ３４、Ｍ４１、Ｍ４２、Ｍ４３、Ｍ４４のそれぞれのメモリセルの両端に印加される電圧は、閾値電圧以下の電圧しか印加されないからである。そのため、それぞれの非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ３１、Ｍ３３、Ｍ３４、Ｍ４１、Ｍ４２、Ｍ４３、Ｍ４４にはオフ状態とみなされるような電流しか流れない。一方、選択ビット線ＢＬ２と選択ワード線ＷＬ３間に接続された選択メモリセルＭ３２には、閾値電圧ＶＦ以上の電圧が印加されるので、書き込みが行われる。
　図６は、ビット線、およびワード線がそれぞれ１２８本あり、それぞれのビット線とワード線の交差点に正常なメモリセル１００が配置されて、１６ｋｂｉｔのメモリセル容量を持つクロスポイント構造のメモリセルアレイでの電圧特性の一例を示している。図６において、横軸には選択ビット線に印加される電圧を０Ｖから４Ｖまで変化させたときの電圧をプロットし、縦軸にはその時に選択ビット線、非選択ワード線、非選択ビット線に印加される各電圧の一例をプロットしている。
　例えば、選択ビット線に４Ｖ、選択ワード線に０Ｖ、非選択ビット線、および非選択ワード線を全てハイインピーダンス（Ｈｉ－Ｚ）状態にした場合、選択メモリセルＭ３２の両端に印加される電圧は、選択ビット線と選択ワード線間の電圧である４Ｖが印加されており、図３Ａで示すメモリセルの閾値電圧（約２．７Ｖ）を十分に超える電圧が印加されている。
　一方、選択ビット線と非選択ワード線間や、非選択ビット線と選択ワード線間に配置されている非選択メモリセルの両端に印加される電圧は、選択ビット線の電圧が４Ｖ時では、非選択ワード線の電圧は約２．２Ｖ、非選択ビット線の電圧は約１．８Ｖに分圧されているため、非選択メモリセルの両端に印加される電圧は約１．８Ｖの電圧しか印加されない。これは、メモリセルの閾値電圧（約２．７Ｖ）よりも十分に低い電圧しか印加されていない。また、非選択ワード線と非選択ビット線間に配置されている非選択メモリセルの両端に印加される電圧は、約０．４Ｖの電圧しか印加されない。これは、メモリセルの閾値電圧（約２．７Ｖ）よりも十分に低い電圧しか印加されていない。このように、選択メモリセルにはメモリセルの閾値電圧を超える十分な電圧が印加されるが、非選択メモリセルにはメモリセルの閾値電圧以下の電圧しか印加されないため、選択メモリセルのみに書き込みが行われる。
　同様に、メモリセルＭ３２を低抵抗状態にする場合は、図３Ａで示したように上部配線である選択ビット線ＢＬ２の電圧を基準にして、下部配線である選択ワード線ＷＬ３の電圧が第１の低抵抗化電圧Ｖｗｌ１以上のパルス電圧を印加することで、抵抗変化素子３０は第１の低抵抗状態になる。ここで、選択メモリセルＭ３２には第１の低抵抗化電圧Ｖｗｌ１以上の電圧が印加されているが、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ３１、Ｍ３３、Ｍ３４、Ｍ４１、Ｍ４２、Ｍ４３、Ｍ４４のそれぞれの電流制御素子２０には閾値電圧以下の電圧しか印加されないため、それぞれの非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ３１、Ｍ３３、Ｍ３４、Ｍ４１、Ｍ４２、Ｍ４３、Ｍ４４にはオフ状態とみなされるような電流しか流れず、選択メモリセルＭ３２のみ書き込みが行われる。
　次に読み出し動作の一例について説明する。メモリセルアレイ１１０のメモリセルＭ３２を選択し、この選択メモリセルＭ３２の状態を読み出す場合は、図３Ａで示したように選択ワード線ＷＬ３の電圧を基準にして、選択ビット線ＢＬ２に読み出し電圧Ｖｒｅａｄを印加した後、選択ビット線ＢＬ２に流れるビット線電流Ｉｂｌをセンスアンプ（図５には記載していない）で読み出すことで、選択メモリセルＭ３２の状態を判別することができる。
　なお、書き込み動作時や読み出し動作時の非選択ビット線ＢＬ１、ＢＬ３、ＢＬ４や非選択ワード線ＷＬ１、ＷＬ２、ＷＬ４の電位は、それぞれの動作時での選択ビット線ＢＬ２と選択ワード線ＷＬ３間に印加される電圧のほぼ中間電圧付近の電圧を印加しても構わないが、ハイインピーダンス（Ｈｉ－Ｚ）状態にしても構わない。
　また、書き込み動作や読み出し動作を行う前に、事前にビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４およびワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を、所定の電圧にプリチャージする。例えば、高抵抗状態の書き込み動作時には、高抵抗化電圧Ｖｗｈ１の１／２の電圧を、低抵抗状態の書き込み動作時には、低抵抗化電圧Ｖｗｌ１のほぼ１／２の電圧を、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４およびワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４に印加した後に、それぞれの書き込み動作を行う。また、読み出し動作時には、読み出し電圧Ｖｒｅａｄの電圧またはその値に近い電圧を、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４およびワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４に印加した後に、読み出し動作を行う。
　以上、本実施の形態では、メモリセルアレイ１１０のメモリセルＭ３２を選択したときの書き込み動作および読み出し動作の一例を示したが、他のメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２４、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ３１、Ｍ３３、Ｍ３４、Ｍ４１、Ｍ４２、Ｍ４３、Ｍ４４についても同様である。
　図７は、図５のビット線ＢＬ２とワード線ＷＬ３によって、メモリセルＭ３２が選択された場合のメモリセルアレイ１１０に流れる電流パスを説明するための等価回路の一例を表している。
　メモリセルアレイ１１０は、各メモリセル１００の一方の端子Ｔ１が複数のワード線のいずれか１本に接続され、もう一方の端子Ｔ２が複数のビット線のいずれか１本に接続されたクロスポイント構造である。そのため、選択ビット線ＢＬ２から選択ワード線ＷＬ３に流れるビット線電流Ｉｂｌは、（式１）に示すように、選択メモリセルＭ３２に流れる選択メモリセル電流Ｉｓｅｌと、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２４、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ３１、Ｍ３３、Ｍ３４、Ｍ４１、Ｍ４２、Ｍ４３、Ｍ４４で構成される非選択メモリセルアレイ１１０ｎに流れる非選択メモリセルアレイ電流ΣＩｎｓｅｌの和になる。
　Ｉｂｌ　＝　Ｉｓｅｌ　＋　ΣＩｎｓｅｌ　　　・・・（式１）
　ここで、非選択メモリセルアレイ電流ΣＩｎｓｅｌの値がほとんど無視できるほど小さな値であるため、（式２）で示すように、選択ビット線電流Ｉｂｌと選択メモリセル電流Ｉｓｅｌの値はほぼ等しくなり、選択ビット線ＢＬ２と選択ワード線ＷＬ３とで選択される選択メモリセルＭ３２をアクセスすることができる。
　Ｉｂｌ　≒　Ｉｓｅｌ　　　・・・（式２）
　非選択メモリセルアレイ電流ΣＩｎｓｅｌの値がほとんど無視できるほど小さな値になるのは、非選択メモリセルアレイ１１０ｎは非選択メモリセルが少なくとも３段以上直列に接続された等価回路になるため、選択ビット線ＢＬ２と選択ワード線ＷＬ３間に印加された電圧が分圧され、１段当たりの非選択メモリセルに印加される電圧が小さくなるためである。図３Ａに示したメモリセルの電圧電流特性によると、メモリセル１００に流れる電流は、ほとんど無視できるほど小さな値になると考えられる。
　ここで、非選択メモリセルアレイ電流ΣＩｎｓｅｌは、（式３）に示すように、３段等価モデルの上段の非選択メモリセルＭ１２を介して流れる非選択メモリセル電流Ｉｎｓｅｌ１２と、非選択メモリセルＭ２２を介して流れる非選択メモリセル電流Ｉｎｓｅｌ２２と、非選択メモリセルＭ４２を介して流れる非選択メモリセル電流Ｉｎｓｅｌ４２の和になるが、各非選択メモリセル電流の電流パスは、（ａ）～（ｃ）に示すように、上段→中段→下段の各非選択メモリセルを介して、選択ビット線ＢＬ２から選択ワード線ＷＬ３に流れる。
　つまり、非選択メモリセル電流Ｉｎｓｅｌ１２は、選択ビット線ＢＬ２から、上段のメモリセルＭ１２と、中段のメモリセルＭ１１と、下段のメモリセルＭ３１を介して、選択ワード線ＷＬ３に流れる電流パス（ａ－１）と、選択ビット線ＢＬ２から、上段のメモリセルＭ１２と、中段のメモリセルＭ１３と、下段のメモリセルＭ３３を介して、選択ワード線ＷＬ３に流れる電流パス（ａ－２）と、選択ビット線ＢＬ２から、上段のメモリセルＭ１２と、中段のメモリセルＭ１４と、下段のメモリセルＭ３４を介して、選択ワード線ＷＬ３に流れる電流パス（ａ－３）と、で構成される電流パスがある。
　同様に、非選択メモリセル電流Ｉｎｓｅｌ２２は、選択ビット線ＢＬ２から、上段のメモリセルＭ２２と、中段のメモリセルＭ２１と、下段のメモリセルＭ３１を介して、選択ワード線ＷＬ３に流れる電流パス（ｂ－１）と、選択ビット線ＢＬ２から、上段のメモリセルＭ２２と、中段のメモリセルＭ２３と、下段のメモリセルＭ３３を介して、選択ワード線ＷＬ３に流れる電流パス（ｂ－２）と、選択ビット線ＢＬ２から、上段のメモリセルＭ２２と、中段のメモリセルＭ２４と、下段のメモリセルＭ３４を介して、選択ワード線ＷＬ３に流れる電流パス（ｂ－３）と、で構成される電流パスがある。
　また、非選択メモリセル電流Ｉｎｓｅｌ４２は、選択ビット線ＢＬ２から、上段のメモリセルＭ４２と、中段のメモリセルＭ４１と、下段のメモリセルＭ３１を介して、選択ワード線ＷＬ３に流れる電流パス（ｃ－１）と、選択ビット線ＢＬ２から、上段のメモリセルＭ４２と、中段のメモリセルＭ４３と、下段のメモリセルＭ３３を介して、選択ワード線ＷＬ３に流れる電流パス（ｃ－２）と、選択ビット線ＢＬ２から、上段のメモリセルＭ４２と、中段のメモリセルＭ４４と、下段のメモリセルＭ３４を介して、選択ワード線ＷＬ３に流れる電流パス（ｃ－３）と、で構成される電流パスがある。
　したがって、非選択メモリセルアレイ電流ΣＩｎｓｅｌは、以下の（式３）に示すように、上記した電流パスを流れる電流の総和になる。
　ΣＩｎｓｅｌ　＝　Ｉｎｓｅｌ１２　＋　Ｉｎｓｅｌ２２　＋　Ｉｎｓｅｌ４２　　　　　　　　　　　　・・・（式３）
　（ａ）Ｉｎｓｅｌ１２の電流パス：
　　　　Ｍ１２→Ｍ１１→Ｍ３１　　　・・・（ａ－１）
　　　　Ｍ１２→Ｍ１３→Ｍ３３　　　・・・（ａ－２）
　　　　Ｍ１２→Ｍ１４→Ｍ３４　　　・・・（ａ－３）
　（ｂ）Ｉｎｓｅｌ２２の電流パス：
　　　　Ｍ２２→Ｍ２１→Ｍ３１　　　・・・（ｂ－１）
　　　　Ｍ２２→Ｍ２３→Ｍ３３　　　・・・（ｂ－２）
　　　　Ｍ２２→Ｍ２４→Ｍ３４　　　・・・（ｂ－３）
　（ｃ）Ｉｎｓｅｌ４２の電流パス：
　　　　Ｍ４２→Ｍ４１→Ｍ３１　　　・・・（ｃ－１）
　　　　Ｍ４２→Ｍ４３→Ｍ３３　　　・・・（ｃ－２）
　　　　Ｍ４２→Ｍ４４→Ｍ３４　　　・・・（ｃ－３）
　［メモリセルアレイ中の不良メモリセルの影響］
　次に、メモリセルアレイ１１０中に不良メモリセルが存在するときの電流パスの一例について説明する。
　図８は、メモリセルアレイ１１０中の１つのメモリセルがショート不良を起こしているときの異常電流パスの一例を示す回路図であり、図９は、図８の電流パスを説明するための等価回路図である。
　図８においては、メモリセルアレイ１１０のビット線ＢＬ２とワード線ＷＬ３とによってメモリセルＭ３２が選択されているときに、選択メモリセルＭ３２が接続されている選択ワード線ＷＬ３に接続されたメモリセルＭ３３がショート不良を起こしているときの異常電流パスを示している。
　クロスポイント構造のメモリセルアレイの場合、ビット線とワード線とがメモリセルを介して網の目状に接続されている、つまり、第１の平面において平行に配置された複数のビット線と第１の平面と異なる第２の平面において平行に配置された複数のワード線が交差する点においてメモリセルを介して接続されているため、非選択メモリセルアレイ中にショート不良を起こしている不良メモリセルがあると、その不良メモリセルが選択されていなくても、選択ビット線から不良メモリセルを介して選択ワード線に対して、いくつかの異常電流パスが生じる。
　図９は、図８の電流パスを説明するための等価回路図である。選択メモリセルＭ３２が接続されている選択ワード線ＷＬ３上に接続されたメモリセルＭ３３がショート不良を起こしている場合、図９に示すように、不良メモリセルＭ３３は、メモリセルが３段直列接続された非選択メモリセルアレイ１１０ｎの等価回路の下段に位置する箇所に配置される。ところが、図６でのメモリセルアレイの電圧特性で示されるように、等価回路の上段および下段に配置されたメモリセルに印加される電圧は、中段に配置されたメモリセルと比較すると数倍の電圧である。したがって、非選択メモリセルアレイ１１０ｎの等価回路の上段および下段の少なくとも一方に不良メモリセルが配置されると、不良メモリセルが配置されている電流パスには多くの異常電流が流れることになる。
　さらに、非選択メモリセルアレイ１１０ｎに流れる非選択メモリセルアレイ電流ΣＩｎｓｅｌの電流パスは、上記した（ａ－１）～（ｃ－３）までの９つの電流パスがあるが、不良メモリセルＭ３３を介して異常電流が流れる電流パスは、（ａ－２）、（ｂ－２）、（ｃ－２）の３つの電流パスである。各電流パスには、それぞれ異常電流Ｉｉｂ１、Ｉｉｂ２、Ｉｉｂ３が流れる。つまり、不良メモリセルＭ３３が接続されているワード線ＷＬ３に接続されたメモリセルＭ３２を選択すると、選択ビット線ＢＬ２に接続された、選択メモリセルＭ３２以外の正常なメモリセルＭ１２、Ｍ２２、Ｍ４２を介して、不良メモリセルＭ３３へと３つの異常電流Ｉｉｂ１、Ｉｉｂ２、Ｉｉｂ３が流れる。
　一般に、ビット線には十数個から数千個程度のメモリセルが接続されているため、不良メモリセルが１つであっても、異常電流パスは不良メモリセル以外の十数個から数千個のメモリセルについての電流パスが存在することになる。したがって、非選択メモリセルアレイ１１０ｎには大きな異常電流が流れることになる。
　このような異常電流パスは、不良メモリセルＭ３３が接続されたワード線ＷＬ３に接続されているメモリセルが選択されている場合に起こるため、メモリセルＭ３１またはメモリセルＭ３４を選択している場合についても同様の異常電流パスが発生する。
　図１０は、メモリセルアレイ１１０中の１つのメモリセルがショート不良を起こしているときの異常電流パスを示す他の一例を示す回路図であり、図１１は、図１０の電流パスを説明するための等価回路図である。
　図１０においては、メモリセルアレイ１１０のビット線ＢＬ２とワード線ＷＬ３とによってメモリセルＭ３２が選択されているときに、選択メモリセルＭ３２が接続されている選択ビット線ＢＬ２に接続されたメモリセルＭ２２がショート不良を起こしているときの異常電流パスを示している。
　クロスポイント構造のメモリセルアレイの場合、ビット線とワード線とがメモリセルを介して網の目状に接続されているため、非選択メモリセルアレイ中にショート不良を起こしている不良メモリセルがあると、その不良メモリセルが選択されていなくても、選択ビット線ＢＬ２から不良メモリセルＭ２２を介して選択ワード線に対して、いくつかの異常電流パスが生じる。
　図１１は、図１０の電流パスを説明するための等価回路図である。選択メモリセルＭ３２が接続されている選択ビット線ＢＬ２に接続されたメモリセルＭ２２がショート不良を起こしている場合、図１１に示すように、不良メモリセルＭ２２は、メモリセルが３段直列接続された非選択メモリセルアレイ１１０ｎの等価回路の上段に位置する箇所に配置される。ところが、図６でのメモリセルアレイの電圧特性で示されるように、等価回路の上段および下段に配置されたメモリセルに印加される電圧は、中段に配置されたメモリセルと比較すると数倍の電圧である。したがって、非選択メモリセルアレイ１１０ｎの等価回路の上段および下段の少なくとも一方に不良メモリセルが配置されると、不良メモリセルが配置されている電流パスには多くの異常電流が流れることになる。
　さらに、非選択メモリセルアレイ１１０ｎに流れる非選択メモリセルアレイ電流ΣＩｎｓｅｌの電流パスは、上記した（ａ－１）～（ｃ－３）までの９つの電流パスがあるが、不良メモリセルＭ２２を介して異常電流が流れる電流パスは、（ｂ－１）、（ｂ－２）、（ｂ－３）の３つの電流パスである。各電流パスには、それぞれ異常電流Ｉｉｗ１、Ｉｉｗ２、Ｉｉｗ３が流れる。つまり、不良メモリセルＭ２２が接続されているビット線ＢＬ２に接続されたメモリセルＭ３２を選択すると、不良メモリセルＭ２２を介して、３つの異常電流Ｉｉｗ１、Ｉｉｗ２、Ｉｉｗ３が流れる。
　一般に、ワード線には十数個から数千個程度のメモリセルが接続されているため、不良メモリセルが１つであっても、異常電流パスは不良メモリセル以外の十数個から数千個のメモリセルについての電流パスが存在することになる。したがって、非選択メモリセルアレイ１１０ｎには大きな異常電流が流れることになる。
　このような異常電流パスは、不良メモリセルＭ２２が接続されているビット線ＢＬ２に接続されているメモリセルが選択されている場合に起こるため、メモリセルＭ１２またはメモリセルＭ４２を選択している場合についても同様の異常電流パスが発生する。
　［異常電流の第１の低減方法］
　次に、本実施の形態におけるメモリセルアレイ１１０中に不良メモリセルが存在するときに流れる異常電流の第１の低減方法について説明する。
　図１２は、メモリセルアレイ１１０中の１つのメモリセルがショート不良を起こしているときの異常電流パスの他の一例を示す回路図であり、図１３は、図１２の電流パスを説明するための等価回路図である。
　図１２においては、メモリセルアレイ１１０のビット線ＢＬ２とワード線ＷＬ３とによってメモリセルＭ３２が選択されているときに、選択メモリセルＭ３２が接続されている選択ビット線ＢＬ２および選択ワード線ＷＬ３以外のビット線およびワード線に接続されているメモリセルＭ２３がショート不良を起こしているときの異常電流パスを示している。
　クロスポイント構造のメモリセルアレイの場合、ビット線とワード線とがメモリセルを介して網の目状に接続されているため、非選択メモリセルアレイ中にショート不良を起こしている不良メモリセルがあると、その不良メモリセルが選択されていなくても、選択ビット線ＢＬ２から不良メモリセルＭ２３を介して、選択ワード線に対して異常電流パスが生じる。
　ここで、選択ビット線または選択ワード線に接続されたメモリセルが不良を起こしている場合、例えば、図９および図１１に示したようにメモリセルが３段直列接続された非選択メモリセルアレイ１１０ｎの等価回路の上段または下段に配置されたメモリセルが不良メモリセルである場合は、選択ビット線と選択ワード線との間で不良メモリセルを介して異常電流が流れるパス（異常電流パス）は３つ生じる。しかし、選択ビット線および選択ワード線以外に接続されたメモリセルが不良を起こしている場合、例えば、図１３に示すように、メモリセルが３段直列接続された非選択メモリセルアレイ１１０ｎの等価回路の中段に配置されたメモリセルが不良メモリセルである場合は、異常電流パスは１つしか生じないので、上段または下段に不良メモリセルが配置された場合に比べて異常電流パスの数が減少する。
　また、図１３は、図１２の電流パスを説明するための等価回路図である。選択メモリセルＭ３２が接続されている選択ビット線ＢＬ２および選択ワード線ＷＬ３に接続されていないメモリセルＭ２３がショート不良を起こしている場合、図１３に示すように、不良メモリセルＭ２３は、メモリセルが３段直列接続された非選択メモリセルアレイ１１０ｎの等価回路の中段に位置する箇所に配置される。ところが、図６でのメモリセルアレイの電圧特性で示されるように、等価回路の中段に配置されたメモリセルに印加される電圧は、等価回路の上段および下段に配置されたメモリセルと比較すると数分の一の電圧しかメモリセルに印加されないことになる。
　すなわち、等価回路の中段に配置されるメモリセルの数は、等価回路の上段または中段に配置されるメモリセルの個数よりも多いことから、上段または下段の１つのメモリセルを流れる電流は、中段の複数のメモリセルに分配されることになり、中段のメモリセルの１つ当たりに流れる電流は小さくなる。したがって、等価回路の中段に不良メモリセルが配置されると、不良メモリセルが配置されている電流パスにはわずかな異常電流しか流れることがなく、不良メモリセルがある場合であっても選択メモリセルにおける異常電流の影響は小さくなる。また、等価回路の中段に配置されたメモリセルにかかる電圧も小さくなる。
　より詳細には、図１３において非選択メモリセルアレイ１１０ｎに流れる非選択メモリセルアレイ電流ΣＩｎｓｅｌの電流パスは、上記した（ａ－１）～（ｃ－３）までの９つの電流パスがあるが、不良のメモリセルＭ２３を介して異常電流Ｉｉｎ１が流れる電流パスは、（ｂ－２）の１つの電流パスのみである。
　つまり、不良メモリセルＭ２３が接続されているビット線ＢＬ３およびワード線ＷＬ２以外のビット線およびワード線に接続されているメモリセルＭ３２を選択すると、選択ビット線ＢＬ３から選択ワード線ＷＬ２に対して、不良メモリセルＭ２３を介して、１つの異常電流Ｉｉｎ１のみが流れる。
　一般に、ビット線やワード線には十数個から数千個程度のメモリセルが接続されているが、不良メモリセルが１つであれば異常電流パスは１つのパスしか存在しないことになる。したがって、非選択メモリセルアレイ１１０ｎにはわずかな異常電流しか流れないことになる。
　このような異常電流パスは、不良メモリセルＭ２３が接続されているビット線ＢＬ３およびワード線ＷＬ２以外のビット線およびワード線に接続されているメモリセルが選択されている場合に起こるため、メモリセルＭ１１、Ｍ１２、Ｍ１４、Ｍ３１、Ｍ３４、Ｍ４１、Ｍ４２、Ｍ４４を選択している場合についても同様に１つの異常電流パスしか発生しない。
　したがって、不良メモリセルが上記した等価回路の中段に配置されるように、不良メモリセルＭ２３が接続されているビット線ＢＬ３およびワード線ＷＬ２以外のビット線およびワード線に接続されているメモリセルが選択される構成とすることにより、選択メモリセルにおいて、不良メモリセルを流れる異常電流の影響を低減することができる。
　図１４は、メモリセルアレイ１１０中の不良メモリセルを、メモリセルアレイ１１０の等価回路において、選択メモリセルと並列に配置される３段の直列接続されたメモリセルの中段に配置する方法を説明する図である。
　図１４において、不良メモリセルＭ２３に接続されるビット線ＢＬ３およびワード線ＷＬ２を不活性状態に固定、つまり、選択状態でない状態にすることで、ビット線ＢＬ３およびワード線ＷＬ２は選択状態になることはない。ビット線ＢＬ３およびワード線ＷＬ２が不活性状態に固定されているのであれば、不良メモリセルＭ２３は選択ビット線および選択ワード線につながることがないため、不良メモリセルＭ２３は必ず非選択ビット線と非選択ワード線との間、つまり、等価回路の中段に配置されることになる。なお、不活性状態とは、例えば、ハイインピーダンス（Ｈｉ－Ｚ）状態や、選択ビット線の電位と選択ワード線の電位とのほぼ中間的な電位が印加されている状態のことを表す。
　図１５は、ビット線およびワード線がそれぞれ１２８本配置され、それぞれのビット線とワード線との交差点にメモリセル１００が配置されて、１６ｋｂｉｔのメモリセル容量を持つクロスポイント構造のメモリセルアレイでの電圧電流特性の一例を示している。図１５では、横軸に選択ビット線に印加される電圧を０Ｖから４Ｖまで変化させたときの電圧をプロットし、縦軸に、その時に選択ビット線に流れる電流をプロットしている。
　例えば、メモリセルアレイ１１０中に不良のメモリセルがなく全て正常なメモリセルで、選択ビット線に印加される電圧を４Ｖ、選択ワード線に印加される電圧を０Ｖとし、非選択ビット線および非選択ワード線を全てハイインピーダンス（Ｈｉ－Ｚ）状態にした場合には、図１５における実線に示すように、選択ビット線に流れる電流は、約９２．４μＡである。
　一方、選択メモリセルと同一ワード線上に不良メモリセルが１つある場合、つまり、不良メモリセルが等価回路においての下段に配置されている場合は、図１５における×印を伴う破線に示すように、選択ビット線に流れる電流は、約１２７．８μＡにもなり、全て正常なメモリセルの場合よりも約３８％もビット線電流が増加している。これは、（式１）で示したように、選択ビット線に流れる電流は、選択メモリセルに流れる電流Ｉｓｅｌと非選択メモリセルアレイ１１０ｎに流れる電流ΣＩｎｓｅｌとの和になるが、不良メモリセルの影響を受けて非選択メモリセルアレイ１１０ｎに流れる電流ΣＩｎｓｅｌが増加したことにより、選択メモリセルに流れる電流Ｉｓｅｌと非選択メモリセルアレイ１１０ｎに流れる電流ΣＩｎｓｅｌとの和も増加しているためである。また、図１５には示していないが、選択メモリセルと同一ビット線上に不良メモリセルが１つある場合、つまり、不良メモリセルが等価回路において上段に配置されている場合も、同様に約１２７．８μＡのビット線電流が流れる。
　本実施の形態における図１２、図１３で示したように、選択メモリセルが接続されたビット線およびワード線以外のビット線およびワード線に不良メモリセルが１つある場合、つまり、不良メモリセルが等価回路の中段に配置されている場合は、図１５における○印を伴う破線に示すように、選択ビット線に流れる電流は約９３．１μＡ(Ｖｂｌ２＝４Ｖの時)となり、全て正常なメモリセルの場合よりも約０．７％程度しかビット線電流が増加しておらず、不良メモリセルが等価回路の上段または下段に配置された場合（図１５における×印を伴う破線）よりも、ビット線電流の増加が抑制されている。
　よって、メモリセルアレイ１１０中に不良メモリセルがあっても、不良メモリセルが等価回路の中段に配置されるように、不良メモリセルが接続されたビット線およびワード線を不活性状態に固定することによって、不良メモリセルによる異常電流の影響をほとんど受けずに、選択メモリセルの記憶の読み出しまたは書き込みを行うことができる。
　図１６は、メモリセルアレイ１１０中に２つのメモリセルがショート不良を起こしているときの異常電流の電流パスの一例を示す回路図であり、図１７は、図１６の電流パスを説明するための等価回路図である。
　図１６においては、メモリセルアレイ１１０のビット線ＢＬ２とワード線ＷＬ３とによってメモリセルＭ３２が選択されているときに、選択メモリセルＭ３２が接続されている選択ビット線ＢＬ２および選択ワード線ＷＬ３以外のビット線およびワード線に接続されたメモリセルＭ２３およびＭ１４がショート不良を起こしているときの異常電流パスを示している。
　クロスポイント構造のメモリセルアレイの場合、ビット線とワード線とがメモリセルを介して網の目状に接続されているため、非選択メモリセルアレイ中にショート不良を起こしている不良メモリセルがあると、その不良メモリセルが選択されていなくても、選択ビット線ＢＬ２から不良メモリセルＭ２３およびＭ１４を介して、選択ワード線に対して異常電流パスが生じる。しかし、選択ビット線および選択ワード線以外に接続されたメモリセルが不良を起こしている場合は、異常電流パスは各不良メモリセルに対して各１つずつしか生じない。
　図１７は、図１６の電流パスを説明するための等価回路図である。選択メモリセルＭ３２が接続されている選択ビット線ＢＬ２および選択ワード線ＷＬ３に接続されていないメモリセルＭ２３およびＭ１４がショート不良を起こしている場合、図１７に示すように、不良メモリセルＭ２３およびＭ１４は、いずれもメモリセルが３段直列接続された非選択メモリセルアレイ１１０ｎの等価回路の中段に位置する箇所に配置される。ところが、図６でのメモリセルアレイの電圧特性で示されるように、等価回路の中段に配置されたメモリセルに印加される電圧は、等価回路の上段および下段に配置されたメモリセルと比較すると数分の一の電圧しかメモリセル間に印加されず、等価回路の中段に不良メモリセルが配置されると、不良メモリセルが配置されている電流パスにはわずかな異常電流しか流れることがない。
　さらに、非選択メモリセルアレイ１１０ｎに流れる非選択メモリセルアレイ電流ΣＩｎｓｅｌの電流パスは、上記した（ａ－１）～（ｃ－３）までの９つの電流パスがあるが、不良のメモリセルＭ２３を介して異常電流Ｉｉｎ１が流れる電流パスは、（ｂ－２）の１つの電流パスのみであり、不良のメモリセルＭ１４を介して異常電流Ｉｉｎ２が流れる電流パスは、（ａ－３）の１つの電流パスのみである。
　つまり、不良メモリセルＭ２３およびＭ１４が接続されていないビット線ＢＬ３およびＢＬ４、ワード線ＷＬ２およびＷＬ１と異なる選択ビット線ＢＬ２および選択ワード線ＷＬ３に接続されたメモリセルＭ３２を選択すると、選択ビット線ＢＬ２から選択ワード線ＷＬ３に対して、不良メモリセルＭ２３を介して１つの異常電流Ｉｉｎ１が流れ、不良メモリセルＭ１４を介して１つの異常電流Ｉｉｎ２が流れる。したがって、選択ビット線ＢＬ２から選択ワード線ＷＬ３には、異常電流Ｉｉｎ１とＩｉｎ２との和の電流が流れる。
　一般に、ビット線やワード線には十数個から数千個程度のメモリセルが接続されているが、不良メモリセルが複数存在しても、不良メモリセルの数の異常電流パスしか存在しないことになる。したがって、不良メモリセル数が少ないほど異常電流は低減されることになる。
　なお、このような異常電流パスは、不良メモリセルＭ２３およびＭ１４が接続されているビット線ＢＬ３およびＢＬ４、ワード線ＷＬ２およびＷＬ１と異なるビット線およびワード線に接続されているメモリセルが選択されている場合に起こるため、メモリセルＭ３１、Ｍ４１、Ｍ４２を選択している場合についても、同様に、各不良メモリセルに対して１つずつの異常電流パスが発生する。
　したがって、不良メモリセルが上記した等価回路の中段に配置されるように、不良メモリセルＭ２３およびＭ１４が接続されているビット線ＢＬ３およびＢＬ４、ワード線ＷＬ２およびＷＬ１以外のビット線およびワード線に接続されているメモリセルが選択される構成とすることにより、選択メモリセルにおいて、不良メモリセルを流れる異常電流の影響を低減することができる。
　図１８は、メモリセルアレイ１１０中の２つの不良メモリセルＭ２３およびＭ１４を、メモリセルアレイ１１０の等価回路において、選択メモリセルと並列に配置される３段の直列接続されたメモリセルの中段に配置する方法を説明する図である。
　図１８において、不良メモリセルＭ２３およびＭ１４に接続されるビット線ＢＬ３とＢＬ４、およびワード線ＷＬ２とＷＬ１とを不活性状態に固定、つまり、選択状態でない状態にすることで、ビット線ＢＬ３とＢＬ４、およびワード線ＷＬ２とＷＬ１とは選択状態になることはない。ビット線ＢＬ３とＢＬ４、およびワード線ＷＬ２とＷＬ１とが不活性状態に固定されているのであれば、不良メモリセルＭ２３およびＭ１４は選択ビット線および選択ワード線につながることがないため、不良メモリセルＭ２３およびＭ１４は必ず非選択ビット線と非選択ワード線との間、つまり等価回路の中段に常に配置されることになる。これにより、選択メモリセルにおいて、不良メモリセルＭ２３およびＭ１４を流れる異常電流の影響を低減することができる。
　［異常電流の第２の低減方法］
　次に、本実施の形態におけるメモリセルアレイ１１０中に不良メモリセルが１つ存在するときに流れる異常電流の第２の低減方法について説明する。
　図１９は、メモリセルアレイ１１０中の不良メモリセルに流れる異常電流をさらに低減する方法について説明するための回路図であり、不活性状態に固定されるメモリセルの配置を説明するための回路図である。図２０は、図１９の電流パスを説明するための等価回路図である。
　図１９において、メモリセルＭ３２を選択したときに、不良メモリセルＭ２３に流れる異常電流Ｉｉｎ１は、選択ビット線ＢＬ２からメモリセルＭ２２（正常メモリセル）と、不良メモリセルＭ２３と、メモリセルＭ３３（正常メモリセル）とを介して、選択ワード線ＷＬ３に流れる電流パスを通ることになる。つまり、不良メモリセルＭ２３に流れる異常電流の電流パスには、不良メモリセルＭ２３が接続されているビット線ＢＬ３に接続されているメモリセルＭ３３（正常メモリセル）と、不良メモリセルＭ２３が接続されているワード線ＷＬ２に接続されているメモリセルＭ２２（正常メモリセル）とが配置されており、正常なメモリセルＭ３３およびＭ２２を介して異常電流Ｉｉｎ１が流れている。
　図２０に示すように、不良メモリセルＭ２３が接続されているビット線ＢＬ３に接続されているメモリセルＭ３３（正常メモリセル）は、メモリセルアレイ１１０の等価回路において、選択メモリセルＭ３２と並列に配置された３段の直列接続されたメモリセルＭ２２、Ｍ２３、Ｍ３３の下段に配置される。不良メモリセルＭ２３が接続されているワード線ＷＬ２に接続されているメモリセルＭ２２（正常メモリセル）は、上記した等価回路の上段に配置される。不良メモリセルＭ２３は、上記した等価回路の中段に配置される。
　よって、この不良メモリセルＭ２３の抵抗変化素子Ｒ２３を第１の高抵抗状態の抵抗値以上の高い抵抗値である第２の高抵抗状態にし、不良メモリセルＭ２３に接続されるビット線ＢＬ３およびワード線ＷＬ２を不活性状態に固定、つまり、選択状態でない状態にすることで、異常電流Ｉｉｎ１をより小さな電流にすることができる。
　また、正常なメモリセルＭ３３の抵抗変化素子（Ｒ３３）とメモリセルＭ２２の抵抗変化素子（Ｒ２２）の少なくとも一方を第１の高抵抗状態の抵抗値以上の高い抵抗値である第３の高抵抗状態にし、不良メモリセルＭ２３に接続されるビット線ＢＬ３およびワード線ＷＬ２を不活性状態に固定、つまり、選択状態でない状態にすることで、異常電流Ｉｉｎ１をより小さな電流にすることができる。
　つまり、異常電流の電流パス上に配置されたメモリセルＭ２２、Ｍ２３、Ｍ３３の抵抗変化素子（Ｒ２２、Ｒ２３、Ｒ３３）の少なくとも１つを第１の高抵抗状態の抵抗値以上の高い抵抗値にし、不良メモリセルＭ２３に接続されるビット線ＢＬ３およびワード線ＷＬ２を不活性状態に固定、つまり、選択状態でない状態にすることで、異常電流を低減することができる。
　以上は、選択メモリセルＭ３２の場合について説明したが、例えば他のメモリセルＭ１１、Ｍ１２、Ｍ１４、Ｍ３１、Ｍ３４、Ｍ４１、Ｍ４２、Ｍ４４を選択した場合についても同様である。よって、少なくとも、不良メモリセルＭ２３の抵抗変化素子（Ｒ２３）を第１の高抵抗状態の抵抗値よりも抵抗値の高い第２の高抵抗状態にするか、不良メモリセルＭ２３の一方の端子に接続されているビット線ＢＬ３に接続されている他の全てのメモリセルの抵抗変化素子を第１の高抵抗状態の抵抗値よりも抵抗値の高い第３の高抵抗状態にするか、不良メモリセルＭ２３のもう一方の端子に接続されているワード線ＷＬ２に接続されている他の全てのメモリセルの抵抗変化素子を第１の高抵抗状態の抵抗値よりも抵抗値の高い第４の高抵抗状態にすることで、不良メモリセルに流れる異常電流を低減することができる。
　なお、第２の高抵抗状態の抵抗値、第３の高抵抗状態の抵抗値および第４の高抵抗状態の抵抗値は、第１の高抵抗状態の抵抗値よりも１０倍以上高いほうがさらに望ましい。第２の高抵抗状態および第３の高抵抗状態の抵抗値については、後に説明する。
　次に、本願におけるメモリセルアレイ１１０中に不良メモリセルが２つ存在するときに流れる異常電流の第２の低減方法について説明する。
　図２１は、メモリセルアレイ１１０中の不良メモリセルに流れる異常電流をさらに低減する方法について説明するための回路図であり、図２２は、図２１の電流パスを説明するための等価回路図である。
　図２１において、メモリセルＭ３２を選択したときに、不良メモリセルＭ２３に流れる異常電流Ｉｉｎ１は、選択ビット線ＢＬ２からメモリセルＭ２２（正常メモリセル）と、不良メモリセルＭ２３と、メモリセルＭ３３（正常メモリセル）とを介して、選択ワード線ＷＬ３に流れる電流パスを通ることになる。また、メモリセルＭ３２を選択したときに、不良メモリセルＭ１４に流れる異常電流Ｉｉｎ２は、選択ビット線ＢＬ２からメモリセルＭ１２（正常メモリセル）と、不良メモリセルＭ１４と、メモリセルＭ３４（正常メモリセル）とを介して、選択ワード線ＷＬ３に流れる電流パスを通ることになる。つまり、不良メモリセルＭ２３に流れる異常電流の電流パスには、不良メモリセルＭ２３が接続されているビット線ＢＬ３に接続されているメモリセルＭ３３（正常メモリセル）と、不良メモリセルＭ２３が接続されているワード線ＷＬ２に接続されているメモリセルＭ２２（正常メモリセル）とが配置されており、正常なメモリセルＭ３３およびＭ２２を介して異常電流Ｉｉｎ１が流れている。また、不良メモリセルＭ１４に流れる異常電流の電流パスには、不良メモリセルＭ１４が接続されているビット線ＢＬ４に接続されているメモリセルＭ３４（正常メモリセル）と、不良メモリセルＭ１４が接続されているワード線ＷＬ１に接続されているメモリセルＭ１２（正常メモリセル）とが配置されており、正常なメモリセルＭ３４およびＭ１２を介して異常電流Ｉｉｎ２が流れている。
　図２２に示すように、不良メモリセルＭ２３が接続されているビット線ＢＬ３に接続されているメモリセルＭ３３（正常メモリセル）は、メモリセルアレイ１１０の等価回路において、選択メモリセルＭ３２と並列に接続された３段の直列接続されたメモリセルＭ２２、Ｍ２３、Ｍ３３の下段に配置される。不良メモリセルＭ２３が接続されているワード線ＷＬ２に接続されているメモリセルＭ２２（正常メモリセル）は、上記した等価回路の上段に配置される。不良メモリセルＭ２３は、上記した等価回路の中段に配置される。
　また、不良メモリセルＭ１４が接続されているビット線ＢＬ４に接続されているメモリセルＭ３４（正常メモリセル）は、メモリセルアレイ１１０の等価回路において、選択メモリセルＭ３２と並列に接続された３段の直列接続されたメモリセルＭ１２、Ｍ１４、Ｍ３４の下段に配置される。不良メモリセルＭ１４が接続されているワード線ＷＬ１に接続されているメモリセルＭ１２（正常メモリセル）は、上記した等価回路の上段に配置される。不良メモリセルＭ１４は、上記した等価回路の中段に配置される。
　よって、この不良メモリセルＭ２３の抵抗変化素子Ｒ２３を第１の高抵抗状態の抵抗値以上の高い抵抗値である第２の高抵抗状態にし、不良メモリセルＭ２３に接続されるビット線ＢＬ３およびワード線ＷＬ２を不活性状態に固定、つまり、選択状態でない状態にすることで、異常電流Ｉｉｎ１をより小さな電流にすることができる。同様に、不良メモリセルＭ１４の抵抗変化素子Ｒ１４を第１の高抵抗状態の抵抗値以上の高い抵抗値である第２の高抵抗状態にし、不良メモリセルＭ１４に接続されるビット線ＢＬ４、およびワード線ＷＬ１を不活性状態に固定、つまり、選択状態でない状態にすることで、異常電流Ｉｉｎ２をより小さな電流にすることができる。
　また、正常なメモリセルＭ３３の抵抗変化素子（Ｒ３３）とメモリセルＭ２２の抵抗変化素子（Ｒ２２）の少なくとも一方を第１の高抵抗状態の抵抗値以上の高い抵抗値である第３の高抵抗状態にし、不良メモリセルＭ２３に接続されるビット線ＢＬ３およびワード線ＷＬ２を不活性状態に固定、つまり、選択状態でない状態にすることで、異常電流Ｉｉｎ１をより小さな電流にすることができる。同様に、正常なメモリセルＭ３４の抵抗変化素子（Ｒ３４）とメモリセルＭ１２の抵抗変化素子（Ｒ１２）の少なくとも一方を第１の高抵抗状態の抵抗値以上の高い抵抗値である第３の高抵抗状態にし、不良メモリセルＭ２３に接続されるビット線ＢＬ３およびワード線ＷＬ２を不活性状態に固定、つまり、選択状態でない状態にすることで、異常電流Ｉｉｎ２をより小さな電流にすることができる。
　つまり、異常電流の電流パス上に配置されたメモリセルＭ２２、Ｍ２３、Ｍ３３、Ｍ１２、Ｍ１４、Ｍ３４の抵抗変化素子（Ｒ２２、Ｒ２３、Ｒ３３、Ｒ１２、Ｒ１４、Ｒ３４）の少なくとも１つ以上の抵抗変化素子を第１の高抵抗状態の抵抗値以上の高い抵抗値にし、不良メモリセルＭ２３、Ｍ１４に接続されるビット線ＢＬ３およびＢＬ４、ワード線ＷＬ２およびＷＬ１を不活性状態に固定、つまり、選択状態でない状態にすることで、異常電流を低減することができる。
　以上は、選択メモリセルＭ３２の場合について説明したが、例えば他のメモリセルＭ３１、Ｍ３４、Ｍ４１、Ｍ４２を選択した場合についても同様である。よって、少なくとも、不良メモリセルＭ２３、Ｍ１４の抵抗変化素子（Ｒ２３、Ｒ１４）を第１の高抵抗状態の抵抗値よりも抵抗値の高い第２の高抵抗状態にするか、不良メモリセルＭ２３、Ｍ１４の一方の端子に接続されているビット線ＢＬ３およびＢＬ４に接続されている他の全てのメモリセルの抵抗変化素子を第１の高抵抗状態の抵抗値よりも抵抗値の高い第３の高抵抗状態にするか、不良メモリセルのもう一方の端子に接続されているワード線ＷＬ２およびＷＬ１に接続されている他の全てのメモリセルの抵抗変化素子を第１の高抵抗状態の抵抗値よりも抵抗値の高い第４の高抵抗状態にすることで、各不良メモリセルに流れる異常電流を低減することができる。これにより、メモリセルアレイ全体に流れる異常電流を削減することができる。
　なお、第２の高抵抗状態の抵抗値、第３の高抵抗状態の抵抗値および第４の高抵抗状態の抵抗値は、第１の高抵抗状態の抵抗値よりも１０倍以上高いほうがさらに望ましい。第２の高抵抗状態および第３の高抵抗状態の抵抗値については、後に説明する。
　［不良メモリセルの救済方法］
　次に、本実施の形態におけるメモリセルアレイ中に不良メモリセルが存在するときの救済方法について説明する。
　図２３は、メモリセルアレイの構成を示す回路図であり、図２４は、図２３の電流パスを説明するための等価回路図である。
　図２３に示すように、メモリセルアレイ１２０は、図２で示した複数個のメモリセル１００が行方向および列方向に４×４のマトリクス状に配置されたメインメモリセルアレイ１３０と、同じく図２で示した複数個のメモリセル１００が複数個配置された冗長メモリセルアレイ１４０とで構成されている。また、メモリセルアレイ１２０は、第１の平面において平行に配置された複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、・・・と、第１の平面と異なる第２の平面において平行に配置された複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、・・・とを備えており、さらに、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、・・・と平行に配置された少なくとも１本の冗長ワード線ＷＬＲ１、・・・と、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、・・・と平行に配置された少なくとも１本の冗長ビット線ＢＬＲ１、・・・とを備えている。
　なお、本実施の形態においては、説明を簡略化するため、メインメモリセルアレイ１３０は、図２３に示すように、メモリセル１００が列方向に４個、行方向に４個の合計１６個で構成され、ビット線、およびワード線もメモリセルの配置に合わせてそれぞれ４本ずつ配置したメインメモリセルアレイ１３０について記載しているが、列方向および行方向にそれぞれ２個以上のメモリセルが配置され、ワード線およびビット線もメモリセルの配置に合わせてそれぞれ２本以上が配置されていれば構わない。
　また、冗長メモリセルアレイ１４０は、図２３に示すように、メモリセル１００が冗長ビット線ＢＬＲ１と各ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４および冗長ワード線ＷＬＲ１との交点、および、冗長ワード線ＷＬＲ１と各ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４および冗長ビット線ＢＬＲ１との交点にそれぞれ配置され、合計９個で構成されている。なお、図２３では、冗長ビット線ＢＬＲ１および冗長ワード線ＷＬＲ１はメモリセルの配置に合わせてそれぞれ１本ずつ配置されているが、列方向および行方向にそれぞれ１個以上のメモリセルが配置され、冗長ワード線および冗長ビット線もメモリセルの配置に合わせてそれぞれ１本以上が配置されていれば構わない。
　メインメモリセルアレイ１３０中の不良メモリセルを、図２４に示すように、メインメモリセルアレイ１３０の等価回路において、選択メモリセルと並列に配置された３段の直列接続されたメモリセルの中段に配置するには、不良メモリセルＭ２３に接続されるビット線ＢＬ３およびワード線ＷＬ２を不活性状態（例えば、ハイインピーダンス（Ｈｉ－Ｚ）状態）に固定する。これにより、ビット線ＢＬ３およびワード線ＷＬ２は、選択状態になることはない。ビット線ＢＬ３およびワード線ＷＬ２が不活性状態に固定されているのであれば、不良メモリセルＭ２３は選択ビット線および選択ワード線につながることがないため、不良メモリセルＭ２３は必ず非選択ビット線と非選択ワード線との間、つまり、等価回路の中段に配置されることになる。
　一方、メインメモリセルアレイ１３０中で、不活性状態になったメモリセルＭ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ３３、Ｍ４３は、冗長メモリセルアレイ１４０中にあるメモリセルの一部と交換することで、不活性状態のメモリセルを補うことができる。つまり、メインメモリセルアレイ１３０中の不活性状態になったメモリセルＭ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ３３、Ｍ４３にアクセスしたときは、冗長メモリセルアレイ１４０中のメモリセルＭＷ１１、ＭＷ１２、ＭＲ１１、ＭＷ１４、ＭＢ１１、ＭＢ１３、ＭＢ１４にアクセスすることで対応できる。
　詳細には、図２３に示すように不活性状態のメモリセルＭ２１、Ｍ２２、Ｍ２４は、メモリセルＭ２１、Ｍ２２、Ｍ２４が接続されたビット線ＢＬ１、ＢＬ２、ＢＬ４と冗長ワード線ＷＬＲ１との交差点に配置された冗長メモリセルＭＷ１１、ＭＷ１２、ＭＷ１４とそれぞれ交換される。不活性状態のメモリセルＭ１３、Ｍ３３、Ｍ４３は、メモリセルＭ１３、Ｍ３３、Ｍ４３が接続されたワード線ＷＬ１、ＷＬ３、ＷＬ４と冗長ビット線ＢＬＲ１との交差点に配置された冗長メモリセルＭＢ１１、ＭＢ１３、ＭＢ１４とそれぞれ交換される。不良メモリセルＭ２３は、冗長ワード線ＷＬＲ１と冗長ビット線ＢＬＲ１との交差点に配置された冗長メモリセルＭＲ１１と交換される。不活性状態になったメモリセルのアドレス情報と、交換された冗長メモリセルのアドレス情報は、後に説明する不良アドレス記憶回路２１３（図２５Ａ参照）に記憶される。
　なお、上記した不良メモリセルおよび不活性状態のメモリセルの交換先のメモリセルは一例であり、不良メモリセルおよび不活性状態のメモリセルの交換先のメモリセルは、適宜変更してもよい。
　図２４に示すように、この不良メモリセルＭ２３の抵抗変化素子Ｒ２３を第１の高抵抗状態の抵抗値以上の高い抵抗値である第２の高抵抗状態にし、不良メモリセルＭ２３に接続されるビット線ＢＬ３およびワード線ＷＬ２を不活性状態に固定、つまり、選択状態でない状態にすることで、異常電流パスに流れる異常電流Ｉｉｎ１はより小さな電流にすることができる。
　また、メインメモリセルアレイ１３０中の不良メモリセルＭ２３の一方の端子に接続されているビット線ＢＬ３に接続されている他の全てのメモリセルＭ１３、Ｍ３３、Ｍ４３、ＭＷ１３の抵抗変化素子（Ｒ１３、Ｒ３３、Ｒ４３、ＲＷ１３）を第１の高抵抗状態の抵抗値よりも抵抗値の高い第３の高抵抗状態にするか、不良メモリセルＭ２３のもう一方の端子に接続されているワード線ＷＬ２に接続されている他の全てのメモリセルＭ２１、Ｍ２２、Ｍ２４、ＭＢ１２の抵抗変化素子（Ｒ２１、Ｒ２２、Ｒ２４、ＲＢ１２）を第１の高抵抗状態の抵抗値よりも抵抗値の高い第４の高抵抗状態にすることで、不良メモリセルＭ２３に流れる異常電流を削減することができる。
　なお、上記した不良メモリセルの救済方法は、不良メモリセルと冗長メモリセルとを対応付けて交換する置換救済方法であるが、不良メモリセルを隣接するメモリセルと交換し、交換されたメモリセルをさらに隣接するメモリセルと交換し、同様に冗長メモリセルまで順々にメモリセルを交換するシフト救済方法により不良メモリセルを救済してもよい。
　［抵抗変化型不揮発性記憶装置］
　図２５Ａは、本願の実施の形態における抵抗変化型不揮発性記憶装置２００の構成図を示すものである。図２５Ａに示すように、本実施の形態に係る抵抗変化型不揮発性記憶装置２００は、基板上にメモリ本体部２０１を備えている。メモリ本体部２０１は、メモリセルアレイ２０２と、ワード線選択回路２０３と、ビット線選択回路２０４と、データの書き込みを行うための書き込み回路２０５と、データの読み出しを行うための読み出し回路２０６と、データ信号入出力回路２０７とを備えている。
　読み出し回路２０６は、センスアンプ３００と、ビット線制御電圧切り替え回路４００と、ビット線制御電圧を発生するビット線制御電圧発生回路５００とで構成されており、外部から入出力されるデータ信号の入出力を行うためのデータ信号入出力回路２０７に接続されている。
　また、この抵抗変化型不揮発性記憶装置２００は、抵抗変化型不揮発性記憶装置２００の外部から入力されるアドレス信号を受け取るアドレス信号入力回路２０８と、抵抗変化型不揮発性記憶装置２００の外部から入力される制御信号を受け取る制御回路２０９とを備えている。
　さらには、書き込み用電源２１０として、低抵抗化用電源２１１と高抵抗化用電源２１２を備え、低抵抗化用電源２１１の出力ＶＬと、高抵抗化用電源２１２の出力ＶＨとは、メモリ本体部２０１の書き込み回路２０５に供給される。
　また、この抵抗変化型不揮発性記憶装置２００は、読み出し回路２０６で検出した不良アドレスを記憶する不良アドレス記憶回路２１３と、アドレス比較を行うアドレス比較回路２１４とを備えている。
　また、本実施の形態に係る抵抗変化型不揮発性記憶装置２００は、動作モードとして、メモリセルにデータを書き込む書き込みモードと、メモリセルのデータを読み出す読み出しモードと、メモリセルの特性を判定するセル特性判定モードと、不良のメモリセルのアドレス情報等を記憶する不良情報記憶モードとを備えている。
　メモリセルアレイ２０２は、図２で示した複数個のメモリセル１００が行方向と列方向にマトリクス状に配置されたメインメモリセルアレイ６００と、同じく図２で示した複数個のメモリセル１００が複数個配置された冗長メモリセルアレイ６１０とを備えている。
　冗長メモリセルアレイ６１０は、メインメモリセルアレイ６００の各行および各列に同数個ずつメモリセル１００が配置されて構成されている。一例として、図２５Ａにおける冗長メモリセルアレイ６１０には、メインメモリセルアレイ６００の各行および各列に１つずつ冗長メモリセルが配置されている。さらに、冗長メモリセルが配置された行および列の交点部分に１つメモリセル１００が配置されている。つまり、冗長メモリセルアレイ６１０は、メインメモリセル６００の行数と列数の合計より１多い数の冗長メモリセルにより構成されている。
　また、メモリセルアレイ２０２は、互いに交差するように配列された複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・とを備えており、さらに、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と平行に配置された少なくとも１本以上の冗長ワード線ＷＬＲ１、・・・と、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・と平行に配置された少なくとも１本以上の冗長ビット線ＢＬＲ１、・・・とを備えている。
　図２５Ａに示すように、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・、および少なくとも１本以上の冗長ワード線ＷＬＲ１、・・・は、基板の主面に平行な同一の平面内（第１の平面内）において互いに平行に配置されている。同様に、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・、および少なくとも１本以上の冗長ビット線ＢＬＲ１、・・・は、第１の平面に平行な同一の平面内（第１の平面に平行な第２の平面内）において互いに平行に配置されている。
　また、上記した第１の平面と第２の平面は平行に配置され、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・、および少なくとも１本以上の冗長ワード線ＷＬＲ１、・・・と、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・、および少なくとも１本以上の冗長ビット線ＢＬＲ１、・・・は立体交差するように配置されている。
　メインメモリセルアレイ６００内で、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・とビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・との立体交差した位置には、メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３、・・・（以下、「メモリセルＭ１１、Ｍ１２、Ｍ１３、・・・」と表す）が配置されている。また、冗長メモリセルアレイ６１０内で、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と冗長ビット線ＢＬＲ１、・・・との立体交差した位置には、冗長メモリセルＭＢ１１、ＭＢ１２、ＭＢ１３、・・・が配置され、ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・と冗長ワード線ＷＬＲ１、・・・との立体交差した位置には、冗長メモリセルＭＷ１１、ＭＷ１２、ＭＷ１３、・・・が配置されている。さらに、冗長ビット線ＢＬＲ１、・・・と冗長ワード線ＷＬＲ１、・・・との立体交差した位置には、冗長メモリセルＭＲ１１、・・・が配置されている。つまり、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・および複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・は、メインメモリセルアレイ６００と冗長メモリセルアレイ６１０に共通して配置されている。
　メモリセルＭ１１、Ｍ１２、Ｍ１３、・・・は、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３、・・・（以下、「電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・」と表す）と、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・と直列接続された抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・」と表す）とで構成されている。
　同様に、冗長メモリセルＭＢ１１、ＭＢ１２、ＭＢ１３、・・・は、電流制御素子ＤＢ１１、ＤＢ１２、ＤＢ１３、・・・と、電流制御素子ＤＢ１１、ＤＢ１２、ＤＢ１３、・・・と直列接続された抵抗変化素子ＲＢ１１、ＲＢ１２、ＲＢ１３、・・・とで構成されている。冗長メモリセルＭＷ１１、ＭＷ１２、ＭＷ１３、・・・は、電流制御素子ＤＷ１１、ＤＷ１２、ＤＷ１３、・・・と、電流制御素子ＤＷ１１、ＤＷ１２、ＤＷ１３、・・・と直列接続された抵抗変化素子ＲＷ１１、ＲＷ１２、ＲＷ１３、・・・とで構成されている。冗長メモリセルＭＲ１１、・・・は、電流制御素子ＤＲ１１、・・・と、電流制御素子ＤＲ１１、・・・と直列接続された抵抗変化素子ＲＲ１１、・・・とで構成されている。
　つまり、図２５Ａに示すように、メインメモリセルアレイ６００内の抵抗変化素子Ｒ１１、Ｒ２１、Ｒ３１、・・・の一方の端子は、電流制御素子Ｄ１１、Ｄ２１、Ｄ３１、・・・と接続しており、もう一方の端子は、ビット線ＢＬ１と接続され、抵抗変化素子Ｒ１２、Ｒ２２、Ｒ３２、・・・の一方の端子は、電流制御素子Ｄ１２、Ｄ２２、Ｄ３２、・・・と接続しており、もう一方の端子は、ビット線ＢＬ２と接続され、抵抗変化素子Ｒ１３、Ｒ２３、Ｒ３３、・・・の一方の端子は、電流制御素子Ｄ１３、Ｄ２３、Ｄ３３、・・・と接続しており、もう一方の端子は、ビット線ＢＬ３と接続されている。また、電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・の一方の端子は、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ１と接続され、電流制御素子Ｄ２１、Ｄ２２、Ｄ２３、・・・の一方の端子は、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ２と接続され、電流制御素子Ｄ３１、Ｄ３２、Ｄ３３、・・・の一方の端子は、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ３と接続されている。
　同様に、冗長メモリセルアレイ６１０内の抵抗変化素子ＲＢ１１、ＲＢ１２、ＲＢ１３、・・・の一方の端子は、電流制御素子ＤＢ１１、ＤＢ１２、ＤＢ１３、・・・と接続されており、もう一方の端子は、冗長ビット線ＢＬＲ１、・・・と接続されている。また、電流制御素子ＤＢ１１、ＤＢ１２、ＤＢ１３、・・・の一方の端子は、抵抗変化素子ＲＢ１１、ＲＢ１２、ＲＢ１３、・・・と接続されており、もう一方の端子は、ワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・と接続されている。抵抗変化素子ＲＷ１１、ＲＷ１２、ＲＷ１３、・・・の一方の端子は、電流制御素子ＤＷ１１、ＤＷ１２、ＤＷ１３、・・・と接続されており、もう一方の端子は、ビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・と接続されている。また、電流制御素子ＤＷ１１、ＤＷ１２、ＤＷ１３、・・・の一方の端子は、抵抗変化素子ＲＷ１１、ＲＷ１２、ＲＷ１３、・・・と接続されており、もう一方の端子は、冗長ワード線ＷＬＲ１、・・・と接続されている。抵抗変化素子ＲＲ１１、・・・の一方の端子は、電流制御素子ＤＲ１１、・・・と接続しており、もう一方の端子は、冗長ビット線ＢＬＲ１、・・・と接続されている。また電流制御素子ＤＲ１１、・・・の一方の端子は、抵抗変化素子ＲＲ１１、・・・と接続されており、もう一方の端子は、冗長ワード線ＷＬＲ１、・・・と接続されている。
　なお、本実施の形態では、冗長メモリセルアレイ６１０をメインメモリセルアレイ６００の端部に配置しているが、メインメモリセルアレイ６００の中に配置しても構わない。また、本実施の形態では、ビット線側に抵抗変化素子を接続し、ワード線側に電流制御素子を接続しているが、ビット線側に電流制御素子を接続し、ワード線側に抵抗変化素子を接続しても構わない。また、本実施の形態では、冗長メモリセルアレイの冗長ビット線ＢＬＲ１および冗長ワード線ＷＬＲ１は少なくとも１本であればよく、冗長メモリセルアレイに配置されたメモリセル１００の列数に応じて複数本搭載しても構わない。
　なお、冗長メモリセルアレイ６１０の配置は、図２５Ａに示したように、メインメモリセルアレイ６００に対して右辺および上辺の行列方向に限られるものではなく、その他の配置も有りえる。図２５Ｂ、図２５Ｃおよび図２５Ｄは、メインメモリセルアレイおよび冗長メモリセルアレイの他の配置例を示す図である。図２５Ｂ、図２５Ｃおよび図２５Ｄにおいて、斜線で示す部分がメモリセルアレイにおける冗長メモリセルアレイの位置を示している。
　図２５Ｂに示すように、メインメモリセルアレイ６００に対して、列方向に冗長メモリセルアレイ６３０、行方向に冗長メモリセルアレイ６４０が配置され、さらに、冗長メモリセルアレイ６３０、６４０が配置された行列方向の交点部分に冗長メモリセルアレイ６４５を備えたメモリセルアレイ２３２としてもよい。
　また、図２５Ｃに示すように、メインメモリセルアレイを複数のメインメモリセルアレイ６５０ａ、６５０ｂ、６５０ｃ、６５０ｄに分割し、これらの分割した複数のメインメモリセルアレイ６５０に対して、各々の行列方向およびそれらの交点部分に冗長メモリセルアレイ６６０ａ、６６０ｂ、６６０ｃ、６６０ｄ、６７０ａ、６７０ｂ、６７０ｃ、６７０ｄ、６７５ａ、６７５ｂ、６７５ｃ、６７５ｄを備えたメモリセルアレイ２４２としてもよい。
　また、図２５Ｄに示すように、メインメモリセルアレイを複数のメインメモリセルアレイ６８０ａ、６８０ｂ、６８０ｃ、６８０ｄに分割し、これらの分割した複数のメインメモリセルアレイ６８０に対して、各々の行列方向およびそれらの交点部分に冗長メモリセルアレイ６９０ａ、６９０ｂ、７００ａ、７００ｂ、７０５を備えたメモリセルアレイ２５２としてもよい。
　ワード線選択回路２０３は、アドレス信号入力回路２０８から出力された行アドレス情報と、アドレス比較回路２１４からの行アドレス一致信号とを受け取り、この行アドレス情報と行アドレス一致信号に応じて、複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、・・・、および冗長ワード線ＷＬＲ１、・・・のうち、選択されたワード線に書き込み回路２０５から供給される電圧を印加するとともに、選択されていないワード線には所定の非選択行印加電圧（Ｖｓｓ以上Ｖｗｌ以下の電圧、またはＶｓｓ以上Ｖｗｈ以下の電圧）を印加するか、またはハイインピーダンス（Ｈｉ－Ｚ）状態にすることができる。
　また、同様に、ビット線選択回路２０４は、アドレス信号入力回路２０８から出力された列アドレス情報と、アドレス比較回路２１４からの列アドレス一致信号とを受け取り、この列アドレス情報と列アドレス一致信号に応じて、複数のビット線ＢＬ１、ＢＬ２、ＢＬ３、・・・、および冗長ビット線ＲＬＲ１、・・・のうち、選択されたビット線に書き込み回路２０５から供給される電圧、または読み出し回路２０６から供給される電圧を印加するとともに、選択されていないビット線には所定の非選択列印加電圧（Ｖｓｓ以上Ｖｗｌ以下の電圧、またはＶｓｓ以上Ｖｗｈ以下の電圧、またはＶｓｓ以上Ｖｂｌ以下の電圧）を印加するか、またはハイインピーダンス（Ｈｉ－Ｚ）状態にすることができる。
　なお、ワード線選択回路２０３およびビット線選択回路２０４は、本発明におけるメモリ選択回路に相当する。
　書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取り、ワード線およびビット線にそれぞれ以下に示す所定の電圧を印加する。これにより、書き込み回路２０５は、ワード線選択回路２０３とビット線選択回路２０４とで選択されたメモリセルに対して、書き込み電圧を印加してメモリセルの状態を書き換える。
　図２５Ａに示す抵抗変化型不揮発性記憶装置２００において、書き込みモード時に例えば正常なメモリセルＭ１１に対して、ＢＬ１を基準にしてＷＬ１に高い電位となる第１の低抵抗化書き込み電圧Ｖｗｌ１を印加すると、抵抗変化素子Ｒ１１が第１の低抵抗状態に変化する。また、同様に正常なメモリセルＭ１１に対して、ＷＬ１を基準にしてＢＬ１に高い電位となる第１の高抵抗化電圧Ｖｗｈ１を印加すると、抵抗変化素子Ｒ１１が第１の高抵抗状態に変化する。
　また、書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取り、不良メモリセルが接続されたワード線およびビット線に対して、メモリセル選択回路により選択されたビット線とワード線との間に印加される電圧の値のほぼ中間値の電圧を印加するか、または、ハイインピーダンス（Ｈｉ－Ｚ）状態にすることにより、不良メモリセルが接続されたワード線およびビット線を不活性状態に固定する。
　読み出し回路２０６は、読み出しモード時において、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線間に、読み出し電圧Ｖｂｌｒを印加し、選択ビット線に流れる選択ビット線電流をセンスアンプ３００で判定することで、選択されたメモリセルに記憶されている状態を読み出すことができる。また、セル特性判定モード時においては、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線間に、セル特性判定電圧Ｖｂｌｔを印加し、メモリセルに流れるメモリセル電流をセンスアンプ３００で判定することで、メモリセルのセル特性を判定することができる。
　ここで、ビット線制御電圧発生回路５００は、読み出しモード時およびセル特性判定モード時のそれぞれのモードに応じて、ビット線選択回路２０４によって選択した選択ビット線の電位を設定するため、読み出しクランプ電圧Ｖｃｒと、セル特性判定クランプ電圧Ｖｃｔを発生する。
　また、ビット線制御電圧切り替え回路４００は、読み出しモード時には、ビット線制御電圧発生回路５００から出力された読み出しクランプ電圧Ｖｃｒをセンスアンプ３００に供給し、セル特性判定モード時には、ビット線制御電圧発生回路５００から出力されたセル特性判定クランプ電圧Ｖｃｔをセンスアンプ３００に供給するように、読み出しモードとセル特性判定モードに応じて、センスアンプに供給する電圧を切り替えることができる。
　センスアンプ３００は、読み出しモード時およびセル特性判定モード時に応じて、ビット線制御電圧切り替え回路４００から供給された読み出しクランプ電圧Ｖｃｒまたはセル特性判定クランプ電圧Ｖｃｔによって、ビット線の電位をそれぞれ読み出し電圧Ｖｂｌｒ、またはセル特性判定電圧Ｖｂｌｔに設定する。
　さらに、センスアンプ３００は、読み出しモード時において、ビット線選択回路２０４を介して読み出されたメモリセル電流から、メモリセルの抵抗変化素子の状態が第１の低抵抗状態か、第１の高抵抗状態かを読み出し、その結果がデータ信号入出力回路２０７を介して外部へ出力される。また、センスアンプ３００は、セル特性判定モード時において、ビット線選択回路２０４を介して読み出されたメモリセル電流から、メモリセルの状態が正常な状態か、不良の状態かを読み出し、その結果をデータ信号入出力回路２０７を介して外部へ出力するとともに、不良アドレス記憶回路２１３にも出力する。
　制御回路２０９は、書き込みモードにおいては、データ信号入出力回路２０７から入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する信号を書き込み回路２０５へ出力し、読み出しモードにおいては、読み出し用電圧の印加を指示する信号を読み出し回路２０６に出力し、セル特性判定モードにおいては、メモリセルの特性を判定するためのセル判定用電圧の印加を指示する信号を読み出し回路２０６に出力し、不良情報記憶モードにおいては、不良のメモリセルの行アドレス情報と列アドレス情報を不良アドレス記憶回路２１３にて記憶する制御信号をメモリ本体部２０１に出力する。
　また、制御回路２０９は、救済モードにおいては、不良メモリセルが接続されたビット線およびワード線をともに不活性状態に固定するための書き込み信号を書き込み回路２０５へ出力する。この書き込み信号により、書き込み回路２０５は、例えば、ビット線およびワード線をハイインピーダンス状態、つまり、電圧を印加しないフローティング状態にしたり、選択されたビット線とワード線との間に印加される電圧の値のほぼ中間値の電圧を印加したりする。
　なお、制御回路２０９は、不良メモリセルが接続されたビット線およびワード線をともに不活性状態に固定するための信号を、読み出し回路２０６等の書き込み回路２０５以外の回路に与えることで、不良メモリセルが接続されたビット線およびワード線をともに不活性状態に固定してもよい。
　アドレス信号入力回路２０８は、外部から入力されるアドレス情報を受け取り、このアドレス情報に基づいて行アドレス信号をワード線選択回路２０３へ出力するとともに、列アドレス情報をビット線選択回路２０４へ出力する。ここで、アドレス情報とは、メモリセルアレイ２０２内の特定のメモリセルのアドレスを示す情報、列アドレス情報はメモリセルアレイ２０２内の特定の列を示すアドレス情報、行アドレス情報はメモリセルアレイ２０２内の特定の行を示すアドレス情報である。また、アドレス信号入力回路２０８は、不良アドレス記憶回路２１３やアドレス比較回路２１４にアドレス情報（列アドレス情報及び行アドレス情報）を出力する。
　不良アドレス記憶回路２１３は、読み出し回路２０６のセル特性判定モード時において、選択されたメモリセルが不良と判定されたとき、アドレス信号入力回路２０８から入力された列アドレス情報および行アドレス情報を不良アドレスとして記憶する。具体的には、不良アドレス記憶回路２１３は、図２６Ａに示すようなアドレス変換表２１３ａを有している。図２６Ａは、不良アドレス記憶回路２１３が備えるアドレス変換表の一例を示す図である。図２６Ａでは、ビット線単位で不良メモリセルの救済を行う場合を示している。図２６Ａに示すように、アドレス変換表２１３ａは、不良メモリセルを有する不良ビット線と、置換先の冗長メモリセルを有する冗長ビット線とを対応付けて記憶する。なお、不良メモリセルは、ビット線単位で置き換えるだけでなく、ワード線単位、または、メモリセル単位で行ってもよい。ワード線単位、または、メモリセル単位で不良メモリセルの救済を行う場合、不良メモリセルを有する不良ワード線または不良メモリセルと、不良ワード線または不良メモリセルを置き換える置換先の冗長ワード線または冗長メモリセルとを対応付けてアドレス変換表２１３ａに記憶してもよい。
　アドレス比較回路２１４は、アドレス信号入力回路２０８から入力された列アドレス情報と不良アドレス記憶回路２１３で記憶している列アドレス情報とを比較し、一致しているか一致していないかの列アドレス一致信号をビット線選択回路２０４に出力するとともに、アドレス信号入力回路２０８から入力された行アドレス情報と不良アドレス記憶回路２１０で記憶している行アドレス情報とを比較し、一致しているか一致していないかの行アドレス一致信号をワード線選択回路２０３に出力する。
　アドレス信号入力回路２０８から入力された列アドレス情報と不良アドレス記憶回路２１３で記憶している不良ビット線のアドレスとが一致していた場合には、後に説明する救済モードにおいて、図２６Ａに示したアドレス変換表２１３ａにより、不良ビット線（例えば、ＢＬ３）を置換先の冗長ビット線（例えば、ＢＬＲ１）に置き換えて記録の書き込みおよび読み出しを行う。
　書き込み用電源２１０は、低抵抗化用電源２１１と高抵抗化用電源２１２より構成され、その出力はそれぞれ、メモリ本体部２０１の書き込み回路２０５に供給されている。
　図２６Ｂは、図１５における読み出し回路２０６の構成の一例を示す回路図である。
　読み出し回路２０６は、センスアンプ３００と、ビット線制御電圧切り替え回路４００と、ビット線制御電圧発生回路５００と、を備えている。
　センスアンプ３００は、比較回路３１０と、カレントミラー回路３２０と、ビット線電圧制御トランジスタＮ１とで構成されている。カレントミラー回路３２０は、ＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３と、定電流回路３３０とで構成されている。カレントミラー回路３２０のＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ３のそれぞれのソース端子は電源に接続され、それぞれのゲート端子は互いに接続されるとともに、ＰＭＯＳトランジスタＰ１のドレイン端子と、定電流回路３３０の一方の端子とに接続されている。定電流回路３３０のもう一方の端子は、接地電位に接続されている。ＰＭＯＳトランジスタＰ２のドレイン端子は、比較回路３１０の一方の入力端子（例えば、＋端子）と、ビット線電圧制御トランジスタＮ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ３のドレイン端子は、ビット線制御電圧発生回路５００に接続されている。ビット線電圧制御トランジスタＮ１のゲート端子は、ビット線制御電圧切り替え回路４００の出力端子と接続され、ビット線電圧制御トランジスタＮ１のソース端子は、読み出し回路２０６の端子ＢＬＩＮを介して、ビット線選択回路２０４と接続されている。比較回路３１０のもう一方の端子（例えば、－端子）は、読み出し回路２０６の端子ＳＡＲＥＦと接続され、比較回路３１０の出力端子は、読み出し回路２０６の出力端子ＳＡＯＵＴを介して、データ信号入出力回路２０７と接続され、外部にデータを出力する。
　ここで、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のそれぞれのサイズ比で決まるミラー比Ｍ２（＝Ｐ２／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ２の負荷電流Ｉｌｄ２（＝Ｉｒｅｆ×ミラー比Ｍ２）が決まる。また、ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ３のそれぞれのサイズ比で決まるミラー比Ｍ３（＝Ｐ３／Ｐ１）によって、定電流回路３３０に流れる基準電流Ｉｒｅｆが増幅（または減衰）されて、ＰＭＯＳトランジスタＰ３の負荷電流Ｉｌｄ３（＝Ｉｒｅｆ×ミラー比Ｍ３）が決まる。ＰＭＯＳトランジスタＰ２とＰＭＯＳトランジスタＰ３を同じサイズにすることで、負荷電流は同じ電流値（Ｉｌｄ２＝Ｉｌｄ３）に設定することができる。
　一方、ビット線電圧制御トランジスタＮ１のゲート端子には、ビット線制御電圧切り替え回路４００から出力されるクランプ電圧（ＶｃｒまたはＶｃｔ）が印加されるため、ビット線電圧制御トランジスタＮ１のソース端子（端子ＢＬＩＮ）には、ビット線制御電圧切り替え回路４００から出力されるクランプ電圧（ＶｃｒまたはＶｃｔ）からビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分が降下した電圧が印加され、ビット線選択回路２０４を介して、選択されたビット線に印加される。
　また、ビット線電圧制御トランジスタＮ１のドレイン端子（端子ＳＡＩＮ）の電位は、比較回路３１０の＋端子に印加され、比較回路３１０の－端子には、端子ＳＡＲＥＦから基準電圧Ｖｒｅｆが印加されている。比較回路３１０は、－端子に印加された基準電圧Ｖｒｅｆと＋端子に印加された端子ＳＡＩＮの電位を比較する。比較回路３１０は、出力端子に、端子ＳＡＩＮの電位のほうが端子ＳＡＲＥＦの電位よりも低ければＬ電位を出力し、端子ＳＡＩＮの電位のほうが端子ＳＡＲＥＦの電位よりも高ければＨ電位を出力することで、メモリセル１０の状態を、データ信号入出力回路２０７を介して外部に出力する。
　つまり、メモリセル１０に流れる電流が大きければ、端子ＳＡＩＮの電位はＨ電位からＬ電位へと早く変移し、メモリセル１０に流れる電流が小さければ、端子ＳＡＩＮの電位はＨ電位からＬ電位へと遅く変移するか、またはＨ電位のまま維持される。そして、所定の出力センスタイミングで端子ＳＡＩＮと端子ＳＡＲＥＦの電位を比較回路３１０で比較すると、端子ＳＡＩＮの電位のほうが低ければ、出力端子ＳＡＯＵＴにＬ電位を出力し、メモリセル１０に流れる電流が小さいと判定する。また、同様に端子ＳＡＩＮの電位のほうが高ければ、出力端子ＳＡＯＵＴにＨ電位を出力し、メモリセル１０に流れる電流が大きいと判定する。なお、図６には示していないが、端子ＳＡＲＥＦから印加される基準電圧Ｖｒｅｆは、抵抗変化型不揮発性記憶装置２００内部で発生させても良いし、または、外部端子から印加しても構わない。
　ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧は、ビット線制御電圧発生回路５００で生成される。ビット線制御電圧発生回路５００は、リファレンス電流制御素子ＲＤ１０と、ＮＭＯＳトランジスタＮ１０と、リファレンス抵抗変化素子ＲＥ１０とで構成されている。
　リファレンス電流制御素子ＲＤ１０の一方の端子は、カレントミラー回路３２０のＰＭＯＳトランジスタＰ３のドレイン端子と接続されるとともに、ビット線制御電圧発生回路５００の出力端子ＯＵＴ１と接続され、読み出しクランプ電圧Ｖｃｒを出力端子より出力する。リファレンス電流制御素子ＲＤ１０のもう一方の端子は、ＮＭＯＳトランジスタＮ１０のドレイン端子とゲート端子に接続されるとともに、出力端子ＯＵＴ２と接続され、セル特性判定クランプ電圧Ｖｃｔを出力端子より出力する。
　ＮＭＯＳトランジスタＮ１０のソース端子は、リファレンス抵抗変化素子ＲＥ１０の一方の端子と接続され、リファレンス抵抗変化素子ＲＥ１０の他方の端子は、接地されている。
　ここで、リファレンス電流制御素子ＲＤ１０、および、リファレンス抵抗変化素子ＲＥ１０は、メモリセルアレイ２０２に含まれる電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・や抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・と同じ素子で構成される。ここでは明記していないが、リファレンス抵抗変化素子ＲＥ１０は、メモリセルアレイ２０２に含まれる抵抗変化素子と同様に高抵抗状態、または低抵抗状態に設定することができ、少なくとも低抵抗状態のメモリセルを検出するためには、リファレンス抵抗変化素子ＲＥ１０の抵抗値は、メモリセルアレイ２０２の平均的な高抵抗状態の抵抗値に設定することが望ましい。
　ビット線制御電圧発生回路５００の出力端子ＯＵＴ１から出力される読み出しクランプ電圧Ｖｃｒ、および出力端子ＯＵＴ２から出力されるセル特性判定クランプ電圧Ｖｃｔは、リファレンス抵抗変化素子ＲＥ１０に印加される電圧をＶｒｅ（抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、・・・とほぼ同じ印加電圧）、ＮＭＯＳトランジスタＮ１０の閾値電圧をＶｔｎ（ＮＭＯＳトランジスタＮ１とほぼ同じ閾値電圧）、リファレンス電流制御素子ＲＤ１０の閾値電圧をＶＦ（電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、・・・とほぼ同じ閾値電圧）とすると、それぞれ、（式４）、（式５）で表される。
　Ｖｃｒ　＝　Ｖｒｅ　＋　Ｖｔｎ　＋　ＶＦ　　　　　・・・（式４）
　Ｖｃｔ　＝　Ｖｒｅ　＋　Ｖｔｎ　　　　　　　　　　・・・（式５）
　ＮＭＯＳトランジスタＮ１０は、センスアンプ３００のビット線電圧制御トランジスタＮ１と同一のトランジスタサイズで構成され、センスアンプ３００のＰＭＯＳトランジスタＰ３はＰＭＯＳトランジスタＰ２と同一のトランジスタサイズで構成されているが、ビット線電圧制御トランジスタＮ１とＰＭＯＳトランジスタＰ２のサイズ比を保って、ＮＭＯＳトランジスタＮ１０とＰＭＯＳトランジスタＰ３を縮小したサイズで構成してもよい。
　このような構成にすることで、擬似的に出力端子ＯＵＴ１から読み出し回路２０６の端子ＢＬＩＮの電圧（即ち、メモリセルを読み出し動作するときのビット線電圧）よりビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分高い電圧が出力される。また、出力端子ＯＵＴ２から、出力端子ＯＵＴ１よりもリファレンス電流制御素子ＲＤ１０の閾値電圧ＶＦ’（メモリセルの電流制御素子の閾値電圧ＶＦと同じであってもよい）分低い電圧が出力される。なお、出力端子ＯＵＴ１および出力端子ＯＵＴ２から出力される電圧が、それぞれ本実施の形態における第１出力および第２出力に相当する。
　ビット線制御電圧切り替え回路４００は、スイッチＳＷ１とＳＷ２とで構成されている。ビット線制御電圧切り替え回路４００のスイッチＳＷ１の一方の端子は、ビット線制御電圧発生回路５００の出力端子ＯＵＴ１と接続され、スイッチＳＷ２の一方の端子は、ビット線制御電圧発生回路５００の出力端子ＯＵＴ２と接続されている。スイッチＳＷ１とスイッチＳＷ２のそれぞれのもう一方の端子は、互いに接続され、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子に接続されている。ビット線制御電圧切り替え回路４００は、センスアンプ３００の通常読み出しモード時には、ＳＷ１をオン状態、ＳＷ２をオフ状態にすることで、ビット線制御電圧発生回路５００の出力端子ＯＵＴ１の読み出しクランプ電圧ＶｃｒをトランジスタＮ１のゲート端子に出力する。また、セル特性判定モード時には、ＳＷ１をオフ状態、ＳＷ２をオン状態にすることで、ビット線制御電圧発生回路５００の出力端子ＯＵＴ２のセル特性判定クランプ電圧ＶｃｔをトランジスタＮ１のゲート端子に出力する。
　以上の構成によって、ビット線に印加される電圧は、ビット線電圧制御トランジスタＮ１のゲート端子に印加される電圧からトランジスタＮ１の閾値電圧Ｖｔｎ分低い電圧を超えることはないため、通常読み出しモード時にビット線に印加される読み出し電圧Ｖｂｌｒと、セル特性判定モード時にビット線に印加されるセル特性判定電圧Ｖｂｌｔは、それぞれ、（式６）、（式７）で表すことができる。
　Ｖｂｌｒ　≦　Ｖｒｅ　＋　ＶＦ　　　　　　　　　　・・・（式６）
　Ｖｂｌｔ　≦　Ｖｒｅ　　　　　　　　　　　　　　　・・・（式７）
　次に、読み出しモード時においてのメモリセルの読み出し動作について説明する。
　図２７は、メインメモリセルアレイ６００における電流パスを説明するための回路図である。説明を簡素化するために、前述した図２５Ａのメインメモリセルアレイ６００を３×３に配置した場合の回路図で、メモリセルＭ２２を選択する場合についての一例を示している。また、図２８は、図２７の等価回路図である。
　図２７のメインメモリセルアレイ６０１の全メモリセルが正常なメモリセルの場合におけるメモリセルの抵抗状態の読み出しについて、メモリセルＭ２２の抵抗状態の読み出しを例として説明をする。
　読み出しモードでメモリセルＭ２２の抵抗状態を読み出す場合、ワード線選択回路２０３で選択されたワード線ＷＬ２にＶｓｓ電位を与え、ビット線選択回路２０４で選択されたビット線ＢＬ２に、（式６）に示す読み出し電圧Ｖｂｌｒを印加し、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態（Ｈｉ－Ｚ）にしてメモリセルＭ２２を選択する。本実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
　図２８に示すように、メモリセルＭ２２を選択した場合、非選択メモリセルアレイ６０２中の非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３は、３段の直列接続されたメモリセルがメモリセルＭ２２に対して並列に接続されているのと等価に表される。つまり、非選択メモリセルアレイ６０２に流れる全非選択メモリセル電流ΣＩｎｓｅｌｒは、選択ビット線ＢＬ２から選択ワード線ＷＬ２に至る最短の電流経路では少なくとも３段以上の非選択メモリセルを介して、複数の電流パスで電流が流れる。各段には複数の非選択メモリセルが並列に接続されており、１段目は選択ビット線ＢＬ２に接続されている非選択メモリセルＭ１２、Ｍ３２、２段目は非選択ビット線ＢＬ１またはＢＬ３と、非選択ワード線ＷＬ１またはＷＬ３に接続されている非選択メモリセルＭ１１、Ｍ１３、Ｍ３１、Ｍ３３、３段目は選択ワード線ＷＬ２に接続されている非選択メモリセルＭ２１、Ｍ２３が接続されている。メモリセルアレイの規模が大きくなるほど、２段目に接続される非選択メモリセルの並列接続数が大きくなり、インピーダンスが小さくなる。行方向にＭ（＝１００個）と列方向にＮ（＝１００個）のメモリセルが配置されていると、２段目にあるメモリセルは（Ｍ－１）×（Ｎ－１）個（約１００００個近く）になるため、ほとんどインピーダンスが無視できるくらい小さくなる。
　そのため、非選択メモリセルに印加される電圧は、１段目と２段目に配置されている非選択メモリセルＭ１２、Ｍ３２、Ｍ２１、Ｍ２３のインピーダンス比によって分圧されるため、行方向と列方向のメモリセルが同数の場合、各メモリセルの抵抗状態が同じとすると、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される読み出し電圧Ｖｂｌｒの約１／２以下の電圧が、１段目と２段目に配置されている非選択メモリセルＭ１２、Ｍ３２、Ｍ２１、Ｍ２３に印加される。よって、非選択のメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３が、それぞれ図４の特性（１）で示される正常なメモリセルであれば、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３の電流制御素子Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２３、Ｄ３１、Ｄ３２、Ｄ３３には閾値電圧ＶＦ以下の電圧が印加されるため、オフ状態になる。したがって、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３のそれぞれに流れる非選択セル電流の和ΣＩｎｓｅｌは、１μＡよりも少ないオフ電流しか流れない。
　つまり、メモリセルＭ２２の抵抗状態を読み出す場合に流れる選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｒは（式８）のように、選択セル電流Ｉｓｅｌｒと全非選択セル電流ΣＩｎｓｅｌｒの和になる。しかし、全非選択セル電流ΣＩｎｓｅｌｒの値がほとんど無視できるくらい小さいので、選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｒは（式９）のように近似できる。よって、選択メモリセルＭ２２のメモリセル電流は選択ビット線ＢＬ２を介して読み出すことができ、選択メモリセルＭ２２の抵抗変化素子Ｒ２２が第１の高抵抗状態か、低抵抗状態かを読み出すことができる。
　Ｉｂｌｒ　＝　Ｉｓｅｌｒ　＋　ΣＩｎｓｅｌｒ　　　・・・（式８）
　Ｉｂｌｒ　≒　Ｉｓｅｌｒ　　　　　　　　　　　　　・・・（式９）
　なお、図２８に示した非選択メモリセルアレイ６０２では、３段の非選択メモリセルを介して、選択ビット線ＢＬ２から選択ワード線ＷＬ２に流れる非選択電流パスは、少なくとも以下の（ａ）～（ｄ）の４つのパスがある。よって、全非選択メモリセル電流ΣＩｎｓｅｌｒは、（式１０）で示される。
　（ａ）　Ｉｎｓｅｌｒ（ａ）：Ｍ１２→Ｍ１１→Ｍ２１
　（ｂ）　Ｉｎｓｅｌｒ（ｂ）：Ｍ１２→Ｍ１３→Ｍ２３
　（ｃ）　Ｉｎｓｅｌｒ（ｃ）：Ｍ３２→Ｍ３１→Ｍ２１
　（ｄ）　Ｉｎｓｅｌｒ（ｄ）：Ｍ３２→Ｍ３３→Ｍ２３
　ΣＩｎｓｅｌｒ　＝　Ｉｎｓｅｌｒ（ａ）　＋　Ｉｎｓｅｌｒ（ｂ）
　　　　　　　　　　＋Ｉｎｓｅｌｒ（ｃ）　＋　Ｉｎｓｅｌｒ（ｄ）・・・（式１０）
　ここで、選択されたメモリセルＭ２２の電流制御素子Ｄ２２が破壊してショートしているような場合、電流制御素子Ｄ２２は導通状態とみなせる状態になり、ビット線電圧Ｖｂｌｒは全て抵抗変化素子Ｒ２２に印加される。そのため、選択ビット線電流Ｉｂｌｒは、メモリセルＭ２２の抵抗変化素子Ｒ２２が低抵抗状態でも第１の高抵抗状態でも、正常なメモリセルの場合に流れるメモリセル電流以上の値となる。したがって、メモリセルＭ２２の抵抗変化素子Ｒ２２の抵抗状態に応じた電流を正確に読み出すことができないため、メモリセルＭ２２の抵抗状態を検出することができない。
　このような電流制御素子がショート不良を起こしている不良メモリセルの判定方法および不良メモリセルの救済方法については後述する。
　また、メモリセルアレイ中の選択メモリセル以外に、ショート不良を起こしている電流制御素子を有する不良メモリセルが含まれている場合のメモリセルの読み出しについて説明をする。
　図２９は、メインメモリセルアレイ６０１中の非選択メモリセルの１つ、例えばメモリセルＭ２３がショート不良を起こしている場合の電流パスを説明するための回路図である。説明を簡素化するために、前述した図２５Ａのメインメモリセルアレイ６００を３×３に配置した場合の回路図で、メモリセルＭ２２を選択し、メモリセルＭ２３がショート不良を起こしている場合についての一例を示している。また、図３０は、図２９の等価回路図である。
　図２９のメインメモリセルアレイ６０１中のメモリセルＭ２２の抵抗状態を読み出しモードで読み出す場合について説明をする。読み出しモードでメモリセルＭ２２の抵抗状態を読み出す場合、前述したように、ワード線選択回路２０３で選択されたワード線ＷＬ２にＶｓｓ電位を与え、ビット線選択回路２０４で選択されたビット線ＢＬ２に、（式３）に示す読み出し電圧Ｖｂｌｒを印加し、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３は、ハイインピーダンス状態（Ｈｉ－Ｚ）にしてメモリセルＭ２２を選択する。本実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
　ここで、例えば、メインメモリセルアレイ６０１の非選択メモリセルＭ２３がショート不良を起こしている場合、メインメモリセルアレイ６０１には異常電流Ｉｆａｉｌ１やＩｆａｉｌ２が流れることによって、メインメモリセルアレイ６０１全体に影響を及ぼし、選択メモリセルＭ２２の抵抗状態を正確に検出することができない。
　詳細には、図３０に示すように、非選択メモリセルアレイ６０２中の非選択メモリセルＭ２３がショート不良を起こしていると、メモリセルＭ２３はほぼ導通状態とみなせる状態になり、先ほどの非選択電流パスの（ｂ）、および（ｄ）の複数の電流パスで抵抗値が低くなり異常電流が流れるため、（式１０）で示される全非選択メモリセル電流ΣＩｎｓｅｌｒの値が大きな値になり、選択メモリセルＭ２２に流れるメモリセル電流を正常に読み出すことができなくなる。つまり、不良メモリセルＭ２３がメインメモリセルアレイ６０１に接続されている限り、不良メモリセルＭ２３が非選択状態であっても、非選択メモリセルアレイ６０２に異常電流が流れ、メインメモリセルアレイ６０１全体に影響を及ぼすことになり、選択メモリセルＭ２２の抵抗変化素子Ｒ２２の抵抗状態を検出することが難しくなる。
　本願では、このようなショート不良を起こしている不良メモリセルを判定し、救済する方法について以下に示す。
　［不良メモリセルの判定方法］
　図３１は、本実施の形態のメモリセルアレイ２０２における電流パスを説明するための回路図である。説明を簡素化するために、前述した図２５Ａのメインメモリセルアレイ６００を３×３に配置した場合の回路図で、メモリセルＭ２２を選択する場合についての一例を示している。また、図３２は、図１１の等価回路図である。
　まず、図３１のメインメモリセルアレイ６０１中のメモリセルＭ２２をセル特性判定モードで判定する場合について説明をする。セル特性判定モードでメモリセルＭ２２が正常な状態か、ショート不良を起こしている状態かを判定する場合、ワード線選択回路２０３で選択されたワード線ＷＬ２にＶｓｓ電位を与え、ビット線選択回路２０４で選択されたビット線ＢＬ２に、（式７）に示すセル特性判定電圧Ｖｂｌｔを印加し、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３は、ハイインピーダンス状態（Ｈｉ－Ｚ）にしてメモリセルＭ２２を選択する。つまり、ビット線ＢＬ２に、読み出しモードにおけるビット線電圧Ｖｂｌｒよりも、リファレンス電流制御素子ＲＤ１０の閾値電圧ＶＦ（電流制御素子Ｄ２２とほぼ同じ閾値電圧）だけ低いビット線電圧Ｖｂｌｔを印加する。なお、本実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
　図３２に示すように、セル特性判定モードで、選択ビット線に流れる選択ビット線電流Ｉｂｌｔは、選択されたメモリセルＭ２２に流れる選択メモリセル電流Ｉｓｅｌｔと、非選択メモリセルアレイ６０２に流れる全非選択メモリセル電流ΣＩｎｓｅｌｔとの和になる。ここで、メモリセルＭ２２には、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に与えられたセル特性判定電圧Ｖｂｌｔが印加され、メモリセルＭ２２のセル特性状態に応じて選択メモリセル電流Ｉｓｅｌｔが流れる。一方、非選択メモリセルアレイ６０２には、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に与えられたセル特性判定電圧Ｖｂｌｔが印加されるが、いずれの組み合わせをとっても等価的に３段の直列接続になっているため、選択ビット線ＢＬ２に印加されたセル特性判定電圧Ｖｂｌｔは、非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３のそれぞれのインピーダンスに従って分圧されて印加される。そのため、非選択メモリセルアレイ６０２中の非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３が正常なメモリセルの場合、それぞれの電流制御素子には閾値電圧ＶＦ以下の電圧しか印加されないため、それぞれの電流制御素子はオフ状態になり、非選択メモリセルアレイ６０２の全非選択メモリセル電流ΣＩｎｓｅｌｔはほとんど電流が流れない。つまり、選択ビット線電流Ｉｂｌｔは、選択メモリセル電流Ｉｓｅｌｔとほとんど同じになり、選択されたメモリセルＭ２２のセル特性状態を読み出すことができる。また、非選択メモリセルアレイ６０２中の非選択メモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３の中のいずれか１つのメモリセルがショート不良を起こしている不良メモリセルの場合であっても、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に与えられたセル特性判定電圧Ｖｂｌｔは電流制御素子Ｄ２２の閾値電圧ＶＦよりも低い。このため、３段の直列接続されたメモリセルのうちの１つがショート不良を起こしていても、他の２つのメモリセルが正常であれば、それぞれの電流制御素子には閾値電圧ＶＦ以下の電圧しか印加されない。したがって、それぞれの電流制御素子はオフ状態になり、非選択メモリセルアレイ６０２の全非選択メモリセル電流ΣＩｎｓｅｌｔはほとんど電流が流れない。つまり、選択ビット線電流Ｉｂｌｔは、選択メモリセル電流Ｉｓｅｌｔとほとんど同じになる。したがって、選択ビット線電流Ｉｂｌｔを検出することによって、選択されたメモリセルＭ２２のセル特性状態を読み出すことができる。
　つまり、メモリセルＭ２２の状態を読み出す場合に流れる選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｔは（式１１）のように、選択セル電流Ｉｓｅｌｔと全非選択セル電流ΣＩｎｓｅｌｔとの和になるが、全非選択セル電流ΣＩｎｓｅｌｔの値がほとんど無視できるくらい小さい。このため、選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｔは（式１２）のように近似でき、選択メモリセルＭ２２のメモリセル電流は選択ビット線ＢＬ２を介して読み出すことができ、メモリセルＭ２２が正常な状態か、ショート不良の状態かを読み出すことができる。
　Ｉｂｌｔ　＝　Ｉｓｅｌｔ　＋　ΣＩｎｓｅｌｔ　　　・・・（式１１）
　Ｉｂｌｔ　≒　Ｉｓｅｌｔ　　　　　　　　　　　　　・・・（式１２）
　ここで、選択されたメモリセルＭ２２が正常なメモリセルの場合は、（式７）に示すビット線電圧ＶｂｌｔがメモリセルＭ２２に印加されると、電流制御素子Ｄ２２には閾値電圧ＶＦ以下の電圧が印加されるため、電流制御素子Ｄ２２はオフ状態になる。これにより、抵抗変化素子Ｒ２２の抵抗状態に関わらず選択ビット線電流Ｉｂｌｔはほとんど電流が流れない。
　一方、メモリセルＭ２２の電流制御素子Ｄ２２がショート破壊されている場合、電流制御素子Ｄ２２は導通状態とみなせる状態になり、ビット線電圧Ｖｂｌｔは全て抵抗変化素子Ｒ２２に印加される。ここで、抵抗変化素子Ｒ２２が低抵抗状態の時は、抵抗変化素子Ｒ２２の抵抗値に応じて選択ビット線電流Ｉｂｌｔが流れるため、読み出し回路２０６で電流を検出することで、メモリセルＭ２２がショート破壊されていることを判定することができる。ここで、読み出し回路２０６は、抵抗変化素子Ｒ２２に、例えば、低抵抗状態の正常な電流制御素子Ｄ２２の最大オフ電流、つまり、低抵抗状態の正常な電流制御素子Ｄ２２に閾値電圧を印加したときであって電流制御素子Ｄ２２をオフ状態とみなせる場合の、電流制御素子Ｄ２２に流れる電流の最大値以上の電流が流れる場合を、「メモリセルＭ２２が破壊されている」と判定することとしてもよい。
　ところが、抵抗変化素子Ｒ２２が第１の高抵抗状態の時は、抵抗変化素子Ｒ２２には選択ビット線電流Ｉｂｌｔがほとんど流れないために、電流制御素子Ｄ２２が破壊しているかどうかは判定することが困難である。
　つまり、双方向型の電流制御素子を用いた本実施の形態における抵抗変化型不揮発性記憶装置２００において、セル特性判定モードでは、少なくとも、選択メモリセルＭ２２の抵抗変化素子Ｒ２２が低抵抗状態の場合は、選択メモリセルＭ２２の電流制御素子Ｄ２２の状態が正常状態か、ショート破壊状態かを判定することができ、不良メモリセルのアドレスの特定をすることができる。また、選択メモリセルＭ２２の抵抗変化素子Ｒ２２が高抵抗状態の場合は、選択メモリセルＭ２２の電流制御素子Ｄ２２の状態（正常状態またはショート破壊状態）を正しく判定することはできないが、選択メモリセルＭ２２の抵抗変化素子Ｒ２２を低抵抗状態にしてからセル特性判定モードを実施することで、選択メモリセルＭ２２の電流制御素子Ｄ２２の状態が正常状態か、破壊状態かを判定することができる。
　また、非選択メモリセルアレイ６０２に流れる非選択電流パスにおいて、３段のメモリセルが直列に接続されているため、非選択メモリセルアレイ６０２中のリーク電流パス経路中の少なくとも２ビット以下のメモリセルが破壊されていても、残り１ビットが正常であれば全非選択メモリセルアレイ電流ΣＩｎｓｅｌｔは流れない。このため、選択ビット線ＢＬ２に流れる選択ビット線電流Ｉｂｌｔを判定することで、不良メモリセルのアドレスの特定をすることができる。また、例えば、Ｍ１２、Ｍ１１、Ｍ２３のように２ビットを超える不良メモリセルが存在しても、（ａ）～（ｄ）のリーク電流パス上にいずれも２ビット以下の不良メモリセルしかないため非選択メモリセルアレイ電流Ｉｎｓｅｌはほとんど流れず、同様に不良メモリセルのアドレスの特定をすることができる。また、同じリーク電流パス上の３ビット全てが不良メモリセルのような場合は、メモリセルアレイ２０２中の大部分のメモリセルも同様の不良を持っている場合であり、解析等で容易に不良メモリセルを見つけることは可能である。
　図３３は、読み出しモード時と、セル特性判定モード時における各設定状態と、図２６Ｂに示した読み出し回路２０６の出力端子ＳＡＯＵＴの状態を表した表（モード別真理値表）である。図３３において、「Ｌ」は、本実施の形態における第１の論理出力であり、メモリセルの抵抗状態が低抵抗状態のときにセンスアンプ３００がＬ電位を出力することを示している。また、「Ｈ」は、本実施の形態における第２の論理出力であり、メモリセルの抵抗状態が第１の高抵抗状態のときにセンスアンプ３００の出力がＨ電位を出力することを示している。
　読み出しモード時においては、図３３に示すように、ビット線制御電圧切り替え回路４００のＳＷ１はオン状態、ＳＷ２はオフ状態になっているため、図２６Ｂに示したセンスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子（ノードＣＬＭＰ）には、読み出しクランプ電圧Ｖｃｒ（＝Ｖｒｅ＋Ｖｔｎ＋ＶＦ）が印加されている。そのため、ビット線選択回路２０４を介して端子ＢＬＩＮと接続されている選択ビット線ＢＬの電圧は、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子の読み出しクランプ電圧Ｖｃｒから、ビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分降下した（Ｖｒｅ＋ＶＦ）以下の電圧に設定される。
　ここで、選択されたメモリセルが正常なセルの時、メモリセルの電流制御素子はオン状態になり、メモリセルの抵抗変化素子の抵抗状態によって、メモリセルに流れるメモリセル電流が決まる。このメモリセル電流によって、ビット線ＢＬ、およびビット線選択回路２０４を介して、読み出し回路２０６のセンスアンプ３００の端子ＳＡＩＮの電位がＨ電位からＬ電位へと変移する。ここで、メモリセルの抵抗変化素子が低抵抗状態であれば、メモリセル電流が大きくなり、端子ＳＡＩＮの電位は早くＬ電位へと変移し、メモリセルの抵抗変化素子が第１の高抵抗状態であれば、メモリセル電流が小さくなり、端子ＳＡＩＮの電位は遅くＬ電位へと変移するか、もしくはＨ電位のまま維持される。そのため、所定の出力タイミングで端子ＳＡＩＮと端子ＳＡＲＥＦの電位を比較回路３１０で比較すると、端子ＳＡＩＮの電位のほうが低ければ、出力端子ＳＡＯＵＴにＬ電位を出力してメモリセルに流れる電流が小さいと判定し、端子ＳＡＩＮの電位のほうが高ければ、出力端子ＳＡＯＵＴにＨ電位を出力してメモリセルに流れる電流が大きいと判定する。つまり、センスアンプ３００がＬ電位を出力すれば、メモリセルの状態は低抵抗状態を示し、センスアンプ３００の出力がＨ電位を出力すれば、メモリセルの状態は第１の高抵抗状態を示す。
　一方、選択されたメモリセルの電流制御素子が破壊されたセルの場合、メモリセルに印加された電圧のほとんどが抵抗変化素子に印加されるため、抵抗変化素子が第１の高抵抗状態であったとしても、メモリセル電流が多く流れる場合がある。つまり、抵抗変化素子が低抵抗状態であれば、センスアンプ３００の出力はＬ電位になり、メモリセルの状態は低抵抗状態を示すが、抵抗変化素子が第１の高抵抗状態の場合、センスアンプ３００の出力は、Ｌ電位、またはＨ電位になるため、メモリセルの抵抗状態を正確に判別することができない。
　以上のように、読み出しモードにおいては、メモリセルが正常なセルの場合は、センスアンプ３００の出力電位によって、メモリセルの抵抗状態を判定することができる。一方、メモリセルの電流制御素子が破壊されたセルの場合は、メモリセルの抵抗状態を判定することができない。
　また、セル特性判定モード時においては、図３３に示すように、ビット線制御電圧切り替え回路４００のＳＷ１はオフ状態、ＳＷ２はオン状態になっているため、図２６Ｂに示したセンスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子（ノードＣＬＭＰ）には、セル特性判定クランプ電圧Ｖｃｔ（＝Ｖｒｅ＋Ｖｔｎ）が印加されている。そのため、ビット線選択回路２０４を介して端子ＢＬＩＮと接続されている選択ビット線ＢＬの電圧は、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子のセル特性判定クランプ電圧Ｖｃｔから、ビット線電圧制御トランジスタＮ１の閾値電圧Ｖｔｎ分降下した（Ｖｒｅ）以下の電圧に設定される。
　ここで、選択されたメモリセルが正常なセルの時、メモリセルの電流制御素子はオフ状態になるため、メモリセルの抵抗変化素子の抵抗状態に関わらず、メモリセルに流れるメモリセル電流はほとんど流れない。このメモリセル電流を、ビット線ＢＬ、およびビット線選択回路２０４を介して、読み出し回路２０６のセンスアンプ３００で判定すると、センスアンプ３００の出力は、抵抗変化素子の抵抗状態に関わらずＨ電位を出力する。
　一方、選択されたメモリセルの電流制御素子が破壊されたセルの時、メモリセルに印加された電圧のほとんどが抵抗変化素子に印加されるため、抵抗変化素子が第１の高抵抗状態であったとしても、メモリセル電流が多く流れる場合がある。つまり、抵抗変化素子が低抵抗状態であれば、センスアンプ３００の出力は、Ｌ電位になり、電流制御素子が破壊されていることを判定することができるが、抵抗変化素子が第１の高抵抗状態の場合、センスアンプ３００の出力は、抵抗変化素子の抵抗値によって、Ｌ電位、またはＨ電位になるため、メモリセルのセル特性状態を正確に判別することができない。
　メモリセルの抵抗変化素子が第１の高抵抗状態の場合は、あらかじめ抵抗変化素子を低抵抗状態にしてからセル特性判定モードを実施することで、メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができる。あらかじめ抵抗変化素子を低抵抗状態にした場合に、電流制御素子に所定値以上の電流が流れないならば、電流制御素子が正常であると明確に判断することが可能である。抵抗変化素子を低抵抗状態にするには、書き込み回路２０５により、ＢＬを基準にしてＷＬに高い電位となる低抵抗化書き込み電圧Ｖｗｌを印加すると、抵抗変化素子は低抵抗状態に変化する。
　以上のように、セル特性判定モードにおいては、少なくとも、メモリセルの抵抗変化素子が低抵抗状態の場合は、メモリセルの電流制御素子の状態を判定することができる。つまり、抵抗変化素子が低抵抗状態でありかつ電流制御素子に所定値以上の電流が流れるならば、メモリセルの電流制御素子が短絡異常を有していると判定することができる。なお、所定値とは、上記のメモリセルの電流制御素子の最大オフ電流の値としてもよい。最大オフ電流は、例えば、１０μＡである。
　また、メモリセルの抵抗変化素子が第１の高抵抗状態の場合は、メモリセルの電流制御素子の状態を正確に判定することができないが、抵抗変化素子を低抵抗状態にしてからセル特性判定モードを実施することで、メモリセルの電流制御素子の状態が正常状態か、破壊状態かを判定することができる。破壊状態である電流制御素子を有すると判定されたメモリセルは、使用しないこととするか、または、所定のリペア処理等を行うこととしてもよい。
　次に、セル特性判定モード時の判定フローの一例について説明する。
　図３４は、メモリセルの抵抗変化素子の状態に依存しないセル特性判定モード時の判定フローの一例である。
　初めに、読み出し回路２０６をセル特性判定モードに設定すると（ステップＳ１０１）、ビット線制御電圧切り替え回路４００のＳＷ１はオフ状態になり、ＳＷ２はオン状態になる。これにより、図２６Ｂに示したビット線制御電圧発生回路５００の出力端子ＯＵＴ２が選択され、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子には、セル特性判定クランプ電圧Ｖｃｔが印加される。
　次に、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも１つのメモリセルを選択する（ステップＳ１０２）。また、その選択されたメモリセルに対して読み出し動作を行う（ステップＳ１０３）。
　そして、センスアンプ３００の出力端子ＳＡＯＵＴに出力される電圧を判定し（ステップＳ１０４）、Ｌ電位であればメモリセルの電流制御素子が破壊されたセルとして判定する（ステップＳ１０５）。Ｈ電位であれば正常セルか、もしくは電流制御素子の破壊が検出されなかったセルとして判定をする（ステップＳ１０６）。そして、全メモリセル領域を判定（ステップＳ１０７）した後、セル特性判定モードを終了する。
　つまり、図３４のセル特性判定モード時の判定フローでは、センスアンプ３００の出力端子ＳＡＯＵＴにＬ電位が出力されれば、メモリセルの電流制御素子が破壊されていると判定できる。
　図３５は、メモリセルの抵抗変化素子の状態を最初に低抵抗状態に設定した後の、セル特性判定モード時の判定フローの一例である。
　初めに、セル特性判定の対象となるメモリセルを低抵抗状態に設定し（ステップＳ２００）、その後、読み出し回路２０６をセル特性判定モードに設定すると（ステップＳ２０１）、ビット線制御電圧切り替え回路４００のＳＷ１はオフ状態になり、ＳＷ２はオン状態になる。これにより、図２６Ｂに示したビット線制御電圧発生回路５００の出力端子ＯＵＴ２が選択され、センスアンプ３００のビット線電圧制御トランジスタＮ１のゲート端子には、セル特性判定クランプ電圧Ｖｃｔが印加される。
　次に、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも１つのメモリセルを選択する（ステップＳ２０２）。また、その選択されたメモリセルに対して前述したセル特性判定動作（セル特性の読み出し動作）を行う（ステップＳ２０３）。
　そして、センスアンプ３００の出力端子ＳＡＯＵＴに出力される電圧を判定し（ステップＳ２０４）、Ｌ電位であればメモリセルの電流制御素子が破壊されたセルとして判定する（ステップＳ２０５）。Ｈ電位であれば正常セルとして判定する（ステップＳ２０６）。そして、全メモリセル領域を判定（ステップＳ２０７）した後、セル特性判定モードを終了する。
　つまり、図３５のセル特性判定モード時の判定フローでは、あらかじめメモリセルの抵抗変化素子の状態を低抵抗状態に設定することで、メモリセルの電流制御素子が破壊されているかどうかを正確に判定することができる。
　［不良メモリセルの救済］
　次に、本実施の形態における不良メモリセルの救済方法について述べる。
　図３６は、セル特性判定モードで不良メモリセルと判定されたメモリセルの救済方法のフローチャートの一例を示している。詳細には、不良メモリセルに対して、不良メモリセルの抵抗変化素子を第１の低抵抗状態よりも抵抗値の高い第２の高抵抗状態にすることで、不良メモリセルに流れる異常電流をカットする。さらに、冗長メモリセルを用いて不良メモリセルに代えて正常なメモリセルを代用するために、その不良メモリセルのアドレスを記憶する。
　図３６に示すように、本実施の形態における不良メモリセルの救済方法では、初めに、抵抗変化型不揮発性記憶装置を書き込みモード（高抵抗化）に設定し（ステップＳ３０１）、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも１つの選択された不良メモリセルに対して、高抵抗化書き込み動作を行う（ステップＳ３０２）。その後、不良検知モードに設定し（ステップＳ３０３）、不良メモリセルが第２の高抵抗状態になっているかを読み出し回路２０６のセンスアンプ３００にて判定する（ステップＳ３０４）。
　不良メモリセルが第２の高抵抗状態になっている場合は、対象の不良メモリセルが高抵抗化成功と判断し（ステップＳ３０５）、対象の不良メモリセルのアドレスを不良アドレス記憶回路２１３に記憶し（ステップＳ３０６）、終了する。
　一方、ステップＳ３０４にて、第２の高抵抗状態になっていなかった場合は、モード設定を再び書き込みモード（高抵抗化）に設定する（ステップＳ３０７）。その後、別の書き込み条件を設定することができるか判定し（ステップＳ３０８）、別の書き込み条件を設定することができるようであれば別の書き込み条件に設定し（ステップＳ３０９）、再度、不良メモリセルに対して、高抵抗化書き込み動作を行う（ステップＳ３０２）。別の書き込み条件とは、例えば、書き込み電圧や、書き込みパルス時間、書き込みドライバーの駆動能力等を変えることである。また、ステップＳ３０８で、別の書き込み条件を設定することができないようであれば、対象の不良メモリセルの高抵抗化失敗と判断し（ステップＳ３１０）、終了する。この場合は、不良メモリセルは救済できないため不良回路として扱われる。
　なお、上記不良メモリセルの検知フローおよび救済フローは、抵抗変化型不揮発性記憶装置２００の電源投入時、所定の周期毎、または、記録の書き込み毎に行うこととしてもよい。
　図３７は、本実施の形態における書き込み回路２０５と書き込み用電源２１０とそれらの接続関係の一例を示す回路図である。
　図３７に示すように、書き込み回路２０５は、メモリセルの抵抗変化素子の抵抗状態を高抵抗状態に変化させるためにメモリセルに電圧および電流を印加するＨＲ書き込み回路７００と、抵抗変化素子の抵抗状態を低抵抗状態に変化させるためにメモリセルに電圧および電流を印加するＬＲ書き込み回路８００とで構成されている。なお、ＨＲ書き込み回路７００およびＬＲ書き込み回路８００は、不良メモリセルが接続されたワード線およびビット線に対して、メモリセル選択回路により選択されたビット線とワード線との間に印加される電圧の値のほぼ中間値の電圧を印加するか、または、ハイインピーダンス（Ｈｉ－Ｚ）状態にすることにより、不良メモリセルが接続されたワード線およびビット線を不活性状態に固定することもできる。
　ＨＲ書き込み回路７００は、ワード線選択回路２０３およびビット線選択回路２０４で選択されたメモリセルに対して、当該メモリセルが正常なメモリセルの場合、当該メモリセルの抵抗変化素子を第１の高抵抗状態に遷移させるための電圧として、ワード線選択回路２０３で選択されたワード線ＷＬを基準にして、ビット線選択回路２０４で選択されたビット線ＢＬに、第１の高抵抗化書き込み電圧Ｖｗｈ１を印加する回路である。
　ＨＲ書き込み回路７００は、ＰＭＯＳ７０１と、ＰＭＯＳ７０２と、ＮＭＯＳ７０３と、ＮＭＯＳ７０４と、インバータ７０５と、インバータ７０６とで構成されている。なお、単に「ＰＭＯＳ」、「ＮＭＯＳ」との記載は、それぞれ、「ＰＭＯＳトランジスタ」、「ＮＭＯＳトランジスタ」を意味する。
　ＰＭＯＳ７０１と、ＰＭＯＳ７０２と、ＮＭＯＳ７０３と、ＮＭＯＳ７０４とは、この順に直列をなすように互いの主端子（一方のドレイン端子と他方のソース端子）同士が接続され、１つの電流経路を形成している。ＰＭＯＳ７０１の２つの主端子のうち、ＰＭＯＳ７０２の接続されていない方の主端子（ソース端子）は、電源（例えば、高抵抗化用電源２１２）に接続されている。また、ＮＭＯＳ７０４の２つの主端子のうち、ＮＭＯＳ７０３と接続されていない方の主端子（ソース端子）は、接地電位に接続されている。
　データ信号入出力回路２０７から出力されるＨＲ書き込みイネーブル信号ＷＥＨは、インバータ７０６の入力端子とＮＭＯＳ７０３のゲートに入力され、インバータ７０６の入力端子から入力されたＨＲ書き込みイネーブル信号ＷＥＨは、反転信号として、ＰＭＯＳ７０２のゲートに入力される。また、制御回路２０９から出力されるＨＲ書き込みパルス信号ＷＰＨは、インバータ７０５の入力端子に入力され、インバータ７０５の入力端子から入力された信号は、反転信号として、ＰＭＯＳ７０１とＮＭＯＳ７０４のゲートに入力される。ＰＭＯＳ７０２とＮＭＯＳ７０３のそれぞれの一方の主端子（ドレイン端子）は接続され、ＨＲ書き込み回路７００の出力端子ＷＤＨを通して書き込み回路２０５から出力され、ビット線選択回路２０４およびワード線選択回路２０３に接続される。
　ＨＲ書き込み回路７００は、ＨＲ書き込みイネーブル信号ＷＥＨがＨ状態の時に、書き込みパルス信号ＷＰＨに従って、高抵抗化用電源２１２から供給されるＶＨ電位（＝第１高抵抗化書き込み電圧Ｖｗｈ１）と接地電位（Ｖｓｓ）のいずれかを出力し、ＨＲ書き込みイネーブル信号ＷＥＨがＬ状態の時には、Ｈｉ－Ｚ状態を出力端子ＷＤＨから出力する。
　ＬＲ書き込み回路８００は、ワード線選択回路２０３およびビット線選択回路２０４で選択されたメモリセルに対して、当該メモリセルが正常なメモリセルの場合、当該メモリセルの抵抗変化素子を第１の低抵抗状態に遷移させるための電圧として、ビット線選択回路２０４で選択されたビット線ＢＬを基準にして、ワード線選択回路２０３で選択されたワード線ＷＬに、第１の低抵抗化書き込み電圧Ｖｗｌ１を印加する回路である。
　ＬＲ書き込み回路８００は、ＰＭＯＳ８０１と、ＰＭＯＳ８０２と、ＮＭＯＳ８０３と、ＮＭＯＳ８０４と、インバータ８０５と、インバータ８０６とで構成されている。
　ＰＭＯＳ８０１と、ＰＭＯＳ８０２と、ＮＭＯＳ８０３と、ＮＭＯＳ８０４とは、この順に直列をなすように主端子（ドレイン端子、またはソース端子）同士が接続され、１つの電流経路を形成している。ＰＭＯＳ８０１の２つの主端子のうち、ＰＭＯＳ８０２の接続されていない方の主端子（ソース端子）は電源（例えば、低抵抗化用電源２１１）に接続されている。また、ＮＭＯＳ８０４の２つの主端子のうち、ＮＭＯＳ８０３と接続されていない方の主端子（ソース端子）は、接地電位に接続されている。
　データ信号入出力回路２０７から出力されるＬＲ書き込みイネーブル信号ＷＥＬは、インバータ８０６の入力端子とＮＭＯＳ８０３のゲートに入力され、インバータ８０６の入力端子から入力されたＬＲ書き込みイネーブル信号ＷＥＬは、反転信号として、ＰＭＯＳ８０２のゲートに入力される。また、制御回路２０９から出力されるＬＲ書き込みパルス信号ＷＰＬは、インバータ８０５の入力端子に入力され、インバータ８０５の入力端子から入力された信号は、反転信号として、ＰＭＯＳ８０１とＮＭＯＳ８０４のゲートに入力される。ＰＭＯＳ８０２とＮＭＯＳ８０３のそれぞれの一方の主端子（ドレイン端子）は接続され、ＬＲ書き込み回路８００の出力端子ＷＤＬを通して書き込み回路２０５から出力され、ワード線選択回路２０３に接続される。
　ＬＲ書き込み回路８００は、ＬＲ書き込みイネーブル信号ＷＥＬがＨ状態の時に、ＬＲ書き込みパルス信号ＷＰＬに従って、低抵抗化用電源２１１から供給されるＶＬ電位（＝第１低抵抗化書き込み電圧Ｖｗｌ１）と接地電位（Ｖｓｓ）のいずれかを出力し、ＬＲ書き込みイネーブル信号ＷＥＬがＬ状態の時には、Ｈｉ－Ｚ状態を出力端子ＷＤＬから出力する。
　不良メモリセルを少なくとも第１の低抵抗状態の抵抗値以上の抵抗値を持つ第２の高抵抗状態にすることで、不良メモリセルに流れていた異常電流を削減することができる。その後、不良メモリセルを含むビット線、またはワード線を冗長ビット線、または冗長ワード線と置き換えることで救済処理を行っても、不良メモリセルには異常電流が流れていないため、不良メモリセルがメモリセルアレイ２０２と切断されていない状態であっても異常電流はメモリセルアレイ２０２には流れず、選択メモリセルに対して、安定した読み出しを行うことができる。
　ここで、不良メモリセルに対して、例えば第１の高抵抗化書き込み電圧Ｖｗｈ１と電圧が等しい高抵抗化書き込み電圧Ｖｗｈ１を印加すると、第２の高抵抗状態は、第１の高抵抗状態よりも高い抵抗値を示す。電流制御素子がショート状態の不良メモリセルに対して、第１の高抵抗化書き込み電圧Ｖｗｈ１を印加すると、電流制御素子がショート状態のため、抵抗変化素子にはほぼ第１の高抵抗化書き込み電圧Ｖｗｈ１が印加され、抵抗変化素子は、第１の高抵抗状態よりも抵抗値が高い第３の高抵抗状態になるためである。第２の高抵抗状態は、不良メモリセルを流れる電流を抑制する観点から、その抵抗値は大きいほど好ましい。
　図３８は、本実施の形態における選択ビット線に印加される電圧と選択ビット線に流れる電流の電圧電流特性の一例を示す図である。図２５Ａの抵抗変化型不揮発性記憶装置２００において、メモリセルアレイ２０２の全てのメモリセル１００が、例えば、図４に示した特性（１）のような正常な特性を示し、かつ、全てのメモリセル１００の抵抗変化素子１０２が第１の低抵抗状態である場合、図３８に示すように横軸に選択ビット線に印加される電圧Ｖ［Ｖ］、縦軸に選択ビット線に流れる電流Ｉ［μＡ］をとると、図３８の破線の特性（１０）のような特性を示す。同様に、メモリセルアレイ２０２の全てのメモリセル１００が、例えば、図４に示した特性（１）のような正常な特性を示し、かつ、全てのメモリセル１００の抵抗変化素子１０２が第１の高抵抗状態である場合、図３８の実線の特性（１１）のような特性を示す。
　一方、図２５Ａの抵抗変化型不揮発性記憶装置２００のメモリセルアレイ２０２中の非選択メモリセルの１つが、例えば図２９で示したメモリセルＭ２３のように電流制御素子Ｄ２３がショート不良を起こし、かつ不良のメモリセルＭ２３の抵抗変化素子Ｒ２３が第１の低抵抗状態よりも低い第２の低抵抗状態、例えば第２の低抵抗状態の抵抗値が、第１の低抵抗状態の抵抗値の１０分の１程度の抵抗値である場合、選択メモリセルＭ２２が正常な特性で第１の高抵抗状態であっても、図３８の白四角印で示す特性（１２）のような特性を示す。つまり、選択メモリセルが正常な特性で第１の高抵抗状態であっても、非選択メモリセル中にショート不良を起こした不良のメモリセルがあると、見かけ上第１の低抵抗状態よりも低い抵抗状態の特性になってしまう。
　ショート不良のメモリセルＭ２３に対して、例えば第２の高抵抗化パルスを印加することで、不良のメモリセルＭ２３の抵抗変化素子Ｒ２３の抵抗値を、第２の高抵抗状態の抵抗値にすると、図３８の白三角印で示す特性（１３）のような特性を示す。同様に、例えば不良のメモリセルＭ２３の抵抗変化素子Ｒ２３の抵抗値を、第１の低抵抗状態の抵抗値にすると、図３８のバツ印で示す特性（１４）のような特性を示す。
　つまり、抵抗変化型不揮発性記憶装置２００のメモリセルアレイ２０２中の非選択メモリセルの１つの電流制御素子Ｄ２３がショート不良を起こしていても、例えば不良のメモリセルＭ２３の抵抗変化素子Ｒ２３の抵抗値を少なくとも第１の低抵抗状態の抵抗値以上の抵抗値にすることで、選択メモリセル１００が第１の高抵抗状態で特性（１３）や特性（１４）のようになり、選択メモリセル１００が第１の低抵抗状態の特性（１０）よりも高い抵抗値である特性を示している。そのため、非選択メモリセルアレイ中のメモリセルの不良の有無に関わらず、選択メモリセルの状態を判定することができる。
　なお、不良メモリセルに対して、第１の高抵抗化書き込み電圧Ｖｗｈ１以上の第２の高抵抗化書き込み電圧Ｖｗｈ２を印加し、第１の高抵抗状態よりも抵抗値がより高い状態にしたほうがなおよい。例えば、第２の高抵抗状態の抵抗値は、第１の高抵抗状態の抵抗値の１０倍以上となるように第２の高抵抗化書き込み電圧Ｖｗｈ２を第１の高抵抗化書き込み電圧Ｖｗｈ１よりも高く設定すると、図３８の白丸印で示す特性（１５）のような特性を示す。図３８では、抵抗変化型不揮発性記憶装置２００のメモリセルアレイ２０２中の非選択メモリセルが全て正常な特性で、かつ選択メモリセル１００が第１の高抵抗状態の特性（１１）とほぼ同等の抵抗値である特性を示しており、第２の高抵抗状態の抵抗値を第１の高抵抗状態の抵抗値の１０倍以上にするほうがなおよいことを示している。
　また、不良メモリセルに対して、制御回路２０９から出力されるＨＲ書き込みパルス信号ＷＰＨのパルス幅ｔｗｈ１をさらにパルス幅の長いパルス幅ｔｗｈ２にしても構わない。
　（第２の実施の形態）
　次に、本発明の第２の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
　図３９は、本実施の形態に係る書き込み回路２５５と書き込み用電源２１０とそれらの接続関係の、第１の実施の形態に記載の構成と異なる構成を示す回路図である。
　図３９に示すように、書き込みモード時に書き込み回路２５５は、メモリセルの抵抗変化素子の抵抗状態を高抵抗状態に変化させるためにメモリセルに電圧および電流を印加するＨＲ書き込み回路７５０と、抵抗変化素子の抵抗状態を低抵抗状態に変化させるためにメモリセルに電圧および電流を印加するＬＲ書き込み回路８５０とで構成されている。なお、ＨＲ書き込み回路７５０およびＬＲ書き込み回路８５０は、不良メモリセルが接続されたワード線およびビット線に対して、メモリセル選択回路により選択されたビット線とワード線との間に印加される電圧の値のほぼ中間値の電圧を印加するか、または、ハイインピーダンス（Ｈｉ－Ｚ）状態にすることにより、不良メモリセルが接続されたワード線およびビット線を不活性状態に固定することもできる。
　ＨＲ書き込み回路７５０は、第１ＨＲ書き込み回路７１０と第２書き込み回路７２０とで構成され、第１書き込み回路７１０の出力端子ＷＤＨ１と、第２書き込み回路７２０の出力端子ＷＤＨ２とは互いに接続されている。第１書き込み回路７１０は、ワード線選択回路２０３およびビット線選択回路２０４で選択されたメモリセルに対して、当該メモリセルが正常なメモリセルの場合、当該メモリセルの抵抗変化素子を第１の高抵抗状態に遷移させるための電圧として、ワード線選択回路２０３で選択されたワード線ＷＬを基準にして、ビット線選択回路２０４で選択されたビット線ＢＬに、第１の高抵抗化書き込み電圧Ｖｗｈ１を印加する。また、書き込み用電源２１０の高抵抗化用電源２１２から出力される電源電圧ＶＨを変えることにより、第２の高抵抗化書き込み電圧Ｖｗｈ２を印加する。
　さらに、ＨＲ書き込み回路７５０は、第２書き込み回路７２０を備えることで、第１書き込み回路７１０の出力端子ＷＤＨ１から第１の高抵抗化書き込み電流Ｉｗｈ１と、第２書き込み回路７２０の出力端子ＷＤＨ２から第２の高抵抗化書き込み電流Ｉｗｈ２と、それぞれの出力電流を合わせた第３の高抵抗化書き込み電流Ｉｗｈ３を出力することができる。つまり、ＨＲ書き込み回路７５０の出力端子ＷＤＨからは、第１の高抵抗化書き込み電流Ｉｗｈ１、第２の高抵抗化書き込み電流Ｉｗｈ２、第３の高抵抗化書き込み電流Ｉｗｈ３が出力される。
　ＨＲ書き込み回路７５０の詳細な構成は、以下のとおりである。
　第１ＨＲ書き込み回路７１０は、ＰＭＯＳ７１１と、ＰＭＯＳ７１２と、ＮＭＯＳ７１３と、ＮＭＯＳ７１４と、インバータ７１５と、インバータ７１６とで構成されている。
　ＰＭＯＳ７１１と、ＰＭＯＳ７１２と、ＮＭＯＳ７１３と、ＮＭＯＳ７１４とは、この順に直列をなすように主端子（ドレイン端子、またはソース端子）同士が接続され、１つの電流経路を形成している。ＰＭＯＳ７１１の２つの主端子のうち、ＰＭＯＳ７１２の接続されていない方の主端子（ソース端子）は電源（例えば、高抵抗化用電源２１２）に接続されている。また、ＮＭＯＳ７１４の２つの主端子のうち、ＮＭＯＳ７１３と接続されていない方の主端子（ソース端子）は、接地電位に接続されている。
　データ信号入出力回路２０７から出力される第１ＨＲ書き込みイネーブル信号ＷＥＨ１は、インバータ７１６の入力端子とＮＭＯＳ７１３のゲートに入力され、インバータ７１６の入力端子から入力された第１ＨＲ書き込みイネーブル信号ＷＥＨ１は、反転信号として、ＰＭＯＳ７１２のゲートに入力される。また、制御回路２０９から出力されるＨＲ書き込みパルス信号ＷＰＨは、インバータ７１５の入力端子に入力され、インバータ７１５の入力端子から入力された信号は、反転信号として、ＰＭＯＳ７１１とＮＭＯＳ７１４のゲートに入力される。ＰＭＯＳ７１２とＮＭＯＳ７１３のそれぞれの一方の主端子（ドレイン端子）は接続され、ＨＲ書き込み回路７５０の出力端子ＷＤＨを通して書き込み回路２５５から出力され、ビット線選択回路２０４に接続される。
　第１ＨＲ書き込み回路７１０は、第１ＨＲ書き込みイネーブル信号ＷＥＨ１がＨ状態の時に、書き込みパルス信号ＷＰＨに従って、高抵抗化用電源２１２から供給されるＶＨ電位（＝第１の高抵抗化書き込み電圧Ｖｗｈ１）および接地電位（Ｖｓｓ）のいずれかを出力し、第１ＨＲ書き込み回路７１０の出力がＶＨ電位および接地電位のときにそれぞれ出力電流ＩＨＨ１（＝第１の高抵抗化書き込み電流Ｉｗｈ１）および電流ＩＨＬ１が流れる。また、第１ＨＲ書き込みイネーブル信号ＷＥＨ１がＬ状態の時には、第１書き込み回路７１０の出力は、Ｈｉ－Ｚ状態を出力する。
　次に、第２ＨＲ書き込み回路７２０は、ＰＭＯＳ７２１と、ＰＭＯＳ７２２と、インバータ７２３と、インバータ７２４とで構成されている。
　ＰＭＯＳ７２１と、ＰＭＯＳ７２２とは、この順に直列をなすように主端子（一方のドレイン端子及び他方のソース端子）同士が接続され、１つの電流経路を形成している。ＰＭＯＳ７２１の２つの主端子のうち、ＰＭＯＳ７２２の接続されていない方の主端子（ソース端子）は電源（例えば、高抵抗化用電源２１２）に接続されている。
　制御回路２０９から出力される第２ＨＲ書き込みイネーブル信号ＷＥＨ２は、インバータ７２４の入力端子のゲートに入力され、インバータ７２４の入力端子から入力された第２ＨＲ書き込みイネーブル信号ＷＥＨ２は、反転信号として、ＰＭＯＳ７２２のゲートに入力される。また、制御回路２０９から出力されるＨＲ書き込みパルス信号ＷＰＨは、インバータ７２３の入力端子に入力され、インバータ７２３の入力端子から入力された信号は、反転信号として、ＰＭＯＳ７２１のゲートに入力される。ＰＭＯＳ７２２の一方の主端子（ドレイン端子）は、ＨＲ書き込み回路７５０の出力端子ＷＤＨを通して書き込み回路２５５から出力され、ビット線選択回路２０４に接続される。
　第２ＨＲ書き込み回路７２０は、第２ＨＲ書き込みイネーブル信号ＷＥＨ２がＨ状態の時に、書き込みパルス信号ＷＰＨに従って、高抵抗化用電源２１２から供給されるＶＨ電位（＝第１の高抵抗化書き込み電圧Ｖｗｈ１）を出力し、第２ＨＲ書き込み回路７２０の出力がＶＨ電位のときにＩＨＨ２（＝第２の高抵抗化書き込み電流Ｉｗｈ２）の出力電流が流れる。また、第２ＨＲ書き込みイネーブル信号ＷＥＨ２がＬ状態の時には、第２書き込み回路７２０の出力は、Ｈｉ－Ｚ状態を出力する。
　ＬＲ書き込み回路８５０については、前述しているのでここでは説明を省略する。
　不良メモリセルに対して、例えば、第１ＨＲ書き込みイネーブル信号ＷＥＨ１をＨ状態、つまりイネーブル状態にし、第１ＨＲ書き込み回路７１０によって、ＶＨ電位を供給するとともに、電流ＩＨＨ１の出力電流が流れることで、不良メモリセルを第１の低抵抗状態より大きい抵抗値を示す第２の高抵抗状態にすることで、不良メモリセルに流れていた異常電流を削減することができる。さらに、第２ＨＲ書き込みイネーブル信号ＷＥＨ２をＨ状態、つまりイネーブル状態にすることで、ＨＲ書き込み回路７５０の駆動能力（＝出力電流）を上げることによって、ＶＨ電位を供給するとともに、電流ＩＨＨ２の出力電流をさらに流す（増加する）ことで、不良メモリセルを第２の高抵抗状態、またはそれ以上の抵抗値とすることができる。また、ＨＲ書き込み回路７５０を用いることにより、以下の実施の形態において、正常なメモリセルを第１の高抵抗状態よりもさらに抵抗値の高い第３の高抵抗状態または第４の高抵抗状態にすることができる。
　（第３の実施の形態）
　次に、本発明の第３の実施の形態における抵抗変化型不揮発性記憶装置について説明をする。
　図４０は、本実施の形態における不良メモリセルの救済フローの一例を示す図である。本実施の形態では、セル特性判定モードで不良メモリセルと判定されたメモリセルに対して、不良メモリセルの抵抗変化素子を第１の低抵抗状態よりも抵抗値が高い第２の高抵抗状態にすることで、不良メモリセルに流れる異常電流をカットする。さらに、冗長メモリセルを用いて、不良メモリセルを正常なメモリセルと置換するために、その不良メモリセルのアドレスを記憶する。
　初めに、抵抗変化型不揮発性記憶装置２００を書き込みモード（高抵抗化）に設定し（ステップＳ４０１）、ワード線選択回路２０３で選択されたワード線と、ビット線選択回路２０４で選択されたビット線とによってメモリセルアレイ２０２の少なくとも１つの選択された不良メモリセルに対して、高抵抗化書き込み動作（１）を行う（ステップＳ４０２）。その後、不良検知モードに設定し（ステップＳ４０３）、不良メモリセルが第２の高抵抗状態になっているかを読み出し回路２０６のセンスアンプ３００にて判定する（ステップＳ４０４）。
　第２の高抵抗状態になっている場合は、対象の不良メモリセルが高抵抗化成功と判断し（ステップＳ４０５）、対象の不良メモリセルのアドレスを不良アドレス記憶回路２１３に記憶し（ステップＳ４０６）、終了する。
　一方、ステップＳ４０４にて、第２の高抵抗状態になっていなかった場合は、モード設定を再び書き込みモード（高抵抗化）に設定する（ステップＳ４０７）。その後、別の書き込み条件を設定することができるか判定し（ステップＳ４０８）、別の書き込み条件を設定することができるようであれば別の書き込み条件に設定し（ステップＳ４０９）、再度、不良メモリセルに対して、高抵抗化書き込み動作を行う（ステップＳ４０２）。別の書き込み条件とは、例えば、書き込み電圧や、書き込みパルス時間、書き込みドライバーの駆動能力等を変えることである。
　また、ステップＳ４０８で、別の書き込み条件を設定することができないようであれば、対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別のメモリセルを順次選択し、高抵抗化書き込み動作を行う（ステップＳ４１０）。別のメモリセルとは、上記した不良メモリセルとは別の不良メモリセルであってもよいし、正常なメモリセルであってもよい。このとき、高抵抗化書き込み動作を行うメモリセルには、第１の高抵抗状態よりも抵抗値の高い第３の高抵抗状態となるように、例えば、書き込み電圧として上記した第１の高抵抗化書き込み電圧Ｖｗｈ１よりも高い第３の高抵抗化書き込み電圧Ｖｗｈ３を印加する。なお、第３の高抵抗状態の抵抗値は、例えば第１の高抵抗状態の抵抗値の１０倍以上となるように第３の高抵抗化書き込み電圧Ｖｗｈ３を設定するほうがなおよい。
　その後、不良検知モードに設定し（ステップＳ４１１）、対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別のメモリセルが全て高抵抗状態になっているかを読み出し回路２０６のセンスアンプ３００にて判定する（ステップＳ４１２）。対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別のメモリセルが全て高抵抗状態になっている場合は、対象の不良メモリセルのアドレスを不良アドレス記憶回路２１３に記憶し（ステップＳ４０６）、終了する。対象の不良メモリセルと同一のビット線、またはワード線に接続されている、不良メモリセルとは別のメモリセルが全て高抵抗状態になっていない場合は、対象の不良メモリセルの高抵抗化失敗と判断し（ステップＳ４１３）、終了する。この場合は、救済できないためメモリセルアレイ２０２は不良回路として扱われる。
　図４１は、本実施の形態における選択ビット線に印加される電圧と選択ビット線に流れる電流の電圧電流特性の一例を示す図である。図５の抵抗変化型不揮発性記憶装置２００において、メモリセルアレイ２０２の全てのメモリセル１００が、例えば、図４に示した特性（１）のような正常な特性を示し、かつ、全てのメモリセル１００の抵抗変化素子１０２が第１の低抵抗状態である場合、図４１に示すように横軸に選択ビット線に印加される電圧Ｖ［Ｖ］、縦軸に選択ビット線に流れる電流Ｉ［μＡ］をとると、図４１の破線の特性（１０）のような特性を示す。同様に、メモリセルアレイ２０２の全てのメモリセル１００が、例えば、図４に示した特性（１）のような正常な特性を示し、かつ、全てのメモリセル１００の抵抗変化素子１０２が第１の高抵抗状態である場合、図４１の太実線の特性（１１）のような特性を示す。
　一方、図２５Ａの抵抗変化型不揮発性記憶装置２００のメモリセルアレイ２０２中の選択メモリセル１００を第１の高抵抗状態にし、非選択メモリセルの１つが、例えば図９で示したようなメモリセルＭ２３のように電流制御素子Ｄ２３がショート不良を起こし、かつ不良のメモリセルＭ２３の抵抗変化素子Ｒ２３が第１の低抵抗状態の抵抗値よりも低い第２の低抵抗状態の抵抗値である場合、不良のメモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別のメモリセルＭ１３、Ｍ３３、・・・を全て第１の低抵抗状態にすると、図４１の白三角印で示す特性（２０）の特性を示す。
　つまり、選択メモリセル１００が第１の高抵抗状態で、不良のメモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別のメモリセルＭ１３、Ｍ３３、・・・を全て第１の低抵抗状態にしたときの特性（２０）は、選択メモリセル１００が第１の低抵抗状態の特性（１０）よりも高い抵抗値である特性を示している。そのため、不良のメモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別のメモリセルＭ１３、Ｍ３３、・・・を全て第１の低抵抗状態の抵抗値よりも高い第３の抵抗状態の抵抗値にすることで、非選択メモリセルアレイ中のメモリセルの不良の有無に関わらず、選択メモリセルの状態を判定することができる。
　また、不良のメモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別のメモリセルＭ１３、Ｍ３３、・・・を全て、第１の高抵抗状態よりも抵抗値がより高い抵抗状態にしたほうがよりよい。例えば、不良のメモリセルＭ２３と同一のビット線に接続されている、不良メモリセルＭ２３とは別のメモリセルＭ１３、Ｍ３３、・・・を全て、第１の高抵抗状態の抵抗値よりも１０倍抵抗値が高い第３の高抵抗状態にすると、図４１の白四角印で示す特性（２１）のような特性を示し、特性（２０）よりもより高抵抗の（電流が少ない）特性を示している。そのため、非選択メモリセルアレイ中のメモリセルの不良の有無に関わらず、選択メモリセルの状態をよりよく判定することができる。
　また、不良メモリセルＭ２３と同一のビット線に接続されている、不良のメモリセルＭ２３とは別のメモリセルＭ１３、Ｍ３３、・・・に限らず、不良メモリセルＭ２３と同一のワード線に接続されているメモリセルＭ２１、Ｍ２２、・・・を全て、第１の高抵抗状態の抵抗値よりも１０倍抵抗値が高い第４の高抵抗状態にした場合も、上記した場合と同様の特性が得られると考えられる。そのため、不良メモリセルＭ２３と同一のビット線に接続されているメモリセルに限らず、同一のワード線に接続されているメモリセルを高抵抗化することも効果的である。
　なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
　例えば、メモリセルにおいて、電流制御素子と、抵抗変化素子との上下の接続関係を逆にして接続しても構わないし、第１の抵抗変化層と第２の抵抗変化層との上下の接続関係を逆にし、下部電極と上部電極との上下の接続関係を逆にしても構わない。
　また、上記した実施の形態では、非選択ビット線ＢＬ１、ＢＬ３、および非選択ワード線ＷＬ１、ＷＬ３を、ハイインピーダンス状態にしているが、これに限らず、選択ビット線ＢＬ２と選択ワード線ＷＬ２間に印加される電圧以下の電圧値に設定しても構わない。
　また、上記の実施の形態における上部電極、下部電極、第１の抵抗変化層、第２の抵抗変化層の材料は一例であって、その他の材料を用いても構わない。例えば、抵抗変化素子の金属酸化物層はタンタル酸化物の積層構造で構成されるとして説明したが、本発明の上記した作用効果は、金属酸化物層がタンタル酸化物の場合に限って発現されるものではなく、抵抗変化素子は、可逆的に少なくとも２つ以上の抵抗値を遷移する素子であれば、他の構成や材料であっても構わないことは明白である。
　また、上記の実施の形態における電流制御素子は双方向型の電流制御素子について記載しているが、単方向ダイオードを用いても構わない。また、上記の実施の形態における電流制御素子は、ＰＮダイオードやショットキーダイオード、ツェナーダイオードでも構わない。
　また、上記した実施の形態では、メモリセルに設けられた電流制御素子として双方向のダイオードを用いたが、上記した例に限らず、電流制御素子は単方向ダイオードであってもよい。単方向ダイオードを電流制御素子として使用した場合、不良メモリセルを検出するための不良検知ステップにおいて、メモリセルが正常であれば、逆方向に電流を流したときにメモリセルに電流は流れないが、ショート不良を有するメモリセルが含まれている場合には不良メモリセルに電流が流れる。したがって、逆方向に電流が流れることをもってメモリセルが不良であるとしてもよい。このような構成により、不良メモリセルを検知することができる。このとき、ビット線またはワード線に電流の不良検知回路を設けると、ビット線またはワード線単位で不良メモリセルを有するビット線またはワード線を検出することができる。また、ビット線とワード線のいずれにも電流の不良検知回路を設けた場合、選択されたビット線とワード線との間に接続された不良メモリセルを検知することができる。
　以上説明したように、本発明に係るクロスポイント構成の抵抗変化型不揮発性記憶装置は、双方向特性を有する電流制御素子を用いたメモリセルの不良セルのアドレスの検出をし、その不良セルの救済を行うことで、信頼性の高いメモリを実現するのに有用である。
　１０、１００　　メモリセル
　２０、１０１　　電流制御素子
　２１　　電流制御素子の下部電極（第１の電極）
　２２　　電流制御素子の半導体層
　２３　　電流制御素子の上部電極（第２の電極）
　３０、１０２　　抵抗変化素子
　３１　　抵抗変化素子の下部電極（第３の電極）
　３２　　抵抗変化素子の第１の抵抗変化層
　３３　　抵抗変化素子の第２の抵抗変化層
　３４　　抵抗変化素子の上部電極（第４の電極）
　５０　　下部配線
　５１　　上部配線
　１１０、１３０、６００、６０１　　メインメモリセルアレイ
　１１０ｎ、６０２　　非選択メモリセルアレイ
　１２０、２０２　　メモリセルアレイ
　１４０、６１０、６２０　　冗長メモリセルアレイ
　２００　　抵抗変化型不揮発性記憶装置
　２０１　　メモリ本体部
　２０３　　ワード線選択回路（メモリセル選択回路）
　２０４　　ビット線選択回路（メモリセル選択回路）
　２０５　　書き込み回路
　２０６　　読み出し回路
　２０７　　データ信号入出力回路
　２０８　　アドレス信号入力回路
　２０９　　制御回路
　２１０　　書き込み用電源
　２１１　　低抵抗化用電源
　２１２　　高抵抗化用電源
　２１３　　不良アドレス記憶回路
　２１４　　アドレス比較回路
　３００　　センスアンプ
　３１０　　比較回路（検知回路）
　３２０　　カレントミラー回路
　３３０　　定電流回路
　４００　　ビット線制御電圧切り替え回路
　５００　　ビット線制御電圧発生回路
　７００　　ＨＲ書き込み回路
　７１０　　第１ＨＲ書き込み回路
　７２０　　第２ＨＲ書き込み回路
　８００　　ＬＲ書き込み回路
　ＢＬ１、ＢＬ２、ＢＬ３　　ビット線
　ＢＬＲ１　　冗長ビット線
　Ｄ１１、Ｄ１２、Ｄ１３　　電流制御素子
　Ｄ２１、Ｄ２２、Ｄ２３　　電流制御素子
　Ｄ３１、Ｄ３２、Ｄ３３　　電流制御素子
　Ｄ３１、Ｄ３２、Ｄ３３　　電流制御素子
　ＤＷ１１、ＤＷ１２、ＤＷ１３、ＤＲ１１、ＤＢ１１、ＤＢ１２、ＤＢ１３　　電流制御素子
　Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４　　メモリセル
　Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４　　メモリセル
　Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４　　メモリセル
　Ｍ４１、Ｍ４２、Ｍ４３、Ｍ４４　　メモリセル
　ＭＢ１１、ＭＢ１２、ＭＢ１３、ＭＢ１４、ＭＲ１１、ＭＷ１１、ＭＷ１２、ＭＷ１３、ＭＷ１４　　冗長メモリセル
　Ｒ１１、Ｒ１２、Ｒ１３　　抵抗変化素子
　Ｒ２１、Ｒ２２、Ｒ２３　　抵抗変化素子
　Ｒ３１、Ｒ３２、Ｒ３３　　抵抗変化素子
　ＲＷ１１、ＲＷ１２、ＲＷ１３、ＲＲ１１、ＲＢ１１、ＲＢ１２、ＲＢ１３　　抵抗変化素子
　ＷＬ１、ＷＬ２、ＷＬ３　　ワード線
　ＷＬＢ１　　冗長ワード線

Claims (19)

  1. 　第１の低抵抗化パルスを印加することによって第１の低抵抗状態に変化し、第１の高抵抗化パルスを印加することによって第１の高抵抗状態に変化し、前記第１の低抵抗状態と前記第１の高抵抗状態とを可逆的に遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を越えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のビット線と複数のワード線との立体交差点のそれぞれに前記複数のメモリセルの１つが配置されたメモリセルアレイと、
    　前記複数のワード線から少なくとも１つを選択し、前記複数のビット線から少なくとも１つを選択することにより、前記メモリセルアレイから少なくとも１つ以上の前記メモリセルを選択するメモリセル選択回路と、
    　前記選択されたメモリセルに電圧パルスを印加することによって、前記選択されたメモリセルの前記抵抗変化素子の抵抗値を書き換える書き込み回路と、
    　前記第１の低抵抗状態よりも抵抗値が低い第２の低抵抗状態である不良メモリセルを検知する検知回路とを備え、
    　前記検知回路により検知された前記不良メモリセルが接続されたビット線およびワード線は、ともに不活性状態に固定される
    抵抗変化型不揮発性記憶装置。
  2. 　前記不活性状態とは、ハイインピーダンス状態である
    請求項１に記載の抵抗変化型不揮発性記憶装置。
  3. 　前記不活性状態とは、前記メモリセル選択回路により選択されたビット線とワード線との間に印加される電圧の値のほぼ中間値の電圧を、前記書き込み回路によって前記不良メモリセルに接続されたビット線およびワード線に印加した状態である
    請求項１に記載の抵抗変化型不揮発性記憶装置。
  4. 　前記検知回路は、
    　前記メモリセルの抵抗状態が、前記第１の低抵抗状態か、前記第１の高抵抗状態かを読み出して判別する読み出し回路を備える
    請求項１～３のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  5. 　前記不良メモリセルが接続されたビット線およびワード線のアドレス情報を記憶する不良アドレス情報記憶回路と、
    　前記不良アドレス情報記憶回路に記憶された前記ビット線および前記ワード線のアドレス情報と、前記メモリセル選択回路により選択されたビット線およびワード線のアドレス情報とを比較するアドレス比較回路とを備え、
    　前記メモリセルアレイは、主記憶用の前記複数のメモリセルを備えたメインメモリセルアレイと、前記メインメモリセルアレイ中のメモリセルと交換して使用するための複数の冗長メモリセルを備えた冗長メモリセルアレイとを有する
    請求項１～４のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  6. 　前記冗長メモリセルアレイは、前記メモリセルアレイの前記ビット線と平行に配置された、少なくとも１本の冗長ビット線と、
    　前記メモリセルアレイの前記ワード線と平行に配置された、少なくとも１本の冗長ワード線とを有し、
    　前記複数の冗長メモリセルは、
    　前記複数のワード線および前記少なくとも１本の冗長ビット線との立体交差点、前記複数のビット線および前記少なくとも１本の冗長ワード線との立体交差点、および、前記冗長ビット線と前記冗長ワード線との立体交差点に配置されている
    請求項５に記載の抵抗変化型不揮発性記憶装置。
  7. 　前記冗長ビット線と前記冗長ワード線とは、同じ本数だけ配置されている
    請求項１～６のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  8. 　前記書き込み回路は、
    　前記アドレス比較回路によって、前記メモリセル選択回路により選択された前記ビット線のアドレス情報と前記不良メモリセルが接続された前記ビット線のアドレス情報とが一致と判断された場合に、前記不良メモリセルが接続された前記ビット線を不活性状態に固定し、
    　前記アドレス比較回路によって、前記メモリセル選択回路により選択された前記ワード線のアドレス情報と前記不良メモリセルが接続された前記ワード線のアドレス情報とが一致と判断された場合に、前記不良メモリセルが接続された前記ワード線を不活性状態に固定する
    請求項１～７のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  9. 　さらに、前記メモリセル選択回路は、前記冗長ビット線および前記冗長ワード線を選択可能な状態にする
    請求項８に記載の抵抗変化型不揮発性記憶装置。
  10. 　前記書き込み回路は、前記検知回路によって検知された前記不良メモリセルを、前記第１の高抵抗状態の抵抗値以上の抵抗値である第２の高抵抗状態にする
    請求項１～９のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  11. 　前記書き込み回路は、前記検知回路によって検知された前記不良メモリセルが接続されたビット線に接続されている前記不良メモリセル以外の前記メモリセルを、前記第１の高抵抗状態の抵抗値以上の抵抗値である第３の高抵抗状態にする
    請求項１～９のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  12. 　前記書き込み回路は、前記検知回路によって検知された前記不良メモリセルが接続されたワード線に接続されている前記不良メモリセル以外の前記メモリセルを、前記第１の高抵抗状態の抵抗値以上の抵抗値である第４の高抵抗状態にする
    請求項１～９のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  13. 　前記第２の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値以上である
    請求項１０に記載の抵抗変化型不揮発性記憶装置。
  14. 　前記第３の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値の１０倍以上である
    請求項１１に記載の抵抗変化型不揮発性記憶装置。
  15. 　前記第４の高抵抗状態の抵抗値は、前記第１の高抵抗状態の抵抗値の１０倍以上である
    請求項１２に記載の抵抗変化型不揮発性記憶装置。
  16. 　第１の低抵抗化パルスを印加することによって第１の低抵抗状態に変化し、第１の高抵抗化パルスを印加することによって第１の高抵抗状態に変化し、前記第１の低抵抗状態と前記第１の高抵抗状態とを可逆的に遷移する抵抗変化素子と、前記抵抗変化素子と直列に接続され印加電圧が所定の閾値電圧を越えると導通状態とみなされる電流が流れる電流制御素子とで構成される複数のメモリセルを有し、複数のビット線と複数のワード線との立体交差点のそれぞれに前記複数のメモリセルの１つが配置されたメモリセルアレイとを備えた抵抗変化型不揮発性記憶装置の駆動方法であって、
    　前記複数のメモリセルのうち、前記第１の低抵抗状態より抵抗値が低い第２の低抵抗状態である不良メモリセルを検知する不良検知モードと、
    　前記不良メモリセルが接続されたビット線のアドレス情報とワード線のアドレス情報とを記憶するアドレス情報記憶モードと、
    　前記不良メモリセルが接続された前記ビット線および前記ワード線が、ともに不活性状態に固定される救済モードと
    を含む抵抗変化型不揮発性記憶装置の駆動方法。
  17. 　前記不良検知モードにおいてショート不良を有していると判定された前記不良メモリセルを、前記書き込み回路によって前記第１の高抵抗状態の抵抗値以上の抵抗値である第２の高抵抗状態にする第２の高抵抗化モードを含む
    請求項１６に記載の抵抗変化型不揮発性記憶装置の駆動方法。
  18. 　前記不良検知モードにおいてショート不良を有していると判定された前記不良メモリセルが接続された前記ビット線に接続されている、前記不良メモリセル以外の前記メモリセルを、前記書き込み回路によって前記第１の高抵抗状態の抵抗値以上の抵抗値である第３の高抵抗状態にする第３の高抵抗化モードを含む
    請求項１６または１７に記載の抵抗変化型不揮発性記憶装置の駆動方法。
  19. 　前記不良検知モードにおいてショート不良を有していると判定された前記不良メモリセルが接続された前記ワード線に接続されている、前記不良メモリセル以外の前記メモリセルを、前記書き込み回路によって前記第１の高抵抗状態の抵抗値以上の抵抗値である第４の高抵抗状態にする第４の高抵抗化モードを含む
    請求項１６～１８のいずれか１項に記載の抵抗変化型不揮発性記憶装置の駆動方法。
     
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