CN114051620A - 神经网络存储器 - Google Patents

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Abstract

在实例中，一种设备可包含：可变电阻存储器单元阵列；及神经存储器控制器，其耦合到所述可变电阻存储器单元阵列且经配置以：将次阈值电压脉冲施加于所述阵列的可变电阻存储器单元以使所述可变电阻存储器单元的阈值电压以模拟方式从与复位状态相关联的电压改变以实现第一突触权重变化；及将额外次阈值电压脉冲施加于所述可变电阻存储器单元以实现每一后续突触权重变化。

Description

神经网络存储器
技术领域
本公开大体上涉及例如存储器的操作设备，且更特定来说，本公开涉及神经网络存储器。
背景技术
存储器装置通常可经提供为计算机或其它电子装置中的内部半导体集成电路。存在包含易失性及非易失性存储器的各种类型的存储器。
各种存储器阵列可经组织成交叉点架构，其中存储器单元(例如两个端子单元)位于用于存取单元的第一信号线与第二信号线的相交点处(例如，在存取线与感测线的相交点处)。例如，一些存储器单元可为其逻辑状态(例如存储数据值)取决于存储器单元的编程电阻的电阻可变存储器单元。一些可变电阻存储器单元(其可称为自选择存储器单元)包括可用作存储器单元的选择元件及存储元件两者的单种材料。
附图说明
图1说明根据本公开的各种实施例的呈存储器装置的存储器阵列的形式的设备的实例。
图2说明根据本公开的实施例的支持神经网络存储器的存储器阵列的实例。
图3说明根据本公开的实施例的支持神经网络存储器的存储器阵列的实例。
图4说明根据本公开的实施例的存储器单元的阈值电压分布的实例图。
图5说明根据本公开的实施例的存储器单元的阈值电压分布的实例图。
图6说明根据本公开的实施例的用于使用存储器装置的神经网络存储器的实例方法。
图7说明根据本公开的实施例的用于使用存储器装置的神经网络存储器的实例方法。
具体实施方式
在神经网络中，突触权重可指代两个节点(例如神经元)之间的连接的强度或振幅。通过神经网络传输的信息的性质及内容可部分基于形成于节点之间的突触的性质(例如突触权重)。存储器阵列可经操作为神经网络存储器(例如神经形态系统及装置)且可经设计以实现传统计算机架构无法实现的结果。例如，神经形态系统可用于实现更多与例如学习、视觉或视觉处理、听觉处理、先进运算或其它过程或其组合的生物系统相关联的结果。
本文描述经配置以模拟可存在于神经系统中的神经生物架构及/或存储突触权重的系统、设备、装置及方法。在实例中，设备可包含可变电阻存储器单元阵列及耦合到可变电阻存储器单元阵列的神经存储器单元控制器。神经存储器单元控制器可经配置以：将次阈值电压脉冲施加于阵列的可变电阻存储器单元以使可变电阻存储器单元的阈值电压以模拟方式从与复位状态相关联的电压改变以实现第一突触权重变化；及将额外次阈值电压脉冲施加于可变电阻存储器单元以实现每一后续突触权重变化。
如本文中所使用，“一”或“数个”可是指一或多个某物，且“多个”可是指两个或更多个此类物。例如，存储器装置可是指一或多个存储器装置，且多个存储器装置可是指两个或更多个存储器装置。另外，如本文中所使用，标示符“M”、“P”、“R”、“B”、“S”及“N”(尤其与图式中的参考元件符号相关)指示所标示的特定特征的数目可包含于本公开的数个实施例中。标示之间的数目可相同或不同。
本文中的附图遵循其中首位或前几位数字对应于图号且剩余数字识别图式中的元件或组件的编号惯例。不同图之间的类似元件或组件可通过使用类似数字来识别。例如，101可是指图1中的元件“01”，且类似元件可称为图2中的201。
图1说明根据本公开的各种实施例的呈存储器装置的存储器阵列的形式的设备的实例。如本文中所使用，“设备”可是指(但不限于)各种结构或结构组合的任一者，例如(例如)电路或电路系统、一或若干裸片、一或若干模块、一或若干装置或一或若干系统。图1是存储器装置100的各种组件及特征的说明图。因而，应了解，存储器装置100的组件及特征经展示以说明功能相互关系，而非存储器装置100内的其实际物理位置。
尽管图1中所包含的一些元件标记有数字指示符，其它对应元件未被标记，但其是相同的或应被理解为类似的，其目的是提高所描绘特征的可见性及清晰度。
在图1的说明性实例中，存储器装置100包含存储器阵列101。存储器阵列101包含可编程为不同逻辑状态的存储器单元105。在一些实施例中，每一存储器单元105可编程为表示为逻辑0及逻辑1的两种状态。在一些实施例中，存储器单元105可编程为超过两种逻辑状态。在一些实施例中，存储器单元105可包含可变电阻存储器单元，例如自选择存储器单元。自选择存储器单元是包括操作为选择组件及存储组件的单种硫属化物材料的存储器单元。
如本文中将进一步描述，可变电阻存储器单元可为自选择存储器单元且可经布置成阵列(例如神经存储器单元)以仿真神经生物功能，例如学习。自选择存储器单元包含硫属化物材料，其可响应于电压量值而改变呈非晶态的硫属化物材料的逻辑状态(例如设置或复位)。设置状态可为导电的(例如低电流电阻)且复位状态可为不导电的(例如较高电流电阻)。设置状态及复位状态之间的硫属化物的状态变化可以模拟方式改变自选择存储器单元的阈值电压值。自选择存储器单元的硫属化物材料的模拟阈值电压变化可表示神经形态存储器系统中突触权重。突触权重的变化可表示及/或被解释为表示学习及其它生物功能。
在一些实施例中，每一行存储器单元105连接到第一信号线110-1、110-2或110-N(例如存取线，有时称为字线)，且每一列存储器单元105连接到第二信号线115-1、115-2或115-S(例如感测线，有时称为位线)。存取线110及感测线115两者可统称为信号线。存取线110及感测线115可大体上彼此垂直且可支持存储器单元阵列。如本文中所使用，术语“大体上”意味着经修饰特性(例如由术语“大体上”修饰的动词或形容词)无需为绝对的，而是足够接近以实现特性的优点。尽管图1中为了不模糊本公开的实例而未说明，但存储器阵列101可包含衬底(如本文中结合图2进一步描述)。
一般来说，一个存储器单元105可位于两个信号线(例如存取线110与感测线115)的相交点处。例如，存储器单元105位于存取线110-1与感测线115-S的相交点处。此相交点可称为存储器单元105的地址。目标存储器单元105可为位于通电(例如，经激活)存取线110与通电(例如，经激活)感测线115的相交点处的存储器单元105；即，存取线110及感测线115两者可经通电以读取或写入其相交点处的存储器单元105。与相同存取线110或感测线115电子通信(例如，连接到相同存取线110或感测线115)的其它存储器单元105可称为非目标存储器单元105。
在一些情况中，电极可将存储器单元105耦合到存取线110或感测线115。如本文中所使用，术语“电极”可是指电导体，且在一些情况中，可用作到存储器单元或存储器阵列的其它组件的电接点。电极可包含提供存储器装置100的存储器阵列101的元件或组件之间的导电路径的迹线、电线、导电线、导电层或其类似者。因此，术语“电极”在一些情况中可是指存取线(例如存取线110)或感测线(例如感测线115)，且在一些情况中是指用作存取线与存储器单元105之间的电接点的额外导电元件。
在一些实施例中，存储器单元105可包括定位于第一电极与第二电极之间的硫属化物材料。第一电极可将硫属化物材料耦合到存取线110，且第二电极可将硫属化物材料耦合到感测线115。第一电极及第二电极可为相同材料(例如碳)或不同材料。在其它实施例中，存储器单元105可直接与一或多个存取线耦合，且可省略除存取线之外的电极。
硫属化物材料可为包含元素S、Se及Te的至少一者的材料或合金。硫属化物材料可包含以下每一者的合金：S、Se、Te、Ge、As、Al、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)。硫属化物材料及合金的实例可包含(但不限于)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用，以连字符连接的化学组合物符号指示包含于特定化合物或合金中的元素且希望表示涉及指示元素的所有化学计量。例如，Ge-Te可包含GexTey，其中x及y可为任何正整数。可变电阻材料的其它实例可包含二元金属氧化物材料或包含两种或更多种金属(例如过渡金属、碱土金属)的混合价氧化物及/或稀土金属。实施例不受限于与存储器单元的存储器元件相关联的一或若干特定可变电阻材料。例如，可变电阻材料的其它实例可用于形成存储器元件且可包含硫属化物材料、巨大磁阻材料或基于聚合物的材料等等。
可通过激活或选择存取线110及感测线115来对存储器单元105执行例如读取及写入的操作。激活或选择存取线110或感测线115可包含将电压施加于相应线。存取线110及感测线115可由例如以下每一者的导电材料制成：金属(例如铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物或其类似者。
在一些架构中，单元的逻辑存储装置(例如CBRAM单元中的电阻组件、FeRAM单元中的电容组件)可与感测线通过选择组件电隔离。存取线110可连接到且可控制选择组件。例如，选择组件可为晶体管且存取线110可连接到晶体管的栅极。
如所提及，选择组件可为可变电阻存储器单元的可变电阻组件，其可包括硫属化物材料。具体来说，可变电阻存储器单元可为自选择存储器单元，其包括可用作存储器单元的选择元件及存储元件两者的单种材料(例如硫属化物材料)。激活存取线110可导致存储器单元105的逻辑存储装置与其对应感测线115之间的电连接或闭路。接着，可存取感测线以读取或写入存储器单元105。在选择存储器单元105之后，所得信号可用于确定所存储的逻辑状态。在一些情况中，第一逻辑状态可对应于无电流或小到可忽略的电流通过存储器单元105，而第二逻辑状态可对应于有限电流。在一些情况中，存储器单元105可包含具有两个端子的自选择存储器单元，且可省略单独选择组件。因而，自选择存储器单元的一个端子可电连接到存取线110且自选择存储器单元的另一端子可电连接到感测线115。
可通过行解码器120及列解码器130来控制存取存储器单元105。例如，行解码器120可从存储器控制器140接收行地址且基于所接收的行地址激活适当存取线110。类似地，列解码器130可从存储器控制器140接收列地址且激活适当感测线115。例如，存储器阵列101可包含多个存取线110-1、110-2及110-N及多个感测线115-1、115-2及115-S，其中S及N取决于阵列大小。因此，可通过激活存取线110及感测线115(例如110-1及感测线115-S)来存取相交点处的存储器单元105。
在存取之后，可由感测组件125读取或感测存储器单元105以确定存储器单元105的编程状态。例如，可将电压施加于存储器单元105(使用对应存取线110及感测线115)，且通过存储器单元105的所得电流的存在可取决于存储器单元105的施加电压及阈值电压。在一些情况中，可施加超过一个电压。另外，如果施加电压未导致电流，那么可施加其它电压，直到由感测组件125检测到电流。可通过评估导致电流的电压来确定存储器单元105的逻辑状态。在一些情况中，可使电压的量值斜升，直到检测到电流。在其它情况中，可以序施加预定电压，直到检测到电流。同样地，可将电流施加于存储器单元105，且用于产生电流的电压的量值可取决于存储器单元105的电阻或阈值电压。
存储器单元105(例如可变电阻存储器单元及/或自选择存储器单元)可包括硫属化物材料。存储器单元的硫属化物材料可在存取操作期间保持非晶态。在一些情况中，操作存储器单元可包含将各种形状的编程脉冲施加于存储器单元以确定存储器单元的特定阈值电压，即，可通过改变编程脉冲的形状来修改存储器单元的阈值电压。
可通过将各种形状的读取脉冲施加于存储器单元来确定存储器单元105(例如可变电阻存储器单元及/或自选择存储器单元)的特定阈值电压。例如，当读取脉冲的施加电压超过存储器单元的特定阈值电压时，有限量的电流可流动通过存储器单元。类似地，当读取脉冲的施加电压小于存储器单元的特定阈值电压时，无可观量的电流可流动通过存储器单元。
在本文所描述的一些实例(其中存储器单元是可变电阻存储器单元(例如自选择存储器单元))中，施加小于存储器单元的阈值电压的读取脉冲(例如次阈值电压)可以模拟方式改变存储器单元105的阈值电压。换句话说，可变电阻存储器单元的初始阈值电压可响应于已被脉冲调变到低于初始阈值电压(以次阈值电压脉冲调变)而递增改变(例如，以模拟方式)。阈值电压的此变化可响应于可变电阻存储器单元的硫属化物材料被更改。
在一些实施例中，感测组件125可通过检测电流或缺乏电流通过选定存储器单元105来读取存储于存储器单元105中的信息。以此方式，存储器单元105(例如可变电阻存储器单元及/或自选择存储器单元)可基于与硫属化物材料相关联的阈值电压电平(例如两个阈值电压电平)来存储一个数据位，其中使电流流动通过存储器单元105的阈值电压电平指示由存储器单元105存储的逻辑状态。在一些情况中，存储器单元105可展现特定数目个不同阈值电压电平(例如三个或更多个阈值电压电平)以借此存储超过一个数据位。
感测组件125可包含各种晶体管或放大器以检测及放大与受感测存储器单元105相关联的信号的差，此可称为锁存。接着，存储器单元105的检测逻辑状态可通过列解码器130输出为输出135。在一些情况中，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120电子通信。所属领域的一般技术人员应了解，在不失其功能用途的情况下，感测组件125可与列解码器或行解码器相关联。
本文中所论述的一或若干晶体管可表示场效晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可导电且可包括重掺杂(例如简并)半导体区域。源极及漏极可由轻掺杂半导体区域或沟道分离。如果沟道是n型(即，多数载子是电子)，那么FET可称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可称为p型FET。沟道可由绝缘栅极氧化物覆盖。可通过将电压施加于栅极来控制沟道导电性。例如，将正电压或负电压分别施加于n型FET或p型FET可导致沟道变成导电的。当将大于或等于晶体管的阈值电压的电压施加于晶体管栅极时，可“接通”或“激活”晶体管。当将小于晶体管的阈值电压的电压施加于晶体管栅极时，可“切断”或“撤销激活”晶体管。
可通过类似地激活相关存取线110及感测线115来设置或写入存储器单元105，且可将至少一逻辑值存储于存储器单元105中。列解码器130或行解码器120可接受写入到存储器单元105的数据，例如输入/输出135。
在一些存储器架构中，存取存储器单元105会降级或破坏逻辑状态，或可执行重写或再新操作以使原始逻辑状态返回到存储器单元105。例如，在DRAM中，电容器可在感测操作期间部分或完全放电以损坏逻辑状态，因此可在感测操作之后重写逻辑状态。另外，在一些存储器架构中，激活存取线110可导致行(例如，与存取线110耦合)中的所有存储器单元放电；因此，需要重写行中的若干或所有存储器单元105。但在例如可变电阻存储器单元、自选择存储器单元及/或PCM存储器的非易失性存储器中，存取存储器单元105不会破坏逻辑状态，因此，存储器单元105无需在存取之后重写。
存储器控制器140(例如神经存储器单元控制器)可通过各种组件(例如行解码器120、列解码器130及感测组件125)来控制存储器单元105的操作(例如读取、写入、重写、再新、放电)。在一些情况中，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。存储器控制器140可产生行及列地址信号以激活所要存取线110及感测线115。存储器控制器140还可产生及控制存储器装置100的操作期间所使用的各种电压或电流。一般来说，本文中所论述的施加电压或电流的振幅、形状、极性及/或持续时间可经调整或变化且可因操作存储器装置100中所论述的各种操作而不同。此外，可同时存取存储器阵列101内的一个、多个或所有存储器单元105；例如，可在复位操作期间同时存取存储器阵列101的多个或所有单元，其中将所有存储器单元105或群组的存储器单元105设置为单个逻辑状态。
存储器装置100的各种存储器单元105可经分组为经配置以存储模拟值的存储器单元(例如神经存储器单元)。存储器控制器140可耦合到神经存储器单元且称为神经存储器单元控制器。神经存储器单元可经配置以模拟神经生物架构。神经存储器单元可利用存储器单元内的硫属化物材料的性质来改变硫属化物材料的性质。硫属化物材料的经改变性质可更改存储器单元的阈值电压，此操作可称为存储器单元“存储”模拟值，作为一个实例值。神经存储器单元的模拟值及/或神经存储器单元的存储器单元的多个模拟值可被解释为神经存储器单元中的学习结果。外部主机及/或一部分或整个存储器装置100可产生及/或接收学习算法。学习算法是可用于机器学习中以帮助神经存储器单元仿效(例如仿真、模仿等等)神经生物架构的算法。
学习算法可包含学习事件的变量。学习事件可为电压值的一定数量个脉冲、电压值的量值(例如超阈值或次阈值电压)及/或将脉冲施加于神经存储器单元的存储器单元(例如可变电阻存储器单元)的时长。神经存储器单元控制器(例如存储器控制器140)可将学习算法应用于阵列以尝试从神经存储器单元的可变电阻存储器单元探出学习事件。
如所提及，神经存储器单元控制器(例如存储器控制器140)可经配置以应用包含学习事件的学习算法。例如，神经存储器单元控制器可施加一定数量个次阈值电压脉冲以将呈与复位状态相关联的非晶条件的自选择存储器单元(例如存储器单元105)的单种硫属化物材料更改为与设置状态相关联的条件。换句话说，自选择存储器单元的硫属化物材料可响应于次阈值电压脉冲而移动于两种电状态之间。
神经存储器单元控制器(例如存储器控制器140)可通过将次阈值电压脉冲施加于可变电阻存储器单元来应用学习算法的迭代。单元的阈值电压可响应于施加于可变电阻存储器单元的次阈值电压脉冲而以模拟方式改变。每一次阈值电压脉冲可改变可变电阻存储器单元的突触权重(例如增大或减小)。突触权重的增大及/或减小可指示神经存储器单元中是否已发生学习。神经存储器单元控制器可监测神经存储器单元以基于突触权重来确定可何时施加额外次阈值脉冲。例如，神经存储器单元控制器可响应于学习算法指示额外学习未发生(例如，阈值电压未改变或增大)而制止施加额外次阈值电压脉冲。
在一些实施例中，神经存储器单元控制器可响应于学习程度而改变次阈值电压脉冲。例如，神经存储器单元控制器可在相对较强学习的指示发生(例如，阵列的可变电阻存储器单元的阈值电压减小)时使额外次阈值电压脉冲作为相对较长脉冲施加于可变电阻存储器单元。单独地或同时，神经存储器单元控制器可响应于学习发生的程度而增加(或减少)次阈值电压脉冲的数量。神经存储器单元可经配置以监测学习程度(例如阵列的可变电阻存储器单元的改变突触权重)且调整学习算法的变量(例如学习事件)。
图2说明根据本公开的实施例的支持神经网络存储器的存储器阵列201的实例。存储器阵列201可为参考图1所描述的存储器阵列101的部分的实例。存储器阵列201可包含定位于衬底204上方的存储器单元205。存储器阵列201还可包含存取线210-1及210-2及感测线215-1及215-2，其可为参考图1所描述的存取线110及感测线115的实例。如同图2中所描绘的说明性实例，存储器单元205可为自选择存储器单元。尽管包含于图2中的一些元件标记有数字指示符，其它对应元素未被标记，但其是相同的或应被理解为类似的，其目的是提高所描绘特征的可见性及清晰度。
在一些情况中，存储器单元205可为自选择存储器单元且可包含第一电极211、硫属化物材料213及第二电极217。在一些实施例中，信号线(例如图1的存取线110及感测线115)可包含电极层(例如保形层)来代替电极211或217且因此可包括多层存取线。在此类实施例中，信号线的电极层可与存储器材料(例如硫属化物材料213)介接。在一些实施例中，信号线(例如存取线110、感测线115)可直接与存储器材料(例如硫属化物材料213)介接，其之间无电极层或电极。
在一些情况中，存储器阵列201的架构可称为交叉点架构的实例，因为存储器单元205可形成于存取线210与感测线215之间的拓扑交叉点处，如图2中所说明。此交叉点架构可提供比一些其它存储器架构相对更高密度的数据存储及更低生产成本。例如，具有交叉点架构的存储器阵列可包含具有减小面积的存储器单元且因此可支持比一些其它架构提高的存储器单元密度。
例如，与具有6F2存储器单元面积的其它架构(例如具有三端子选择组件的架构)相比，交叉点架构可具有4F2存储器单元面积，其中F是最小特征大小(例如最低特征大小)。例如，DRAM存储器阵列可使用晶体管(其是三端子装置)作为每一存储器单元的选择组件，因此，包括给定数量个存储器单元的DRAM存储器阵列可具有比包括相同数目个存储器单元的具有交叉点架构的存储器阵列更大的存储器单元面积。尽管图2的实例展示存储器阵列的1层级(例如存储器层板)，但其它配置可包含任何数目个层板。在一些实施例中，一或多个存储器层板可包含自选择存储器单元，其包含硫属化物材料213。
存储器单元(例如存储器单元205)可并入为可经配置以存储值(其在一些情况中可为或包含模拟值)的存储器单元的部分。在一些存储器装置中，将电子脉冲施加于硫属化物材料213可引起硫属化物材料213受影响，其在一些情况中可包含改变物理形式。一些硫属化物材料213的物理形式包含非晶态及结晶态。这些物理形式的电阻是不同的，借此允许硫属化物材料213维持物理状态，其可称为存储逻辑(例如，感测逻辑及/或模拟值)。在存储器装置的一些实施例中，将电子脉冲施加于硫属化物材料213不会改变硫属化物材料213的相位，且硫属化物材料213可保持非晶态。例如，可通过施加不同(例如相反)极性的脉冲来获得设置及复位状态，此外，在一些实施例中，可通过施加适当振幅及/或极性的电压脉冲来修改或调谐阈值电压。
图3说明根据本公开的实施例的支持神经网络存储器的存储器阵列301的实例。存储器阵列301可类似于图1及2的实例存储器阵列101及201。存储器阵列301可包含神经存储器单元323，其可包含阵列301中的一部分或所有可变电阻存储器单元305。存储器阵列301可包含多个可变电阻存储器单元305-1、305-2、305-3、305-4、305-5、305-6、305-7、305-8、305-9、305-10、305-11及305-P(可统称为可变电阻存储器单元305)。存储器阵列301可包含神经存储器单元323，其可包含阵列301中的一部分或所有可变电阻存储器单元305。神经存储器单元323的可变电阻存储器单元305可耦合到多个感测线315-1、315-2、315-S(可统称为感测线315)及多个存取线310-1、310-2、310-3、310-N(可统称为存取线310)。
在一些实例中，存储器阵列301的一部分可变电阻存储器单元可不包含于神经存储器单元323中。在实例阵列301中，神经存储器单元323包含可变电阻存储器单元305-1、305-2、305-3、305-4、305-5、305-6、305-7、305-8及305-9且可变电阻存储器单元305-10、305-11及305-P可从神经存储器单元323排除。因此，耦合到存取线310-N的可变电阻存储器单元305可包含于存储器阵列301中，但不必为神经存储器单元323的一部分。在此类实例中，可变电阻存储器单元可从由神经存储器单元323存储的总模拟值排除。
神经存储器单元控制器(例如图1的存储器控制器140)可选择神经存储器单元323用于读取操作。在一些情况中，神经存储器单元控制器可选择神经存储器单元323的一或多个可变电阻存储器单元305用于读取操作。神经存储器单元控制器可识别及/或选择与神经存储器单元323相关联的一或多个感测线315及/或存取线310。
神经存储器单元控制器可将输入341提供到神经存储器单元323的可变电阻存储器单元305。输入341可包括施加于多个存取线310的多个电压值(例如次阈值电压值)(例如V1、V2、V3)。神经存储器单元控制器可使存取线310偏置到包含于输入341中的一或多个电压值(例如读取电压值)。在一些情况中，存取线310全部经偏置到相同读取电压。在一些情况中，神经存储器单元控制器可使一或多个存取线偏置到不同于其它存取线的电压。
神经存储器单元控制器还可使未选定存取线310-N(例如不包含于神经存储器单元323中的存取线)偏置到读取电压值。在一些情况中，施加于一或多个未选定存取线310-N的读取电压值与施加于选定存取线310-1、310-2、310-3的电压值相同。在一些情况中，施加于未选定存取线310-N的读取电压值不同于施加于选定存取线310-1、310-2、310-3中的一者的电压值。
神经存储器单元控制器可检测包含产生于与神经存储器单元323耦合的一或多个感测线315上的一或多个信号的输出343。可基于将输入341施加于与神经存储器单元323耦合的存取线310来产生感测线315上的输出343。输出343的信号可包括电流信号(例如I1、I2、I3)。
个别信号或个别阈值电压(例如阈值权重及/或突触权重)可在与神经存储器单元323耦合的每一感测线315上检测到。每一信号或权重可具有促成信号的不同可变电阻存储器单元。例如，可变电阻存储器单元305-1、305-4及305-7可促成第一感测线315-1上的信号。可变电阻存储器单元305-2、305-5及305-8可促成第二感测线315-2上的信号。可变电阻存储器单元305-3、305-6及305-9可促成第三感测线315-S上的信号。
神经存储器单元控制器可基于检测到产生于与神经存储器单元323耦合的感测线315上的信号来确定存储于神经存储器单元323中的模拟值。神经存储器单元控制器可组合每一感测线315上的信号及/或阈值电压(例如突触权重)以产生总权重(可称为总模拟值)。模拟值可与总权重成比例及/或基于总权重。神经存储器单元控制器可对感测线315的信号求和以产生总权重。在一些情况中，神经存储器单元控制器可通过将权重矩阵应用于表示一或多个存取在线的一或多个电压(例如V1、V2、V3)的电压的输入向量来产生乘积。例如，神经存储器单元控制器可通过矩阵乘法运算来应用向量，其中向量是输入341(V1、V2及V3)，且矩阵是包含于神经存储器单元323中的相应可变电阻存储器单元305的阈值电压。
例如，神经存储器单元控制器可经配置以经由每一存取线310施加相应次阈值电压脉冲以使耦合到每一存取线310及特定感测线315-1的相应可变电阻存储器单元305的阈值电压以模拟方式朝向与设置状态相关联的电压改变以实现突触权重变化。在此例子中，可变电阻存储器单元305-1、305-4及305-7中的每一者可接收次阈值电压。神经存储器单元控制器可经进一步配置以经由多个存取线310中的每一者施加另一相应次阈值电压脉冲以使耦合到每一存取线310及不同感测线315-2的相应可变电阻存储器单元305的阈值电压以模拟方式朝向与设置状态相关联的电压改变以实现突触权重变化。在此例子中，可变电阻存储器单元305-2、305-5及305-8中的每一者可接收次阈值电压。此实例方法可继续用于任何数目个感测线315以实现可变电阻存储器单元305的突触权重变化。神经存储器单元控制器可经配置以从感测线315-1及315-2中的每一者读取电压以确定存储器阵列301的总模拟值(例如神经存储器单元323的总模拟值)，其可为输出343。
神经存储器单元控制器可经配置以基于感测线315-1及315-2的检测到的总模拟值来施加后续电压脉冲作为输入341。在一些实施例中，神经存储器单元控制器可经配置以响应于学习算法而施加向量(例如输入341-V1、V2及V3)。学习算法及/或神经存储器单元控制器可经配置以执行各自由多个感测线215-1及215-2及/或215-S中的每一者中的每一可变电阻存储器单元的相应阈值电压组成的向量(例如输入341)的矩阵乘法。
图4说明根据本公开的实施例的神经网络存储器的阈值电压分布的实例图。实例图484说明可变电阻存储器单元(例如自选择存储器单元)的阈值电压(Vth)469的x轴，其中Vth从页面左侧增大到页面右侧。图484说明表示位的统计正态分位数(例如高斯分布的标准偏差)的y轴467。图形484说明不同编程及读取组合期间的可变电阻存储器单元的阵列。x轴下方的图例包含编程脉冲的极性及读取值的不同组合的相应线符号，例如用于负编程及负读取的符号461、用于负编程及正读取的符号462、用于正编程及负读取的符号464及用于正编程及正读取的符号466。
存储器阵列(例如神经存储器单元)的每一可变电阻存储器单元可经编程以包含阈值电压Vth 469。当在阈值电压Vth 469以下脉冲调变电压时，每一可变电阻存储器单元可在高Vth状态(例如复位脉冲)与低Vth状态(例如设置脉冲)之间的范围内扩展Vth值。跨可变电阻存储器单元(例如自选择存储器单元)施加的编程脉冲及/或其它电压脉冲在本文中可称为具有极性。极性是指写入及读取操作的电压的偏压。感测线及存取线(例如图3的感测线315及存取线310)可以用于写入及读取操作的不同电压偏压。例如，编程脉冲可具有正或负极性且可取决于读取极性。可变电阻存储器单元的行为可确定响应于编程脉冲而确定的读取脉冲是否具有正或负电压值。
如本文中所描述，自选择存储器单元(例如阵列中的可变电阻存储器单元)可由神经存储器单元控制器配置以通过操纵其在非晶态中相应硫属化物材料来改变逻辑状态。此状态变化可增大或减小自选择存储器单元的电阻值，其可表示为突触权重。此类可变电阻存储器单元可包含经配置以存储多个电平及/或可具有宽感测窗的存储器单元。此类类型的存储器可经配置以通过脉冲(例如尖峰)控制来执行训练操作。此类训练操作可包含尖峰时序相依可塑性(STDP)。STDP可为由在节点(例如神经元)之间传输的尖峰之间的相关性诱发的赫比(Hebbian)学习的形式。STDP可为调整节点(例如神经元)之间的连接强度的过程的实例。图4说明其中读取值是负的例子(例如负-负461及正-负464)中的Vth值的大模拟值扩展(例如宽感测窗/位间可变性的数字状态)，相较于其中读取值是正的例子(例如负-正462及正-正466)，其可具有较窄感测窗及较小Vth扩展。
可变电阻存储器单元可用于神经形态应用中，其中可变电阻存储器单元的阵列可由外部脉冲训练以获得特定模拟Vth值。沿信号线(例如图3的感测线315及存取线310)的电流可表示取决于输入电压(例如图3的输入341)的最终输出(例如输出343，图3的神经存储器单元323的总模拟值)。此可通过使用矩阵中的模拟电压输入乘以向量乘法函数来获得。
图5说明根据本公开的实施例的神经网络存储器的阈值电压分布的实例图。实例图578说明可变电阻存储器单元(例如自选择存储器单元)的阈值电压(Vth)569的x轴，其中Vth从页面左侧(设置状态581)增大到页面右侧(复位状态582)。图形578说明表示位的统计正态分位数(例如高斯分布的标准偏差)的y轴567。
图形578的图例说明表示以次阈值电压脉冲10,000次读取的可变电阻存储器单元的存储器阵列的实线579。图形578的图例说明以次阈值电压脉冲65,000次读取的可变电阻存储器单元的虚线580。尽管此处列举脉冲的数量作为实例，但可使用任何数目个脉冲。
图形578说明阈值电压(Vth)569，其可为表示可变电阻存储器单元(例如自选择存储器单元)的硫属化物材料的逻辑状态的增量变化的模拟值的范围。随着可变电阻存储器单元经脉冲调变(例如10,000次或65,000次读取)，可变电阻存储器单元的硫属化物材料可从对应于较高Vth(例如低电导率、高电流电阻)的复位状态582朝向对应于较低Vth(例如高电导率、低电流电阻)的设置状态581改变。至少部分基于次阈值脉冲的数目、次阈值脉冲的量值及/或次阈值脉冲的持续时间，自选择存储器单元的硫属化物材料可呈非晶态且在维持非晶态时具有不同阈值电压值。
579及/或580的可变电阻存储器单元可使阈值电压以模拟方式从复位状态582朝向581改变到设置状态。换句话说，与复位状态582相关联的电压和与设置状态581相关联的电压之间的模拟值范围内的阈值电压569可响应于次阈值电压脉冲而改变，其中模拟值范围中的每一者对应于突触权重。
脉冲的数量及/或次阈值电压脉冲的量值可与强学习事件及/或弱学习事件相关联。在一些实施例中，可通过学习算法来设置学习事件(例如脉冲的数量及/或电压脉冲的量值)，其中弱学习事件可为相对较低数量个脉冲(例如，小于1000)及/或不比可变电阻存储器单元的Vth低很多的脉冲。强学习事件可为相对较高数量个脉冲(例如，大于1000)及/或量值比可变电阻存储器单元的Vth低很多的脉冲。较强学习事件可对应于可变电阻存储器单元的阈值电压的较大变化。
图6说明根据本公开的实施例的用于神经网络存储器的实例方法660。方法660的操作可由本文中所描述的神经存储器单元控制器(例如图1的控制器140)或其组件实施。例如，方法660的操作可在参考图1到5所描述的神经存储器单元内执行。在一些实施例中，神经存储器单元控制器可执行一组程序代码以控制存储器装置的功能元件执行下文将描述的功能。另外或替代地，神经存储器单元控制器可使用专用硬件来执行以下描述的功能的每一方面。
在框692中，方法660包含由耦合到可变电阻存储器单元(例如图1的可变电阻存储器单元105)的阵列的神经存储器单元控制器响应于第一弱学习事件而将弱次阈值电压脉冲施加于阵列(例如图3的阵列301)的可变电阻存储器单元。
弱次阈值电压脉冲引起可变电阻存储器单元的阈值电压(例如图5的Vth 569)以模拟方式朝向与设置状态(例如图5的设置状态581)相关联的电压的弱变化以实现弱突触权重变化。在此实例中，弱次阈值电压可为低于可变电阻存储器单元的阈值电压Vth的电压，但次电压脉冲与可变电阻存储器单元的Vth之间的量值差不足以将Vth改变到表示学习的程度。
在框694中，方法660包含由耦合到可变电阻存储器单元的阵列的神经存储器单元控制器将强次阈值电压脉冲施加于阵列的可变电阻存储器单元。强次阈值电压脉冲可具有次阈值电压脉冲的电压与可变电阻存储器单元的Vth之间的较大量值差，其中强次阈值电压脉冲引起可变电阻存储器单元的阈值电压以模拟方式朝向与设置状态相关联的电压的强变化以实现强突触权重变化。换句话说，强次阈值电压脉冲的施加可包含第二脉冲的量值差大于第一脉冲。在其它实施例中，作为强次阈值脉冲的替代或附加，可操纵次阈值脉冲的持续时间以探出可变电阻存储器单元的Vth的变化。例如，强次阈值电压脉冲的施加可包含第二脉冲的持续时间差比第一脉冲长。
图7说明根据本公开的实施例的用于神经网络存储器的实例方法777。方法777的操作可由本文中所描述的神经存储器单元控制器(例如图1的控制器140)或其组件实施。例如，方法777的操作可在参考图1到6所描述的神经存储器单元内执行。在一些实例中，神经存储器单元控制器可执行一组程序代码以控制存储器装置的功能元件执行下文将描述的功能。另外或替代地，神经存储器单元控制器可使用专用硬件来执行下文将描述的功能的方面。
在791中，方法777包含由耦合到可变电阻存储器单元(例如图1的可变电阻存储器单元105)的阵列的神经存储器单元控制器响应于弱学习事件而将第一数量个次阈值电压脉冲施加于阵列的可变电阻存储器单元。第一数量个次阈值电压脉冲可引起可变电阻存储器单元的阈值电压Vth(例如图5的Vth 569)以模拟方式朝向与设置状态(例如图5的设置状态581)相关联的电压的弱变化以实现弱突触权重变化。
弱突触权重变化可为可变电阻存储器单元的电压阈值Vth的无效变化。在此实例中，学习算法可增加施加于可变数目电阻单元的脉冲的数量(例如，可改变学习事件)。
在793中，方法777包含由耦合到可变电阻存储器单元的阵列的神经存储器单元控制器响应于强学习事件而将第二数量个次阈值电压脉冲施加于阵列的可变电阻存储器单元，其中第二数量大于第一数量。例如，神经网络单元控制器可使脉冲数量从1000增加到65000以实现Vth朝向设置状态的变化。以此方式，第二数量个次阈值电压脉冲可引起可变电阻存储器单元的阈值电压以模拟方式朝向与设置状态相关联的电压的强变化以实现强突触权重变化。
使用实例方法777，神经存储器单元控制器可响应于后续学习事件而将后续次阈值电压脉冲施加于可变电阻存储器单元，直到次阈值电压脉冲引起可变电阻存储器单元达到设置状态(例如结晶、高导电、低电流电阻状态)。
尽管本文已说明及描述特定实施例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可替代所展示的特定实施例。本公开希望涵盖本公开的数个实施例的调适或变化。应了解，以上描述是以说明方式而非限制方式进行。所属领域的一般技术人员将在检视以上描述之后明白上述实施例的组合及本文中非具体描述的其它实施例。本公开的数个实施例的范围包含其中使用上述结构及方法的其它应用。因此，本公开的数个实施例的范围应参考所附权利要求书及权利要求书所享有的等效物的全范围来确定。
在具体实施方式中，为简化本公开，在单一实施例中将一些特征分组在一起。本公开的方法不应被解释为反映本公开的揭示实施例必须使用比每一权利要求中明确列举的特征更多的特征的意图。确切来说，如以下权利要求书所反映，发明标的物展现单个揭示实施例的非所有特征。因此，所附权利要求书借此并入到具体实施方式中，其中每一权利要求独立作为单独实施例。

Claims (20)

1.一种设备，其包括：
可变电阻存储器单元阵列；及
神经存储器单元控制器，其耦合到所述可变电阻存储器单元阵列且经配置以：
将次阈值电压脉冲施加于所述阵列的可变电阻存储器单元以使所述可变电阻存储器单元的阈值电压以模拟方式从与复位状态相关联的电压改变以实现第一突触权重变化；及
将额外次阈值电压脉冲施加于所述可变电阻存储器单元以实现每一后续突触权重变化。
2.根据权利要求1所述的设备，其中所述可变电阻存储器单元是包括单种硫属化物材料以操作为选择组件及存储组件的自选择存储器单元。
3.根据权利要求2所述的设备，其中所述神经存储器单元控制器经配置以施加所述次阈值电压脉冲及所述额外次阈值电压脉冲包括所述神经存储器单元控制器经配置以确定所述单种硫属化物材料呈与复位状态相关联的非晶条件。
4.根据权利要求2所述的设备，其中所述神经存储器单元控制器经配置以施加所述次阈值电压脉冲及所述额外次阈值电压脉冲包括所述神经存储器单元控制器经配置以使所述单种硫属化物材料朝向与设置状态相关联的条件更改。
5.根据权利要求1所述的设备，其中所述神经存储器单元控制器经进一步配置以将所述可变电阻存储器单元阵列操作为神经网络，其中所述可变电阻存储器单元的阈值电压表示突触权重；且
其中所述额外次阈值电压脉冲各自减小所述可变电阻存储器单元的电阻以表示突触权重的变化。
6.根据权利要求1到5中任一权利要求所述的设备，其中所述神经存储器单元控制器经配置以响应于学习算法的迭代指示增加学习已发生而将所述额外次阈值电压脉冲中的一者施加于所述可变电阻存储器单元。
7.根据权利要求6所述的设备，其中所述神经存储器单元控制器经进一步配置以响应于所述学习算法的所述迭代指示额外学习未发生而不将所述额外次阈值电压脉冲中的一者施加于所述可变电阻存储器单元。
8.根据权利要求6所述的设备，其中所述神经存储器单元控制器经配置以响应于学习算法的迭代指示相对较强的增加学习已发生而使所述额外次阈值电压脉冲中的所述一者作为相对较长脉冲施加于所述可变电阻存储器单元。
9.根据权利要求6所述的设备，其中所述神经存储器单元控制器经配置以响应于学习算法的迭代指示相对较强的增加学习已发生而将所述额外次阈值电压脉冲中的超过一者施加于所述可变电阻存储器单元。
10.一种设备，其包括：
多个第一信号线；
多个第二信号线；
可变电阻存储器单元阵列；及
神经存储器单元控制器，其耦合到所述多个第一信号线及所述多个第二信号线，所述神经存储器单元控制器经配置以：
经由所述多个第一信号线中的每一者施加相应次阈值电压脉冲以使耦合到所述多个第一信号线中的每一者及特定第二信号线的相应可变电阻存储器单元的阈值电压以模拟方式朝向与设置状态相关联的电压改变以实现突触权重变化；
经由所述多个第一信号线中的每一者施加相应次阈值电压脉冲以使耦合到所述多个第一信号线中的每一者及不同第二信号线的相应可变电阻存储器单元的阈值电压以模拟方式朝向与设置状态相关联的电压改变以实现突触权重变化；及
从所述多个第二信号线中的每一者读取电压或电流以确定所述阵列的总模拟值。
11.根据权利要求10所述的设备，其中所述神经存储器单元控制器经进一步配置以部分基于所述阵列的所述总模拟值来经由所述多个第一信号线中的每一者施加后续相应次阈值电压脉冲以使耦合到所述多个第一信号线中的每一者及所述特定第二信号线的所述相应可变电阻存储器单元的所述阈值电压以模拟方式改变以实现后续突触权重变化。
12.根据权利要求10到11中任一权利要求所述的设备，其中所述神经存储器单元控制器经配置以经由所述第一多个信号线中的每一者施加所述相应次阈值电压脉冲包括所述神经存储器单元控制器经配置以从学习算法输入数据向量。
13.一种方法，其包括：
由耦合到可变电阻存储器单元阵列的神经存储器单元控制器响应于第一弱学习事件而将弱次阈值电压脉冲施加于所述阵列的可变电阻存储器单元；
其中所述弱次阈值电压脉冲引起所述可变电阻存储器单元的阈值电压以模拟方式朝向与设置状态相关联的电压的弱变化以实现弱突触权重变化；
由耦合到所述可变电阻存储器单元阵列的所述神经存储器单元控制器将强次阈值电压脉冲施加于所述阵列的所述可变电阻存储器单元；且
其中所述强次阈值电压脉冲引起所述可变电阻存储器单元的所述阈值电压以模拟方式朝向与所述设置状态相关联的所述电压的强变化以实现强突触权重变化。
14.根据权利要求13所述的方法，其中施加所述弱次阈值电压脉冲及施加所述强次阈值电压脉冲包括以下中的一者：
施加具有第一量值的第一电压脉冲及施加具有大于所述第一量值的第二量值的第二电压脉冲；或
施加具有第一持续时间的第三电压脉冲及施加具有比所述第一持续时间长的第二持续时间的第四电压脉冲。
15.根据权利要求13到14中任一权利要求所述的方法，其进一步包括确定所述可变电阻存储器单元阵列的总模拟值，其中所述总模拟值表示所述阵列的所述可变电阻存储器单元中的每一者的突触权重的集合。
16.根据权利要求13到14中任一权利要求所述的方法，其中施加所述弱次阈值电压脉冲及施加所述强次阈值电压脉冲包括减小所述可变电阻存储器单元的硫属化物材料的电阻。
17.根据权利要求13到14中任一权利要求所述的方法，其中所述可变电阻存储器单元阵列包括自选择存储器单元，所述自选择存储器单元包括操作为选择组件及存储组件的单种硫属化物材料；且
其中施加所述弱次阈值电压脉冲及施加所述强次阈值电压脉冲包括施加呈与写入极性相反的极性的相应电压。
18.一种方法，其包括：
由耦合到可变电阻存储器单元阵列的神经存储器单元控制器响应于弱学习事件而将第一数量个次阈值电压脉冲施加于所述阵列的可变电阻存储器单元；
其中所述第一数量个次阈值电压脉冲引起所述可变电阻存储器单元的阈值电压以模拟方式朝向与设置状态相关联的电压的弱变化以实现弱突触权重变化；
由耦合到所述可变电阻存储器单元阵列的所述神经存储器单元控制器响应于强学习事件而将第二数量个次阈值电压脉冲施加于所述阵列的所述可变电阻存储器单元；且
其中所述第二数量个次阈值电压脉冲引起所述可变电阻存储器单元的所述阈值电压以模拟方式朝向与所述设置状态相关联的所述电压的强变化以实现强突触权重变化。
19.根据权利要求18所述的方法，其进一步包括响应于后续学习事件而将后续次阈值电压脉冲施加于所述可变电阻存储器单元，直到次阈值电压脉冲引起所述可变电阻存储器单元达到所述设置状态。
20.根据权利要求19所述的方法，其中所述方法包含在与复位状态相关联的电压和与所述设置状态相关联的所述电压之间的模拟值范围内改变所述阈值电压，所述模拟值范围中的每一者对应于突触权重。
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