TW202105391A - 神經網路記憶體 - Google Patents

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Abstract

在一實例中，一種裝置可包含：一可變電阻記憶體胞元陣列；及一神經記憶體控制器，其耦合至該可變電阻記憶體胞元陣列且經組態以：將一次臨限電壓脈衝施加於該陣列之一可變電阻記憶體胞元以使該可變電阻記憶體胞元之一臨限電壓依一類比方式自與一重設狀態相關聯之一電壓改變以實現一第一突觸權重變化；及將額外次臨限電壓脈衝施加於該可變電阻記憶體胞元以實現各後續突觸權重變化。

Description

神經網路記憶體
本發明大體上係關於諸如記憶體之操作裝置，且更特定言之，本發明係關於神經網路記憶體。
記憶體器件通常可經提供為電腦或其他電子器件中之內部半導體積體電路。存在包含揮發性及非揮發性記憶體之各種類型之記憶體。
各種記憶體陣列可經組織成一交叉點架構，其中記憶體胞元(例如兩個終端胞元)位於用於存取胞元之一第一信號線與一第二信號線之相交點處(例如，在存取線與感測線之相交點處)。例如，一些記憶體胞元可為其邏輯狀態(例如儲存資料值)取決於記憶體胞元之程式化電阻之電阻可變記憶體胞元。一些可變電阻記憶體胞元(其可指稱自選擇記憶體胞元)包括可用作記憶體胞元之一選擇元件及一儲存元件兩者之一單一材料。
在神經網路中，一突觸權重可係指兩個節點(例如神經元)之間的一連接之強度或振幅。透過一神經網路傳輸之資訊之性質及內容可部分基於形成於節點之間的突觸之性質(例如突觸權重)。記憶體陣列可經操作為神經網路記憶體(例如神經形態系統及器件)且可經設計以達成傳統電腦架構無法實現之結果。例如，神經形態系統可用於達成更多與諸如學習、視覺或視覺處理、聽覺處理、先進運算或其他程序或其等之一組合之生物系統相關聯之結果。
本文描述經組態以模擬可存在於一神經系統中之神經生物架構及/或儲存突觸權重之系統、裝置、器件及方法。在一實例中，一裝置可包含一可變電阻記憶體胞元陣列及耦合至可變電阻記憶體胞元陣列之一神經記憶體單元控制器。神經記憶體單元控制器可經組態以：將一次臨限電壓脈衝施加於陣列之一可變電阻記憶體胞元以使可變電阻記憶體胞元之一臨限電壓依一類比方式自與一重設狀態相關聯之一電壓改變以實現一第一突觸權重變化；及將額外次臨限電壓脈衝施加於可變電阻記憶體胞元以實現各後續突觸權重變化。
如本文中所使用，「一」或「數個」可係指一或多個某物，且「複數個」可係指兩個或更多個此等物。例如，一記憶體器件可係指一或多個記憶體器件，且複數個記憶體器件可係指兩個或更多個記憶體器件。另外，如本文中所使用，標示符「M」、「P」、「R」、「B」、「S」及「N」(尤其與圖式中之參考元件符號相關)指示所標示之特定特徵之一數目可包含於本發明之數個實施例中。標示之間的數目可相同或不同。
本文中之附圖遵循其中首位或前幾位數字對應於圖號且剩餘數字識別圖式中之一元件或組件之編號慣例。不同圖之間的類似元件或組件可藉由使用類似數字來識別。例如，101可係指圖1中之元件「01」，且一類似元件可指稱圖2中之201  。
圖1繪示根據本發明之各種實施例之呈一記憶體器件之一記憶體陣列之形式之一裝置之一實例。如本文中所使用，一「裝置」可係指(但不限於)各種結構或結構組合之任何者，諸如(例如)一電路或電路系統、一或若干晶粒、一或若干模組、一或若干器件或一或若干系統。圖1係記憶體器件100之各種組件及特徵之一說明圖。因而，應暸解，記憶體器件100之組件及特徵經展示以繪示功能相互關係，而非記憶體器件100內之其實際實體位置。
儘管圖1中所包含之一些元件標記有數字指示符，其他對應元件未被標記，但其等係相同的或應被理解為類似的，其目的係提高所描繪特徵之可見性及清晰度。
在圖1之說明性實例中，記憶體器件100包含一記憶體陣列101。記憶體陣列101包含可程式化為不同邏輯狀態之記憶體胞元105。在一些實施例中，各記憶體胞元105可程式化為表示為一邏輯0及一邏輯1之兩種狀態。在一些實施例中，一記憶體胞元105可程式化為兩種以上邏輯狀態。在一些實施例中，一記憶體胞元105可包含一可變電阻記憶體胞元，諸如一自選擇記憶體胞元。一自選擇記憶體胞元係包括操作為一選擇組件及一儲存組件之一單一硫族化物材料之一記憶體胞元。
如本文中將進一步描述，可變電阻記憶體胞元可為自選擇記憶體胞元且可經配置成一陣列(例如一神經記憶體單元)以模擬神經生物功能，諸如學習。自選擇記憶體胞元包含硫族化物材料，其可回應於一電壓幅度而改變呈一非晶態之硫族化物材料之一邏輯狀態(例如設定或重設)。一設定狀態可為導電的(例如低電流電阻)且一重設狀態可為不導電的(例如較高電流電阻)。一設定狀態及一重設狀態之間的硫族化物之狀態變化可依一類比方式改變自選擇記憶體胞元之臨限電壓值。自選擇記憶體胞元之硫族化物材料之類比臨限電壓變化可表示一神經形態記憶體系統中一突觸權重。突觸權重之變化可表示及/或被解譯為表示學習及其他生物功能。
在一些實施例中，各列記憶體胞元105連接至一第一信號線110-1、110-2或110-N (例如一存取線，有時指稱一字線)，且各行記憶體胞元105連接至一第二信號線115-1、115-2或115-S (例如一感測線，有時指稱一位元線)。存取線110及感測線115兩者可統稱為信號線。存取線110及感測線115可實質上彼此垂直且可支援一記憶體胞元陣列。如本文中所使用，術語「實質上」意謂經修飾特性(例如由術語「實質上」修飾之一動詞或形容詞)無需為絕對的，而是足夠接近以達成特性之優點。儘管圖1中為了不模糊本發明之實例而未繪示，但記憶體陣列101可包含一基板(如本文中結合圖2進一步描述)。
一般而言，一個記憶體胞元105可位於兩個信號線(諸如一存取線110與一感測線115)之相交點處。例如，記憶體胞元105位於存取線110-1與感測線115-S之相交點處。此相交點可指稱記憶體胞元105之位址。一目標記憶體胞元105可為位於一通電(例如，經啟動)存取線110與一通電(例如，經啟動)感測線115之相交點處之一記憶體胞元105；即，一存取線110及一感測線115兩者可經通電以讀取或寫入其等之相交點處之一記憶體胞元105。與相同存取線110或感測線115電子通信(例如，連接至相同存取線110或感測線115)之其他記憶體胞元105可指稱非目標記憶體胞元105。
在一些情況中，一電極可將一記憶體胞元105耦合至一存取線110或一感測線115。如本文中所使用，術語「電極」可係指一電導體，且在一些情況中，可用作至一記憶體胞元或一記憶體陣列之其他組件之一電接點。一電極可包含提供記憶體器件100之記憶體陣列101之元件或組件之間的一導電路徑之一跡線、電線、導電線、導電層或其類似者。因此，術語「電極」在一些情況中可係指一存取線(諸如一存取線110)或一感測線(諸如感測線115)，且在一些情況中係指用作一存取線與一記憶體胞元105之間的一電接點之一額外導電元件。
在一些實施例中，一記憶體胞元105可包括定位於一第一電極與一第二電極之間的硫族化物材料。第一電極可將硫族化物材料耦合至一存取線110，且第二電極可將硫族化物材料耦合至一感測線115。第一電極及第二電極可為相同材料(例如碳)或不同材料。在其他實施例中，一記憶體胞元105可直接與一或多個存取線耦合，且可省略除存取線之外的電極。
硫族化物材料可為包含元素S、Se及Te之至少一者之材料或合金。硫族化物材料可包含以下各者之合金：S、Se、Te、Ge、As、Al、Sb、Au、銦(In)、鎵(Ga)、錫(Sn)、鉍(Bi)、鈀(Pd)、鈷(Co)、氧(O)、銀(Ag)、鎳(Ni)、鉑(Pt)。硫族化物材料及合金之實例可包含(但不限於) Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用，以連字符連接之化學組合物符號指示包含於一特定化合物或合金中之元素且意欲表示涉及指示元素之所有化學計量。例如，Ge-Te可包含Gex Tey ，其中x及y可為任何正整數。可變電阻材料之其他實例可包含二元金屬氧化物材料或包含兩種或更多種金屬(例如過渡金屬、鹼土金屬)之混合價氧化物及/或稀土金屬。實施例不受限於與記憶體胞元之記憶體元件相關聯之一或若干特定可變電阻材料。例如，可變電阻材料之其他實例可用於形成記憶體元件且可包含硫族化物材料、巨大磁阻材料或基於聚合物之材料等等。
可藉由啟動或選擇存取線110及感測線115來對記憶體胞元執行諸如讀取及寫入之操作。啟動或選擇一存取線110或一感測線115可包含將一電壓施加於各自線。存取線110及感測線115可由諸如以下各者之導電材料製成：金屬(例如銅(Cu)、鋁(Al)、金(Au)、鎢(W)、鈦(Ti))、金屬合金、碳、導電摻雜半導體或其他導電材料、合金、化合物或其類似者。
在一些架構中，一胞元之邏輯儲存器件(例如一CBRAM胞元中之一電阻組件、一FeRAM胞元中之一電容組件)可與感測線藉由一選擇組件電隔離。存取線110可連接至且可控制選擇組件。例如，選擇組件可為一電晶體且存取線110可連接至電晶體之閘極。
如所提及，選擇組件可為一可變電阻記憶體胞元之一可變電阻組件，其可包括硫族化物材料。具體而言，可變電阻記憶體胞元可為一自選擇記憶體胞元，其包括可用作記憶體胞元之一選擇元件及一儲存元件兩者之一單一材料(例如硫族化物材料)。啟動存取線110可導致記憶體胞元105之邏輯儲存器件與其對應感測線115之間的一電連接或閉路。接著，可存取感測線以讀取或寫入記憶體胞元105。在選擇一記憶體胞元105之後，所得信號可用於判定所儲存的邏輯狀態。在一些情況中，一第一邏輯狀態可對應於無電流或小至可忽略之一電流通過記憶體胞元105，而一第二邏輯狀態可對應於一有限電流。在一些情況中，一記憶體胞元105可包含具有兩個端子之一自選擇記憶體胞元，且可省略一單獨選擇組件。因而，自選擇記憶體胞元之一端子可電連接至一存取線110且自選擇記憶體胞元之另一端子可電連接至一感測線115。
可透過一列解碼器120及一行解碼器130來控制存取記憶體胞元105。例如，一列解碼器120可自記憶體控制器140接收一列位址且基於所接收之列位址啟動適當存取線110。類似地，一行解碼器130可自記憶體控制器140接收一行位址且啟動適當感測線115。例如，記憶體陣列101可包含多個存取線110-1、110-2及110-N及多個感測線115-1、115-2及115-S，其中S及N取決於陣列大小。因此，可藉由啟動一存取線110及一感測線115 (例如110-1及感測線115-S)來存取相交點處之記憶體胞元105。
在存取之後，可由感測組件125讀取或感測一記憶體胞元105以判定記憶體胞元105之程式化狀態。例如，可將一電壓施加於一記憶體胞元105 (使用對應存取線110及感測線115)，且通過記憶體胞元105之一所得電流之存在可取決於記憶體胞元105之施加電壓及臨限電壓。在一些情況中，可施加一個以上電壓。另外，若一施加電壓未導致電流，則可施加其他電壓，直至由感測組件125偵測到一電流。可藉由評估導致電流之電壓來判定記憶體胞元105之邏輯狀態。在一些情況中，可使電壓之幅度斜升，直至偵測到一電流。在其他情況中，可依序施加預定電壓，直至偵測到一電流。同樣地，可將一電流施加於一記憶體胞元105，且用於產生電流之電壓之幅度可取決於記憶體胞元105之電阻或臨限電壓。
記憶體胞元105 (例如一可變電阻記憶體胞元及/或一自選擇記憶體胞元)可包括硫族化物材料。記憶體胞元之硫族化物材料可在存取操作期間保持一非晶態。在一些情況中，操作記憶體胞元可包含將各種形狀之程式化脈衝施加於記憶體胞元以判定記憶體胞元之一特定臨限電壓，即，可藉由改變一程式化脈衝之一形狀來修改一記憶體胞元之一臨限電壓。
可藉由將各種形狀之讀取脈衝施加於記憶體胞元來判定記憶體胞元105 (例如一可變電阻記憶體胞元及/或一自選擇記憶體胞元)之一特定臨限電壓。例如，當一讀取脈衝之一施加電壓超過記憶體胞元之特定臨限電壓時，一有限量之電流可流動通過記憶體胞元。類似地，當一讀取脈衝之施加電壓小於記憶體胞元之特定臨限電壓時，無可觀量之電流可流動通過記憶體胞元。
在本文所描述之一些實例(其中記憶體胞元係一可變電阻記憶體胞元(例如一自選擇記憶體胞元))中，施加小於記憶體胞元之臨限電壓之   讀取脈衝(例如一次臨限電壓)可依一類比方式改變記憶體胞元105之臨限電壓。換言之，一可變電阻記憶體胞元之一初始臨限電壓可回應於已被脈衝調變至低於初始臨限電壓(以一次臨限電壓脈衝調變)而遞增改變(例如，依一類比方式)。臨限電壓之此變化可回應於可變電阻記憶體胞元之硫族化物材料被更改。
在一些實施例中，感測組件125可藉由偵測電流或缺乏電流通過一選定記憶體胞元105來讀取儲存於記憶體胞元105中之資訊。依此方式，記憶體胞元105(例如可變電阻記憶體胞元及/或一自選擇記憶體胞元)可基於與硫族化物材料相關聯之臨限電壓位準(例如兩個臨限電壓位準)來儲存一個資料位元，其中使電流流動通過記憶體胞元105之臨限電壓位準指示由記憶體胞元105儲存之一邏輯狀態。在一些情況中，記憶體胞元105可展現特定數目個不同臨限電壓位準(例如三個或更多個臨限電壓位準)以藉此儲存一個以上資料位元。
感測組件125可包含各種電晶體或放大器以偵測及放大與一受感測記憶體胞元105相關聯之信號之一差，此可指稱鎖存。接著，記憶體胞元105之偵測邏輯狀態可透過行解碼器130輸出為輸出135。在一些情況中，感測組件125可為一行解碼器130或一列解碼器120之部分。或者，感測組件125可連接至行解碼器130或列解碼器120或與行解碼器130或列解碼器120電子通信。一般技術者應暸解，在不失其功能用途之情況下，感測組件125可與行解碼器或列解碼器相關聯。
本文中所討論之一或若干電晶體可表示一場效電晶體(FET)且包括包含一源極、一汲極及一閘極之三端子器件。端子可透過導電材料(例如金屬)連接至其他電子元件。源極及汲極可導電且可包括一重摻雜(例如簡併)半導體區域。源極及汲極可由一輕摻雜半導體區域或通道分離。若通道係n型(即，多數載子係電子)，則FET可指稱一n型FET。若通道係p型(即，多數載子係電洞)，則FET可指稱一p型FET。通道可由一絕緣閘極氧化物覆蓋。可藉由將一電壓施加於閘極來控制通道導電性。例如，將一正電壓或負電壓分別施加於一n型FET或一p型FET可導致通道變成導電的。當將大於或等於一電晶體之臨限電壓之一電壓施加於電晶體閘極時，可「接通」或「啟動」電晶體。當將小於電晶體之臨限電壓之一電壓施加於電晶體閘極時，可「切斷」或「撤銷啟動」電晶體。
可藉由類似地啟動相關存取線110及感測線115來設定或寫入一記憶體胞元105，且可將至少一邏輯值儲存於記憶體胞元105中。行解碼器130或列解碼器120可接受寫入至記憶體胞元105之資料，例如輸入/輸出135。
在一些記憶體架構中，存取記憶體胞元105會降級或破壞邏輯狀態，或可執行重寫或再新操作以使原始邏輯狀態返回至記憶體胞元105。例如，在DRAM中，電容器可在一感測操作期間部分或完全放電以損壞邏輯狀態，因此可在一感測操作之後重寫邏輯狀態。另外，在一些記憶體架構中，啟動一存取線110可導致列(例如，與存取線110耦合)中之所有記憶體胞元放電；因此，需要重寫列中之若干或所有記憶體胞元105。但在諸如可變電阻記憶體胞元、自選擇記憶體胞元及/或PCM記憶體之非揮發性記憶體中，存取記憶體胞元105不會破壞邏輯狀態，因此，記憶體胞元105無需在存取之後重寫。
記憶體控制器140 (例如一神經記憶體單元控制器)可透過各種組件(例如列解碼器120、行解碼器130及感測組件125)來控制記憶體胞元105之操作(例如讀取、寫入、重寫、再新、放電)。在一些情況中，列解碼器120、行解碼器130及感測組件125之一或多者可與記憶體控制器140共置。記憶體控制器140可產生列及行位址信號以啟動所要存取線110及感測線115。記憶體控制器140亦可產生及控制記憶體器件100之操作期間所使用之各種電壓或電流。一般而言，本文中所討論之一施加電壓或電流之振幅、形狀、極性及/或持續時間可經調整或變動且可因操作記憶體器件100中所討論之各種操作而不同。此外，可同時存取記憶體陣列101內之一個、多個或所有記憶體胞元105；例如，可在一重設操作期間同時存取記憶體陣列101之多個或所有胞元元，其中將所有記憶體胞元105或一群組之記憶體胞元105設定為一單一邏輯狀態。
記憶體器件100之各種記憶體胞元105可經分組為經組態以儲存一類比值之記憶體單元(例如一神經記憶體單元)。記憶體控制器140可耦合至神經記憶體單元且指稱一神經記憶體單元控制器。神經記憶體單元可經組態以模擬神經生物架構。神經記憶體單元可利用一記憶體胞元內之硫族化物材料之性質來改變硫族化物材料之性質。硫族化物材料之經改變性質可更改記憶體胞元之臨限電壓，此操作可指稱記憶體胞元「儲存」一類比值，作為一實例值。一神經記憶體單元之類比值及/或一神經記憶體單元之記憶體胞元之多個類比值可被解譯為一神經記憶體單元中之一學習結果。一外部主機及/或一部分或整個記憶體器件100可產生及/或接收一學習演算法。學習演算法係可用於機器學習中以幫助神經記憶體單元仿效(例如模擬、模仿等等)神經生物架構之一演算法。
一學習演算法可包含一學習事件之變數。一學習事件可為電壓值之一定數量個脈衝、電壓值之一幅度(例如超臨限或次臨限電壓)及/或將一脈衝施加於一神經記憶體單元之記憶體胞元(例如可變電阻記憶體胞元)之一時長。一神經記憶體單元控制器(例如記憶體控制器140)可將學習演算法應用於陣列以嘗試自神經記憶體單元之可變電阻記憶體胞元探出一學習事件。
如所提及，一神經記憶體單元控制器(例如記憶體控制器140)可經組態以應用包含學習事件之一學習演算法。例如，神經記憶體單元控制器可施加一定數量個次臨限電壓脈衝以將呈與一重設狀態相關聯之一非晶條件之一自選擇記憶體胞元(例如記憶體胞元105)之一單一硫族化物材料更改為與一設定狀態相關聯之一條件。換言之，自選擇記憶體胞元之硫族化物材料可回應於一次臨限電壓脈衝而移動於兩種電狀態之間。
神經記憶體單元控制器(例如記憶體控制器140)可藉由將次臨限電壓脈衝施加於可變電阻記憶體胞元來應用一學習演算法之一迭代。胞元之臨限電壓可回應於施加於可變電阻記憶體胞元之次臨限電壓脈衝而依一類比方式改變。各次臨限電壓脈衝可改變可變電阻記憶體胞元之突觸權重(例如增大或減小)。突觸權重之增大及/或減小可指示一神經記憶體單元中是否已發生學習。神經記憶體單元控制器可監測神經記憶體單元以基於突觸權重來判定可何時施加額外次臨限脈衝。例如，神經記憶體單元控制器可回應於學習演算法指示額外學習未發生(例如，臨限電壓未改變或增大)而制止施加一額外次臨限電壓脈衝。
在一些實施例中，神經記憶體單元控制器可回應於一學習程度而改變次臨限電壓脈衝。例如，神經記憶體單元控制器可在相對較強學習之一指示發生(例如，陣列之可變電阻記憶體胞元之臨限電壓減小)時使一額外次臨限電壓脈衝作為一相對較長脈衝施加於可變電阻記憶體胞元。單獨地或同時，神經記憶體單元控制器可回應於學習發生之程度而增加(或減少)次臨限電壓脈衝之數量。神經記憶體單元可經組態以監測學習程度(例如陣列之可變電阻記憶體胞元之改變突觸權重)且調整一學習演算法之變數(例如學習事件)。
圖2繪示根據本發明之實施例之支援神經網路記憶體之一記憶體陣列201之一實例。記憶體陣列201可為參考圖1所描述之記憶體陣列101之部分之一實例。記憶體陣列201可包含定位於一基板204上方之記憶體胞元205。記憶體陣列201亦可包含存取線210-1及210-2及感測線215-1及215-2，其等可為參考圖1所描述之存取線110及感測線115之實例。如同圖2中所描繪之說明性實例，記憶體胞元205可為一自選擇記憶體胞元。儘管包含於圖2中之一些元件標記有一數字指示符，其他對應元素未被標記，但其等係相同的或應被理解為類似的，其目的係提高所描繪特徵之可見性及清晰度。
在一些情況中，記憶體胞元205可為一自選擇記憶體胞元且可包含一第一電極211、一硫族化物材料213及一第二電極217。在一些實施例中，信號線(例如圖1之存取線110及感測線115)可包含一電極層(例如一保形層)來代替電極211或217且因此可包括多層存取線。在此等實施例中，信號線之電極層可與一記憶體材料(例如硫族化物材料213)介接。在一些實施例中，信號線(例如存取線110、感測線115)可直接與一記憶體材料(例如硫族化物材料213)介接，其等之間無一電極層或一電極。
在一些情況中，記憶體陣列201之架構可指稱一交叉點架構之一實例，因為一記憶體胞元205可形成於一存取線210與一感測線215之間的一拓撲交叉點處，如圖2中所繪示。此一交叉點架構可提供比一些其他記憶體架構相對更高密度之資料儲存及更低生產成本。例如，具有一交叉點架構之一記憶體陣列可包含具有一減小面積之記憶體胞元且因此可支援比一些其他架構提高之一記憶體胞元密度。
例如，與具有一6F2 記憶體胞元面積之其他架構(諸如具有三端子選擇組件之架構)相比，一交叉點架構可具有一4F2 記憶體胞元面積，其中F係最小特徵大小(例如一最低特徵大小)。例如，一DRAM記憶體陣列可使用一電晶體(其係三端子器件)作為各記憶體胞元之選擇組件，因此，包括給定數量個記憶體胞元之一DRAM記憶體陣列可具有比包括相同數目個記憶體胞元之具有一交叉點架構之一記憶體陣列更大之一記憶體胞元面積。儘管圖2之實例展示一記憶體陣列之1層級(例如一記憶體層板)，但其他組態可包含任何數目個層板。在一些實施例中，一或多個記憶體層板可包含自選擇記憶體胞元，其包含硫族化物材料213。
記憶體胞元(例如記憶體胞元205)可併入為可經組態以儲存值(其在一些情況中可為或包含類比值)之記憶體單元之部分。在一些記憶體器件中，將一電子脈衝施加於硫族化物材料213可引起硫族化物材料213受影響，其在一些情況中可包含改變實體形式。一些硫族化物材料213之實體形式包含一非晶態及一結晶態。此等實體形式之電阻係不同的，藉此允許硫族化物材料213維持一實體狀態，其可指稱儲存一邏輯(例如，感測一邏輯及/或一類比值)。在記憶體器件之一些實施例中，將一電子脈衝施加於硫族化物材料213不會改變硫族化物材料213之一相位，且硫族化物材料213可保持非晶態。例如，可藉由施加不同(例如相反)極性之脈衝來獲得設定及重設狀態，此外，在一些實施例中，可藉由施加適當振幅及/或極性之電壓脈衝來修改或調諧臨限電壓。
圖3繪示根據本發明之實施例之支援神經網路記憶體之一記憶體陣列301之一實例。記憶體陣列301可類似於圖1及圖2之實例記憶體陣列101及201。記憶體陣列301可包含一神經記憶體單元323，其可包含陣列301中之一部分或所有可變電阻記憶體胞元305。記憶體陣列301可包含多個可變電阻記憶體胞元305-1、305-2、305-3、305-4、305-5、305-6、305-7、305-8、305-9、305-10、305-11及305-P (可統稱為可變電阻記憶體胞元305)。記憶體陣列301可包含一神經記憶體單元323，其可包含陣列301中之一部分或所有可變電阻記憶體胞元305。神經記憶體單元323之可變電阻記憶體胞元305可耦合至複數個感測線315-1、315-2、315-S (可統稱為感測線315)及複數個存取線310-1、310-2、310-3、310-N (可統稱為存取線310)。
在一些實例中，記憶體陣列301之一部分可變電阻記憶體胞元可不包含於神經記憶體單元323中。在實例陣列301中，神經記憶體單元323包含可變電阻記憶體胞元305-1、305-2、305-3、305-4、305-5、305-6、305-7、305-8及305-9且可變電阻記憶體胞元305-10、305-11及305-P可自神經記憶體單元323排除。因此，耦合至存取線310-N之可變電阻記憶體胞元305可包含於記憶體陣列301中，但不必為神經記憶體單元323之一部分。在此等實例中，可變電阻記憶體胞元可自由神經記憶體單元323儲存之總類比值排除。
一神經記憶體單元控制器(例如圖1之記憶體控制器140)可選擇一神經記憶體單元323用於一讀取操作。在一些情況中，神經記憶體單元控制器可選擇神經記憶體單元323之一或多個可變電阻記憶體胞元305用於一讀取操作。神經記憶體單元控制器可識別及/或選擇與神經記憶體單元323相關聯之一或多個感測線315及/或存取線310。
神經記憶體單元控制器可將輸入341提供至神經記憶體單元323之可變電阻記憶體胞元305。輸入341可包括施加於複數個存取線310之複數個電壓值(例如次臨限電壓值)(例如V1、V2、V3)。神經記憶體單元控制器可使存取線310偏壓至包含於輸入341中之一或多個電壓值(例如一讀取電壓值)。在一些情況中，存取線310全部經偏壓至相同讀取電壓。在一些情況中，神經記憶體單元控制器可使一或多個存取線偏壓至不同於其他存取線之一電壓。
神經記憶體單元控制器亦可使一未選定存取線310-N (例如不包含於神經記憶體單元323中之一存取線)偏壓至一讀取電壓值。在一些情況中，施加於一或多個未選定存取線310-N之讀取電壓值相同於施加於選定存取線310-1、310-2、310-3之電壓值。在一些情況中，施加於未選定存取線310-N之讀取電壓值不同於施加於選定存取線310-1、310-2、310-3之一者之一電壓值。
神經記憶體單元控制器可偵測包含產生於與神經記憶體單元323耦合之一或多個感測線315上之一或多個信號之一輸出343。可基於將輸入341施加於與神經記憶體單元323耦合之存取線310來產生感測線315上之輸出343。輸出343之信號可包括電流信號(例如I1、I2、I3)。
一個別信號或一個別臨限電壓(例如臨限權重及/或突觸權重)可偵測於與神經記憶體單元323耦合之各感測線315上。各信號或權重可具有促成信號之不同可變電阻記憶體胞元。例如，可變電阻記憶體胞元305-1、305-4及305-7可促成第一感測線315-1上之信號。可變電阻記憶體胞元305-2、305-5及305-8可促成第二感測線315-2上之信號。可變電阻記憶體胞元305-3、305-6及305-9可促成第三感測線315-S上之信號。
神經記憶體單元控制器可基於偵測到產生於與神經記憶體單元323耦合之感測線315上之信號來判定儲存於神經記憶體單元323中之類比值。神經記憶體單元控制器可組合各感測線315上之信號及/或臨限電壓(例如突觸權重)以產生一總權重(可指稱一總類比值)。類比值可與總權重成比例及/或基於總權重。神經記憶體單元控制器可對感測線315之信號求和以產生總權重。在一些情況中，神經記憶體單元控制器可藉由將一權重矩陣應用於表示一或多個存取線上之一或多個電壓(例如V1、V2、V3)之電壓之一輸入向量來產生一乘積。例如，神經記憶體單元控制器可藉由矩陣乘法運算來應用一向量，其中向量係輸入341 (V1、V2及V3)，且矩陣係包含於神經記憶體單元323中之各自可變電阻記憶體胞元305之臨限電壓。
例如，神經記憶體單元控制器可經組態以經由各存取線310施加一各自次臨限電壓脈衝以使耦合至各存取線310及一特定感測線315-1之一各自可變電阻記憶體胞元305之一臨限電壓依一類比方式朝向與一設定狀態相關聯之一電壓改變以實現突觸權重變化。在此例項中，可變電阻記憶體胞元305-1、305-4及305-7之各者可接收次臨限電壓。神經記憶體單元控制器可經進一步組態以經由複數個存取線310之各者施加另一各自次臨限電壓脈衝以使耦合至各存取線310及一不同感測線315-2之一各自可變電阻記憶體胞元305之一臨限電壓依一類比方式朝向與一設定狀態相關聯之一電壓改變以實現突觸權重變化。在此例項中，可變電阻記憶體胞元305-2、305-5及305-8之各者可接收次臨限電壓。此實例方法可繼續用於任何數目個感測線315以實現可變電阻記憶體胞元305之突觸權重變化。神經記憶體單元控制器可經組態以自感測線315-1及315-2之各者讀取一電壓以判定記憶體陣列301之一總類比值(例如神經記憶體單元323之一總類比值)，其可為輸出343。
神經記憶體單元控制器可經組態以基於感測線315-1及315-2之偵測到的總類比值來施加後續電壓脈衝作為輸入341。在一些實施例中，神經記憶體單元控制器可經組態以回應於一學習演算法而施加一向量(例如輸入341-V1、V2及V3)。學習演算法及/或神經記憶體單元控制器可經組態以執行各由複數個感測線315-1及315-2及/或315-S之各者中之各可變電阻記憶體胞元之各自臨限電壓組成之向量(例如輸入341)之矩陣乘法。
圖4繪示根據本發明之一實施例之神經網路記憶體之臨限電壓分佈之一實例圖。實例圖484繪示可變電阻記憶體胞元(例如自選擇記憶體胞元)之臨限電壓(Vth) 469之一x軸，其中Vth自頁面左側增大至頁面右側。圖484繪示表示位元之一統計常態分位數(例如高斯分佈之標準差)之y軸467。圖形484繪示不同程式化及讀取組合期間之可變電阻記憶體胞元之陣列。x軸下方之圖例包含程式化脈衝之極性及讀取值之不同組合之各自線符號，例如用於負程式化及一負讀取之一符號461、用於負程式化及一正讀取之一符號462、用於正程式化及一負讀取之一符號464及用於一正程式化及一正讀取之一符號466。
一記憶體陣列(例如一神經記憶體單元)之各可變電阻記憶體胞元可經程式化以包含一臨限電壓Vth 469。當在臨限電壓Vth 469以下脈衝調變電壓時，各可變電阻記憶體胞元可在一高Vth狀態(例如一重設脈衝)與一低Vth狀態(例如一設定脈衝)之間的一範圍內擴展Vth值。跨可變電阻記憶體胞元(例如自選擇記憶體胞元)施加之程式化脈衝及/或其他電壓脈衝在本文中可指稱具有一極性。極性係指寫入及讀取操作之電壓之一偏壓。一感測線及一存取線(例如圖3之感測線315及存取線310)可以用於寫入及讀取操作之不同電壓偏壓。例如，一程式化脈衝可具有一正或負極性且可取決於讀取極性。可變電阻記憶體胞元之行為可判定回應於程式化脈衝而判定之讀取脈衝是否具有一正或負電壓值。
如本文中所描述，自選擇記憶體胞元(諸如陣列中之可變電阻記憶體胞元)可由一神經記憶體單元控制器組態以藉由操縱其在一非晶態中各自硫族化物材料來改變一邏輯狀態。此狀態變化可增大或減小自選擇記憶體胞元之電阻值，其可表示為一突觸權重。此等可變電阻記憶體胞元可包含經組態以儲存多個位準及/或可具有寬感測窗之記憶體胞元。此等類型之記憶體可經組態以藉由脈衝(例如尖峰)控制來執行訓練操作。此等訓練操作可包含尖峰時序相依可塑性(STDP)。STDP可為由在節點(例如神經元)之間傳輸之尖峰之間的相關性誘發之赫比(Hebbian)學習之形式。STDP可為調整節點(例如神經元)之間的連接強度之一程序之一實例。圖4繪示其中讀取值係負之例項(例如負-負461及正-負464)中之Vth值之一大類比值擴展(例如寬感測窗/位元間可變性之一數位狀態)，相較於其中讀取值係正之例項(例如負-正462及正-正466)，其可具有一較窄感測窗及一較小Vth擴展。
可變電阻記憶體胞元可用於神經形態應用中，其中可變電阻記憶體胞元之陣列可由外部脈衝訓練以獲得特定類比Vth值。沿信號線(例如圖3之感測線315及存取線310)之電流可表示取決於輸入電壓(例如圖3之輸入341)之最終輸出(例如輸出343，圖3之一神經記憶體單元323之一總類比值)。此可藉由使用一矩陣中之類比電壓輸入乘以一向量乘法函數來獲得。
圖5繪示根據本發明之一實施例之神經網路記憶體之臨限電壓分佈之一實例圖。實例圖578繪示可變電阻記憶體胞元(例如自選擇記憶體胞元)之臨限電壓(Vth) 569之一x軸，其中Vth自頁面左側(一設定狀態581)增大至頁面右側(一重設狀態582)。圖形578繪示表示位元之一統計常態分位數(例如高斯分佈之標準差)之y軸567。
圖形578之圖例繪示表示以一次臨限電壓脈衝10,000次讀取之可變電阻記憶體胞元之一記憶體陣列之一實線579。圖形578之圖例繪示以次臨限電壓脈衝65,000次讀取之可變電阻記憶體胞元之一虛線580。儘管此處列舉脈衝之數量作為實例，但可使用任何數目個脈衝。
圖形578繪示臨限電壓(Vth)569，其可為表示一可變電阻記憶體胞元(例如一自選擇記憶體胞元)之硫族化物材料之邏輯狀態之一增量變化之類比值之一範圍。隨著可變電阻記憶體胞元經脈衝調變(例如10,000次或65,000次讀取)，可變電阻記憶體胞元之硫族化物材料可自對應於一較高Vth (例如低電導率、高電流電阻)之一重設狀態582朝向對應於一較低Vth (例如高電導率、低電流電阻)之一設定狀態581改變。至少部分基於次臨限脈衝之一數目、次臨限脈衝之一幅度及/或次臨限脈衝之一持續時間，一自選擇記憶體胞元之硫族化物材料可呈一非晶態且在維持非晶態時具有不同臨限電壓值。
579及/或580之可變電阻記憶體胞元可使臨限電壓依一類比方式自一重設狀態582朝向581改變至一設定狀態。換言之，與一重設狀態582相關聯之一電壓與與設定狀態581相關聯之電壓之間的一類比值範圍內之臨限電壓569可回應於次臨限電壓脈衝而改變，其中類比值範圍之各者對應於一突觸權重。
脈衝之數量及/或次臨限電壓脈衝之幅度可與強學習事件及/或一弱學習事件相關聯。在一些實施例中，可藉由一學習演算法來設定學習事件(例如脈衝之數量及/或電壓脈衝之幅度)，其中一弱學習事件可為相對較低數量個脈衝(例如，小於1000)及/或不比可變電阻記憶體胞元之Vth低很多之脈衝。一強學習事件可為相對較高數量個脈衝(例如，大於1000)及/或幅度比可變電阻記憶體胞元之Vth低很多之一脈衝。較強學習事件可對應於可變電阻記憶體胞元之臨限電壓之一較大變化。
圖6繪示根據本發明之實施例之用於神經網路記憶體之一實例方法660。方法660之操作可由本文中所描述之一神經記憶體單元控制器(例如圖1之控制器140)或其組件實施。例如，方法660之操作可在參考圖1至圖5所描述之一神經記憶體單元內執行。在一些實施例中，一神經記憶體單元控制器可執行一組程式碼以控制一記憶體器件之功能元件執行下文將描述之功能。另外或替代地，神經記憶體單元控制器可使用專用硬體來執行以下描述之功能之各方面。
在區塊692中，方法660包含由耦合至可變電阻記憶體胞元(例如圖1之可變電阻記憶體胞元105)之一陣列之一神經記憶體單元控制器回應於一第一弱學習事件而將一弱次臨限電壓脈衝施加於陣列(例如圖3之陣列301)之一可變電阻記憶體胞元。
弱次臨限電壓脈衝引起可變電阻記憶體胞元之一臨限電壓(例如圖5之Vth 569)依一類比方式朝向與一設定狀態(例如圖5之設定狀態581)相關聯之一電壓之一弱變化以實現一弱突觸權重變化。在此實例中，弱次臨限電壓可為低於可變電阻記憶體胞元之臨限電壓Vth之一電壓，但次電壓脈衝與可變電阻記憶體胞元之Vth之間的幅度差不足以將Vth改變至表示學習之一程度。
在區塊694中，方法660包含由耦合至可變電阻記憶體胞元之陣列之神經記憶體單元控制器將一強次臨限電壓脈衝施加於陣列之可變電阻記憶體胞元。強次臨限電壓脈衝可具有次臨限電壓脈衝之電壓與可變電阻記憶體胞元之Vth之間的一較大幅度差，其中強次臨限電壓脈衝引起可變電阻記憶體胞元之臨限電壓依一類比方式朝向與設定狀態相關聯之電壓之一強變化以實現一強突觸權重變化。換言之，強次臨限電壓脈衝之施加可包含第二脈衝之幅度差大於第一脈衝。在其他實施例中，作為強次臨限脈衝之替代或附加，可操縱次臨限脈衝之持續時間以探出可變電阻記憶體胞元之Vth之一變化。例如，強次臨限電壓脈衝之施加可包含第二脈衝之持續時間差長於第一脈衝。
圖7繪示根據本發明之實施例之用於神經網路記憶體之一實例方法777。方法777之操作可由本文中所描述之一神經記憶體單元控制器(例如圖1之控制器140)或其組件實施。例如，方法777之操作可在參考圖1至圖6所描述之一神經記憶體單元內執行。在一些實例中，一神經記憶體單元控制器可執行一組程式碼以控制一記憶體器件之功能元件執行下文將描述之功能。另外或替代地，神經記憶體單元控制器可使用專用硬體來執行下文將描述之功能之態樣。
在791中，方法777包含由耦合至可變電阻記憶體胞元(例如圖1之可變電阻記憶體胞元105)之一陣列之一神經記憶體單元控制器回應於一弱學習事件而將第一數量個次臨限電壓脈衝施加於陣列之一可變電阻記憶體胞元。第一數量個次臨限電壓脈衝可引起可變電阻記憶體胞元之一臨限電壓Vth (例如圖5之Vth 569)依一類比方式朝向與一設定狀態(例如圖5之設定狀態581)相關聯之一電壓之一弱變化以實現一弱突觸權重變化。
弱突觸權重變化可為可變電阻記憶體胞元之電壓臨限值Vth之一無效變化。在此實例中，學習演算法可增加施加於可變數目電阻胞元之脈衝之數量(例如，可改變學習事件)。
在793中，方法777包含由耦合至可變電阻記憶體胞元之陣列之神經記憶體單元控制器回應於一強學習事件而將第二數量個次臨限電壓脈衝施加於陣列之可變電阻記憶體胞元，其中第二數量大於第一數量。例如，神經網路單元控制器可使脈衝數量自1000增加至65000以實現Vth朝向設定狀態之一變化。依此方式，第二數量個次臨限電壓脈衝可引起可變電阻記憶體胞元之臨限電壓依一類比方式朝向與設定狀態相關聯之電壓之一強變化以實現一強突觸權重變化。
使用實例方法777，神經記憶體單元控制器可回應於後續學習事件而將後續次臨限電壓脈衝施加於可變電阻記憶體胞元，直至一次臨限電壓脈衝引起可變電阻記憶體胞元達到設定狀態(例如一結晶、高導電、低電流電阻狀態)。
儘管本文已繪示及描述特定實施例，但一般技術者應暸解，經計算以達成相同結果之一配置可替代所展示之特定實施例。本發明意欲涵蓋本發明之數個實施例之調適或變動。應暸解，以上描述係依一繪示方式而非一限制方式進行。一般技術者將在檢視以上描述之後明白上述實施例之組合及本文中非具體描述之其他實施例。本發明之數個實施例之範疇包含其中使用上述結構及方法之其他應用。因此，本發明之數個實施例之範疇應參考隨附申請專利範圍及申請專利範圍所享有之等效物之全範圍來判定。
在[實施方式]中，為簡化本發明，在一單一實施例中將一些特徵分組在一起。本發明之方法不應被解譯為反映本發明之揭示實施例必須使用比各請求項中明確列舉之特徵更多之特徵的一意圖。確切而言，如以下申請專利範圍所反映，發明標的展現一單一揭示實施例之非所有特徵。因此，以下申請專利範圍藉此併入至[實施方式]中，其中各請求項獨立作為一單獨實施例。
100:記憶體器件 101:記憶體陣列 105:記憶體胞元 110:存取線 110-1:第一信號線/存取線 110-2:第一信號線/存取線 110-N:第一信號線/存取線 115:感測線 115-1:第二信號線/感測線 115-2:第二信號線/感測線 115-S:第二信號線/感測線 120:列解碼器 125:感測組件 130:行解碼器 135:輸入/輸出 140:記憶體控制器 201:記憶體陣列 204:基板 205:記憶體胞元 210:存取線 210-1:存取線 210-2:存取線 211:第一電極 213:硫族化物材料 215:感測線 215-1:感測線 215-2:感測線 217:第二電極 301:記憶體陣列 305:可變電阻記憶體胞元 305-1:可變電阻記憶體胞元 305-2:可變電阻記憶體胞元 305-3:可變電阻記憶體胞元 305-4:可變電阻記憶體胞元 305-5:可變電阻記憶體胞元 305-6:可變電阻記憶體胞元 305-7:可變電阻記憶體胞元 305-8:可變電阻記憶體胞元 305-9:可變電阻記憶體胞元 305-10:可變電阻記憶體胞元 305-11:可變電阻記憶體胞元 305-P:可變電阻記憶體胞元 310:存取線 310-1:存取線 310-2:存取線 310-3:存取線 310-N:存取線 315:感測線 315-1:感測線 315-2:感測線 315-S:感測線 323:神經記憶體單元 341:輸入 343:輸出 461:用於負程式化及負讀取之符號 462:用於負程式化及正讀取之符號 464:用於正程式化及負讀取之符號 466:用於正程式化及正讀取之符號 467:y軸 469:臨限電壓(Vth) 484:實例圖 567:y軸 569:臨限電壓(Vth) 578:實例圖 579:實線 580:虛線 581:設定狀態 582:重設狀態 660:方法 692:區塊 694:區塊 777:方法 791:區塊 793:區塊
圖1繪示根據本發明之各種實施例之呈一記憶體器件之一記憶體陣列之形式之一裝置之一實例。
圖2繪示根據本發明之實施例之支援神經網路記憶體之一記憶體陣列之一實例。
圖3繪示根據本發明之實施例之支援神經網路記憶體之一記憶體陣列之一實例。
圖4繪示根據本發明之一實施例之記憶體胞元之臨限電壓分佈之一實例圖。
圖5繪示根據本發明之一實施例之記憶體胞元之臨限電壓分佈之一實例圖。
圖6繪示根據本發明之實施例之用於使用一記憶體器件之神經網路記憶體之一實例方法。
圖7繪示根據本發明之實施例之用於使用一記憶體器件之神經網路記憶體之一實例方法。
461:用於負程式化及負讀取之符號
462:用於負程式化及正讀取之符號
464:用於正程式化及負讀取之符號
466:用於正程式化及正讀取之符號
467:y軸
469:臨限電壓(Vth)
484:實例圖

Claims (20)

  1. 一種裝置，其包括： 一可變電阻記憶體胞元陣列；及 一神經記憶體單元控制器，其耦合至該可變電阻記憶體胞元陣列且經組態以： 將一次臨限電壓脈衝施加於該陣列之一可變電阻記憶體胞元以使該可變電阻記憶體胞元之一臨限電壓依一類比方式自與一重設狀態相關聯之一電壓改變以實現一第一突觸權重變化；及 將額外次臨限電壓脈衝施加於該可變電阻記憶體胞元以實現各後續突觸權重變化。
  2. 如請求項1之裝置，其中該可變電阻記憶體胞元係包括一單一硫族化物材料以操作為一選擇組件及一儲存組件之一自選擇記憶體胞元。
  3. 如請求項2之裝置，其中該神經記憶體單元控制器經組態以施加該次臨限電壓脈衝及該等額外次臨限電壓脈衝包括該神經記憶體單元控制器經組態以判定該單一硫族化物材料呈與一重設狀態相關聯之一非晶條件。
  4. 如請求項2之裝置，其中該神經記憶體單元控制器經組態以施加該次臨限電壓脈衝及該等額外次臨限電壓脈衝包括該神經記憶體單元控制器經組態以使該單一硫族化物材料朝向與一設定狀態相關聯之一條件更改。
  5. 如請求項1之裝置，其中該神經記憶體單元控制器經進一步組態以將該可變電阻記憶體胞元陣列操作為一神經網路，其中該可變電阻記憶體胞元之一臨限電壓表示一突觸權重；且 其中該等額外次臨限電壓脈衝各減小該可變電阻記憶體胞元之一電阻以表示突觸權重之一變化。
  6. 如請求項1至5中任一項之裝置，其中該神經記憶體單元控制器經組態以回應於一學習演算法之一迭代指示增加學習已發生而將該等額外次臨限電壓脈衝之一者施加於該可變電阻記憶體胞元。
  7. 如請求項6之裝置，其中該神經記憶體單元控制器經進一步組態以回應於該學習演算法之該迭代指示額外學習未發生而不將該等額外次臨限電壓脈衝之一者施加於該可變電阻記憶體胞元。
  8. 如請求項6之裝置，其中該神經記憶體單元控制器經組態以回應於一學習演算法之一迭代指示相對較強之增加學習已發生而使該等額外次臨限電壓脈衝之該一者作為一相對較長脈衝施加於該可變電阻記憶體胞元。
  9. 如請求項6之裝置，其中該神經記憶體單元控制器經組態以回應於一學習演算法之一迭代指示相對較強之增加學習已發生而將該等額外次臨限電壓脈衝之一者以上施加於該可變電阻記憶體胞元。
  10. 一種裝置，其包括： 複數個第一信號線； 複數個第二信號線； 一可變電阻記憶體胞元陣列；及 一神經記憶體單元控制器，其耦合至該複數個第一信號線及該複數個第二信號線，該神經記憶體單元控制器經組態以： 經由該複數個第一信號線之各者施加一各自次臨限電壓脈衝以使耦合至該複數個第一信號線之各者及一特定第二信號線之一各自可變電阻記憶體胞元之一臨限電壓依一類比方式朝向與一設定狀態相關聯之一電壓改變以實現突觸權重變化； 經由該複數個第一信號線之各者施加一各自次臨限電壓脈衝以使耦合至該複數個第一信號線之各者及一不同第二信號線之一各自可變電阻記憶體胞元之一臨限電壓依一類比方式朝向與一設定狀態相關聯之一電壓改變以實現突觸權重變化；及 自該複數個第二信號線之各者讀取一電壓或一電流以判定該陣列之一總類比值。
  11. 如請求項10之裝置，其中該神經記憶體單元控制器經進一步組態以部分基於該陣列之該總類比值來經由該複數個第一信號線之各者施加一後續各自次臨限電壓脈衝以使耦合至該複數個第一信號線之各者及該特定第二信號線之該各自可變電阻記憶體胞元之該臨限電壓依一類比方式改變以實現一後續突觸權重變化。
  12. 如請求項10至11中任一項之裝置，其中該神經記憶體單元控制器經組態以經由該第一複數個信號線之各者施加該各自次臨限電壓脈衝包括該神經記憶體單元控制器經組態以自一學習演算法輸入一資料向量。
  13. 一種方法，其包括： 由耦合至一可變電阻記憶體胞元陣列之一神經記憶體單元控制器回應於一第一弱學習事件而將一弱次臨限電壓脈衝施加於該陣列之一可變電阻記憶體胞元； 其中該弱次臨限電壓脈衝引起該可變電阻記憶體胞元之一臨限電壓依一類比方式朝向與一設定狀態相關聯之一電壓之一弱變化以實現一弱突觸權重變化； 由耦合至該可變電阻記憶體胞元陣列之該神經記憶體單元控制器將一強次臨限電壓脈衝施加於該陣列之該可變電阻記憶體胞元；且 其中該強次臨限電壓脈衝引起該可變電阻記憶體胞元之該臨限電壓依一類比方式朝向與該設定狀態相關聯之該電壓之一強變化以實現一強突觸權重變化。
  14. 如請求項13之方法，其中施加該弱次臨限電壓脈衝及施加該強次臨限電壓脈衝包括以下之一者： 施加具有一第一幅度之一第一電壓脈衝及施加具有大於該第一幅度之一第二幅度之一第二電壓脈衝；或 施加具有一第一持續時間之一第三電壓脈衝及施加具有長於該第一持續時間之一第二持續時間之一第四電壓脈衝。
  15. 如請求項13至14中任一項之方法，其進一步包括判定該可變電阻記憶體胞元陣列之一總類比值，其中該總類比值表示該陣列之該等可變電阻記憶體胞元之各者之一突觸權重之一集合。
  16. 如請求項13至14中任一項之方法，其中施加該弱次臨限電壓脈衝及施加該強次臨限電壓脈衝包括減小該可變電阻記憶體胞元之一硫族化物材料之一電阻。
  17. 如請求項13至14中任一項之方法，其中該可變電阻記憶體胞元陣列包括數個自選擇記憶體胞元，該等自選擇記憶體胞元包括操作為一選擇組件及一儲存組件之一單一硫族化物材料；且 其中施加該弱次臨限電壓脈衝及施加該強次臨限電壓脈衝包括施加呈與一寫入極性相反之一極性之一各自電壓。
  18. 一種方法，其包括： 由耦合至一可變電阻記憶體胞元陣列之一神經記憶體單元控制器回應於一弱學習事件而將第一數量個次臨限電壓脈衝施加於該陣列之一可變電阻記憶體胞元； 其中該第一數量個次臨限電壓脈衝引起該可變電阻記憶體胞元之一臨限電壓依一類比方式朝向與一設定狀態相關聯之一電壓之一弱變化以實現一弱突觸權重變化； 由耦合至該可變電阻記憶體胞元陣列之該神經記憶體單元控制器回應於一強學習事件而將第二數量個次臨限電壓脈衝施加於該陣列之該可變電阻記憶體胞元；且 其中該第二數量個次臨限電壓脈衝引起該可變電阻記憶體胞元之該臨限電壓依一類比方式朝向與該設定狀態相關聯之該電壓之一強變化以實現一強突觸權重變化。
  19. 如請求項18之方法，其進一步包括回應於後續學習事件而將後續次臨限電壓脈衝施加於該可變電阻記憶體胞元，直至一次臨限電壓脈衝引起該可變電阻記憶體胞元達到該設定狀態。
  20. 如請求項19之方法，其中該方法包含在與一重設狀態相關聯之一電壓與與該設定狀態相關聯之該電壓之間的一類比值範圍內改變該臨限電壓，該類比值範圍之各者對應於一突觸權重。
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