JP2022542047A - メモリデバイスのための適応型書き込み動作 - Google Patents

Abstract

メモリデバイスのための適応型書き込み動作のための方法、システム、およびデバイスが説明される。一実施例では、説明される技法は、メモリアレイで実行されるアクセス動作の量を識別することと、識別されたアクセス動作の量に基づいて、書き込み動作に対する１つまたは複数のパラメータを修正することと、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリアレイに論理状態を書き込むこととを含んでよい。いくつかの実施例では、メモリアレイは、材料素子の材料プロパティに基づいて論理状態を記憶するカルコゲナイド材料などの構成可能な材料素子と関連づけられたメモリセルを含んでよい。いくつかの実施例では、説明される技法は、老化もしくは他の劣化または経時的な変化による（たとえば、蓄積されるアクセス動作による）メモリ材料プロパティの変化を少なくとも部分的に補償し得る。

Description

相互参照
本特許出願は、参照によりその全体が明白に本明細書に組み込まれる、本発明の譲受人に譲渡され、２０１９年７月２２日に出願された、「ＡＤＡＰＴＩＶＥ ＷＲＩＴＥ ＯＰＥＲＡＴＩＯＮＳ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称のＢｏｎｉａｒｄｉらによる米国特許出願第１６／５１８，８７６号の優先権を主張するものである。

以下は、一般に、メモリデバイスに関し、より詳細には、メモリデバイスのための適応型書き込み動作に関する。

メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどのさまざまな電子デバイスに情報を記憶するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって記憶される。たとえば、バイナリデバイスは、論理１または論理０によって表されることが多い２つの状態のうちの１つを記憶することが最も多い。他のデバイスでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、デバイスのコンポーネントが、メモリデバイスに記憶された少なくとも１つの状態を読み出してもよいし、これを検知してもよい。情報を記憶するために、デバイスのコンポーネントは、メモリデバイスに状態を書き込んでもよいし、これをプログラムしてもよい。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）、自己選択メモリ（ＳＳＭ）などを含む、さまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリセルは、外部電源の不在下ですら、長い時間の期間にわたって、記憶された論理状態を維持し得る。揮発性メモリセルは、外部電源によって定期的にリフレッシュされない限り、記憶された状態を経時的に失い得る。

メモリデバイスを改善することは、さまざまなメトリクスの中でもとりわけ、メモリセル密度を増加させること、読み出し／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費量を減少させること、または製造コストを減少させることを含んでよい。いくつかの適用例では、メモリセルの材料特性または応答挙動が経時的に変化することがあり、これはメモリデバイスの性能に影響し得る。

本明細書で開示される実施例による、適応型書き込み動作をサポートするメモリデバイスの一実施例を示す図である。 本明細書で開示される実施例による、メモリデバイス内のしきい値電圧分布のグラフである。 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルスの一実施例を示す図である。 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルスの一実施例を示す図である。 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルスの一実施例を示す図である。 本明細書で開示される実施例による、メモリデバイス内のしきい値電圧移動のグラフである。 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイスのブロック図である。 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイスのブロック図である。 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法を示すフローチャートである。 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法を示すフローチャートである。

いくつかのメモリデバイスでは、メモリセルアーキテクチャは、カルコゲナイドなどの構成可能な材料に（たとえば、材料の物理特性またはプロパティに）論理状態を記憶することがある。たとえば、材料の異なる材料特性またはプロパティは、書き込み動作の態様に基づいて構成可能であってよく、材料特性またはプロパティの差は、メモリセルがある論理状態で書き込まれたかそれとも別の論理状態で書き込まれたか（たとえば、論理０または論理１）を区別するために、読み出し動作中に検出されることがある。いくつかの実施例では、構成可能な材料によって記憶される論理状態は、書き込み動作中の構成可能な材料上の電圧の極性に少なくとも一部は基づいてよい。いくつかの実施例では、構成可能な材料によって記憶される論理状態は、書き込み動作中の構成可能な材料を通して印加される電流の方向、または書き込み動作中の構成可能な材料上の電圧の極性および構成可能な材料を通して印加される電流の方向の組み合わせに少なくとも一部は基づいてよい。

いくつかの実施例では、プログラミングに使用される極性は、（たとえば、読み出し動作において）メモリセルによって記憶される論理状態を検出するために使用され得る、材料のしきい値電圧などの、構成可能な材料の特定の挙動または特性を伴ってよい。たとえば、書き込み動作のある極性は、（たとえば、特定の読み出し動作の場合、特定の読み出し電圧の場合）構成可能な材料の比較的高いしきい値電圧と関連づけられることがあり、書き込み動作の別の極性は、（たとえば、特定の読み出し動作の場合、特定の読み出し電圧の場合）構成可能な材料の比較的低いしきい値電圧と関連づけられることがある。そのような実施例では、材料上に印加される読み出し電圧に応答した材料を通る電流の存在または不在は、メモリセルは、ある極性が書き込まれたのかそれとも別の極性が書き込まれたのかを決定する（たとえば、区別する）ために使用され、それによって、メモリセルに書き込まれた論理状態の標識を提供する。

いくつかのメモリ適用例では、構成可能な材料の材料特性、材料プロパティ、または応答挙動は、（たとえば、老化、摩耗、劣化、組成変化、もしくは移動、温度などの動作条件の変化、または他の変化によって）経時的に変化または移動することがある。たとえば、構成可能な材料がアクセス動作（たとえば、書き込み動作、読み出し動作、サイクル）を蓄積するにつれて、所与の書き込み動作に対する構成可能な材料の応答が変化することがある。一実施例では、構成可能な材料がアクセス動作を蓄積するにつれて、プログラムされたしきい値電圧は、所与の書き込み動作（たとえば、特定のパルス振幅および特定のパルス持続時間に従った書き込み動作）に応答して、移動する（たとえば、低下する、減衰する）ことがある。追加的または代替的に、構成可能な材料の温度が変化するとき、所与の書き込み動作に応答するプログラムされたしきい値電圧もまた、変化または移動することがある。しきい値電圧のそのような移動は、（たとえば、論理状態に対するしきい値電圧が、固定の読み出し電圧の方へ移動するときに）ある論理状態を別の論理状態から区別するために固定の読み出し電圧に依拠するアーキテクチャ内の読み出しマージンを減少させることがある。読み出し電圧は、そのような減衰もしくは他の移動に応答して、またはそのような減衰もしくは他の移動を補償するために、変化させられる（たとえば、低下させられる）ことがあるが、構成可能な材料のしきい値電圧が移動することを可能にすることは、（たとえば、移動がしきい値電圧の低下に関連するときの、比較的低いしきい値電圧による）非ターゲットメモリセルの不注意な選択またはしきい値処理などの、他の悪影響を伴うことがある。

本開示の態様によれば、書き込み動作は、論理状態を記憶するために使用される構成可能な材料における老化、摩耗、劣化、または他の変化もしくは移動を補償するために、メモリデバイスを動作させる間に調整され得る。たとえば、特定のパラメータを有する書き込み動作に応答して構成可能な材料のしきい値電圧の低下を補償するために、書き込み動作のパラメータは、比較的高いしきい値電圧をもたらすように（たとえば、しきい値電圧を経時的に維持または安定化するために）、修正され得る。一実施例では、書き込み動作は、アクセス動作の量がしきい値を満足させた（たとえば、満たした、または超えた）ことを識別したことに基づいて、より高いパルス振幅（たとえば、より大きい電流の大きさ）、より短いパルス持続時間、または両方を有するように再構成され得る。書き込み動作の極性がある論理状態を別の論理状態から区別するために使用される実施例では、書き込み動作の再構成は、異なる極性（たとえば、より短いおよびより高い振幅の書き込みパルス、メモリセル上の異なる方向におけるより短いおよびより高い振幅の書き込みパルスに伴うための、メモリセル上の異なる電圧極性）に従って適用され得る。

説明される技法による書き込み動作に対する修正はまた、追加の要因に基づいて実行されてもよい。一実施例では、修正は、進行中の老化または劣化をさらに補償するために、順次経時的に実行されてもよい。別の実施例では、修正は、メモリデバイスの異なる部分で検出された条件に従って実行されてもよく、これは、メモリデバイスのうち異なる形で劣化することがある部分を補償し得る。別の実施例では、修正は、異なる論理状態に対して異なる形で実行されてもよく、これは、ある論理状態を別の論理状態に対して記憶することに対して、老化、劣化、または異なる形で変化する構成可能な材料を（たとえば、より強く、より迅速に）補償してもよい。したがって、説明される技法のさまざまな実施例は、メモリデバイスに情報を記憶するために使用される構成可能な材料の材料特性または応答挙動のさまざまな移動を補償するために使用されてよく、これは、メモリデバイスの性能を改善し得る。

本開示の特徴は、最初に、図１を参照してメモリシステムおよび回路構成要素の文脈で説明される。本開示の特徴は、図２～図４を参照してしきい値電圧移動および書き込みパルス修正の文脈でさらに説明される。本開示のこれらおよび他の特徴は、さらに、図５～図８を参照して説明されるメモリデバイスのための適応型書き込み動作に関連する装置図およびフローチャートによって示され、これらを参照して説明される。

図１は、本明細書で開示される実施例による、適応型書き込み動作をサポートするメモリデバイス１００の一実施例を示す。メモリデバイス１００は、電子メモリ装置と呼ばれることもある。メモリデバイス１００は、異なる論理状態を記憶するようにプログラム可能であるメモリセル１０５を含んでよい。いくつかの場合では、メモリセル１０５は、論理０および論理１と表されることがある２つの論理状態を記憶するようにプログラム可能であってよい。いくつかの場合では、メモリセル１０５は、３つ以上の論理状態を記憶するようにプログラム可能であってよい。メモリデバイス１００の実施例では、異なる論理状態は、異なる論理状態に対応する構成可能な材料特性または材料プロパティを有するメモリセル１０５を書き込むことによってプログラムされてよく、そのような材料特性または材料プロパティ（たとえば、材料状態）は、記憶された論理状態を識別するための後の読み出し動作中に検出されてよい。

メモリセル１０５のセットは、（たとえば、メモリセル１０５のアレイを含む）メモリデバイス１００のメモリセクション１１０の一部であってよく、いくつかの実施例では、メモリセクション１１０は、メモリセル１０５の隣接タイル（たとえば、半導体チップの素子の隣接セット）、またはメモリセルの２つ以上の隣接タイルのセットもしくはバンクを指すことがある。いくつかの実施例では、メモリセクション１１０またはメモリタイルは、アクセス動作においてバイアスされ得るメモリセル１０５の最小セットを指してもよいし、共通ノード（たとえば、共通ソースノード、共通ソースプレート、共通電圧にバイアスされるソース線のセット）を共有するメモリセル１０５の最小セットを指してもよい。メモリデバイス１００の単一のメモリセクション１１０が示されているが、本開示によるメモリデバイスのさまざまな実施例は、複数のメモリセクション１１０を有し得る。例示的な一実施例では、メモリデバイス１００、またはそのサブセクション（たとえば、マルチコアメモリデバイス１００のコア、マルチチップメモリデバイスのチップ）は、３２の「バンク」を含んでよく、各バンクは３２のセクションを含んでよい。したがって、例示的な実施例によるメモリデバイス１００またはそのサブセクションは、１，０２４のメモリセクション１１０を含み得る。

メモリデバイス１００の実施例では、メモリセル１０５は、記憶素子、メモリ記憶素子、材料素子、材料記憶素子、材料部分、極性が書き込まれる材料部分などと呼ばれることのある構成可能な材料を含んでよいし、これと関連づけられてよい。構成可能な材料は、異なる論理状態を表す（たとえば、これに対応する）１つまたは複数の可変で構成可能な特性またはプロパティ（たとえば、材料状態）を有してよい。たとえば、構成可能な材料は、異なる形、異なる原子構成、異なる結晶度、異なる原子分布をとってもよいし、異なる特性を維持してよい。いくつかの実施例では、そのような特性は、異なる電気抵抗、異なるしきい値電圧、または構成可能な材料によって記憶される論理状態を識別するために読み出し動作中に検出可能もしくは区別可能である他のプロパティと関連づけられてよい。

いくつかの実施例では、そのような材料の特性またはプロパティは、書き込み動作中に材料上の電圧の極性（たとえば、電場の方位）に少なくとも一部は基づいて構成可能であってよい。たとえば、構成可能な材料は、書き込み動作中に電圧の極性に応じて異なる電気抵抗またはしきい値特性と関連づけられてよい。一実施例では、負の電圧極性を用いた書き込み動作後の構成可能な材料の状態は、比較的低い電気抵抗またはしきい値電圧（たとえば、論理０に対応し得る「ＳＥＴ」材料状態に対応する）を有してよく正の電圧極性を用いた書き込み動作後の材料の状態は、比較的高い電気抵抗またはしきい値電圧（たとえば、論理１に対応し得る「ＲＥＳＥＴ」材料状態に対応する）を有してよい。いくつかの場合では、書き込まれるメモリセル１０５の比較的高いまたは低い抵抗またはしきい値電圧は、読み出し動作中に印加される電圧の極性と関連づけられてもよいし、これに少なくとも一部は基づいてよい。たとえば、比較的高いまたは低い抵抗またはしきい値電圧を有するメモリセル１０５の構成可能な材料は、メモリセル１０５に対して実行される読み出し動作が、先行する書き込み動作と同じ極性を有するかまたは異なる極性（たとえば、反対の極性）を有するかに依存してよい。

いくつかの場合では、メモリセル１０５の構成可能な材料は、書き込み動作の極性に依存し得るしきい値電圧と関連づけられることがある。たとえば、電流は、しきい値電圧よりも大きい電圧がメモリセル１０５上に印加されるとき、構成可能な材料を流れてよく、電流は、しきい値電圧よりも小さい電圧がメモリセル１０５上に印加されるとき、構成可能な材料を流れないことがあり、またはあるレベルを下回る速度で（たとえば、漏洩速度に従って）構成可能な材料を流れることがある。したがって、メモリセル１０５に印加される電圧は、メモリセル１０５の構成可能な材料部分が正の極性とともに書き込まれたのか負の極性とともに書き込まれたのかに応じて、異なる電流の流れ、または異なる抵抗感をもたらすことがある。したがって、読み出し電圧をメモリセル１０５に印加することから生じる電流と関連づけられた電流の大きさまたは他の特性（たとえば、抵抗破壊挙動、スナップバック挙動）は、メモリセル１０５によって記憶される論理状態を決定するために使用されてよい。

メモリデバイス１００の実施例では、メモリセクション１１０のメモリセル１０５の各行は、第１のアクセスライン１２０のセットのうちの１つ（たとえば、ＷＬ_１～ＷＬ_Ｍのうちの１つなどのワード線（ＷＬ））と結合されてよく、メモリセル１０５の各列は、第２のアクセスライン１３０のセットのうちの１つ（たとえば、ＢＬ_１～ＢＬ_Ｎのうちの１つなどのビット線（ＢＬ））と結合されてよい。複数の第１のアクセスライン１２０は、行コンポーネント１２５と結合されてよく、行コンポーネント１２５は、複数の第１のアクセスライン１２０のうちの１つもしくは複数をアクティブ化もしくはバイアスすること、または複数の第１のアクセスライン１２０のうちの１つもしくは複数を電圧源、電流源、もしくは他の回路素子と選択的に結合することなどの、さまざまな動作を制御し得る。複数の第２のアクセスライン１３０は、センスコンポーネント１５０と結合されてよく、センスコンポーネント１５０は、メモリセル１０５によって記憶される論理状態の検出をサポートし得る。いくつかの実施例では、センスコンポーネント１５０は、列コンポーネント１３５と通信してもよく、または、列コンポーネント１３５を含んでもよいし、これと同じ場所に配置されてもよく、列コンポーネント１３５は、複数の第２のアクセスライン１３０のうちの１つもしくは複数をアクティブ化もしくはバイアスすること、または複数の第２のアクセスライン１３０のうちの１つもしくは複数を電圧源、電流源、もしくは他の回路素子と選択的に結合することなどの、さまざまな動作を制御し得る。いくつかの場合では、第１のアクセスライン１２０と第２のアクセスライン１３０は、（たとえば、図１に示されるように、メモリデバイス１００のデッキ、層、またはレベルの平面を見るとき）メモリデバイス１００内で互いに実質的に垂直であってよい。ワード線およびビット線またはそれらの類似物への参照は、理解または動作の損失なしに交換可能である。

一般に、１つのメモリセル１０５は、第１のアクセスライン１２０と第２のアクセスライン１３０の交点に配置され得る（たとえば、これらと結合され得る、これらの間に結合され得る）。この交点またはこの交点の標識は、メモリセル１０５のアドレスと呼ばれることがある。ターゲットメモリセルまたは選択されたメモリセル１０５は、バイアスまたは選択された第１のアクセスライン１２０とバイアスまたは選択された第２のアクセスライン１３０の交点に配置されたメモリセル１０５であってよい。言い換えれば、第１のアクセスライン１２０および第２のアクセスライン１３０は、交点にあるメモリセル１０５にアクセスする（たとえば、これを読み出す、書き込む、再書き込みする、リフレッシュする）ためにバイアスまたは選択されてよい。ターゲットメモリセル１０５の交点にない他のメモリセル１０５は、非ターゲットメモリセルまたは選択されていないメモリセル１０５と呼ばれることがある。

いくつかの実施例では、メモリセクション１１０のメモリセル１０５は、複数の第３のアクセスライン１４０のうちの１つ（たとえば、ＳＬ_１～ＳＬ_Ｎのうちの１つなどの選択線（ＳＬ））とも結合されてよい。複数の第３のアクセスライン１４０は、選択コンポーネント１４５と結合されてよく、選択コンポーネント１４５は、複数の第３のアクセスライン１４０のうちの１つもしくは複数をアクティブ化もしくはバイアスすること、または複数の第３のアクセスライン１４０のうちの１つもしくは複数を電圧源、電流源、もしくは他の回路素子と選択的に結合することなどの、さまざまな動作を制御し得る。いくつかの実施例では、第３のアクセスライン１４０は、それぞれのメモリセル１０５と関連づけられたセル選択コンポーネント（たとえば、トランジスタ、スイッチングコンポーネント）と結合されてよく、そのようなセル選択コンポーネントは、関連づけられた第１のアクセスライン１２０もしくは関連づけられた第２のアクセスライン１３０とメモリセル１０５を選択的に結合し、または（たとえば、第１のアクセスライン１２０と第２のアクセスライン１３０との間の）それぞれのメモリセル１０５を通る電流の流れを選択的に可能にしもしくは抑制するように構成されてよい。

メモリデバイス１００の複数の第３のアクセスライン１４０は、複数の第２のアクセスライン１３０と平行であると示されているが、他の実施例では、複数の第３のアクセスライン１４０は、複数の第１のアクセスライン１２０と平行であってもよいし、他の任意の構成であってもよい。たとえば、メモリデバイス１００の実施例では、第３のアクセスライン１４０の各々は、第２のアクセスライン１３０のうちのそれぞれ１つに対応してよい。別の実施例では、第３のアクセスライン１４０の各々は、第１のアクセスライン１２０のうちのそれぞれ１つに対応してよい。別の実施例では、セル選択動作（たとえば、セル選択線をバイアスすること、１つまたは複数のメモリセル１０５のセル選択コンポーネントをアクティブ化すること）は、実施された場合、行コンポーネント１２５によって（たとえば、メモリセル１０５の行またはページのセル選択コンポーネントを選択またはアクティブ化するために）実行されてもよいし、またはサポートされてもよく、選択コンポーネント１４５は、個々に制御可能なソース線、共通ソースプレート、または共通ソースノードに対応し得る第３のアクセスライン１４０をバイアスするためのソースドライバによって交換されてもよいし、これに関連する動作を実行してもよい。

他の実施例では、第３のアクセスライン１４０および選択コンポーネント１４５は、メモリデバイス１００から省略されてよく、メモリセル１０５にアクセスすることは、メモリセル１０５のプロパティを自己選択することに依拠してよい。たとえば、行コンポーネント１２５および列コンポーネント１３５は、完全に復号された動作をサポートしてよく、第１のアクセスライン１２０の各々および第２のアクセスライン１３０の各々は、（たとえば、交差点構成において）個々にバイアスされてよい。そのような実施例では、メモリセル１０５にアクセスすることは、ターゲットメモリセル１０５と関連づけられたアクティブ化された第１のアクセスライン１２０とアクティブ化された第２のアクセスライン１３０との間の電圧がしきい値電圧を超えることに基づいてアクティブ化され得るターゲットメモリセル１０５の自己選択特性に依拠してよい。さまざまな実施例では、そのような自己選択特性は、メモリセル１０５の論理を記憶する構成可能な材料素子によってサポートされてもよいし、メモリセル１０５のうち、論理を記憶する部分とは異なる材料部分によってサポートされてもよい。

いくつかの実施例では、第１のアクセスライン１２０は、メモリセル１０５の構成可能な材料部分の１つのエリア（たとえば、１つの側、１つの端）へのアクセスを提供してよく、第２のアクセスライン１３０は、メモリセル１０５の構成可能な材料部分の別のエリア（たとえば、異なる側、対向する側、対向する端）へのアクセスを提供してよい。たとえば、第１のアクセスライン１２０は、（たとえば、基板に対して）メモリセル１０５の上に配置されてよく、第２のアクセスライン１３０は、（たとえば、基板に対して）メモリセル１０５の下に配置されてよく、または逆も同様である。したがって、第１のアクセスライン１２０および第２のアクセスライン１３０は、異なる極性（たとえば、第１のアクセスライン１２０の電圧が第２のアクセスライン１３０の電圧よりも高いときは第１の極性、第１のアクセスライン１２０の電圧が第２のアクセスライン１３０の電圧よりも低いときは第２の極性）とともにメモリセル１０５の構成可能な材料部分上に電圧または電流を印加することをサポートし得る。図１を参照して説明されるアクセスラインは、メモリセル１０５と結合されたコンポーネントとの間の直接的な線として示されているが、アクセスラインは、本明細書において説明される動作を含むアクセス動作をサポートするために使用され得る、キャパシタ、抵抗器、トランジスタ、アンプ、電圧源、スイッチングコンポーネント、選択コンポーネントなどの他の回路素子を含んでよい。

読み出し、書き込み、再書き込み、およびリフレッシュなどのアクセス動作は、メモリセル１０５と結合された、第１のアクセスライン１２０、第２のアクセスライン１３０、または第３のアクセスライン１４０（たとえば、存在する場合）をアクティブ化または選択することによって、メモリセル１０５で実行されてよく、アクティブ化または選択することは、電圧、電荷、または電流をそれぞれのアクセスラインに印加することを含んでよい。アクセスライン１２０、１３０、および１４０は、金属（たとえば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、ケイ素（たとえば、多結晶または非晶質）、または他の導電材料もしくは半導体材料、合金、もしくは化合物などの導電材料から作製されてよい。メモリセル１０５を選択すると、結果として生じる信号（たとえば、セルアクセス信号、セル読み出し信号）は、メモリセル１０５によって記憶される論理状態を決定するために使用され得る。たとえば、論理状態を記憶する構成可能な材料部分をもつメモリセル１０５は、メモリセル１０５上に読み出し電圧またはバイアスを印加することによって読み出されてよく、結果として生じる、アクセスラインを介する（たとえば、第２のアクセスライン１３０を介する）電流の流れ、もしくはその欠如、または電流の流れの他の特性は、メモリセル１０５によって記憶されるプログラムされた論理状態を決定するために、検出、変換、または増幅されることがある。

メモリセル１０５にアクセスすることは、行コンポーネント１２５（たとえば、行デコーダ）、列コンポーネント１３５（たとえば、列デコーダ）、または選択コンポーネント１４５（たとえば、メモリデバイス１００内に含まれるときはセル選択ドライバまたはソースドライバ）、またはそれらの組み合わせを通して制御され得る。たとえば、行コンポーネント１２５は、メモリコントローラ１７０から行アドレスを受け取り、受け取った行アドレスに基づいて、適切な第１のアクセスライン１２０を選択、アクティブ化、またはバイアスすることがある。同様に、列コンポーネント１３５は、メモリコントローラ１７０から列アドレスを受け取り、適切な第２のアクセスライン１３０を選択、アクティブ化、またはバイアスすることがある。したがって、いくつかの実施例では、メモリセル１０５は、第１のアクセスライン１２０および第２のアクセスライン１３０を選択またはアクティブ化することによってアクセスされ得る。さまざまな実施例では、行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５のうちのいずれか１つまたは複数は、アクセスラインドライバ、アクセスラインデコーダ、アクセスラインマルチプレクサ、もしくは他の回路構成要素と呼ばれる、またはこれを含むことがある。

いくつかの実施例では、メモリコントローラ１７０は、さまざまなコンポーネント（たとえば、行コンポーネント１２５、列コンポーネント１３５、選択コンポーネント１４５、センスコンポーネント１５０）を通してメモリセル１０５の動作（たとえば、読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作）を制御し得る。いくつかの場合では、行コンポーネント１２５、列コンポーネント１３５、選択コンポーネント１４５、またはセンスコンポーネント１５０のうちの１つまたは複数は、メモリコントローラ１７０と同じ場所に配置されてもよいし、これとともに含まれると考えられてもよい。いくつかの実施例では、行コンポーネント１２５、列コンポーネント１３５、またはセンスコンポーネント１５０のうちの１つまたは複数は、（たとえば、共通回路構成要素内の、メモリデバイス１００の共通部分内の）同じ場所に配置されてもよい。いくつかの実施例では、行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５のうちのいずれか１つまたは複数は、メモリデバイス１００のアクセス動作を実行するためのメモリコントローラまたは回路構成要素とも呼ばれることがある。いくつかの実施例では、行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５のうちのいずれか１つまたは複数は、メモリデバイス１００にアクセスするための動作を制御もしくは実行する、またはメモリデバイス１００のメモリセクション１１０にアクセスするための動作を制御もしくは実行すると説明されることがある。

メモリコントローラ１７０は、第１のターゲットアクセスライン１２０および第２のターゲットアクセスライン１３０をアクティブ化するために、行アドレス信号および列アドレス信号を生成することがある。メモリコントローラ１７０は、メモリデバイス１００の動作中に使用されるさまざまな電圧または電流も生成または制御し得る。単一のメモリコントローラ１７０が示されているが、メモリデバイス１００は、複数のメモリコントローラ１７０（たとえば、メモリデバイス１００のメモリセクション１１０のセットの各々のためのメモリコントローラ１７０、メモリデバイス１００のメモリセクション１１０のいくつかのサブセットの各々のためのメモリコントローラ１７０、マルチチップメモリデバイス１００のチップのセットの各々のためのメモリコントローラ１７０、マルチバンクメモリデバイス１００のバンクのセットの各々のためのメモリコントローラ１７０、マルチコアメモリデバイス１００の各コアのためのメモリコントローラ１７０、またはそれらの任意の組み合わせ）を有してよく、異なるメモリコントローラ１７０は、同じ機能を実行してもよいし、異なる機能を実行してもよい。

メモリデバイス１００は、単一の行コンポーネント１２５と、単一の列コンポーネント１３５と、単一の選択コンポーネント１４５とを含むと示されているが、メモリデバイス１００の他の実施例は、メモリセクション１１０またはメモリセクション１１０のセットに対応するために異なる構成を含んでよい。たとえば、さまざまなメモリデバイス１００では、行コンポーネント１２５は、（たとえば、メモリセクション１１０のセットのすべてに共通するサブコンポーネントを有する、メモリセクション１１０のセットのそれぞれのメモリセクション１１０に専用のサブコンポーネントを有する）メモリセクション１１０のセットの間で共有されてもよいし、行コンポーネント１２５は、メモリセクション１１０のセットのうちの１つのメモリセクション１１０に専用であってもよい。同様に、さまざまなメモリデバイス１００では、列コンポーネント１３５は、（たとえば、メモリセクション１１０のセットのすべてに共通するサブコンポーネントを有する、メモリセクション１１０のセットのそれぞれのメモリセクション１１０に専用のサブコンポーネントを有する）メモリセクション１１０のセットの間で共有されてもよいし、列コンポーネント１３５は、メモリセクション１１０のセットのうちの１つのメモリセクション１１０に専用であってもよい。

メモリセル１０５の構成可能な材料は、関連づけられた第１のアクセスライン１２０、第２のアクセスライン１３０、または第３のアクセスライン１４０のさまざまな組み合わせを（たとえば、メモリコントローラ１７０を介して）バイアスすることによって、設定されてもよいし、書き込まれてもよいし、リフレッシュされてもよい。言い換えれば、論理状態は、（たとえば、セルアクセス信号を介して、セル書き込み信号を介して）メモリセル１０５の構成可能な材料に記憶されてよい。行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５は、たとえば入出力コンポーネント１６０を介して、メモリセル１０５に書き込まれることになるデータを受け入れ得る。いくつかの実施例では、書き込み動作は、少なくとも一部はセンスコンポーネント１５０によって実行されてもよいし、書き込み動作は、（たとえば、列コンポーネント１３５によって実行されている）センスコンポーネント１５０をバイパスするように構成されてよい。メモリセル１０５の構成可能な材料は、メモリセル１０５上の書き込み電圧の極性に少なくとも一部は基づく論理状態を書き込まれてよく、これは、いくつかの実施例では、書き込み電流（たとえば、書き込み電圧に少なくとも一部は基づいた、電流源によって駆動される）を伴ってよい。

メモリセル１０５の構成可能な材料は、メモリセル１０５が、メモリセル１０５によって記憶される論理状態を決定するために（たとえば、メモリコントローラ１７０と協働して）アクセスされるとき、センスコンポーネント１５０によって読み出され（たとえば、検知され）てよい。たとえば、センスコンポーネント１５０は、読み出し動作に応答して、メモリセル１０５を通る電流もしくは電荷、またはセンスコンポーネント１５０もしくは他の介在コンポーネント（たとえば、メモリセル１０５とセンスコンポーネント１５０との間の信号発生コンポーネント）とメモリセル１０５を結合することから生じる電圧を検知するように構成されてよい。センスコンポーネント１５０は、メモリセル１０５によって記憶される論理状態を示す（たとえば、これに少なくとも一部は基づく）出力信号を、１つまたは複数のコンポーネントに（たとえば、列コンポーネント１３５、入出力コンポーネント１６０、メモリコントローラ１７０に）提供してよい。いくつかの実施例では、検出された論理状態は、ホストデバイス（たとえば、データ記憶のためにメモリデバイス１００を使用するデバイス、組み込みアプリケーションにおいてメモリデバイス１００と結合されたプロセッサ）に提供されてよく、そのような信号は、（たとえば、Ｉ／Ｏライン１６５を介して）入出力コンポーネントから、またはメモリコントローラ１７０を介して、直接的に提供されてよい。さまざまなメモリデバイス１００では、センスコンポーネント１５０は、（たとえば、メモリセクション１１０のセットまたはバンクのすべてに共通するサブコンポーネントを有する、メモリセクション１１０のセットまたはバンクのうちのそれぞれのメモリセクション１１０に専用のサブコンポーネントを有する）メモリセクション１１０のセットまたはバンクの間で共有されてもよいし、センスコンポーネント１５０は、メモリセクション１１０のセットまたはバンクのうちの１つのメモリセクション１１０に専用であってもよい。

メモリセル１０５にアクセスする間またはその後に、メモリセル１０５の構成可能な材料部分は、電荷または電流が、（たとえば、読み出し電圧に応答して）その対応するアクセスライン１２０または１３０を介して流れることを可能にしてもよいし、可能にしなくてもよい。そのような電荷または電流は、メモリデバイス１００の１つまたは複数の電圧源または電圧供給源（図示せず）からメモリセル１０５にバイアスすること、またはこれに電圧を印加することから生じることがあり、電圧源または電圧供給源は、行コンポーネント１２５、列コンポーネント１３５、センスコンポーネント１５０、メモリコントローラ１７０、または何らかの他のコンポーネント（たとえば、バイアシングコンポーネント）の一部であってよい。（たとえば、セル選択コンポーネントを含むメモリアーキテクチャ内の）いくつかの実施例では、説明されるバイアシングは、ターゲットメモリセル１０５のセル選択コンポーネントのアクティブ化、非ターゲットメモリセル１０５のセル選択コンポーネントの非アクティブ化、または両方によってサポートされてよい。

いくつかの実施例では、読み出しバイアス（たとえば、読み出しパルス、読み出し電流、読み出し電圧）が、第１の論理状態（たとえば、第１の書き込み極性と関連づけられた「ＳＥＴ」材料状態）を記憶する構成可能な材料をもつメモリセル１０５上に印加されるとき、メモリセル１０５は、読み出しバイアスがメモリセル１０５のしきい値電圧を超えることにより電流を伝導することがある。これに応答して、またはこれに少なくとも一部は基づいて、センスコンポーネント１５０は、したがって、メモリセル１０５によって記憶される論理状態を決定することの一部として、（たとえば、第２のアクセスライン１３０を介して）メモリセル１０５を通る電流を検出することがある。読み出しバイアスが、第２の論理状態（たとえば、第１の書き込み極性とは異なる第２の書き込み極性と関連づけられた「ＲＥＳＥＴ」材料状態）を記憶する構成可能な材料をもつメモリセル１０５に印加されるとき、メモリセル１０５は、読み出しバイアスがメモリセル１０５のしきい値電圧を超えないことにより電流を伝導しないことがある。したがって、センスコンポーネント１５０は、記憶される論理状態を決定することの一部として、メモリセル１０５を通る電流をほとんどまたはまったく検出しないことがある。

いくつかの実施例では、メモリセル１０５によって記憶される論理状態を検知するために、基準電流が定義されることがある。基準電流は、メモリセル１０５が読み出しバイアスに応答してしきい値選定をしないときは、メモリセル１０５を通過する電流を上回って設定されてよいが、読み出しバイアスに応答してメモリセル１０５がしきい値選定をするときは、メモリセル１０５を通る予想電流に等しいまたはこれを下回って設定されてよい。たとえば、基準電流は、関連づけられたアクセスライン１２０または１３０の漏洩電流よりも高く（たとえば、ターゲットメモリセル１０５と共通するアクセスライン１２０または１３０と結合された１つまたは複数のメモリセル１０５と関連づけられた漏洩電流よりも高く）てよい。いくつかの実施例では、メモリセル１０５によって記憶される論理状態は、読み出しパルスによって駆動される電流から生じる（たとえば、分路抵抗上の）電圧に少なくとも一部は基づいて決定されてよい。たとえば、結果として生じる電圧は、（たとえば、センスコンポーネント１５０内で生成されるまたは基準線（ＲＬ）１５５を介して提供される）基準電圧に対して比較されてよく、結果として生じる電圧は、第１の論理状態に対応する基準電圧よりも低く、結果として生じる電圧は、第２の論理状態に対応する基準電圧よりも大きい。

いくつかの実施例では、メモリセル１０５を読み出すとき、複数の電圧または電流が印加されることがある（たとえば、複数の電圧が、読み出し動作の部分の間に印加されることがある）。たとえば、印加される読み出し電圧が電流の流れをもたらさない場合、１つまたは複数の他の読み出し電圧または電圧極性が、（たとえば、電流がセンスコンポーネント１５０によって検出されるまで）印加されてよい。電流の流れをもたらした読み出し電圧を評価することに少なくとも一部は基づいて、メモリセル１０５の記憶される論理状態が決定され得る。いくつかの場合では、読み出し電圧または電流は、電流の流れまたは他の条件がセンスコンポーネント１５０によって検出されるまで、逓増される（たとえば、大きさがより高く滑らかに増加する）。他の場合では、電流が検出されるまで、所定の読み出し電圧が印加されることがある（たとえば、段階的に大きさがより高く増加する読み出し電圧の所定のシーケンス、異なる読み出し電圧極性を含む読み出し電圧の所定のシーケンス）。同様に、読み出し電流がメモリセル１０５に印加されることがあり、読み出し電流を作成する電圧の大きさまたは極性は、メモリセル１０５の電気抵抗または合計しきい値電圧に依存することがある。

センスコンポーネント１５０は、さまざまなスイッチングコンポーネント、選択コンポーネント、マルチプレクサ、トランジスタ、アンプ、キャパシタ、抵抗器、電圧源、電流源、またはいくつかの実施例ではラッチングすなわちラッチ信号の生成と呼ばれることがある、センシング信号の差（たとえば、読み出し電圧と基準電圧との間の差、読み出し電流と基準電流との間の差）を検出、変換、または増幅する他のコンポーネントを含んでよい。いくつかの実施例では、センスコンポーネント１５０は、センスコンポーネント１５０に接続された第２のアクセスライン１３０のセットの各々に対して繰り返し現れるコンポーネント（たとえば、回路素子、回路構成要素）の集まりを含んでよい。たとえば、センスコンポーネント１５０は、論理状態が、第２のアクセスライン１３０のセットのそれぞれのアクセスライン１３０に結合されたそれぞれのメモリセル１０５に対して別個に検出され得るように、センスコンポーネント１５０に結合された第２のアクセスライン１３０のセットの各々に対する別個のセンシング回路または回路構成要素（たとえば、別個のセンスアンプ、別個の信号発生コンポーネント）を含んでよい。いくつかの実施例では、基準信号源（たとえば、基準コンポーネント）または生成された基準信号が、メモリデバイス１００のコンポーネント間で共有される（たとえば、１つまたは複数のセンスコンポーネント１５０の間で共有される、センスコンポーネント１５０の別個のセンシング回路の間で共有される、メモリセクション１１０のアクセスライン１２０または１３０の間で共有される）ことがある。

いくつかのメモリアーキテクチャでは、メモリセル１０５にアクセスすることによって、メモリセクション１１０の１つまたは複数のメモリセル１０５によって記憶される論理状態が劣化または破壊されることがあり、元の論理状態をメモリセル１０５に戻すために、再書き込み動作またはリフレッシュ動作が実行されることがある。論理記憶のための構成可能な材料部分を含むアーキテクチャでは、たとえば、センス動作は、メモリセル１０５の原子構成または原子分布の変化を引き起こし、それによって、メモリセル１０５の抵抗特性またはしきい値特性を変化させることがある。したがって、いくつかの実施例では、メモリセル１０５に記憶される論理状態は、アクセス動作後に再書き込みされることがある。

いくつかの実施例では、メモリセル１０５を読み出すことは、非破壊的であることがある。すなわち、メモリセル１０５の論理状態は、メモリセル１０５が読み出された後で再書き込みされる必要がないことがある。たとえば、論理記憶のための構成可能な材料部分を含むアーキテクチャでは、メモリセル１０５を検知することによって、論理状態が破壊されなくてよく、したがって、メモリセル１０５は、アクセス後に再書き込みの必要がないことがある。しかしながら、いくつかの実施例では、メモリセル１０５の論理状態をリフレッシュすることは、他のアクセス動作の不在または存在下で必要とされるまたは必要とされないことがある。たとえば、メモリセル１０５によって記憶される論理状態は、記憶される論理状態を維持または再書き込みするために適切な書き込みまたはリフレッシュのパルスまたはバイアスを印加することによって、定期的な間隔でリフレッシュされてよい。メモリセル１０５をリフレッシュすることによって、経時的な構成可能な論理記憶材料の材料状態の変化による読み出し妨害エラーまたは論理状態破損が減少または解消されることがある。

いくつかの場合では、メモリセル１０５と関連づけられた構成可能な材料の材料特性、材料プロパティ、または応答挙動は、（たとえば、老化、摩耗、劣化、組成変化、もしくは移動、温度などの動作条件の変化、または他の変化によって）経時的に変化または移動することがある。たとえば、メモリセル１０５の構成可能な材料がアクセス動作（たとえば、書き込み動作、読み出し動作）を蓄積するにつれて、所与の書き込み動作に対するメモリセル１０５の応答が変化することがある。一実施例では、構成可能な材料がアクセス動作を蓄積するにつれて、メモリセル１０５のプログラムされたしきい値電圧は、所与の書き込み動作（たとえば、パルス振幅およびパルス持続時間に従った書き込み動作）に応答して、移動することがある。

本開示の実施例によれば、書き込み動作のさまざまな態様は、老化、摩耗、劣化、動作条件、またはメモリセル１０５に論理状態を記憶するために使用される構成可能な材料の他の変化を補償するために、メモリデバイス１００を動作させる（たとえば、メモリセル１０５にアクセスさせる）間に調整され得る。たとえば、特定のパラメータを有する書き込み動作に応答して構成可能な材料のしきい値電圧の低下を補償するために、メモリコントローラ１７０は、比較的高いしきい値電圧をもたらすように（たとえば、しきい値電圧を経時的に維持するために）、書き込み動作を修正し得る。一実施例では、メモリコントローラ１７０は、アクセス動作の（たとえば、メモリデバイス１００の、メモリセクション１１０の）量がしきい値を超えたと識別したことに基づいて、書き込み動作を再構成し得る。追加的または代替的に、メモリコントローラ１７０は、メモリデバイス１００の動作温度の変化を識別したことなど、しきい値電圧の実際のまたは予測される変化または移動と関連づけられ得る動作条件の何らかの他の変化を識別したことに基づいて、書き込み動作を再構成し得る。

より一般的に、本開示の実施例によるメモリデバイス１００は、パラメータのセットに従って書き込み動作を実行し、しきい値電圧移動を識別または推論し（たとえば、パラメータのセットに従って実行される書き込み動作に対して、書き込み動作から結果として生じるしきい値電圧が移動した、または移動した可能性が高いと識別または推論し、しきい値電圧移動と関連づけられた条件または特性を識別し）、識別または推論したことに少なくとも一部は基づいて、パラメータのセットを修正し得る。さまざまな実施例では、メモリデバイス１００は、書き込まれたしきい値電圧を（たとえば、しきい値電圧移動を監視する診断モードまたは他のモードで）測定または検出することによって、直接的または明示的に、そのような移動を識別または検出してもよいし、メモリデバイス１００は、他の条件または特性に基づいて（たとえば、アクセス動作の蓄積に基づいて、特定の書き込み動作によって書き込まれるしきい値電圧に影響すると予測される温度を検出したことに基づいて、しきい値電圧移動が発生したことを示唆するであろうエラーの特定の量または率を検出したことに基づいて）、そのような移動を推論または予測してもよい。したがって、本開示のさまざまな実施例によれば、メモリデバイス１００は、パラメータの修正されたセットに少なくとも一部は基づいて、書き込み動作を実行してよく、これは、メモリデバイス１００が、アクセス動作の蓄積または摩耗、老化、もしくは劣化の他の原因から生じる移動、動作温度または周囲温度などの動作条件（たとえば、特定のアクセス動作に影響する瞬間的な条件）から生じる移動、および他の原因から生じる移動など、しきい値電圧移動のさまざまな原因を補償することをサポートし得る。

さまざまな実施例では、書き込み動作は、より高い振幅（たとえば、より大きい電流の大きさ）、より短いパルス持続時間、または両方を有する書き込みパルスを印加するように修正され得る。書き込み動作の極性がある論理状態を別の論理状態から区別するために使用される実施例では、再構成は、異なる極性（たとえば、より短いおよびより高い振幅の書き込みパルス、メモリセル上の異なる方向におけるより短いおよびより高い振幅の書き込みパルスに伴うための、メモリセル上の異なる電圧極性）に従って適用され得る。

したがって、説明される技法のさまざまな実施例は、メモリデバイス１００に情報を記憶するために使用される構成可能な材料の材料特性または応答挙動のさまざまな変化または移動を補償するために使用されてよく、これは、そのような変化を補償しない他のメモリデバイスと比較して、メモリデバイス１００の性能を改善し得る。

図２は、本明細書で開示される実施例によるメモリデバイス１００内のしきい値電圧分布のグラフ２００を示す。グラフ２００は、標準偏差σに対するメモリデバイス１００のメモリセル１０５の代表的な母集団（たとえば、構成可能な材料記憶素子の代表的な母集団）のしきい値電圧分布を示し得る。例示の目的で、σ軸は非線形の軸であってよく、したがって、しきい値電圧の正規分布は、グラフ２００に線形分布として示され得る。

分布２１０は、第１の論理状態または材料状態（たとえば、「ＳＥＴ」状態）を記憶するときのメモリセル１０５の代表的な母集団に対するしきい値電圧の分布を示し得る。分布２１０は、「Ｅ１」と呼ばれることのある下方境界または下端（たとえば、端部２４０）、および「Ｅ２」と呼ばれることのある上方境界または上端（たとえば、端部２４５）と関連づけられてよい。分布２１０は、６の標準偏差（たとえば、６のσ）のスパン、１２の標準偏差（たとえば、１２のσ）のスパン、またはＳＥＴ状態を記憶するときのメモリセル１０５の代表的な母集団の最小しきい値電圧と最大しきい値電圧との間のスパンなど、統計的分布のさまざまな解釈を示し得る。分布２１０－ａは、ＳＥＴ状態を記憶するとき（たとえば、しきい値電圧の老化または移動前）のメモリセル１０５の代表的な母集団に対するしきい値電圧の初期分布を示し得る。

分布２２０は、第２の論理状態または材料状態（たとえば、「ＲＥＳＥＴ」状態）を記憶するときのメモリセル１０５の代表的な母集団に対するしきい値電圧の分布を示し得る。分布２２０は、「Ｅ３」と呼ばれることのある下方境界または下端（たとえば、端部２５０）、および「Ｅ４」と呼ばれることのある上方境界または上端（たとえば、端部２５５）と関連づけられてよい。分布２２０は、６の標準偏差（たとえば、６のσ）のスパン、１２の標準偏差（たとえば、１２のσ）のスパン、またはＲＥＳＥＴ状態を記憶するときのメモリセル１０５の代表的な母集団の最小しきい値電圧と最大しきい値電圧との間のスパンなど、統計的分布のさまざまな解釈を示し得る。分布２２０－ａは、ＲＥＳＥＴ状態を記憶するとき（たとえば、しきい値電圧の老化または移動前）のメモリセル１０５の代表的な母集団に対するしきい値電圧の初期分布を示し得る。

グラフ２００はまた、メモリセル１０５の代表的な母集団によって記憶される論理状態を検出するために使用され得る読み出し電圧２３０を示す。たとえば、初期分布２１０－ａおよび２２０－ａを参照すると、ＳＥＴ状態を記憶する代表的な母集団のメモリセル１０５は、読み出し電圧２３０を印加するとき、読み出し電圧２３０がそれらのメモリセル１０５の各々に対してしきい値電圧を上回るため（たとえば、分布２１０－ａが読み出し電圧２３０を下回るため）、電流の流れ（たとえば、電流のしきい値量を上回る電流の流れ）を可能にしてよい。言い換えれば、ＳＥＴ状態にあるメモリセル１０５は、読み出し電圧２３０が印加されることに応答して、「しきい値選定」をする。他方では、ＲＥＳＥＴ状態を記憶する代表的な母集団のメモリセル１０５は、読み出し電圧２３０を印加するとき、読み出し電圧２３０がそれらのメモリセル１０５の各々に対してしきい値電圧を下回るため（たとえば、分布２２０－ａが読み出し電圧２３０を上回るため）、電流の流れを可能にしないことがあり、またはしきい値を下回る電流（たとえば、漏洩電流）のある程度の流れを可能にすることがある。言い換えれば、ＲＥＳＥＴ状態にあるメモリセル１０５は、読み出し電圧２３０が印加されることに応答して、しきい値選定しないことがある。したがって、いくつかの実施例では、読み出し電圧２３０は、電圧分界（ＶＤＭ）と呼ばれてもよいし、これと関連づけられてもよく、ＶＤＭは、メモリセル１０５の代表的な母集団に対するＳＥＴ状態とＲＥＳＥＴ状態との間の分界を指し得る。

グラフ２００はまた、メモリセル１０５の代表的な母集団のアクセス動作に適用可能となり得るさまざまなマージンを示し得る。たとえば、「Ｅ３マージン」は、分布２２０の端部２５０（たとえば、比較的高いしきい値電圧を有する論理状態または材料状態と関連づけられた分布の下端）と読み出し電圧２３０との間の差を指し得る。一般的に、Ｅ３マージンは、所与の読み出し電圧２３０でＲＥＳＥＴ状態にあるメモリセル１０５を不注意にしきい値選定する（たとえば、ＲＥＳＥＴ状態を記憶するべきであるまたはＲＥＳＥＴ状態が書き込まれたメモリセル１０５を読み出すときに、ＳＥＴ状態を不注意に検出または解釈する）ことに対するマージンを指し得る。したがって、Ｅ３マージンを改善することは、（たとえば、端部２５０をより高い電圧へシフトさせることによって、分布２２０をより高い電圧へシフトさせることによって、読み出し電圧２３０をより低い電圧へシフトさせることによって）分布２２０と読み出し電圧２３０との間のマージンを広げることと関連づけられてよい。

別の実施例では、「Ｅ１マージン」は、分布２１０の端部２４０（たとえば、比較的低いしきい値電圧を有する論理状態または材料状態と関連づけられた分布の下端）と、読み出し電圧２３０または何らかの他の印加電圧（たとえば、書き込み電圧、再書き込み電圧、条件づけ電圧）に関連し得る電圧との間の差を指し得る。一般的に、Ｅ１マージンは、ターゲットメモリセル１０５をバイアスするときに（たとえば、ＳＥＴ状態にある）非ターゲットメモリセル１０５を不注意にしきい値選定することに対するマージンを指し得る。

たとえば、読み出し電圧２３０を有するターゲットメモリセル１０５をバイアスするために、相対バイアスの２分の１が、アクセスライン１２０（たとえば、ワード線）と関連づけられてよく、相対バイアスの２分の１が、アクセスライン１３０（たとえば、ビット線）と関連づけられてよい。一実施例では、ターゲットワード線は、読み出し電圧２３０の２分の１（たとえば、＋Ｖ_ｒｅａｄ／２）へ正にバイアスされてよく、非ターゲットワード線は、接地されてよく（たとえば、０ボルト）、ターゲットビット線は、読み出し電圧２３０の２分の１（たとえば、－Ｖ_ｒｅａｄ／２）へ負にバイアスされてよく、非ターゲットビット線は、接地されてよい（たとえば、０ボルト）。別の実施例では、ターゲットワード線は、全読み出し電圧２３０（たとえば、＋Ｖ_ｒｅａｄ）に正にバイアスされてよく、非ターゲットワード線は、読み出し電圧２３０の２分の１（たとえば、＋Ｖ_ｒｅａｄ／２）に正にバイアスされてよく、ターゲットビット線は、接地されてよく（たとえば、０ボルト）、非ターゲットビット線は、読み出し電圧２３０の２分の１（たとえば、＋Ｖ_ｒｅａｄ／２）にバイアスされてよい。いずれの実施例でも、ターゲットメモリセル１０５は、全読み出し電圧２３０にバイアスされてよく、ターゲットワード線またはターゲットビット線を共有しないメモリセル１０５は、正味バイアスを有していなくてもよい。

しかし、上記の実施例のいずれにおいても、ターゲットワード線またはターゲットビット線のうちの１つをターゲットメモリセル１０５と共有する非ターゲットメモリセル１０５は、分布２１０－ａの端部２４０に関連し得る読み出し電圧２３０の２分の１の正味バイアスを有してよい。たとえば、ターゲットワード線またはターゲットビット線を共有する非ターゲットメモリセル１０５がＳＥＴ状態を記憶するとき、これらは、（たとえば、端部２４０がＶ_ｒｅａｄ／２より低い電圧を有するとき）読み出し電圧２３０の２分の１だけ不注意にしきい値選定されることがある。非ターゲットメモリセル１０５の不注意なしきい値選定は、たとえば、ターゲットワード線またはターゲットビット線に沿って追加の電流の流れをもたらすことがあり、読み出し動作のエラーまたは誤りを引き起こし、電力消費および他の悪影響を増加させることがある。したがって、例示的な実施例では、Ｅ１マージンは、端部２４０が読み出し電圧２３０の２分の１をどれだけ上回るかに関連し得る。しかし、Ｅ１マージンは、追加的または代替的に、書き込み電圧または選択電圧などの他のアクセス電圧にも同様に関連し得る。したがって、Ｅ１マージンを改善することは、一般的に、（たとえば、端部２４０をより高い電圧へシフトさせることによって、分布２１０をより高い電圧へシフトさせることによって、非ターゲットメモリセル１０５に印加され得るバイアシングをより低い電圧へシフトさせることによって）非ターゲットメモリセル１０５に印加され得るバイアシングから離れる方へ分布２１０をシフトさせることと関連づけられ得る。

グラフ２００はまた、メモリデバイス１００を動作させる間のメモリセル１０５の代表的な母集団のしきい値電圧移動の一実施例を示す。たとえば、メモリセル１０５の代表的な母集団（たとえば、構成可能な材料記憶素子の代表的な母集団）が、アクセス動作などのサイクルを蓄積し、または動作温度の変化を経験するとき、メモリセル１０５が（たとえば、特定のパルス振幅および持続時間を有する）所与の書き込み動作に応答してしきい値電圧を発生させる能力が低下することがある。したがって、そのような状況下で、しきい値電圧の分布は、同じ書き込み動作（たとえば、同じパラメータを有する書き込み動作）が使用されるとき、低下または減衰することがある。

たとえば、分布２１０－ａおよび２２０－ａは、それぞれＳＥＴ状態およびＲＥＳＥＴ状態を記憶するとき、メモリセル１０５の代表的な母集団のしきい値電圧分布を示し得る。メモリセル１０５の代表的な母集団で実行されるアクセス動作のある程度の数（たとえば、書き込み動作、読み出し動作、またはそれらの組み合わせの量）の後、しきい値電圧分布は、より低い電圧へシフトまたは移動することがあり、これは、分布２１０－ａから２１０－ｂへの遷移および２２０－ａから２２０－ｂへの遷移によって示される。言い換えれば、メモリデバイス１００が経時的に動作するとき、ＳＥＴ状態およびＲＥＳＥＴ状態の両方に対するメモリセル１０５の代表的な母集団のしきい値電圧は、下方へシフトすることがある。メモリセル１０５の代表的な母集団で実行されるアクセス動作のある程度の追加の数（たとえば、書き込み動作、読み出し動作、またはそれらの組み合わせの量）の後、しきい値電圧分布は、より低い電圧へさらにシフトまたは移動することがあり、これは、分布２１０－ｂから２１０－ｃへの遷移および２２０－ｂから２２０－ｃへの遷移によって示される。いくつかの実施例では、対応する端部２４０の電圧の低下は、Ｅ１移動として説明されることがあり、対応する端部２５０の電圧の低下は、Ｅ３移動として説明されることがある。

メモリセル１０５の代表的な母集団のしきい値電圧の移動は、関連づけられたメモリデバイス１００に対する電圧マージンの減少を伴ってよい。たとえば、（たとえば、Ｅ３移動によって）端部２５０の電圧が低下するにつれて、端部２５０は、読み出し電圧２３０により近づくことがあり、または読み出し電圧２３０を下回ることがあり、これは、Ｅ３マージンの低下、崩壊、または解消を示す。別の実施例では、端部２４０の低下（たとえば、Ｅ１移動）は、Ｅ１マージンの低下、崩壊、または解消を伴ってよい。

いくつかのメモリデバイスでは、読み出し電圧２３０は可変であってよく、（たとえば、検出されるしきい値電圧移動に応答する、識別または予測される老化または動作条件の変化の他の標識に基づく）しきい値電圧移動、または他の影響を補償するように調整されてよい。たとえば、分布２２０－ａから分布２２０－ｂへの移動もしくは分布２１０－ａから分布２１０－ｂへの移動、またはそのような移動の何らかの他の標識に応答して、読み出し電圧２３０は、より低い電圧へシフトさせられてよい。読み出し電圧２３０のそのようなシフトは、ＶＤＭ追従と呼ばれることがあり、Ｅ３マージンまたは他のマージンを維持するために実行されてよい。

しかし、いくつかの実施例では、読み出し電圧２３０のそのようなシフトは、Ｅ１マージンを維持しないことがある。たとえば、非ターゲットメモリセル１０５の不注意な選択が読み出し電圧２３０の２分の１で発生することがある例示的な実施例を再び参照すると、Ｅ３マージンを維持する読み出し電圧２３０のシフトは、Ｅ１マージンの２分の１のみ、または何らかの他の関連する量の回復を伴ってよい。さらに、いくつかの場合では、Ｅ１マージンは、読み出し電圧２３０（たとえば、書き込み電圧、選択電圧）とは異なる電圧と関連づけられてよく、その場合、読み出し電圧２３０をシフトさせることは、ＳＥＴ状態と関連づけられた分布２１０の下方シフトの結果として失われたＥ１マージンをまったく回収しないことがある。

本開示の実施例によれば、書き込み動作またはそのパラメータは、老化、摩耗、劣化、組成変化、もしくは移動、温度などの動作条件の変化、または他の変化の影響を補償するように修正され得る。たとえば、メモリセル１０５の代表的な母集団がアクセス動作（たとえば、書き込み動作、読み出し動作、サイクル）を蓄積し、または動作温度もしくは他の動作条件の変化を経験するにつれて、書き込み動作は、比較的高いしきい値電圧をもたらすように修正され得る。したがって、分布２１０および２２０は、同じまたは類似の電圧範囲（たとえば、比較的安定した電圧範囲）で維持されてもよいし、分布２１０および２２０の示されている移動が緩和されてもよい。いくつかの実施例では、書き込み動作の適合は、ＶＤＭ追従よりもデバイス管理に関して容易であってよく、より低い電力消費および減少された論理の複雑さと関連づけられてよく、いくつかの実施例では、書き込み動作の適合は、ＶＤＭ追従の必要を解消し得る。しかし、いくつかの実施例では、適応型書き込み動作に対する説明される技法は、ＶＤＭ追従と組み合わせされてよい。

図３Ａ～図３Ｃは、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルス３０５の実施例を示す。いくつかの実施例では、構成可能な材料記憶素子と関連づけられたメモリセル１０５は、比較的短い持続時間、低い振幅の電流パルスでプログラムされてよい。たとえば、メモリデバイス１００の一実施例によれば、図３Ａ～図３Ｃを参照して説明されるパルスを含むそのようなメモリセル１０５に対する書き込みパルス３０５は、１０～１５０ナノ秒の範囲内の持続時間を有してよく、１５～６５マイクロアンペアの範囲内の振幅を有してよい。

いくつかの実施例では、書き込みパルス３０５は、異なる論理状態を書き込むことに対する異なる極性と関連づけられてよい。たとえば、書き込みパルス３０５は、ワード線がビット線よりも高い電圧を有するとき、正の極性で印加されてよく、書き込みパルス３０５は、ワード線がビット線よりも低い電圧を有するとき、負の極性で印加されてよい。しかし、極性のそのような解釈は、他の実施例では逆にされてもよいし、メモリセル１０５を通して印加される電流の方向に関連してもよい。したがって、図３Ａ～図３Ｃを参照して説明される書き込みパルス３０５は、電流振幅によって示されているが、そのような電流は、異なる論理状態の書き込みをサポートするために、所与のメモリセル１０５を通して異なる方向に印加されてもよい。

いくつかの実施例では、ある状態を書き込むか別の状態を書き込むかは、後の読み出し動作で使用される極性に関連し得る。たとえば、ＳＥＴ状態を書き込むために、書き込みパルス３０５、またはそのような書き込みパルス３０５を駆動するための書き込みバイアスは、（たとえば、比較的低いしきい値電圧に対応する）後の読み出し動作と同じ電圧極性と関連づけられてよく、ＲＥＳＥＴ状態を書き込むために、書き込みパルス３０５、またはそのような書き込みパルス３０５を駆動するための書き込みバイアスは、（たとえば、比較的高いしきい値電圧に対応する）後の読み出し動作とは反対の電圧極性と関連づけられてよい。さまざまな実施例では、メモリデバイス１００の読み出し電圧極性は固定されてもよいし、メモリデバイス１００の設定または動作モードに基づいて構成可能であってもよい。したがって、ＳＥＴ状態またはＲＥＳＥＴ状態を書き込むための書き込みパルス３０５の極性も固定されてもよいし、メモリデバイス１００の設定または動作モードに基づいて構成可能であってもよいが、いずれの場合でも、後の読み出し動作の極性に基づいてよい。

図３Ａ～図３Ｃを参照して説明される書き込みパルス３０５の実施例の各々では、ある書き込みパルス３０５から別の書き込みパルス３０５へのパラメータの修正は、メモリデバイス１００内のメモリセル１０５のしきい値電圧移動に関連し得る検出または予測される老化に基づいて実行されてよい。たとえば、そのような修正は、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別することに少なくとも一部は基づいてよい。いくつかの実施例では、メモリデバイス１００は、レジスタ内のメモリセル１０５のセットで実行されるアクセス動作の数を追跡し、追跡される数をしきい値に比較してよい。他の実施例では、老化、サイクリング、または動作条件の他の変化によるしきい値電圧または他の特性の変化は、適応型書き込み動作に対する説明される技法をサポートするように、予測、推論、または検出されてもよい。修正は、異なるパルス振幅、異なるパルス持続時間、または両方をサポートするために再構成され得る電流源など、メモリデバイス１００の構成可能な電流源によってサポートされてよい。

図３Ａは、書き込みパルス３０５－ａの振幅を経時的に修正する実施例３００を示す。たとえば、メモリデバイス１００の初期構成は、特定の持続時間および電流振幅を有する書き込みパルス３０５－ａ－１を含んでよい。１つの書き込みパルス３０５－ａ－１のみが示されているが、メモリデバイス１００は、一般的に、書き込み動作が、（たとえば、ＳＥＴ状態を書き込むための、ＲＥＳＥＴ状態を書き込むための、またはＳＥＴ状態もしくはＲＥＳＥＴ状態のいずれかを書き込み、それに応じて異なる極性を適用するための）書き込みパルス３０５－ａ－１、または他の構成の書き込みパルス３０５を使用するように構成されてもよい。したがって、メモリデバイス１００は、持続時間および電流振幅を修正する前の任意の時間数（たとえば、数千時間、数万時間、数十万時間、以下同様である）で、書き込みパルス３０５－ａ－１を有する書き込み動作、または書き込みパルス３０５－ａの他の構成を実行してよい。

いくつかの実施例では、メモリデバイス１００は、（たとえば、検出された老化またはサイクリングに応答して、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに応答して、動作温度などの動作条件の別の変化を検出したことに応答して、しきい値電圧の変化または移動を直接的に検出しまたは間接的に推論したことに応答して）書き込み動作を修正することを決定してよく、修正することは、より高い電流振幅を有する書き込みパルス３０５－ａ－２を使用するように書き込み構成を修正すること（たとえば、電流源の電流レベルまたは振幅を修正すること）を含んでよい。いくつかの実施例では、より高い電流振幅を有する書き込みパルス３０５は、より高いしきい値電圧を有するメモリセル１０５と関連づけられてよく、したがって書き込みパルス３０５－ａ－１を使用することから書き込みパルス３０５－ａ－２を使用することへ書き込み構成を変化させることは、分布２１０、もしくは分布２２０、または両方を、（たとえば、書き込みパルス３０５－ａ－１を使用するときのそのような分布と比較すると）より高い電圧へシフトさせることと関連づけられてよい。したがって、書き込み動作へのそのような修正は、（たとえば、図２を参照して示されて説明される）メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る。実施例３００は、（たとえば、連続の修正に基づく老化またはサイクリングの後の決定に基づいて）さらなる変化が書き込み構成に加えられてもよいことを示す。たとえば、書き込み構成は、さらにより大きい電流振幅を有する書き込みパルス３０５－ａ－３を使用するように修正されてもよく、さらにより大きい電流振幅を有する書き込みパルス３０５－ａ－４を使用するように後に修正されてもよく、以下同様である。

図３Ｂは、書き込みパルス３０５－ｂの持続時間を経時的に修正する実施例３３０を示す。たとえば、メモリデバイス１００の初期構成は、特定の持続時間および電流振幅を有する書き込みパルス３０５－ｂ－１を含んでよい。１つの書き込みパルス３０５－ｂ－１のみが示されているが、メモリデバイス１００は、一般的に、書き込み動作が、（たとえば、ＳＥＴ状態を書き込むための、ＲＥＳＥＴ状態を書き込むための、またはＳＥＴ状態もしくはＲＥＳＥＴ状態のいずれかを書き込み、それに応じて異なる極性を適用するための）書き込みパルス３０５－ｂ－１、または他の構成の書き込みパルス３０５を使用するように構成されてもよい。したがって、メモリデバイス１００は、持続時間および電流振幅を修正する前の任意の時間数（たとえば、数千時間、数万時間、数十万時間、以下同様である）で、書き込みパルス３０５－ｂ－１を有する書き込み動作、または書き込みパルス３０５－ｂの他の構成を実行してよい。

いくつかの実施例では、メモリデバイス１００は、（たとえば、検出された老化またはサイクリングに応答して、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに応答して、動作温度などの動作条件の別の変化を検出したことに応答して、しきい値電圧の変化または移動を直接的に検出しまたは間接的に推論したことに応答して）書き込み動作を修正することを決定してよく、修正することは、より短い持続時間を有する書き込みパルス３０５－ｂ－２を使用するように書き込み構成を修正すること（たとえば、電流源をメモリセルと結合するように持続時間を修正すること）を含んでよい。いくつかの実施例では、より短い持続時間を有する書き込みパルス３０５は、より高いしきい値電圧を有するメモリセル１０５と関連づけられてよく、したがって書き込みパルス３０５－ｂ－１を使用することから書き込みパルス３０５－ｂ－２を使用することへ書き込み構成を変化させることは、分布２１０、もしくは分布２２０、または両方を、（たとえば、書き込みパルス３０５－ｂ－１を使用するときのそのような分布と比較すると）より高い電圧へシフトさせることと関連づけられてよい。したがって、書き込み動作へのそのような修正は、（たとえば、図２を参照して示されて説明される）メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る。実施例３３０は、（たとえば、連続の修正に基づく老化またはサイクリングの後の決定に基づいて）さらなる変化が書き込み構成に加えられてもよいことを示す。たとえば、書き込み構成は、さらにより短い持続時間を有する書き込みパルス３０５－ｂ－３を使用するように修正されてもよく、さらにより短い持続時間を有する書き込みパルス３０５－ｂ－４を使用するように後に修正されてもよく、以下同様である。

図３Ｃは、書き込みパルス３０５－ｃの電流振幅および持続時間を経時的に修正する実施例３６０を示す。たとえば、メモリデバイス１００の初期構成は、特定の持続時間および電流振幅を有する書き込みパルス３０５－ｃ－１を含んでよい。１つの書き込みパルス３０５－ｃ－１のみが示されているが、メモリデバイス１００は、一般的に、書き込み動作が、（たとえば、ＳＥＴ状態を書き込むための、ＲＥＳＥＴ状態を書き込むための、またはＳＥＴ状態もしくはＲＥＳＥＴ状態のいずれかを書き込み、それに応じて異なる極性を適用するための）書き込みパルス３０５－ｃ－１、または他の構成の書き込みパルス３０５を使用するように構成されてもよい。したがって、メモリデバイス１００は、持続時間および電流振幅を修正する前の任意の時間数（たとえば、数千時間、数万時間、数十万時間、以下同様である）で、書き込みパルス３０５－ｃ－１を有する書き込み動作、または書き込みパルス３０５－ｃの他の構成を実行してよい。

いくつかの実施例では、メモリデバイス１００は、（たとえば、検出された老化またはサイクリングに応答して、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに応答して、動作温度などの動作条件の別の変化を検出したことに応答して、しきい値電圧の変化または移動を直接的に検出しまたは間接的に推論したことに応答して）書き込み動作を修正することを決定してよく、修正することは、より高い電流振幅およびより短い持続時間を有する書き込みパルス３０５－ｃ－２を使用するように書き込み構成を修正すること（たとえば、電流源の電流レベルまたは振幅を修正し、電流源をメモリセル１０５と結合するように持続時間を修正すること）を含んでよい。いくつかの実施例では、より高い電流振幅およびより短い持続時間を有する書き込みパルス３０５は、より高いしきい値電圧を有するメモリセル１０５と関連づけられてよく、したがって書き込みパルス３０５－ｃ－１を使用することから書き込みパルス３０５－ｃ－２を使用することへ書き込み構成を変化させることは、分布２１０、もしくは分布２２０、または両方を、（たとえば、書き込みパルス３０５－ｃ－１を使用するときのそのような分布と比較すると）より高い電圧へシフトさせることと関連づけられてよい。したがって、書き込み動作へのそのような修正は、（たとえば、図２を参照して示されて説明される）メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る。実施例３６０は、（たとえば、連続の修正に基づく老化またはサイクリングの後の決定に基づいて）さらなる変化が書き込み構成に加えられてもよいことを示す。たとえば、書き込み構成は、さらにより高い電流振幅およびより短い持続時間を有する書き込みパルス３０５－ｃ－３を使用するように修正されてもよく、さらにより高い電流振幅およびより短い持続時間を有する書き込みパルス３０５－ｃ－４を使用するように後に修正されてもよく、以下同様である。

したがって、実施例３００、３３０、および３６０の各々は、メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る書き込み動作への修正を示す。単一の書き込みパルス３０５に従った書き込み構成を参照して説明されているが、メモリデバイス１００は、複数のパルス３０５（たとえば、メモリデバイス１００の異なるサブアレイに対する異なる書き込みパルス３０５、異なる論理状態を書き込むための異なる書き込みパルス３０５、複数の書き込みパルス３０５を含む論理状態を書き込むための書き込み動作）に従った書き込み動作のために構成されてよい。追加的に、書き込みパルスのために電流振幅または持続時間を修正する実施例に対して説明されているが、電圧振幅または持続時間は、上記で論じられた実施例３００、３３０、および３６０に従って修正されてもよい。

第１の実施例では、メモリデバイス１００は、複数のサブアレイの各々に対する異なる書き込みパルス３０５（たとえば、各メモリセクション１１０に対する異なる書き込みパルス３０５、各メモリバンクに対する異なる書き込みパルス３０５、メモリセル１０５の各レベルに対する異なる書き込みパルス３０５）を使用することをサポートするように構成されてよい。たとえば、メモリデバイス１００は、複数のサブアレイを有してよく、サブアレイは各々、それぞれの動作に対して書き込みパルス３０５－ｃ－１を使用するように最初に構成される。サブアレイのうちの１つは、より急速に老化させられもしくは繰り返されることがあり、または異なる動作温度などの（たとえば、書き込み動作に応答する異なるしきい値電圧と関連づけられ得る）異なる動作条件を経験することがあり、そのような条件を識別または検出することに基づいて、メモリデバイス１００の書き込み動作は、それに応じて、他のサブアレイよりも早くより急速に老化させられまたは繰り返されるサブアレイで書き込みパルス３０５－ｃ－２を使用するように修正されてよい。したがって、この実施例および他の実施例によれば、例示的なメモリデバイス１００は、異なるサブアレイに対して異なる形で書き込み動作の修正を実行してよい。

別の実施例では、メモリデバイス１００は、追加的または代替的に、複数の論理状態の各々に対する異なる書き込みパルス３０５（たとえば、ＳＥＴ状態を書き込むための１つの書き込みパルス３０５、およびＲＥＳＥＴ状態を書き込むための異なる書き込みパルス）を使用することをサポートするように構成されてよい。たとえば、メモリデバイス１００は、最初に、ＳＥＴ状態およびＲＥＳＥＴ状態の両方を書き込むための書き込みパルス３０５－ｃ－１を使用するように構成されてよい。しかし、メモリセル１０５の代表的な母集団では、構成可能な材料のしきい値電圧移動が、ＳＥＴ状態よりもＲＥＳＥＴ状態に対して急速に発生することがある（たとえば、分布２２０は、分布２１０よりも速い速度で移動することがある）。したがって、メモリデバイス１００の書き込み動作は、それに応じて、ＳＥＴ状態を書き込むよりも早くＲＥＳＥＴ状態を書き込むための書き込みパルス３０５－ｃ－２を使用するように修正されてよい。したがって、この実施例および他の実施例によれば、例示的なメモリデバイス１００は、異なる論理状態または材料状態に対して異なる形で書き込み動作の修正を実行してよい。

図４は、本明細書で開示される実施例による、メモリデバイス内のしきい値電圧移動４１０のグラフ４００を示す。しきい値電圧移動４１０は、（たとえば、特定の材料状態または論理状態に対する）中間しきい値電圧がサイクリングに応答して経時的にどれだけ移動することがあるかを示す。例示のために、しきい値電圧移動４１０の各々に示される中間しきい値電圧は、図２を参照して説明されるように、分布２１０の（たとえば、ＳＥＴ状態の）中間点、または分布２２０の（たとえば、ＲＥＳＥＴ状態の）中間点に対応し得るが、より一般的には、メモリセル１０５の代表的な母集団の（たとえば、構成可能な材料記憶素子の代表的な母集団の）しきい値電圧移動の他の実施例にも適用可能であってよい。

しきい値電圧移動４１０－ａおよび４１０－ｂの各々は、それぞれのパラメータを有する書き込み動作に対応してよい。たとえば、しきい値電圧移動４１０－ａは、特定の電流振幅および持続時間を有する書き込みパルス３０５に対応してよく、しきい値電圧移動４１０－ｂは、特定の電流振幅および持続時間を有する書き込みパルス３０５に対応してよく、しきい値電圧移動４１０－ｂに対する電流振幅、もしくは持続時間、または両方は、しきい値電圧移動４１０－ａに対する電流振幅、もしくは持続時間、または両方とは異なることがある。例示のために、図３を参照して説明されるように、しきい値電圧移動４１０－ａは、書き込みパルス３０５－ｃ－１を使用する書き込み動作に対応してよく、しきい値電圧移動４１０－ｂは、書き込みパルス３０５－ｃ－２を使用する書き込み動作に対応してよいが、しきい値電圧移動４１０－ａおよび４１０－ｂは、より一般的には、書き込みパルス３０５の他の実施例、または書き込みパルス３０５間の差にも適用可能であってよい。例示的な実施例によれば、（たとえば、より高いパルス振幅およびより短いパルス持続時間に従って）書き込みパルス３０５－ｃ－２を使用する書き込み動作は、一般的に、書き込みパルス３０５－ｃ－１を使用する書き込み動作よりも大きいしきい値電圧を有することと関連づけられてよいが、示されるように、サイクリングに応答するしきい値電圧移動は、書き込みパルス３０５－ｃ－１または書き込みパルス３０５－ｃ－２のいずれかに対して発生することもある。

一実施例では、メモリデバイス１００は、最初に、書き込みパルス３０５－ｃ－１を使用して書き込み動作を実行するように構成されてよい。したがって、特定の論理状態または材料状態（たとえば、ＳＥＴ状態またはＲＥＳＥＴ状態）に対して、特定の論理状態または材料状態で書き込まれたメモリセル１０５の中間しきい値電圧は、最初に、しきい値電圧移動４１０－ａの経路をたどってよい。しかし、本開示の実施例によれば、メモリデバイス１００は、識別または予測される老化またはサイクリングに基づいて、書き込み動作のパラメータを修正するように構成されてよい。

たとえば、グラフ４００によれば、メモリデバイス１００は、ｎサイクルのしきい値量で構成されてよい。メモリデバイス１００は、（たとえば、メモリデバイス１００のレジスタに）サイクルのカウントを蓄積することがあり、蓄積することは、書き込み動作の量を数えること、読み出し動作の量を数えること、読み出し動作または書き込み動作の量を数えること、読み出し動作および書き込み動作の加重量を数えること、もしくはメモリデバイスで実行されるアクセス動作の何らかの他の蓄積を数えること、またはこれらの何らかの部分を含んでよい。読み出し動作および書き込み動作の加重量は、読み出し動作と書き込み動作との間の差を考慮に入れてよい。たとえば、書き込み動作は、１サイクルとして数えられてよく、読み出し動作は、１サイクルの一部分（たとえば、１０分の１、５分の１、３分の１、２分の１）として数えられてよい。追加的または代替的に、アクセス動作は、アクセス動作中のメモリデバイス１００の検出される周囲温度または局所温度など、アクセス動作が発生する対応する温度に少なくとも一部は基づいて加重されてもよい。メモリデバイス１００が、蓄積されたまたは数えられたサイクルの量がしきい値（たとえば、ｎサイクル）に到達しまたはそれを超えたことを識別したとき、メモリデバイス１００は、書き込みパルス３０５－ｃ－２を代わりに使用するように書き込み動作を修正してよい（たとえば、電流源の電流レベルまたは振幅を修正してよい、電流源をメモリセル１０５と結合するための持続時間を修正してよい）。したがって、識別に少なくとも一部は基づいて、メモリデバイス１００は、特定の論理状態または材料状態に対して、特定の論理状態または材料状態で書き込まれたメモリセル１０５の中間しきい値電圧が、後にしきい値電圧移動４１０－ｂの経路をたどるように、修正４１５を実行してよい。

したがって、修正４１５に少なくとも一部は基づいて、メモリデバイス１００は、（たとえば、比較的高いしきい値電圧と関連づけられた書き込みパルス３０５を使用して）メモリデバイス１００内のしきい値電圧移動を補償するように、書き込み動作を修正してよく、これは、示されている特定の論理状態または材料に対するしきい値電圧を安定させることがあり、またはより一般的には、メモリデバイスの論理状態の各々に対するしきい値電圧を安定させることがある。したがって、修正４１５は、しきい値電圧移動を補償するために、Ｅ３マージンおよびＥ１マージンの一方または両方を安定させまたは調整するように、書き込み動作を修正する一実施例であってよく、これは、メモリデバイス１００の性能を改善し得る。単一の修正４１５のみがグラフ４００の実施例に示されているが、メモリデバイス１００は、異なる数のサイクルにおける追加の修正（たとえば、ｎサイクルにおける第１の修正、および何らかの異なる数のサイクルにおける第２の修正）など、メモリデバイス１００の動作もしくは寿命中の複数の修正４１５、または他のパラメータに少なくとも一部は基づく修正を実行するように構成されてよい。

さらに、グラフ４００は、サイクルの量に応答して修正４１５を実行する一実施例を示すが、他の特性または条件が、追加的または代替的に、修正４１５を決定するために使用されてもよい。たとえば、書き込み動作に対するしきい値移動は、同様に、（たとえば、水平軸上に）動作温度に対してマッピングされてよく、修正４１５は、メモリデバイス１００の動作温度の検出される変化に少なくとも一部は基づいて実行されてよい。一般に、本開示による修正４１５は、他の変化の中でもとりわけ、老化、移動、ドリフティング、動作条件の変化、または書き込み動作に応答して発生したしきい値電圧の変化と関連づけられ得るメモリデバイス１００内の他の変化のさまざまな検出または推論に少なくとも一部は基づいてよい。したがって、これらの実施例および他の実施例によれば、メモリデバイス１００は、しきい値電圧移動を識別または推論することに少なくとも一部は基づいて、書き込み動作に対するパラメータのセットを修正してよく、これは、メモリデバイス１００がしきい値電圧移動のさまざまな原因を補償すること（たとえば、書き込み動作のパラメータを修正することによってしきい値電圧移動を補償すること）をサポートし得る。

図５は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイス５０５のブロック図５００を示す。メモリデバイス５０５は、図１を参照して説明されるメモリデバイス１００の態様の一実施例であってよい。メモリデバイス５０５は、書き込み構成マネージャ５１０、書き込み動作マネージャ５１５、劣化検出器５２０、および読み出し動作マネージャ５２５を含んでよい。これらのコンポーネントの各々は、説明される動作をメモリデバイス５０５で実行するように構成されるコントローラまたは回路構成要素を指してよく、これらのコンポーネントの各々は、（たとえば、１つまたは複数のバスを介して）互いと直接的または間接的に通信してよい。

書き込み構成マネージャ５１０は、（たとえば、識別されたアクセス動作の量、あるいは老化、劣化、動作温度もしくは他の条件の変化、またはメモリセルのプロパティもしくは応答特性の他の変化の他の識別に基づいて）書き込み動作に対する１つまたは複数のパラメータを修正してよい。いくつかの実施例では、書き込み構成マネージャ５１０は、書き込み動作の電流の大きさ、もしくは書き込み動作の書き込みパルス持続時間、またはそれらの組み合わせを修正してよい。いくつかの実施例では、書き込み構成マネージャ５１０は、第１の論理状態を書き込むことに対応する第１のパラメータを修正し、第２の論理状態（たとえば、第１の論理状態とは異なる論理状態）を書き込むことに対応する第２のパラメータを修正してよい。

いくつかの実施例では、書き込み構成マネージャ５１０は、識別された第２のアクセス動作の量に基づいて、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正してよい。いくつかの実施例では、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正することは、１つまたは複数の修正されるパラメータを修正すること（たとえば、連続の修正を実行すること）を含む。いくつかの場合では、１つまたは複数のパラメータは、第１の論理状態を書き込むことと関連づけられ、１つまたは複数の第２のパラメータは、第２の論理状態を書き込むこと（たとえば、異なる論理状態に対して異なる形でパラメータを修正すること）と関連づけられる。

書き込み動作マネージャ５１５は、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込んでよい。いくつかの実施例では、書き込み動作マネージャ５１５は、第１の論理状態を（たとえば、第１のターゲットメモリセルに）書き込むために、第１の極性を有する第１の電圧を印加し、第２の論理状態を（たとえば、第２のターゲットメモリセルに）書き込むために、第２の極性を有する第２の電圧を印加してよい。

いくつかの実施例では、書き込み動作マネージャ５１５は、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って第２の書き込み動作を実行してよい。いくつかの実施例では、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することは、メモリセルのセットの第１のサブセットで書き込み動作を実行することを含む。いくつかの実施例では、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行することは、メモリセルのセットの第２のサブセットで書き込み動作を実行することを含む。言い換えれば、書き込み動作マネージャ５１５は、異なる修正（たとえば、それぞれのサブセットに対するアクセス動作の異なる識別された量、それぞれのサブセットに対する異なる識別された動作条件）に従って、メモリセルの異なるサブセットで書き込み動作を実行してよい。

劣化検出器５２０は、メモリアレイで実行されるアクセス動作の量、あるいは老化、劣化、またはメモリセルのプロパティもしくは応答特性の他の変化の他の識別を識別してよい。いくつかの実施例では、劣化検出器５２０は、識別されたアクセス動作の量がしきい値を超えることを決定してよい。いくつかの場合では、アクセス動作の量は、メモリアレイで実行される書き込み動作、読み出し動作、またはそれらの組み合わせの量に対応する。いくつかの場合では、アクセス動作の量は、メモリセルのセットのサブセットで実行されるアクセス動作に対応する。いくつかの実施例では、劣化検出器５２０は、エラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー）の量または率がしきい値を超えまたは満足させることを識別することなど、老化、劣化、または動作条件の他の変化を識別するために、メモリアレイの何らかの他の特性を識別してよい。より一般的に、劣化検出器５２０は、メモリデバイス５０５のしきい値電圧移動を識別または推論するように構成されてよい。

いくつかの実施例では、劣化検出器５２０は、メモリアレイで実行される第２のアクセス動作の量を識別してよい。いくつかの場合では、識別された第２のアクセス動作の量は、アクセス動作の量を識別した後に実行されるアクセス動作に対応する。いくつかの場合では、第２のアクセス動作の量は、アクセス動作の量とは異なる。いくつかの場合では、識別されたアクセス動作の量は、メモリセルのセットの第１のサブセットで実行されるアクセス動作に対応し、識別された第２のアクセス動作の量は、メモリセルのセットの第２のサブセットで実行されるアクセス動作に対応する。

読み出し動作マネージャ５２５は、書き込みパラメータを修正する前に、メモリセルのセットのうちの１つまたは複数で第１の読み出し動作を実行してよく、第１の読み出し動作は、読み出し電圧を印加することを含んでよい。いくつかの実施例では、読み出し動作マネージャ５２５は、修正後に、メモリセルのセットのうちの１つまたは複数で第２の読み出し動作を実行してよく、第２の読み出し動作は、読み出し電圧（たとえば、書き込みパラメータを修正する前と同じ電圧）を印加することを含む。

図６は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイス６０５のブロック図６００を示す。メモリデバイス６０５は、図１を参照して説明されるメモリデバイス１００の態様の一実施例であってよい。メモリデバイス６０５は、書き込み動作マネージャ６１０、劣化検出器６１５、およびアクセス動作レジスタ６２０を含んでよい。これらのコンポーネントの各々は、説明される動作をメモリデバイス６０５で実行するように構成されるコントローラまたは回路構成要素を指してよく、これらのコンポーネントの各々は、（たとえば、１つまたは複数のバスを介して）互いと直接的または間接的に通信してよい。

書き込み動作マネージャ６１０は、第１のパルスの大きさおよび第１のパルス持続時間に従って、１つまたは複数の第１の書き込み動作をメモリアレイで実行してよい。いくつかの実施例では、書き込み動作マネージャ６１０は、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加してよい。いくつかの実施例では、書き込み動作マネージャ６１０は、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加してよい。

いくつかの実施例では、書き込み動作マネージャ６１０は、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに基づいて、第２のパルスの大きさおよび第２のパルス持続時間に従って、１つまたは複数の第２の書き込み動作をメモリアレイで実行してよい。いくつかの場合では、第２のパルスの大きさは、第１のパルスの大きさよりも大きく、第２のパルス持続時間は、第１のパルス持続時間よりも短い。

劣化検出器６１５は、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別してもよいし、老化、劣化、またはメモリセルのプロパティもしくは応答特性の他の変化の何らかの他の標識を識別してもよい。いくつかの実施例では、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別することは、数えられたアクセス動作を構成されるしきい値に比較することを含む。いくつかの実施例では、劣化検出器６１５は、エラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー）の量または率がしきい値を超えまたは満足させることを識別することなど、老化、劣化、または動作条件の他の変化を識別するために、メモリアレイの何らかの他の特性を識別してよい。より一般的に、劣化検出器６１５は、メモリデバイス６０５のしきい値電圧移動を識別または推論するように構成されてよい。

アクセス動作レジスタ６２０は、メモリアレイに対応するレジスタ内でアクセス動作を数えてよい。

図７は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法７００を示すフローチャートを示す。方法７００の動作は、本明細書において説明されるメモリデバイスまたはそのコンポーネントによって実施されてよい。たとえば、方法７００の動作は、図５を参照して説明されるメモリデバイス５０５によって実行されてよい。いくつかの実施例では、メモリデバイスは、説明された機能を実行するようにメモリデバイスの機能要素を制御するために、命令のセットを実行することがある。追加的または代替的に、メモリデバイスは、特殊目的ハードウェアまたは回路構成要素を使用して説明された機能の態様を実行してよい。

７０５では、メモリデバイスは、メモリアレイで実行されるアクセス動作の量を識別してよく、メモリアレイは、メモリセルのセットを含む。いくつかの実施例では、メモリセルの各々は、記憶素子と関連づけられた材料プロパティの変化に基づく値を記憶するそれぞれの記憶素子（たとえば、構成可能な材料部分）と関連づけられる。７０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７０５の動作の態様は、図５を参照して説明される劣化検出器によって実行されてよい。

７１０では、メモリデバイスは、識別されたアクセス動作の量に基づいて、書き込み動作に対する１つまたは複数のパラメータを修正してよい。７１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７１０の動作の態様は、図５を参照して説明される書き込み構成マネージャによって実行されてよい。

７１５では、メモリデバイスは、１つまたは複数の修正されたパラメータに従って、書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込んでよい。７１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７１５の動作の態様は、図５を参照して説明される書き込み動作マネージャによって実行されてよい。

いくつかの実施例では、本明細書において説明される装置は、方法７００などの１つまたは複数の方法を実行してよい。この装置は、メモリアレイで実行されるアクセス動作の量を識別し、メモリアレイが複数のメモリセルを含み、複数のメモリセルの各々が、値を記憶するそれぞれの記憶素子と関連づけられ、この値が、記憶素子と関連づけられた材料プロパティの変化に基づいており、識別されたアクセス動作の量に基づいて書き込み動作に対する１つまたは複数のパラメータを修正し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むための特徴、手段、回路構成要素、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例は、識別されたアクセス動作の量がしきい値を超えることを決定するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよく、１つまたは複数のパラメータを修正することは、この決定に基づいてよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作の１つまたは複数のパラメータを修正することは、書き込み動作の電流の大きさを修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作の１つまたは複数のパラメータを修正することは、書き込み動作の書き込みパルス持続時間を修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作の１つまたは複数のパラメータを修正することは、第１の論理状態を書き込むことに対応する第１のパラメータを修正し、第２の論理状態を書き込むことに対応する第２のパラメータを修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作を実行することは、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例は、メモリアレイで実行される第２のアクセス動作の量を識別し、識別された第２のアクセス動作の量に基づいて、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正し、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って、第２の書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、識別された第２のアクセス動作の量は、アクセス動作の量を識別した後に実行されるアクセス動作に対応し、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正することは、１つまたは複数の修正されたパラメータを修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、第２のアクセス動作の量は、アクセス動作の量とは異なることがある。

本明細書において説明される方法７００および装置のいくつかの実施例では、識別されたアクセス動作の量は、メモリセルのセットの第１のサブセットで実行されるアクセス動作に対応し、識別された第２のアクセス動作の量は、メモリセルのセットの第２のサブセットで実行されるアクセス動作に対応する。いくつかの実施例では、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することは、メモリセルのセットの第１のサブセットで書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよく、１つまたは複数の修正された第２のパラメータで書き込み動作を実行することは、メモリセルのセットの第２のサブセットで書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータは、第１の論理状態を書き込むことと関連づけられてよく、１つまたは複数の第２のパラメータは、第２の論理状態を書き込むことと関連づけられてよい。

本明細書において説明される方法７００および装置のいくつかの実施例は、修正前にメモリセルのセットのうちの１つまたは複数で第１の読み出し動作を実行するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよく、第１の読み出し動作は、読み出し電圧を印加することと、修正後にメモリセルのセットのうちの１つまたは複数で第２の読み出し動作を実行することとを含み、第２の読み出し動作は、読み出し電圧（たとえば、修正前と同じ読み出し電圧）を印加することを含む。

本明細書において説明される方法７００および装置のいくつかの実施例では、アクセス動作の量は、メモリアレイで実行される書き込み動作、読み出し動作、またはそれらの組み合わせの量に対応する。

本明細書において説明される方法７００および装置のいくつかの実施例では、アクセス動作の量は、メモリセルのセットのサブセットで実行されるアクセス動作に対応する。

いくつかの実施例では、本明細書において説明される装置は、方法７００などの１つまたは複数の方法を実行してよい。この装置は、メモリアレイで実行されるアクセス動作の量がしきい値を超えることを識別し、識別に基づいて書き込み動作の１つまたは複数のパラメータを修正し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むための特徴、手段、回路構成要素、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータを修正するために、この装置は、書き込み動作の電流の大きさ、書き込み動作の書き込みパルス持続時間、または両方を修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータを修正するために、この装置は、第１の論理状態を書き込むことに対応するパラメータに第１の修正を実行し、第２の論理状態を書き込むことに対応する第２のパラメータに第２の修正を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作を実行するために、この装置は、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例は、１つまたは複数のパラメータを修正した後にメモリアレイで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、１つまたは複数の修正された第２のパラメータを生成するために、１つまたは複数の修正されたパラメータを修正し、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、第１のアクセス動作の量は、複数のメモリセルの第１のサブセットで実行されるアクセス動作に対応し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、この装置は、複数のメモリセルの第１のサブセットを含むメモリセルのセットで書き込み動作を実行し、メモリセルのセットの第２のサブセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットの第２のサブセットを含むメモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータは、しきい値電圧が読み出し電圧を下回ることと関連づけられた第１の論理状態を書き込むことと関連づけられ、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、この装置は、第１の論理状態を書き込み、メモリセルのセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、しきい値電圧が読み出し電圧を上回ることと関連づけられた第２の論理状態を書き込むことと関連づけられた書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットのうちの１つまたは複数に第２の論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

方法７００の実施例は、アクセス動作の量の文脈で説明されているが、本開示により書き込み動作に対するパラメータを修正することは、追加的または代替的に、メモリデバイスの識別された温度、メモリデバイスのエラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー、メモリデバイスの書き込まれたメモリセルのしきい値電圧の変化を示すエラー）の量または率など、何らかの他の特性または条件に基づいてよい。一般的に、本開示による書き込み動作のパラメータの修正は、しきい値電圧の実際のもしくは推論される変化もしくは移動に対応する条件もしくは特性、またはメモリデバイスの他の材料特性もしくは応答挙動の何らかの検出に基づいて行われてよい。

図８は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法８００を示すフローチャートを示す。方法８００の動作は、本明細書において説明されるメモリデバイスまたはそのコンポーネントによって実施されてよい。たとえば、方法８００の動作は、図６を参照して説明されるメモリデバイス６０５によって実行されてよい。いくつかの実施例では、メモリデバイスは、説明された機能を実行するようにメモリデバイスの機能要素を制御するために、命令のセットを実行することがある。追加的または代替的に、メモリデバイスは、特殊目的ハードウェアまたは回路構成要素を使用して説明された機能の態様を実行してよい。

８０５では、メモリデバイスは、第１のパルスの大きさおよび第１のパルス持続時間に従って、メモリアレイで１つまたは複数の第１の書き込み動作を実行してよい。８０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８０５の動作の態様は、図６を参照して説明される書き込み動作マネージャによって実行されてよい。

８１０では、メモリデバイスは、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別してよい。８１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１０の動作の態様は、図６を参照して説明される劣化検出器によって実行されてよい。

８１５では、メモリデバイスは、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに基づいて、第２のパルスの大きさおよび第２のパルス持続時間に従って、メモリアレイで１つまたは複数の第２の書き込み動作を実行してよい。８１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１５の動作の態様は、図６を参照して説明される書き込み動作マネージャによって実行されてよい。

いくつかの実施例では、本明細書において説明される装置は、方法８００などの１つまたは複数の方法を実行してよい。この装置は、第１のパルスの大きさおよび第１のパルス持続時間に従って、メモリアレイで１つまたは複数の第１の書き込み動作を実行し、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別し、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに基づいて、第２のパルスの大きさおよび第２のパルス持続時間に従って、メモリアレイで１つまたは複数の第２の書き込み動作を実行するための特徴、手段、回路構成要素、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。

本明細書において説明される方法８００および装置のいくつかの実施例では、第２のパルスの大きさは、第１のパルスの大きさよりも大きいことがあり、第２のパルス持続時間は、第１のパルス持続時間よりも短いことがある。

本明細書において説明される方法８００および装置のいくつかの実施例は、メモリアレイに対応するレジスタ内でアクセス動作を数えるための動作、特徴、手段、回路構成要素、または命令をさらに含んでよく、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別することは、数えられたアクセス動作を構成されるしきい値に比較することを含んでよい。

本明細書において説明される方法８００および装置のいくつかの実施例では、１つまたは複数の第２の書き込み動作を実行することは、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

方法８００の実施例は、アクセス動作の量の文脈で説明されているが、本開示により書き込み動作に対するパラメータを修正することは、追加的または代替的に、メモリデバイスの識別された温度、メモリデバイスのエラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー、メモリデバイスの書き込まれたメモリセルのしきい値電圧の変化を示すエラー）の量または率など、何らかの他の特性または条件に基づいてよい。一般的に、本開示による書き込み動作のパラメータの修正は、しきい値電圧の実際のもしくは推論される変化もしくは移動に対応する条件もしくは特性、またはメモリデバイスの他の材料特性もしくは応答挙動の何らかの検出に基づいて行われてよい。

上記で説明される方法は可能な実施例について説明しており、動作およびステップは並べ替えられてもよいし修正されてもよく、他の実施例も可能であることに留意されたい。さらに、方法のうちの２つ以上の部分が組み合わされてよい。

装置が説明される。この装置は、メモリセルのセットを含むメモリアレイを含んでよい。いくつかの実施例では、メモリセルの各々は、記憶素子と関連づけられた材料プロパティの変化に基づく値を記憶するそれぞれの記憶素子と関連づけられてよい。この装置はまた、メモリアレイで実行されるアクセス動作の量がしきい値を超えることを識別し、この識別に基づいて書き込み動作の１つまたは複数のパラメータを修正し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むように構成される回路構成要素を含んでよい。

いくつかの実施例では、１つまたは複数のパラメータを修正するために、回路構成要素は、書き込み動作の電流の大きさ、書き込み動作の書き込みパルス持続時間、または両方を修正するように構成されてよい。

いくつかの実施例では、１つまたは複数のパラメータを修正するために、回路構成要素は、第１の論理状態を書き込むことに対応するパラメータに第１の修正を実行し、第２の論理状態を書き込むことに対応する第２のパラメータに第２の修正を実行するように構成されてよい。

いくつかの実施例では、書き込み動作を実行するために、回路構成要素は、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するように構成されてよい。

いくつかの実施例では、回路構成要素は、１つまたは複数のパラメータを修正した後にメモリアレイで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、１つまたは複数の修正された第２のパラメータを生成するために、１つまたは複数の修正されたパラメータを修正し、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するように構成されてよい。

いくつかの実施例では、アクセス動作の量は、複数のメモリセルの第１のサブセットで実行されるアクセス動作に対応し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、回路構成要素は、複数のメモリセルの第１のサブセットを含むメモリセルのセットで書き込み動作を実行するように構成される。いくつかの実施例では、回路構成要素は、メモリセルのセットの第２のサブセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットの第２のサブセットを含むメモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するようにさらに構成されてよい。

いくつかの実施例では、１つまたは複数のパラメータは、しきい値電圧が読み出し電圧を下回ることと関連づけられた第１の論理状態を書き込むことと関連づけられ、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、回路構成要素は、第１の論理状態を書き込むように構成される。いくつかの実施例では、回路構成要素は、メモリセルのセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、しきい値電圧が読み出し電圧を上回ることと関連づけられた第２の論理状態を書き込むことと関連づけられた書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットのうちの１つまたは複数に第２の論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するようにさらに構成されてよい。

本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表され得る。いくつかの図面が、信号を単一の信号として示すことがある。しかしながら、信号は信号のバスを表すことがあり、このバスはさまざまなビット幅を有し得ることは、当業者によって理解されよう。

本明細書で使用されるとき、「仮想接地」という用語は、約ゼロボルト（０Ｖ）の電圧で保たれるが接地に直接的に結合されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻り得る。仮想接地は、演算アンプと抵抗からなる分圧器などのさまざまな電子回路要素を使用して実施され得る。他の実施例も可能である。「仮想接地」または「仮想的に接地された」は、約０Ｖに接続されることを意味する。

「電子通信」、「導電性接触」、「接続された」、および「結合された」という用語は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指すことがある。コンポーネントは、コンポーネント間の信号の流れを任意の時間にサポートすることができる導電路がコンポーネント間にある場合、互いと電子通信する（またはこれと導電性接触する、またはこれと接続される、またはこれと結合される）と考えられる。所与の時間に、互いと電子通信する（またはこれと導電性接触する、またはこれと接続された、またはこれと結合された）コンポーネント間の導電路は、接続されたコンポーネントを含むデバイスの動作に基づいて、開回路であってもよいし、閉回路であってもよい。接続されたコンポーネント間の導電路は、コンポーネント間の直接的な導電路であってもよいし、接続されたコンポーネント間の導電路は、スイッチ、トランジスタ、または他のコンポーネントなどの中間コンポーネントを含み得る間接的な導電路であってもよい。いくつかの場合では、接続されたコンポーネント信号の流れは、たとえば、スイッチまたはトランジスタなどの１つまたは複数の中間コンポーネントを使用して、ある時間にわたって中断されることがある。

「結合」という用語は、信号が導電路上において現在コンポーネント間で通信することができないコンポーネント間の開回路関係から、導電路上で信号がコンポーネント間で通信可能であるコンポーネント間の閉回路関係に移る状況を指す。コントローラなどのコンポーネントが他のコンポーネントを一緒に結合するとき、そのコンポーネントは、以前は信号が流れることを可能にしなかった導電路上で信号が他のコンポーネント間を流れることを可能にする変更を開始する。

「絶縁される」という用語は、信号がコンポーネント間を流れることが現在可能でないコンポーネント間の関係を指す。コンポーネントは、それらの間に開回路が存在する場合、互いから絶縁される。たとえば、コンポーネント間に設置されたスイッチによって分離された２つのコンポーネントは、スイッチが開であるとき、互いから絶縁される。コントローラが２つのコンポーネントを互いから絶縁するとき、コントローラは、以前は信号が流れることを可能にした導電路を使用して信号がコンポーネント間を流れるのを防止する変更に影響する。

本明細書において使用される「層」という用語は、幾何学的構造の階層またはシートを指す。各層は、３つの次元（たとえば、高さ、幅、および深さ）を有してよく、表面の少なくとも一部分を覆うことがある。たとえば、層は、２つの寸法が第３の寸法よりも大きい３次元構造、たとえば薄層であってよい。層は、異なる要素、コンポーネント、および／または材料を含んでよい。いくつかの場合では、１つの層が、２つ以上の副層から構成されることがある。添付の図のうちのいくつかでは、３次元層の２つの次元は、例示の目的で描かれる。

本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は、絶対的である必要はないが、特性の利点を達成するように十分に近いことを意味する。

本明細書で使用されるとき、「電極」という用語は、電気導体を指すことがあり、いくつかの場合では、メモリセルまたはメモリアレイの他のコンポーネントへの電気接触として用いられることがある。電極は、メモリアレイの要素またはコンポーネント間の導電路を提供する、トレース、ワイヤ、導電ライン、導電層などを含んでよい。

本明細書で使用されるとき、「短絡」という用語は、問題の２つのコンポーネント間の単一の中間コンポーネントのアクティブ化を介してコンポーネント間に導電路が確立されるコンポーネント間の関係を指す。たとえば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉じられているとき、第２のコンポーネントと信号を交換し得る。したがって、短絡は、電子通信するコンポーネント（またはライン）間の電荷の流れを可能にする動的な動作であり得る。

メモリアレイを含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成されてよい。いくつかの場合では、基板は半導体ウエハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＳ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってよい。基板または基板の小領域の伝導性は、限定するものではないが、亜リン酸、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、イオン注入によって、または他の任意のドーピング手段によって、基板の初期形成または成長中に実行されてよい。

本明細書において論じられるスイッチングコンポーネントまたはトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソースとドレインとゲートとを含む３端子デバイスを備えてよい。端子は、導電性材料たとえば金属を通って他の電子的要素に接続されることがある。ソースおよびドレインは、導電性であってよく、多量にドーピングした、たとえば変性した、半導体領域を備えることがある。ソースとドレインは、少量ドーピングした半導体領域またはチャネルによって分離されることがある。チャネルがｎ型である（すなわち、大多数のキャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（すなわち、大多数のキャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化物によってキャップされてよい。チャネル伝導性は、電圧をゲートに印加することによって制御され得る。たとえば、正の電圧または負の電圧をｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ印加することは、チャネルが導電性になることをもたらすことがある。トランジスタは、トランジスタのしきい値電圧よりも大きいまたはこれに等しい電圧がトランジスタゲートに印加されるとき、「オン」または「アクティブ化」されてよい。トランジスタは、トランジスタのしきい値電圧よりも小さい電圧がトランジスタゲートに印加されるとき、「オフ」または「非アクティブ化」されてよい。

本明細書において添付の図面とともに記載される説明は、例示的な構成について説明したものであり、実施され得るまたは特許請求の範囲内である例をすべて表すとは限らない。本明細書において使用される「例示的な」という用語は、「好ましい」または「他の例よりも有利である」ではなく、「一例、事例、または例示として働く」を意味する。詳細な説明は、説明される技法の理解を提供するために具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施されてよい。いくつかの例では、既知の構造およびデバイスは、説明される実施例の概念を不明瞭にすることを回避するためにブロック図形式で示される。

添付の図では、類似のコンポーネントまたは特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまなコンポーネントは、参照ラベルの後にダッシュと類似のコンポーネントを区別する第２のラベルとを続けることによって区別され得る。単に第１の参照ラベルが本明細書で使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する類似のコンポーネントのうちの任意のコンポーネントに適用可能である。

本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理、ディスクリート・ハードウェア・コンポーネント、または本明細書において説明される機能を実行するように設計されたこれらの任意の組み合わせとともに実施または実行されてよい。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサはまた、コンピューティングデバイスの組み合わせ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成の組み合わせ）として実施されてもよい。

本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実施されてよい。これらの機能は、プロセッサによって実行されるソフトウェアで実施する場合、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲に含まれる。たとえば、ソフトウェアの性質により、上記で説明される機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、異なる物理的場所において機能の部分が実施されるように分散されることを含めて、さまざまな位置に物理的に配置されてもよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前置きされる項目のリスト）内で使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的なリストを示す。また、本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及と解釈されないものとする。たとえば、「条件Ａに基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づくことがある。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも一部は基づく」という句と同じ様式で解釈されるものとする。

本明細書における説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対するさまざまな修正は、当業者には明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される実施例および設計に限定されず、本明細書で開示される原理および新規な特徴に一致する最も広い範囲が与えられるべきである。

相互参照
本特許出願は、２０１９年７月２２日に出願された、「ＡＤＡＰＴＩＶＥ ＷＲＩＴＥ ＯＰＥＲＡＴＩＯＮＳ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称のＢｏｎｉａｒｄｉらによる米国特許出願第１６／５１８，８７６号の優先権を主張する２０２０年６月１０日に出願された、「ＡＤＡＰＴＩＶＥ ＷＲＩＴＥ ＯＰＥＲＡＴＩＯＮＳ ＦＯＲ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称のＢｏｎｉａｒｄｉらによるＰＣＴ出願番号ＰＣＴ／ＵＳ２０２０／０３６９８３の優先権を主張するものであり、このそれぞれは本発明の譲受人に譲渡され、このそれぞれは参照によりその全体が明白に本明細書に組み込まれる。

以下は、一般に、メモリデバイスに関し、より詳細には、メモリデバイスのための適応型書き込み動作に関する。

メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどのさまざまな電子デバイスに情報を記憶するために広く使用される。情報は、メモリデバイスの異なる状態をプログラムすることによって記憶される。たとえば、バイナリデバイスは、論理１または論理０によって表されることが多い２つの状態のうちの１つを記憶することが最も多い。他のデバイスでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、デバイスのコンポーネントが、メモリデバイスに記憶された少なくとも１つの状態を読み出してもよいし、これを検知してもよい。情報を記憶するために、デバイスのコンポーネントは、メモリデバイスに状態を書き込んでもよいし、これをプログラムしてもよい。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）、自己選択メモリ（ＳＳＭ）などを含む、さまざまなタイプのメモリデバイスが存在する。メモリデバイスは、揮発性であってもよいし、不揮発性であってもよい。不揮発性メモリセルは、外部電源の不在下ですら、長い時間の期間にわたって、記憶された論理状態を維持し得る。揮発性メモリセルは、外部電源によって定期的にリフレッシュされない限り、記憶された状態を経時的に失い得る。

メモリデバイスを改善することは、さまざまなメトリクスの中でもとりわけ、メモリセル密度を増加させること、読み出し／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費量を減少させること、または製造コストを減少させることを含んでよい。いくつかの適用例では、メモリセルの材料特性または応答挙動が経時的に変化することがあり、これはメモリデバイスの性能に影響し得る。

本明細書で開示される実施例による、適応型書き込み動作をサポートするメモリデバイスの一実施例を示す図である。 本明細書で開示される実施例による、メモリデバイス内のしきい値電圧分布のグラフである。 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルスの一実施例を示す図である。 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルスの一実施例を示す図である。 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルスの一実施例を示す図である。 本明細書で開示される実施例による、メモリデバイス内のしきい値電圧移動のグラフである。 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイスのブロック図である。 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイスのブロック図である。 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法を示すフローチャートである。 本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法を示すフローチャートである。

いくつかのメモリデバイスでは、メモリセルアーキテクチャは、カルコゲナイドなどの構成可能な材料に（たとえば、材料の物理特性またはプロパティに）論理状態を記憶することがある。たとえば、材料の異なる材料特性またはプロパティは、書き込み動作の態様に基づいて構成可能であってよく、材料特性またはプロパティの差は、メモリセルがある論理状態で書き込まれたかそれとも別の論理状態で書き込まれたか（たとえば、論理０または論理１）を区別するために、読み出し動作中に検出されることがある。いくつかの実施例では、構成可能な材料によって記憶される論理状態は、書き込み動作中の構成可能な材料上の電圧の極性に少なくとも一部は基づいてよい。いくつかの実施例では、構成可能な材料によって記憶される論理状態は、書き込み動作中の構成可能な材料を通して印加される電流の方向、または書き込み動作中の構成可能な材料上の電圧の極性および構成可能な材料を通して印加される電流の方向の組み合わせに少なくとも一部は基づいてよい。

いくつかの実施例では、プログラミングに使用される極性は、（たとえば、読み出し動作において）メモリセルによって記憶される論理状態を検出するために使用され得る、材料のしきい値電圧などの、構成可能な材料の特定の挙動または特性を伴ってよい。たとえば、書き込み動作のある極性は、（たとえば、特定の読み出し動作の場合、特定の読み出し電圧の場合）構成可能な材料の比較的高いしきい値電圧と関連づけられることがあり、書き込み動作の別の極性は、（たとえば、特定の読み出し動作の場合、特定の読み出し電圧の場合）構成可能な材料の比較的低いしきい値電圧と関連づけられることがある。そのような実施例では、材料上に印加される読み出し電圧に応答した材料を通る電流の存在または不在は、メモリセルは、ある極性が書き込まれたのかそれとも別の極性が書き込まれたのかを決定する（たとえば、区別する）ために使用され、それによって、メモリセルに書き込まれた論理状態の標識を提供する。

いくつかのメモリ適用例では、構成可能な材料の材料特性、材料プロパティ、または応答挙動は、（たとえば、老化、摩耗、劣化、組成変化、もしくは移動、温度などの動作条件の変化、または他の変化によって）経時的に変化または移動することがある。たとえば、構成可能な材料がアクセス動作（たとえば、書き込み動作、読み出し動作、サイクル）を蓄積するにつれて、所与の書き込み動作に対する構成可能な材料の応答が変化することがある。一実施例では、構成可能な材料がアクセス動作を蓄積するにつれて、プログラムされたしきい値電圧は、所与の書き込み動作（たとえば、特定のパルス振幅および特定のパルス持続時間に従った書き込み動作）に応答して、移動する（たとえば、低下する、減衰する）ことがある。追加的または代替的に、構成可能な材料の温度が変化するとき、所与の書き込み動作に応答するプログラムされたしきい値電圧もまた、変化または移動することがある。しきい値電圧のそのような移動は、（たとえば、論理状態に対するしきい値電圧が、固定の読み出し電圧の方へ移動するときに）ある論理状態を別の論理状態から区別するために固定の読み出し電圧に依拠するアーキテクチャ内の読み出しマージンを減少させることがある。読み出し電圧は、そのような減衰もしくは他の移動に応答して、またはそのような減衰もしくは他の移動を補償するために、変化させられる（たとえば、低下させられる）ことがあるが、構成可能な材料のしきい値電圧が移動することを可能にすることは、（たとえば、移動がしきい値電圧の低下に関連するときの、比較的低いしきい値電圧による）非ターゲットメモリセルの不注意な選択またはしきい値処理などの、他の悪影響を伴うことがある。

本開示の態様によれば、書き込み動作は、論理状態を記憶するために使用される構成可能な材料における老化、摩耗、劣化、または他の変化もしくは移動を補償するために、メモリデバイスを動作させる間に調整され得る。たとえば、特定のパラメータを有する書き込み動作に応答して構成可能な材料のしきい値電圧の低下を補償するために、書き込み動作のパラメータは、比較的高いしきい値電圧をもたらすように（たとえば、しきい値電圧を経時的に維持または安定化するために）、修正され得る。一実施例では、書き込み動作は、アクセス動作の量がしきい値を満足させた（たとえば、満たした、または超えた）ことを識別したことに基づいて、より高いパルス振幅（たとえば、より大きい電流の大きさ）、より短いパルス持続時間、または両方を有するように再構成され得る。書き込み動作の極性がある論理状態を別の論理状態から区別するために使用される実施例では、書き込み動作の再構成は、異なる極性（たとえば、より短いおよびより高い振幅の書き込みパルス、メモリセル上の異なる方向におけるより短いおよびより高い振幅の書き込みパルスに伴うための、メモリセル上の異なる電圧極性）に従って適用され得る。

説明される技法による書き込み動作に対する修正はまた、追加の要因に基づいて実行されてもよい。一実施例では、修正は、進行中の老化または劣化をさらに補償するために、順次経時的に実行されてもよい。別の実施例では、修正は、メモリデバイスの異なる部分で検出された条件に従って実行されてもよく、これは、メモリデバイスのうち異なる形で劣化することがある部分を補償し得る。別の実施例では、修正は、異なる論理状態に対して異なる形で実行されてもよく、これは、ある論理状態を別の論理状態に対して記憶することに対して、老化、劣化、または異なる形で変化する構成可能な材料を（たとえば、より強く、より迅速に）補償してもよい。したがって、説明される技法のさまざまな実施例は、メモリデバイスに情報を記憶するために使用される構成可能な材料の材料特性または応答挙動のさまざまな移動を補償するために使用されてよく、これは、メモリデバイスの性能を改善し得る。

本開示の特徴は、最初に、図１を参照してメモリシステムおよび回路構成要素の文脈で説明される。本開示の特徴は、図２～図４を参照してしきい値電圧移動および書き込みパルス修正の文脈でさらに説明される。本開示のこれらおよび他の特徴は、さらに、図５～図８を参照して説明されるメモリデバイスのための適応型書き込み動作に関連する装置図およびフローチャートによって示され、これらを参照して説明される。

図１は、本明細書で開示される実施例による、適応型書き込み動作をサポートするメモリデバイス１００の一実施例を示す。メモリデバイス１００は、電子メモリ装置と呼ばれることもある。メモリデバイス１００は、異なる論理状態を記憶するようにプログラム可能であるメモリセル１０５を含んでよい。いくつかの場合では、メモリセル１０５は、論理０および論理１と表されることがある２つの論理状態を記憶するようにプログラム可能であってよい。いくつかの場合では、メモリセル１０５は、３つ以上の論理状態を記憶するようにプログラム可能であってよい。メモリデバイス１００の実施例では、異なる論理状態は、異なる論理状態に対応する構成可能な材料特性または材料プロパティを有するメモリセル１０５を書き込むことによってプログラムされてよく、そのような材料特性または材料プロパティ（たとえば、材料状態）は、記憶された論理状態を識別するための後の読み出し動作中に検出されてよい。

メモリセル１０５のセットは、（たとえば、メモリセル１０５のアレイを含む）メモリデバイス１００のメモリセクション１１０の一部であってよく、いくつかの実施例では、メモリセクション１１０は、メモリセル１０５の隣接タイル（たとえば、半導体チップの素子の隣接セット）、またはメモリセルの２つ以上の隣接タイルのセットもしくはバンクを指すことがある。いくつかの実施例では、メモリセクション１１０またはメモリタイルは、アクセス動作においてバイアスされ得るメモリセル１０５の最小セットを指してもよいし、共通ノード（たとえば、共通ソースノード、共通ソースプレート、共通電圧にバイアスされるソース線のセット）を共有するメモリセル１０５の最小セットを指してもよい。メモリデバイス１００の単一のメモリセクション１１０が示されているが、本開示によるメモリデバイスのさまざまな実施例は、複数のメモリセクション１１０を有し得る。例示的な一実施例では、メモリデバイス１００、またはそのサブセクション（たとえば、マルチコアメモリデバイス１００のコア、マルチチップメモリデバイスのチップ）は、３２の「バンク」を含んでよく、各バンクは３２のセクションを含んでよい。したがって、例示的な実施例によるメモリデバイス１００またはそのサブセクションは、１，０２４のメモリセクション１１０を含み得る。

メモリデバイス１００の実施例では、メモリセル１０５は、記憶素子、メモリ記憶素子、材料素子、材料記憶素子、材料部分、極性が書き込まれる材料部分などと呼ばれることのある構成可能な材料を含んでよいし、これと関連づけられてよい。構成可能な材料は、異なる論理状態を表す（たとえば、これに対応する）１つまたは複数の可変で構成可能な特性またはプロパティ（たとえば、材料状態）を有してよい。たとえば、構成可能な材料は、異なる形、異なる原子構成、異なる結晶度、異なる原子分布をとってもよいし、異なる特性を維持してよい。いくつかの実施例では、そのような特性は、異なる電気抵抗、異なるしきい値電圧、または構成可能な材料によって記憶される論理状態を識別するために読み出し動作中に検出可能もしくは区別可能である他のプロパティと関連づけられてよい。

いくつかの実施例では、そのような材料の特性またはプロパティは、書き込み動作中に材料上の電圧の極性（たとえば、電場の方位）に少なくとも一部は基づいて構成可能であってよい。たとえば、構成可能な材料は、書き込み動作中に電圧の極性に応じて異なる電気抵抗またはしきい値特性と関連づけられてよい。一実施例では、負の電圧極性を用いた書き込み動作後の構成可能な材料の状態は、比較的低い電気抵抗またはしきい値電圧（たとえば、論理０に対応し得る「ＳＥＴ」材料状態に対応する）を有してよく正の電圧極性を用いた書き込み動作後の材料の状態は、比較的高い電気抵抗またはしきい値電圧（たとえば、論理１に対応し得る「ＲＥＳＥＴ」材料状態に対応する）を有してよい。いくつかの場合では、書き込まれるメモリセル１０５の比較的高いまたは低い抵抗またはしきい値電圧は、読み出し動作中に印加される電圧の極性と関連づけられてもよいし、これに少なくとも一部は基づいてよい。たとえば、比較的高いまたは低い抵抗またはしきい値電圧を有するメモリセル１０５の構成可能な材料は、メモリセル１０５に対して実行される読み出し動作が、先行する書き込み動作と同じ極性を有するかまたは異なる極性（たとえば、反対の極性）を有するかに依存してよい。

いくつかの場合では、メモリセル１０５の構成可能な材料は、書き込み動作の極性に依存し得るしきい値電圧と関連づけられることがある。たとえば、電流は、しきい値電圧よりも大きい電圧がメモリセル１０５上に印加されるとき、構成可能な材料を流れてよく、電流は、しきい値電圧よりも小さい電圧がメモリセル１０５上に印加されるとき、構成可能な材料を流れないことがあり、またはあるレベルを下回る速度で（たとえば、漏洩速度に従って）構成可能な材料を流れることがある。したがって、メモリセル１０５に印加される電圧は、メモリセル１０５の構成可能な材料部分が正の極性とともに書き込まれたのか負の極性とともに書き込まれたのかに応じて、異なる電流の流れ、または異なる抵抗感をもたらすことがある。したがって、読み出し電圧をメモリセル１０５に印加することから生じる電流と関連づけられた電流の大きさまたは他の特性（たとえば、抵抗破壊挙動、スナップバック挙動）は、メモリセル１０５によって記憶される論理状態を決定するために使用されてよい。

メモリデバイス１００の実施例では、メモリセクション１１０のメモリセル１０５の各行は、第１のアクセスライン１２０のセットのうちの１つ（たとえば、ＷＬ_１～ＷＬ_Ｍのうちの１つなどのワード線（ＷＬ））と結合されてよく、メモリセル１０５の各列は、第２のアクセスライン１３０のセットのうちの１つ（たとえば、ＢＬ_１～ＢＬ_Ｎのうちの１つなどのビット線（ＢＬ））と結合されてよい。複数の第１のアクセスライン１２０は、行コンポーネント１２５と結合されてよく、行コンポーネント１２５は、複数の第１のアクセスライン１２０のうちの１つもしくは複数をアクティブ化もしくはバイアスすること、または複数の第１のアクセスライン１２０のうちの１つもしくは複数を電圧源、電流源、もしくは他の回路素子と選択的に結合することなどの、さまざまな動作を制御し得る。複数の第２のアクセスライン１３０は、センスコンポーネント１５０と結合されてよく、センスコンポーネント１５０は、メモリセル１０５によって記憶される論理状態の検出をサポートし得る。いくつかの実施例では、センスコンポーネント１５０は、列コンポーネント１３５と通信してもよく、または、列コンポーネント１３５を含んでもよいし、これと同じ場所に配置されてもよく、列コンポーネント１３５は、複数の第２のアクセスライン１３０のうちの１つもしくは複数をアクティブ化もしくはバイアスすること、または複数の第２のアクセスライン１３０のうちの１つもしくは複数を電圧源、電流源、もしくは他の回路素子と選択的に結合することなどの、さまざまな動作を制御し得る。いくつかの場合では、第１のアクセスライン１２０と第２のアクセスライン１３０は、（たとえば、図１に示されるように、メモリデバイス１００のデッキ、層、またはレベルの平面を見るとき）メモリデバイス１００内で互いに実質的に垂直であってよい。ワード線およびビット線またはそれらの類似物への参照は、理解または動作の損失なしに交換可能である。

一般に、１つのメモリセル１０５は、第１のアクセスライン１２０と第２のアクセスライン１３０の交点に配置され得る（たとえば、これらと結合され得る、これらの間に結合され得る）。この交点またはこの交点の標識は、メモリセル１０５のアドレスと呼ばれることがある。ターゲットメモリセルまたは選択されたメモリセル１０５は、バイアスまたは選択された第１のアクセスライン１２０とバイアスまたは選択された第２のアクセスライン１３０の交点に配置されたメモリセル１０５であってよい。言い換えれば、第１のアクセスライン１２０および第２のアクセスライン１３０は、交点にあるメモリセル１０５にアクセスする（たとえば、これを読み出す、書き込む、再書き込みする、リフレッシュする）ためにバイアスまたは選択されてよい。ターゲットメモリセル１０５の交点にない他のメモリセル１０５は、非ターゲットメモリセルまたは選択されていないメモリセル１０５と呼ばれることがある。

いくつかの実施例では、メモリセクション１１０のメモリセル１０５は、複数の第３のアクセスライン１４０のうちの１つ（たとえば、ＳＬ_１～ＳＬ_Ｎのうちの１つなどの選択線（ＳＬ））とも結合されてよい。複数の第３のアクセスライン１４０は、選択コンポーネント１４５と結合されてよく、選択コンポーネント１４５は、複数の第３のアクセスライン１４０のうちの１つもしくは複数をアクティブ化もしくはバイアスすること、または複数の第３のアクセスライン１４０のうちの１つもしくは複数を電圧源、電流源、もしくは他の回路素子と選択的に結合することなどの、さまざまな動作を制御し得る。いくつかの実施例では、第３のアクセスライン１４０は、それぞれのメモリセル１０５と関連づけられたセル選択コンポーネント（たとえば、トランジスタ、スイッチングコンポーネント）と結合されてよく、そのようなセル選択コンポーネントは、関連づけられた第１のアクセスライン１２０もしくは関連づけられた第２のアクセスライン１３０とメモリセル１０５を選択的に結合し、または（たとえば、第１のアクセスライン１２０と第２のアクセスライン１３０との間の）それぞれのメモリセル１０５を通る電流の流れを選択的に可能にしもしくは抑制するように構成されてよい。

メモリデバイス１００の複数の第３のアクセスライン１４０は、複数の第２のアクセスライン１３０と平行であると示されているが、他の実施例では、複数の第３のアクセスライン１４０は、複数の第１のアクセスライン１２０と平行であってもよいし、他の任意の構成であってもよい。たとえば、メモリデバイス１００の実施例では、第３のアクセスライン１４０の各々は、第２のアクセスライン１３０のうちのそれぞれ１つに対応してよい。別の実施例では、第３のアクセスライン１４０の各々は、第１のアクセスライン１２０のうちのそれぞれ１つに対応してよい。別の実施例では、セル選択動作（たとえば、セル選択線をバイアスすること、１つまたは複数のメモリセル１０５のセル選択コンポーネントをアクティブ化すること）は、実施された場合、行コンポーネント１２５によって（たとえば、メモリセル１０５の行またはページのセル選択コンポーネントを選択またはアクティブ化するために）実行されてもよいし、またはサポートされてもよく、選択コンポーネント１４５は、個々に制御可能なソース線、共通ソースプレート、または共通ソースノードに対応し得る第３のアクセスライン１４０をバイアスするためのソースドライバによって交換されてもよいし、これに関連する動作を実行してもよい。

他の実施例では、第３のアクセスライン１４０および選択コンポーネント１４５は、メモリデバイス１００から省略されてよく、メモリセル１０５にアクセスすることは、メモリセル１０５のプロパティを自己選択することに依拠してよい。たとえば、行コンポーネント１２５および列コンポーネント１３５は、完全に復号された動作をサポートしてよく、第１のアクセスライン１２０の各々および第２のアクセスライン１３０の各々は、（たとえば、交差点構成において）個々にバイアスされてよい。そのような実施例では、メモリセル１０５にアクセスすることは、ターゲットメモリセル１０５と関連づけられたアクティブ化された第１のアクセスライン１２０とアクティブ化された第２のアクセスライン１３０との間の電圧がしきい値電圧を超えることに基づいてアクティブ化され得るターゲットメモリセル１０５の自己選択特性に依拠してよい。さまざまな実施例では、そのような自己選択特性は、メモリセル１０５の論理を記憶する構成可能な材料素子によってサポートされてもよいし、メモリセル１０５のうち、論理を記憶する部分とは異なる材料部分によってサポートされてもよい。

いくつかの実施例では、第１のアクセスライン１２０は、メモリセル１０５の構成可能な材料部分の１つのエリア（たとえば、１つの側、１つの端）へのアクセスを提供してよく、第２のアクセスライン１３０は、メモリセル１０５の構成可能な材料部分の別のエリア（たとえば、異なる側、対向する側、対向する端）へのアクセスを提供してよい。たとえば、第１のアクセスライン１２０は、（たとえば、基板に対して）メモリセル１０５の上に配置されてよく、第２のアクセスライン１３０は、（たとえば、基板に対して）メモリセル１０５の下に配置されてよく、または逆も同様である。したがって、第１のアクセスライン１２０および第２のアクセスライン１３０は、異なる極性（たとえば、第１のアクセスライン１２０の電圧が第２のアクセスライン１３０の電圧よりも高いときは第１の極性、第１のアクセスライン１２０の電圧が第２のアクセスライン１３０の電圧よりも低いときは第２の極性）とともにメモリセル１０５の構成可能な材料部分上に電圧または電流を印加することをサポートし得る。図１を参照して説明されるアクセスラインは、メモリセル１０５と結合されたコンポーネントとの間の直接的な線として示されているが、アクセスラインは、本明細書において説明される動作を含むアクセス動作をサポートするために使用され得る、キャパシタ、抵抗器、トランジスタ、アンプ、電圧源、スイッチングコンポーネント、選択コンポーネントなどの他の回路素子を含んでよい。

読み出し、書き込み、再書き込み、およびリフレッシュなどのアクセス動作は、メモリセル１０５と結合された、第１のアクセスライン１２０、第２のアクセスライン１３０、または第３のアクセスライン１４０（たとえば、存在する場合）をアクティブ化または選択することによって、メモリセル１０５で実行されてよく、アクティブ化または選択することは、電圧、電荷、または電流をそれぞれのアクセスラインに印加することを含んでよい。アクセスライン１２０、１３０、および１４０は、金属（たとえば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、ケイ素（たとえば、多結晶または非晶質）、または他の導電材料もしくは半導体材料、合金、もしくは化合物などの導電材料から作製されてよい。メモリセル１０５を選択すると、結果として生じる信号（たとえば、セルアクセス信号、セル読み出し信号）は、メモリセル１０５によって記憶される論理状態を決定するために使用され得る。たとえば、論理状態を記憶する構成可能な材料部分をもつメモリセル１０５は、メモリセル１０５上に読み出し電圧またはバイアスを印加することによって読み出されてよく、結果として生じる、アクセスラインを介する（たとえば、第２のアクセスライン１３０を介する）電流の流れ、もしくはその欠如、または電流の流れの他の特性は、メモリセル１０５によって記憶されるプログラムされた論理状態を決定するために、検出、変換、または増幅されることがある。

メモリセル１０５にアクセスすることは、行コンポーネント１２５（たとえば、行デコーダ）、列コンポーネント１３５（たとえば、列デコーダ）、または選択コンポーネント１４５（たとえば、メモリデバイス１００内に含まれるときはセル選択ドライバまたはソースドライバ）、またはそれらの組み合わせを通して制御され得る。たとえば、行コンポーネント１２５は、メモリコントローラ１７０から行アドレスを受け取り、受け取った行アドレスに基づいて、適切な第１のアクセスライン１２０を選択、アクティブ化、またはバイアスすることがある。同様に、列コンポーネント１３５は、メモリコントローラ１７０から列アドレスを受け取り、適切な第２のアクセスライン１３０を選択、アクティブ化、またはバイアスすることがある。したがって、いくつかの実施例では、メモリセル１０５は、第１のアクセスライン１２０および第２のアクセスライン１３０を選択またはアクティブ化することによってアクセスされ得る。さまざまな実施例では、行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５のうちのいずれか１つまたは複数は、アクセスラインドライバ、アクセスラインデコーダ、アクセスラインマルチプレクサ、もしくは他の回路構成要素と呼ばれる、またはこれを含むことがある。

いくつかの実施例では、メモリコントローラ１７０は、さまざまなコンポーネント（たとえば、行コンポーネント１２５、列コンポーネント１３５、選択コンポーネント１４５、センスコンポーネント１５０）を通してメモリセル１０５の動作（たとえば、読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作）を制御し得る。いくつかの場合では、行コンポーネント１２５、列コンポーネント１３５、選択コンポーネント１４５、またはセンスコンポーネント１５０のうちの１つまたは複数は、メモリコントローラ１７０と同じ場所に配置されてもよいし、これとともに含まれると考えられてもよい。いくつかの実施例では、行コンポーネント１２５、列コンポーネント１３５、またはセンスコンポーネント１５０のうちの１つまたは複数は、（たとえば、共通回路構成要素内の、メモリデバイス１００の共通部分内の）同じ場所に配置されてもよい。いくつかの実施例では、行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５のうちのいずれか１つまたは複数は、メモリデバイス１００のアクセス動作を実行するためのメモリコントローラまたは回路構成要素とも呼ばれることがある。いくつかの実施例では、行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５のうちのいずれか１つまたは複数は、メモリデバイス１００にアクセスするための動作を制御もしくは実行する、またはメモリデバイス１００のメモリセクション１１０にアクセスするための動作を制御もしくは実行すると説明されることがある。

メモリコントローラ１７０は、第１のターゲットアクセスライン１２０および第２のターゲットアクセスライン１３０をアクティブ化するために、行アドレス信号および列アドレス信号を生成することがある。メモリコントローラ１７０は、メモリデバイス１００の動作中に使用されるさまざまな電圧または電流も生成または制御し得る。単一のメモリコントローラ１７０が示されているが、メモリデバイス１００は、複数のメモリコントローラ１７０（たとえば、メモリデバイス１００のメモリセクション１１０のセットの各々のためのメモリコントローラ１７０、メモリデバイス１００のメモリセクション１１０のいくつかのサブセットの各々のためのメモリコントローラ１７０、マルチチップメモリデバイス１００のチップのセットの各々のためのメモリコントローラ１７０、マルチバンクメモリデバイス１００のバンクのセットの各々のためのメモリコントローラ１７０、マルチコアメモリデバイス１００の各コアのためのメモリコントローラ１７０、またはそれらの任意の組み合わせ）を有してよく、異なるメモリコントローラ１７０は、同じ機能を実行してもよいし、異なる機能を実行してもよい。

メモリデバイス１００は、単一の行コンポーネント１２５と、単一の列コンポーネント１３５と、単一の選択コンポーネント１４５とを含むと示されているが、メモリデバイス１００の他の実施例は、メモリセクション１１０またはメモリセクション１１０のセットに対応するために異なる構成を含んでよい。たとえば、さまざまなメモリデバイス１００では、行コンポーネント１２５は、（たとえば、メモリセクション１１０のセットのすべてに共通するサブコンポーネントを有する、メモリセクション１１０のセットのそれぞれのメモリセクション１１０に専用のサブコンポーネントを有する）メモリセクション１１０のセットの間で共有されてもよいし、行コンポーネント１２５は、メモリセクション１１０のセットのうちの１つのメモリセクション１１０に専用であってもよい。同様に、さまざまなメモリデバイス１００では、列コンポーネント１３５は、（たとえば、メモリセクション１１０のセットのすべてに共通するサブコンポーネントを有する、メモリセクション１１０のセットのそれぞれのメモリセクション１１０に専用のサブコンポーネントを有する）メモリセクション１１０のセットの間で共有されてもよいし、列コンポーネント１３５は、メモリセクション１１０のセットのうちの１つのメモリセクション１１０に専用であってもよい。

メモリセル１０５の構成可能な材料は、関連づけられた第１のアクセスライン１２０、第２のアクセスライン１３０、または第３のアクセスライン１４０のさまざまな組み合わせを（たとえば、メモリコントローラ１７０を介して）バイアスすることによって、設定されてもよいし、書き込まれてもよいし、リフレッシュされてもよい。言い換えれば、論理状態は、（たとえば、セルアクセス信号を介して、セル書き込み信号を介して）メモリセル１０５の構成可能な材料に記憶されてよい。行コンポーネント１２５、列コンポーネント１３５、または選択コンポーネント１４５は、たとえば入出力コンポーネント１６０を介して、メモリセル１０５に書き込まれることになるデータを受け入れ得る。いくつかの実施例では、書き込み動作は、少なくとも一部はセンスコンポーネント１５０によって実行されてもよいし、書き込み動作は、（たとえば、列コンポーネント１３５によって実行されている）センスコンポーネント１５０をバイパスするように構成されてよい。メモリセル１０５の構成可能な材料は、メモリセル１０５上の書き込み電圧の極性に少なくとも一部は基づく論理状態を書き込まれてよく、これは、いくつかの実施例では、書き込み電流（たとえば、書き込み電圧に少なくとも一部は基づいた、電流源によって駆動される）を伴ってよい。

メモリセル１０５の構成可能な材料は、メモリセル１０５が、メモリセル１０５によって記憶される論理状態を決定するために（たとえば、メモリコントローラ１７０と協働して）アクセスされるとき、センスコンポーネント１５０によって読み出され（たとえば、検知され）てよい。たとえば、センスコンポーネント１５０は、読み出し動作に応答して、メモリセル１０５を通る電流もしくは電荷、またはセンスコンポーネント１５０もしくは他の介在コンポーネント（たとえば、メモリセル１０５とセンスコンポーネント１５０との間の信号発生コンポーネント）とメモリセル１０５を結合することから生じる電圧を検知するように構成されてよい。センスコンポーネント１５０は、メモリセル１０５によって記憶される論理状態を示す（たとえば、これに少なくとも一部は基づく）出力信号を、１つまたは複数のコンポーネントに（たとえば、列コンポーネント１３５、入出力コンポーネント１６０、メモリコントローラ１７０に）提供してよい。いくつかの実施例では、検出された論理状態は、ホストデバイス（たとえば、データ記憶のためにメモリデバイス１００を使用するデバイス、組み込みアプリケーションにおいてメモリデバイス１００と結合されたプロセッサ）に提供されてよく、そのような信号は、（たとえば、Ｉ／Ｏライン１６５を介して）入出力コンポーネントから、またはメモリコントローラ１７０を介して、直接的に提供されてよい。さまざまなメモリデバイス１００では、センスコンポーネント１５０は、（たとえば、メモリセクション１１０のセットまたはバンクのすべてに共通するサブコンポーネントを有する、メモリセクション１１０のセットまたはバンクのうちのそれぞれのメモリセクション１１０に専用のサブコンポーネントを有する）メモリセクション１１０のセットまたはバンクの間で共有されてもよいし、センスコンポーネント１５０は、メモリセクション１１０のセットまたはバンクのうちの１つのメモリセクション１１０に専用であってもよい。

メモリセル１０５にアクセスする間またはその後に、メモリセル１０５の構成可能な材料部分は、電荷または電流が、（たとえば、読み出し電圧に応答して）その対応するアクセスライン１２０または１３０を介して流れることを可能にしてもよいし、可能にしなくてもよい。そのような電荷または電流は、メモリデバイス１００の１つまたは複数の電圧源または電圧供給源（図示せず）からメモリセル１０５にバイアスすること、またはこれに電圧を印加することから生じることがあり、電圧源または電圧供給源は、行コンポーネント１２５、列コンポーネント１３５、センスコンポーネント１５０、メモリコントローラ１７０、または何らかの他のコンポーネント（たとえば、バイアシングコンポーネント）の一部であってよい。（たとえば、セル選択コンポーネントを含むメモリアーキテクチャ内の）いくつかの実施例では、説明されるバイアシングは、ターゲットメモリセル１０５のセル選択コンポーネントのアクティブ化、非ターゲットメモリセル１０５のセル選択コンポーネントの非アクティブ化、または両方によってサポートされてよい。

いくつかの実施例では、読み出しバイアス（たとえば、読み出しパルス、読み出し電流、読み出し電圧）が、第１の論理状態（たとえば、第１の書き込み極性と関連づけられた「ＳＥＴ」材料状態）を記憶する構成可能な材料をもつメモリセル１０５上に印加されるとき、メモリセル１０５は、読み出しバイアスがメモリセル１０５のしきい値電圧を超えることにより電流を伝導することがある。これに応答して、またはこれに少なくとも一部は基づいて、センスコンポーネント１５０は、したがって、メモリセル１０５によって記憶される論理状態を決定することの一部として、（たとえば、第２のアクセスライン１３０を介して）メモリセル１０５を通る電流を検出することがある。読み出しバイアスが、第２の論理状態（たとえば、第１の書き込み極性とは異なる第２の書き込み極性と関連づけられた「ＲＥＳＥＴ」材料状態）を記憶する構成可能な材料をもつメモリセル１０５に印加されるとき、メモリセル１０５は、読み出しバイアスがメモリセル１０５のしきい値電圧を超えないことにより電流を伝導しないことがある。したがって、センスコンポーネント１５０は、記憶される論理状態を決定することの一部として、メモリセル１０５を通る電流をほとんどまたはまったく検出しないことがある。

いくつかの実施例では、メモリセル１０５によって記憶される論理状態を検知するために、基準電流が定義されることがある。基準電流は、メモリセル１０５が読み出しバイアスに応答してしきい値選定をしないときは、メモリセル１０５を通過する電流を上回って設定されてよいが、読み出しバイアスに応答してメモリセル１０５がしきい値選定をするときは、メモリセル１０５を通る予想電流に等しいまたはこれを下回って設定されてよい。たとえば、基準電流は、関連づけられたアクセスライン１２０または１３０の漏洩電流よりも高く（たとえば、ターゲットメモリセル１０５と共通するアクセスライン１２０または１３０と結合された１つまたは複数のメモリセル１０５と関連づけられた漏洩電流よりも高く）てよい。いくつかの実施例では、メモリセル１０５によって記憶される論理状態は、読み出しパルスによって駆動される電流から生じる（たとえば、分路抵抗上の）電圧に少なくとも一部は基づいて決定されてよい。たとえば、結果として生じる電圧は、（たとえば、センスコンポーネント１５０内で生成されるまたは基準線（ＲＬ）１５５を介して提供される）基準電圧に対して比較されてよく、結果として生じる電圧は、第１の論理状態に対応する基準電圧よりも低く、結果として生じる電圧は、第２の論理状態に対応する基準電圧よりも大きい。

いくつかの実施例では、メモリセル１０５を読み出すとき、複数の電圧または電流が印加されることがある（たとえば、複数の電圧が、読み出し動作の部分の間に印加されることがある）。たとえば、印加される読み出し電圧が電流の流れをもたらさない場合、１つまたは複数の他の読み出し電圧または電圧極性が、（たとえば、電流がセンスコンポーネント１５０によって検出されるまで）印加されてよい。電流の流れをもたらした読み出し電圧を評価することに少なくとも一部は基づいて、メモリセル１０５の記憶される論理状態が決定され得る。いくつかの場合では、読み出し電圧または電流は、電流の流れまたは他の条件がセンスコンポーネント１５０によって検出されるまで、逓増される（たとえば、大きさがより高く滑らかに増加する）。他の場合では、電流が検出されるまで、所定の読み出し電圧が印加されることがある（たとえば、段階的に大きさがより高く増加する読み出し電圧の所定のシーケンス、異なる読み出し電圧極性を含む読み出し電圧の所定のシーケンス）。同様に、読み出し電流がメモリセル１０５に印加されることがあり、読み出し電流を作成する電圧の大きさまたは極性は、メモリセル１０５の電気抵抗または合計しきい値電圧に依存することがある。

センスコンポーネント１５０は、さまざまなスイッチングコンポーネント、選択コンポーネント、マルチプレクサ、トランジスタ、アンプ、キャパシタ、抵抗器、電圧源、電流源、またはいくつかの実施例ではラッチングすなわちラッチ信号の生成と呼ばれることがある、センシング信号の差（たとえば、読み出し電圧と基準電圧との間の差、読み出し電流と基準電流との間の差）を検出、変換、または増幅する他のコンポーネントを含んでよい。いくつかの実施例では、センスコンポーネント１５０は、センスコンポーネント１５０に接続された第２のアクセスライン１３０のセットの各々に対して繰り返し現れるコンポーネント（たとえば、回路素子、回路構成要素）の集まりを含んでよい。たとえば、センスコンポーネント１５０は、論理状態が、第２のアクセスライン１３０のセットのそれぞれのアクセスライン１３０に結合されたそれぞれのメモリセル１０５に対して別個に検出され得るように、センスコンポーネント１５０に結合された第２のアクセスライン１３０のセットの各々に対する別個のセンシング回路または回路構成要素（たとえば、別個のセンスアンプ、別個の信号発生コンポーネント）を含んでよい。いくつかの実施例では、基準信号源（たとえば、基準コンポーネント）または生成された基準信号が、メモリデバイス１００のコンポーネント間で共有される（たとえば、１つまたは複数のセンスコンポーネント１５０の間で共有される、センスコンポーネント１５０の別個のセンシング回路の間で共有される、メモリセクション１１０のアクセスライン１２０または１３０の間で共有される）ことがある。

いくつかのメモリアーキテクチャでは、メモリセル１０５にアクセスすることによって、メモリセクション１１０の１つまたは複数のメモリセル１０５によって記憶される論理状態が劣化または破壊されることがあり、元の論理状態をメモリセル１０５に戻すために、再書き込み動作またはリフレッシュ動作が実行されることがある。論理記憶のための構成可能な材料部分を含むアーキテクチャでは、たとえば、センス動作は、メモリセル１０５の原子構成または原子分布の変化を引き起こし、それによって、メモリセル１０５の抵抗特性またはしきい値特性を変化させることがある。したがって、いくつかの実施例では、メモリセル１０５に記憶される論理状態は、アクセス動作後に再書き込みされることがある。

いくつかの実施例では、メモリセル１０５を読み出すことは、非破壊的であることがある。すなわち、メモリセル１０５の論理状態は、メモリセル１０５が読み出された後で再書き込みされる必要がないことがある。たとえば、論理記憶のための構成可能な材料部分を含むアーキテクチャでは、メモリセル１０５を検知することによって、論理状態が破壊されなくてよく、したがって、メモリセル１０５は、アクセス後に再書き込みの必要がないことがある。しかしながら、いくつかの実施例では、メモリセル１０５の論理状態をリフレッシュすることは、他のアクセス動作の不在または存在下で必要とされるまたは必要とされないことがある。たとえば、メモリセル１０５によって記憶される論理状態は、記憶される論理状態を維持または再書き込みするために適切な書き込みまたはリフレッシュのパルスまたはバイアスを印加することによって、定期的な間隔でリフレッシュされてよい。メモリセル１０５をリフレッシュすることによって、経時的な構成可能な論理記憶材料の材料状態の変化による読み出し妨害エラーまたは論理状態破損が減少または解消されることがある。

いくつかの場合では、メモリセル１０５と関連づけられた構成可能な材料の材料特性、材料プロパティ、または応答挙動は、（たとえば、老化、摩耗、劣化、組成変化、もしくは移動、温度などの動作条件の変化、または他の変化によって）経時的に変化または移動することがある。たとえば、メモリセル１０５の構成可能な材料がアクセス動作（たとえば、書き込み動作、読み出し動作）を蓄積するにつれて、所与の書き込み動作に対するメモリセル１０５の応答が変化することがある。一実施例では、構成可能な材料がアクセス動作を蓄積するにつれて、メモリセル１０５のプログラムされたしきい値電圧は、所与の書き込み動作（たとえば、パルス振幅およびパルス持続時間に従った書き込み動作）に応答して、移動することがある。

本開示の実施例によれば、書き込み動作のさまざまな態様は、老化、摩耗、劣化、動作条件、またはメモリセル１０５に論理状態を記憶するために使用される構成可能な材料の他の変化を補償するために、メモリデバイス１００を動作させる（たとえば、メモリセル１０５にアクセスさせる）間に調整され得る。たとえば、特定のパラメータを有する書き込み動作に応答して構成可能な材料のしきい値電圧の低下を補償するために、メモリコントローラ１７０は、比較的高いしきい値電圧をもたらすように（たとえば、しきい値電圧を経時的に維持するために）、書き込み動作を修正し得る。一実施例では、メモリコントローラ１７０は、アクセス動作の（たとえば、メモリデバイス１００の、メモリセクション１１０の）量がしきい値を超えたと識別したことに基づいて、書き込み動作を再構成し得る。追加的または代替的に、メモリコントローラ１７０は、メモリデバイス１００の動作温度の変化を識別したことなど、しきい値電圧の実際のまたは予測される変化または移動と関連づけられ得る動作条件の何らかの他の変化を識別したことに基づいて、書き込み動作を再構成し得る。

より一般的に、本開示の実施例によるメモリデバイス１００は、パラメータのセットに従って書き込み動作を実行し、しきい値電圧移動を識別または推論し（たとえば、パラメータのセットに従って実行される書き込み動作に対して、書き込み動作から結果として生じるしきい値電圧が移動した、または移動した可能性が高いと識別または推論し、しきい値電圧移動と関連づけられた条件または特性を識別し）、識別または推論したことに少なくとも一部は基づいて、パラメータのセットを修正し得る。さまざまな実施例では、メモリデバイス１００は、書き込まれたしきい値電圧を（たとえば、しきい値電圧移動を監視する診断モードまたは他のモードで）測定または検出することによって、直接的または明示的に、そのような移動を識別または検出してもよいし、メモリデバイス１００は、他の条件または特性に基づいて（たとえば、アクセス動作の蓄積に基づいて、特定の書き込み動作によって書き込まれるしきい値電圧に影響すると予測される温度を検出したことに基づいて、しきい値電圧移動が発生したことを示唆するであろうエラーの特定の量または率を検出したことに基づいて）、そのような移動を推論または予測してもよい。したがって、本開示のさまざまな実施例によれば、メモリデバイス１００は、パラメータの修正されたセットに少なくとも一部は基づいて、書き込み動作を実行してよく、これは、メモリデバイス１００が、アクセス動作の蓄積または摩耗、老化、もしくは劣化の他の原因から生じる移動、動作温度または周囲温度などの動作条件（たとえば、特定のアクセス動作に影響する瞬間的な条件）から生じる移動、および他の原因から生じる移動など、しきい値電圧移動のさまざまな原因を補償することをサポートし得る。

さまざまな実施例では、書き込み動作は、より高い振幅（たとえば、より大きい電流の大きさ）、より短いパルス持続時間、または両方を有する書き込みパルスを印加するように修正され得る。書き込み動作の極性がある論理状態を別の論理状態から区別するために使用される実施例では、再構成は、異なる極性（たとえば、より短いおよびより高い振幅の書き込みパルス、メモリセル上の異なる方向におけるより短いおよびより高い振幅の書き込みパルスに伴うための、メモリセル上の異なる電圧極性）に従って適用され得る。

したがって、説明される技法のさまざまな実施例は、メモリデバイス１００に情報を記憶するために使用される構成可能な材料の材料特性または応答挙動のさまざまな変化または移動を補償するために使用されてよく、これは、そのような変化を補償しない他のメモリデバイスと比較して、メモリデバイス１００の性能を改善し得る。

図２は、本明細書で開示される実施例によるメモリデバイス１００内のしきい値電圧分布のグラフ２００を示す。グラフ２００は、標準偏差σに対するメモリデバイス１００のメモリセル１０５の代表的な母集団（たとえば、構成可能な材料記憶素子の代表的な母集団）のしきい値電圧分布を示し得る。例示の目的で、σ軸は非線形の軸であってよく、したがって、しきい値電圧の正規分布は、グラフ２００に線形分布として示され得る。

分布２１０は、第１の論理状態または材料状態（たとえば、「ＳＥＴ」状態）を記憶するときのメモリセル１０５の代表的な母集団に対するしきい値電圧の分布を示し得る。分布２１０は、「Ｅ１」と呼ばれることのある下方境界または下端（たとえば、端部２４０）、および「Ｅ２」と呼ばれることのある上方境界または上端（たとえば、端部２４５）と関連づけられてよい。分布２１０は、６の標準偏差（たとえば、６のσ）のスパン、１２の標準偏差（たとえば、１２のσ）のスパン、またはＳＥＴ状態を記憶するときのメモリセル１０５の代表的な母集団の最小しきい値電圧と最大しきい値電圧との間のスパンなど、統計的分布のさまざまな解釈を示し得る。分布２１０－ａは、ＳＥＴ状態を記憶するとき（たとえば、しきい値電圧の老化または移動前）のメモリセル１０５の代表的な母集団に対するしきい値電圧の初期分布を示し得る。

分布２２０は、第２の論理状態または材料状態（たとえば、「ＲＥＳＥＴ」状態）を記憶するときのメモリセル１０５の代表的な母集団に対するしきい値電圧の分布を示し得る。分布２２０は、「Ｅ３」と呼ばれることのある下方境界または下端（たとえば、端部２５０）、および「Ｅ４」と呼ばれることのある上方境界または上端（たとえば、端部２５５）と関連づけられてよい。分布２２０は、６の標準偏差（たとえば、６のσ）のスパン、１２の標準偏差（たとえば、１２のσ）のスパン、またはＲＥＳＥＴ状態を記憶するときのメモリセル１０５の代表的な母集団の最小しきい値電圧と最大しきい値電圧との間のスパンなど、統計的分布のさまざまな解釈を示し得る。分布２２０－ａは、ＲＥＳＥＴ状態を記憶するとき（たとえば、しきい値電圧の老化または移動前）のメモリセル１０５の代表的な母集団に対するしきい値電圧の初期分布を示し得る。

グラフ２００はまた、メモリセル１０５の代表的な母集団によって記憶される論理状態を検出するために使用され得る読み出し電圧２３０を示す。たとえば、初期分布２１０－ａおよび２２０－ａを参照すると、ＳＥＴ状態を記憶する代表的な母集団のメモリセル１０５は、読み出し電圧２３０を印加するとき、読み出し電圧２３０がそれらのメモリセル１０５の各々に対してしきい値電圧を上回るため（たとえば、分布２１０－ａが読み出し電圧２３０を下回るため）、電流の流れ（たとえば、電流のしきい値量を上回る電流の流れ）を可能にしてよい。言い換えれば、ＳＥＴ状態にあるメモリセル１０５は、読み出し電圧２３０が印加されることに応答して、「しきい値選定」をする。他方では、ＲＥＳＥＴ状態を記憶する代表的な母集団のメモリセル１０５は、読み出し電圧２３０を印加するとき、読み出し電圧２３０がそれらのメモリセル１０５の各々に対してしきい値電圧を下回るため（たとえば、分布２２０－ａが読み出し電圧２３０を上回るため）、電流の流れを可能にしないことがあり、またはしきい値を下回る電流（たとえば、漏洩電流）のある程度の流れを可能にすることがある。言い換えれば、ＲＥＳＥＴ状態にあるメモリセル１０５は、読み出し電圧２３０が印加されることに応答して、しきい値選定しないことがある。したがって、いくつかの実施例では、読み出し電圧２３０は、電圧分界（ＶＤＭ）と呼ばれてもよいし、これと関連づけられてもよく、ＶＤＭは、メモリセル１０５の代表的な母集団に対するＳＥＴ状態とＲＥＳＥＴ状態との間の分界を指し得る。

グラフ２００はまた、メモリセル１０５の代表的な母集団のアクセス動作に適用可能となり得るさまざまなマージンを示し得る。たとえば、「Ｅ３マージン」は、分布２２０の端部２５０（たとえば、比較的高いしきい値電圧を有する論理状態または材料状態と関連づけられた分布の下端）と読み出し電圧２３０との間の差を指し得る。一般的に、Ｅ３マージンは、所与の読み出し電圧２３０でＲＥＳＥＴ状態にあるメモリセル１０５を不注意にしきい値選定する（たとえば、ＲＥＳＥＴ状態を記憶するべきであるまたはＲＥＳＥＴ状態が書き込まれたメモリセル１０５を読み出すときに、ＳＥＴ状態を不注意に検出または解釈する）ことに対するマージンを指し得る。したがって、Ｅ３マージンを改善することは、（たとえば、端部２５０をより高い電圧へシフトさせることによって、分布２２０をより高い電圧へシフトさせることによって、読み出し電圧２３０をより低い電圧へシフトさせることによって）分布２２０と読み出し電圧２３０との間のマージンを広げることと関連づけられてよい。

別の実施例では、「Ｅ１マージン」は、分布２１０の端部２４０（たとえば、比較的低いしきい値電圧を有する論理状態または材料状態と関連づけられた分布の下端）と、読み出し電圧２３０または何らかの他の印加電圧（たとえば、書き込み電圧、再書き込み電圧、条件づけ電圧）に関連し得る電圧との間の差を指し得る。一般的に、Ｅ１マージンは、ターゲットメモリセル１０５をバイアスするときに（たとえば、ＳＥＴ状態にある）非ターゲットメモリセル１０５を不注意にしきい値選定することに対するマージンを指し得る。

たとえば、読み出し電圧２３０を有するターゲットメモリセル１０５をバイアスするために、相対バイアスの２分の１が、アクセスライン１２０（たとえば、ワード線）と関連づけられてよく、相対バイアスの２分の１が、アクセスライン１３０（たとえば、ビット線）と関連づけられてよい。一実施例では、ターゲットワード線は、読み出し電圧２３０の２分の１（たとえば、＋Ｖ_ｒｅａｄ／２）へ正にバイアスされてよく、非ターゲットワード線は、接地されてよく（たとえば、０ボルト）、ターゲットビット線は、読み出し電圧２３０の２分の１（たとえば、－Ｖ_ｒｅａｄ／２）へ負にバイアスされてよく、非ターゲットビット線は、接地されてよい（たとえば、０ボルト）。別の実施例では、ターゲットワード線は、全読み出し電圧２３０（たとえば、＋Ｖ_ｒｅａｄ）に正にバイアスされてよく、非ターゲットワード線は、読み出し電圧２３０の２分の１（たとえば、＋Ｖ_ｒｅａｄ／２）に正にバイアスされてよく、ターゲットビット線は、接地されてよく（たとえば、０ボルト）、非ターゲットビット線は、読み出し電圧２３０の２分の１（たとえば、＋Ｖ_ｒｅａｄ／２）にバイアスされてよい。いずれの実施例でも、ターゲットメモリセル１０５は、全読み出し電圧２３０にバイアスされてよく、ターゲットワード線またはターゲットビット線を共有しないメモリセル１０５は、正味バイアスを有していなくてもよい。

しかし、上記の実施例のいずれにおいても、ターゲットワード線またはターゲットビット線のうちの１つをターゲットメモリセル１０５と共有する非ターゲットメモリセル１０５は、分布２１０－ａの端部２４０に関連し得る読み出し電圧２３０の２分の１の正味バイアスを有してよい。たとえば、ターゲットワード線またはターゲットビット線を共有する非ターゲットメモリセル１０５がＳＥＴ状態を記憶するとき、これらは、（たとえば、端部２４０がＶ_ｒｅａｄ／２より低い電圧を有するとき）読み出し電圧２３０の２分の１だけ不注意にしきい値選定されることがある。非ターゲットメモリセル１０５の不注意なしきい値選定は、たとえば、ターゲットワード線またはターゲットビット線に沿って追加の電流の流れをもたらすことがあり、読み出し動作のエラーまたは誤りを引き起こし、電力消費および他の悪影響を増加させることがある。したがって、例示的な実施例では、Ｅ１マージンは、端部２４０が読み出し電圧２３０の２分の１をどれだけ上回るかに関連し得る。しかし、Ｅ１マージンは、追加的または代替的に、書き込み電圧または選択電圧などの他のアクセス電圧にも同様に関連し得る。したがって、Ｅ１マージンを改善することは、一般的に、（たとえば、端部２４０をより高い電圧へシフトさせることによって、分布２１０をより高い電圧へシフトさせることによって、非ターゲットメモリセル１０５に印加され得るバイアシングをより低い電圧へシフトさせることによって）非ターゲットメモリセル１０５に印加され得るバイアシングから離れる方へ分布２１０をシフトさせることと関連づけられ得る。

グラフ２００はまた、メモリデバイス１００を動作させる間のメモリセル１０５の代表的な母集団のしきい値電圧移動の一実施例を示す。たとえば、メモリセル１０５の代表的な母集団（たとえば、構成可能な材料記憶素子の代表的な母集団）が、アクセス動作などのサイクルを蓄積し、または動作温度の変化を経験するとき、メモリセル１０５が（たとえば、特定のパルス振幅および持続時間を有する）所与の書き込み動作に応答してしきい値電圧を発生させる能力が低下することがある。したがって、そのような状況下で、しきい値電圧の分布は、同じ書き込み動作（たとえば、同じパラメータを有する書き込み動作）が使用されるとき、低下または減衰することがある。

たとえば、分布２１０－ａおよび２２０－ａは、それぞれＳＥＴ状態およびＲＥＳＥＴ状態を記憶するとき、メモリセル１０５の代表的な母集団のしきい値電圧分布を示し得る。メモリセル１０５の代表的な母集団で実行されるアクセス動作のある程度の数（たとえば、書き込み動作、読み出し動作、またはそれらの組み合わせの量）の後、しきい値電圧分布は、より低い電圧へシフトまたは移動することがあり、これは、分布２１０－ａから２１０－ｂへの遷移および２２０－ａから２２０－ｂへの遷移によって示される。言い換えれば、メモリデバイス１００が経時的に動作するとき、ＳＥＴ状態およびＲＥＳＥＴ状態の両方に対するメモリセル１０５の代表的な母集団のしきい値電圧は、下方へシフトすることがある。メモリセル１０５の代表的な母集団で実行されるアクセス動作のある程度の追加の数（たとえば、書き込み動作、読み出し動作、またはそれらの組み合わせの量）の後、しきい値電圧分布は、より低い電圧へさらにシフトまたは移動することがあり、これは、分布２１０－ｂから２１０－ｃへの遷移および２２０－ｂから２２０－ｃへの遷移によって示される。いくつかの実施例では、対応する端部２４０の電圧の低下は、Ｅ１移動として説明されることがあり、対応する端部２５０の電圧の低下は、Ｅ３移動として説明されることがある。

メモリセル１０５の代表的な母集団のしきい値電圧の移動は、関連づけられたメモリデバイス１００に対する電圧マージンの減少を伴ってよい。たとえば、（たとえば、Ｅ３移動によって）端部２５０の電圧が低下するにつれて、端部２５０は、読み出し電圧２３０により近づくことがあり、または読み出し電圧２３０を下回ることがあり、これは、Ｅ３マージンの低下、崩壊、または解消を示す。別の実施例では、端部２４０の低下（たとえば、Ｅ１移動）は、Ｅ１マージンの低下、崩壊、または解消を伴ってよい。

いくつかのメモリデバイスでは、読み出し電圧２３０は可変であってよく、（たとえば、検出されるしきい値電圧移動に応答する、識別または予測される老化または動作条件の変化の他の標識に基づく）しきい値電圧移動、または他の影響を補償するように調整されてよい。たとえば、分布２２０－ａから分布２２０－ｂへの移動もしくは分布２１０－ａから分布２１０－ｂへの移動、またはそのような移動の何らかの他の標識に応答して、読み出し電圧２３０は、より低い電圧へシフトさせられてよい。読み出し電圧２３０のそのようなシフトは、ＶＤＭ追従と呼ばれることがあり、Ｅ３マージンまたは他のマージンを維持するために実行されてよい。

しかし、いくつかの実施例では、読み出し電圧２３０のそのようなシフトは、Ｅ１マージンを維持しないことがある。たとえば、非ターゲットメモリセル１０５の不注意な選択が読み出し電圧２３０の２分の１で発生することがある例示的な実施例を再び参照すると、Ｅ３マージンを維持する読み出し電圧２３０のシフトは、Ｅ１マージンの２分の１のみ、または何らかの他の関連する量の回復を伴ってよい。さらに、いくつかの場合では、Ｅ１マージンは、読み出し電圧２３０（たとえば、書き込み電圧、選択電圧）とは異なる電圧と関連づけられてよく、その場合、読み出し電圧２３０をシフトさせることは、ＳＥＴ状態と関連づけられた分布２１０の下方シフトの結果として失われたＥ１マージンをまったく回収しないことがある。

本開示の実施例によれば、書き込み動作またはそのパラメータは、老化、摩耗、劣化、組成変化、もしくは移動、温度などの動作条件の変化、または他の変化の影響を補償するように修正され得る。たとえば、メモリセル１０５の代表的な母集団がアクセス動作（たとえば、書き込み動作、読み出し動作、サイクル）を蓄積し、または動作温度もしくは他の動作条件の変化を経験するにつれて、書き込み動作は、比較的高いしきい値電圧をもたらすように修正され得る。したがって、分布２１０および２２０は、同じまたは類似の電圧範囲（たとえば、比較的安定した電圧範囲）で維持されてもよいし、分布２１０および２２０の示されている移動が緩和されてもよい。いくつかの実施例では、書き込み動作の適合は、ＶＤＭ追従よりもデバイス管理に関して容易であってよく、より低い電力消費および減少された論理の複雑さと関連づけられてよく、いくつかの実施例では、書き込み動作の適合は、ＶＤＭ追従の必要を解消し得る。しかし、いくつかの実施例では、適応型書き込み動作に対する説明される技法は、ＶＤＭ追従と組み合わせされてよい。

図３Ａ～図３Ｃは、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする書き込みパルス３０５の実施例を示す。いくつかの実施例では、構成可能な材料記憶素子と関連づけられたメモリセル１０５は、比較的短い持続時間、低い振幅の電流パルスでプログラムされてよい。たとえば、メモリデバイス１００の一実施例によれば、図３Ａ～図３Ｃを参照して説明されるパルスを含むそのようなメモリセル１０５に対する書き込みパルス３０５は、１０～１５０ナノ秒の範囲内の持続時間を有してよく、１５～６５マイクロアンペアの範囲内の振幅を有してよい。

いくつかの実施例では、書き込みパルス３０５は、異なる論理状態を書き込むことに対する異なる極性と関連づけられてよい。たとえば、書き込みパルス３０５は、ワード線がビット線よりも高い電圧を有するとき、正の極性で印加されてよく、書き込みパルス３０５は、ワード線がビット線よりも低い電圧を有するとき、負の極性で印加されてよい。しかし、極性のそのような解釈は、他の実施例では逆にされてもよいし、メモリセル１０５を通して印加される電流の方向に関連してもよい。したがって、図３Ａ～図３Ｃを参照して説明される書き込みパルス３０５は、電流振幅によって示されているが、そのような電流は、異なる論理状態の書き込みをサポートするために、所与のメモリセル１０５を通して異なる方向に印加されてもよい。

いくつかの実施例では、ある状態を書き込むか別の状態を書き込むかは、後の読み出し動作で使用される極性に関連し得る。たとえば、ＳＥＴ状態を書き込むために、書き込みパルス３０５、またはそのような書き込みパルス３０５を駆動するための書き込みバイアスは、（たとえば、比較的低いしきい値電圧に対応する）後の読み出し動作と同じ電圧極性と関連づけられてよく、ＲＥＳＥＴ状態を書き込むために、書き込みパルス３０５、またはそのような書き込みパルス３０５を駆動するための書き込みバイアスは、（たとえば、比較的高いしきい値電圧に対応する）後の読み出し動作とは反対の電圧極性と関連づけられてよい。さまざまな実施例では、メモリデバイス１００の読み出し電圧極性は固定されてもよいし、メモリデバイス１００の設定または動作モードに基づいて構成可能であってもよい。したがって、ＳＥＴ状態またはＲＥＳＥＴ状態を書き込むための書き込みパルス３０５の極性も固定されてもよいし、メモリデバイス１００の設定または動作モードに基づいて構成可能であってもよいが、いずれの場合でも、後の読み出し動作の極性に基づいてよい。

図３Ａ～図３Ｃを参照して説明される書き込みパルス３０５の実施例の各々では、ある書き込みパルス３０５から別の書き込みパルス３０５へのパラメータの修正は、メモリデバイス１００内のメモリセル１０５のしきい値電圧移動に関連し得る検出または予測される老化に基づいて実行されてよい。たとえば、そのような修正は、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別することに少なくとも一部は基づいてよい。いくつかの実施例では、メモリデバイス１００は、レジスタ内のメモリセル１０５のセットで実行されるアクセス動作の数を追跡し、追跡される数をしきい値に比較してよい。他の実施例では、老化、サイクリング、または動作条件の他の変化によるしきい値電圧または他の特性の変化は、適応型書き込み動作に対する説明される技法をサポートするように、予測、推論、または検出されてもよい。修正は、異なるパルス振幅、異なるパルス持続時間、または両方をサポートするために再構成され得る電流源など、メモリデバイス１００の構成可能な電流源によってサポートされてよい。

図３Ａは、書き込みパルス３０５－ａの振幅を経時的に修正する実施例３００を示す。たとえば、メモリデバイス１００の初期構成は、特定の持続時間および電流振幅を有する書き込みパルス３０５－ａ－１を含んでよい。１つの書き込みパルス３０５－ａ－１のみが示されているが、メモリデバイス１００は、一般的に、書き込み動作が、（たとえば、ＳＥＴ状態を書き込むための、ＲＥＳＥＴ状態を書き込むための、またはＳＥＴ状態もしくはＲＥＳＥＴ状態のいずれかを書き込み、それに応じて異なる極性を適用するための）書き込みパルス３０５－ａ－１、または他の構成の書き込みパルス３０５を使用するように構成されてもよい。したがって、メモリデバイス１００は、持続時間および電流振幅を修正する前の任意の時間数（たとえば、数千時間、数万時間、数十万時間、以下同様である）で、書き込みパルス３０５－ａ－１を有する書き込み動作、または書き込みパルス３０５－ａの他の構成を実行してよい。

いくつかの実施例では、メモリデバイス１００は、（たとえば、検出された老化またはサイクリングに応答して、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに応答して、動作温度などの動作条件の別の変化を検出したことに応答して、しきい値電圧の変化または移動を直接的に検出しまたは間接的に推論したことに応答して）書き込み動作を修正することを決定してよく、修正することは、より高い電流振幅を有する書き込みパルス３０５－ａ－２を使用するように書き込み構成を修正すること（たとえば、電流源の電流レベルまたは振幅を修正すること）を含んでよい。いくつかの実施例では、より高い電流振幅を有する書き込みパルス３０５は、より高いしきい値電圧を有するメモリセル１０５と関連づけられてよく、したがって書き込みパルス３０５－ａ－１を使用することから書き込みパルス３０５－ａ－２を使用することへ書き込み構成を変化させることは、分布２１０、もしくは分布２２０、または両方を、（たとえば、書き込みパルス３０５－ａ－１を使用するときのそのような分布と比較すると）より高い電圧へシフトさせることと関連づけられてよい。したがって、書き込み動作へのそのような修正は、（たとえば、図２を参照して示されて説明される）メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る。実施例３００は、（たとえば、連続の修正に基づく老化またはサイクリングの後の決定に基づいて）さらなる変化が書き込み構成に加えられてもよいことを示す。たとえば、書き込み構成は、さらにより大きい電流振幅を有する書き込みパルス３０５－ａ－３を使用するように修正されてもよく、さらにより大きい電流振幅を有する書き込みパルス３０５－ａ－４を使用するように後に修正されてもよく、以下同様である。

図３Ｂは、書き込みパルス３０５－ｂの持続時間を経時的に修正する実施例３３０を示す。たとえば、メモリデバイス１００の初期構成は、特定の持続時間および電流振幅を有する書き込みパルス３０５－ｂ－１を含んでよい。１つの書き込みパルス３０５－ｂ－１のみが示されているが、メモリデバイス１００は、一般的に、書き込み動作が、（たとえば、ＳＥＴ状態を書き込むための、ＲＥＳＥＴ状態を書き込むための、またはＳＥＴ状態もしくはＲＥＳＥＴ状態のいずれかを書き込み、それに応じて異なる極性を適用するための）書き込みパルス３０５－ｂ－１、または他の構成の書き込みパルス３０５を使用するように構成されてもよい。したがって、メモリデバイス１００は、持続時間および電流振幅を修正する前の任意の時間数（たとえば、数千時間、数万時間、数十万時間、以下同様である）で、書き込みパルス３０５－ｂ－１を有する書き込み動作、または書き込みパルス３０５－ｂの他の構成を実行してよい。

いくつかの実施例では、メモリデバイス１００は、（たとえば、検出された老化またはサイクリングに応答して、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに応答して、動作温度などの動作条件の別の変化を検出したことに応答して、しきい値電圧の変化または移動を直接的に検出しまたは間接的に推論したことに応答して）書き込み動作を修正することを決定してよく、修正することは、より短い持続時間を有する書き込みパルス３０５－ｂ－２を使用するように書き込み構成を修正すること（たとえば、電流源をメモリセルと結合するように持続時間を修正すること）を含んでよい。いくつかの実施例では、より短い持続時間を有する書き込みパルス３０５は、より高いしきい値電圧を有するメモリセル１０５と関連づけられてよく、したがって書き込みパルス３０５－ｂ－１を使用することから書き込みパルス３０５－ｂ－２を使用することへ書き込み構成を変化させることは、分布２１０、もしくは分布２２０、または両方を、（たとえば、書き込みパルス３０５－ｂ－１を使用するときのそのような分布と比較すると）より高い電圧へシフトさせることと関連づけられてよい。したがって、書き込み動作へのそのような修正は、（たとえば、図２を参照して示されて説明される）メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る。実施例３３０は、（たとえば、連続の修正に基づく老化またはサイクリングの後の決定に基づいて）さらなる変化が書き込み構成に加えられてもよいことを示す。たとえば、書き込み構成は、さらにより短い持続時間を有する書き込みパルス３０５－ｂ－３を使用するように修正されてもよく、さらにより短い持続時間を有する書き込みパルス３０５－ｂ－４を使用するように後に修正されてもよく、以下同様である。

図３Ｃは、書き込みパルス３０５－ｃの電流振幅および持続時間を経時的に修正する実施例３６０を示す。たとえば、メモリデバイス１００の初期構成は、特定の持続時間および電流振幅を有する書き込みパルス３０５－ｃ－１を含んでよい。１つの書き込みパルス３０５－ｃ－１のみが示されているが、メモリデバイス１００は、一般的に、書き込み動作が、（たとえば、ＳＥＴ状態を書き込むための、ＲＥＳＥＴ状態を書き込むための、またはＳＥＴ状態もしくはＲＥＳＥＴ状態のいずれかを書き込み、それに応じて異なる極性を適用するための）書き込みパルス３０５－ｃ－１、または他の構成の書き込みパルス３０５を使用するように構成されてもよい。したがって、メモリデバイス１００は、持続時間および電流振幅を修正する前の任意の時間数（たとえば、数千時間、数万時間、数十万時間、以下同様である）で、書き込みパルス３０５－ｃ－１を有する書き込み動作、または書き込みパルス３０５－ｃの他の構成を実行してよい。

いくつかの実施例では、メモリデバイス１００は、（たとえば、検出された老化またはサイクリングに応答して、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに応答して、動作温度などの動作条件の別の変化を検出したことに応答して、しきい値電圧の変化または移動を直接的に検出しまたは間接的に推論したことに応答して）書き込み動作を修正することを決定してよく、修正することは、より高い電流振幅およびより短い持続時間を有する書き込みパルス３０５－ｃ－２を使用するように書き込み構成を修正すること（たとえば、電流源の電流レベルまたは振幅を修正し、電流源をメモリセル１０５と結合するように持続時間を修正すること）を含んでよい。いくつかの実施例では、より高い電流振幅およびより短い持続時間を有する書き込みパルス３０５は、より高いしきい値電圧を有するメモリセル１０５と関連づけられてよく、したがって書き込みパルス３０５－ｃ－１を使用することから書き込みパルス３０５－ｃ－２を使用することへ書き込み構成を変化させることは、分布２１０、もしくは分布２２０、または両方を、（たとえば、書き込みパルス３０５－ｃ－１を使用するときのそのような分布と比較すると）より高い電圧へシフトさせることと関連づけられてよい。したがって、書き込み動作へのそのような修正は、（たとえば、図２を参照して示されて説明される）メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る。実施例３６０は、（たとえば、連続の修正に基づく老化またはサイクリングの後の決定に基づいて）さらなる変化が書き込み構成に加えられてもよいことを示す。たとえば、書き込み構成は、さらにより高い電流振幅およびより短い持続時間を有する書き込みパルス３０５－ｃ－３を使用するように修正されてもよく、さらにより高い電流振幅およびより短い持続時間を有する書き込みパルス３０５－ｃ－４を使用するように後に修正されてもよく、以下同様である。

したがって、実施例３００、３３０、および３６０の各々は、メモリデバイス１００内のしきい値電圧移動に対する補償をサポートし得る書き込み動作への修正を示す。単一の書き込みパルス３０５に従った書き込み構成を参照して説明されているが、メモリデバイス１００は、複数のパルス３０５（たとえば、メモリデバイス１００の異なるサブアレイに対する異なる書き込みパルス３０５、異なる論理状態を書き込むための異なる書き込みパルス３０５、複数の書き込みパルス３０５を含む論理状態を書き込むための書き込み動作）に従った書き込み動作のために構成されてよい。追加的に、書き込みパルスのために電流振幅または持続時間を修正する実施例に対して説明されているが、電圧振幅または持続時間は、上記で論じられた実施例３００、３３０、および３６０に従って修正されてもよい。

第１の実施例では、メモリデバイス１００は、複数のサブアレイの各々に対する異なる書き込みパルス３０５（たとえば、各メモリセクション１１０に対する異なる書き込みパルス３０５、各メモリバンクに対する異なる書き込みパルス３０５、メモリセル１０５の各レベルに対する異なる書き込みパルス３０５）を使用することをサポートするように構成されてよい。たとえば、メモリデバイス１００は、複数のサブアレイを有してよく、サブアレイは各々、それぞれの動作に対して書き込みパルス３０５－ｃ－１を使用するように最初に構成される。サブアレイのうちの１つは、より急速に老化させられもしくは繰り返されることがあり、または異なる動作温度などの（たとえば、書き込み動作に応答する異なるしきい値電圧と関連づけられ得る）異なる動作条件を経験することがあり、そのような条件を識別または検出することに基づいて、メモリデバイス１００の書き込み動作は、それに応じて、他のサブアレイよりも早くより急速に老化させられまたは繰り返されるサブアレイで書き込みパルス３０５－ｃ－２を使用するように修正されてよい。したがって、この実施例および他の実施例によれば、例示的なメモリデバイス１００は、異なるサブアレイに対して異なる形で書き込み動作の修正を実行してよい。

別の実施例では、メモリデバイス１００は、追加的または代替的に、複数の論理状態の各々に対する異なる書き込みパルス３０５（たとえば、ＳＥＴ状態を書き込むための１つの書き込みパルス３０５、およびＲＥＳＥＴ状態を書き込むための異なる書き込みパルス）を使用することをサポートするように構成されてよい。たとえば、メモリデバイス１００は、最初に、ＳＥＴ状態およびＲＥＳＥＴ状態の両方を書き込むための書き込みパルス３０５－ｃ－１を使用するように構成されてよい。しかし、メモリセル１０５の代表的な母集団では、構成可能な材料のしきい値電圧移動が、ＳＥＴ状態よりもＲＥＳＥＴ状態に対して急速に発生することがある（たとえば、分布２２０は、分布２１０よりも速い速度で移動することがある）。したがって、メモリデバイス１００の書き込み動作は、それに応じて、ＳＥＴ状態を書き込むよりも早くＲＥＳＥＴ状態を書き込むための書き込みパルス３０５－ｃ－２を使用するように修正されてよい。したがって、この実施例および他の実施例によれば、例示的なメモリデバイス１００は、異なる論理状態または材料状態に対して異なる形で書き込み動作の修正を実行してよい。

図４は、本明細書で開示される実施例による、メモリデバイス内のしきい値電圧移動４１０のグラフ４００を示す。しきい値電圧移動４１０は、（たとえば、特定の材料状態または論理状態に対する）中間しきい値電圧がサイクリングに応答して経時的にどれだけ移動することがあるかを示す。例示のために、しきい値電圧移動４１０の各々に示される中間しきい値電圧は、図２を参照して説明されるように、分布２１０の（たとえば、ＳＥＴ状態の）中間点、または分布２２０の（たとえば、ＲＥＳＥＴ状態の）中間点に対応し得るが、より一般的には、メモリセル１０５の代表的な母集団の（たとえば、構成可能な材料記憶素子の代表的な母集団の）しきい値電圧移動の他の実施例にも適用可能であってよい。

しきい値電圧移動４１０－ａおよび４１０－ｂの各々は、それぞれのパラメータを有する書き込み動作に対応してよい。たとえば、しきい値電圧移動４１０－ａは、特定の電流振幅および持続時間を有する書き込みパルス３０５に対応してよく、しきい値電圧移動４１０－ｂは、特定の電流振幅および持続時間を有する書き込みパルス３０５に対応してよく、しきい値電圧移動４１０－ｂに対する電流振幅、もしくは持続時間、または両方は、しきい値電圧移動４１０－ａに対する電流振幅、もしくは持続時間、または両方とは異なることがある。例示のために、図３を参照して説明されるように、しきい値電圧移動４１０－ａは、書き込みパルス３０５－ｃ－１を使用する書き込み動作に対応してよく、しきい値電圧移動４１０－ｂは、書き込みパルス３０５－ｃ－２を使用する書き込み動作に対応してよいが、しきい値電圧移動４１０－ａおよび４１０－ｂは、より一般的には、書き込みパルス３０５の他の実施例、または書き込みパルス３０５間の差にも適用可能であってよい。例示的な実施例によれば、（たとえば、より高いパルス振幅およびより短いパルス持続時間に従って）書き込みパルス３０５－ｃ－２を使用する書き込み動作は、一般的に、書き込みパルス３０５－ｃ－１を使用する書き込み動作よりも大きいしきい値電圧を有することと関連づけられてよいが、示されるように、サイクリングに応答するしきい値電圧移動は、書き込みパルス３０５－ｃ－１または書き込みパルス３０５－ｃ－２のいずれかに対して発生することもある。

一実施例では、メモリデバイス１００は、最初に、書き込みパルス３０５－ｃ－１を使用して書き込み動作を実行するように構成されてよい。したがって、特定の論理状態または材料状態（たとえば、ＳＥＴ状態またはＲＥＳＥＴ状態）に対して、特定の論理状態または材料状態で書き込まれたメモリセル１０５の中間しきい値電圧は、最初に、しきい値電圧移動４１０－ａの経路をたどってよい。しかし、本開示の実施例によれば、メモリデバイス１００は、識別または予測される老化またはサイクリングに基づいて、書き込み動作のパラメータを修正するように構成されてよい。

たとえば、グラフ４００によれば、メモリデバイス１００は、ｎサイクルのしきい値量で構成されてよい。メモリデバイス１００は、（たとえば、メモリデバイス１００のレジスタに）サイクルのカウントを蓄積することがあり、蓄積することは、書き込み動作の量を数えること、読み出し動作の量を数えること、読み出し動作または書き込み動作の量を数えること、読み出し動作および書き込み動作の加重量を数えること、もしくはメモリデバイスで実行されるアクセス動作の何らかの他の蓄積を数えること、またはこれらの何らかの部分を含んでよい。読み出し動作および書き込み動作の加重量は、読み出し動作と書き込み動作との間の差を考慮に入れてよい。たとえば、書き込み動作は、１サイクルとして数えられてよく、読み出し動作は、１サイクルの一部分（たとえば、１０分の１、５分の１、３分の１、２分の１）として数えられてよい。追加的または代替的に、アクセス動作は、アクセス動作中のメモリデバイス１００の検出される周囲温度または局所温度など、アクセス動作が発生する対応する温度に少なくとも一部は基づいて加重されてもよい。メモリデバイス１００が、蓄積されたまたは数えられたサイクルの量がしきい値（たとえば、ｎサイクル）に到達しまたはそれを超えたことを識別したとき、メモリデバイス１００は、書き込みパルス３０５－ｃ－２を代わりに使用するように書き込み動作を修正してよい（たとえば、電流源の電流レベルまたは振幅を修正してよい、電流源をメモリセル１０５と結合するための持続時間を修正してよい）。したがって、識別に少なくとも一部は基づいて、メモリデバイス１００は、特定の論理状態または材料状態に対して、特定の論理状態または材料状態で書き込まれたメモリセル１０５の中間しきい値電圧が、後にしきい値電圧移動４１０－ｂの経路をたどるように、修正４１５を実行してよい。

したがって、修正４１５に少なくとも一部は基づいて、メモリデバイス１００は、（たとえば、比較的高いしきい値電圧と関連づけられた書き込みパルス３０５を使用して）メモリデバイス１００内のしきい値電圧移動を補償するように、書き込み動作を修正してよく、これは、示されている特定の論理状態または材料に対するしきい値電圧を安定させることがあり、またはより一般的には、メモリデバイスの論理状態の各々に対するしきい値電圧を安定させることがある。したがって、修正４１５は、しきい値電圧移動を補償するために、Ｅ３マージンおよびＥ１マージンの一方または両方を安定させまたは調整するように、書き込み動作を修正する一実施例であってよく、これは、メモリデバイス１００の性能を改善し得る。単一の修正４１５のみがグラフ４００の実施例に示されているが、メモリデバイス１００は、異なる数のサイクルにおける追加の修正（たとえば、ｎサイクルにおける第１の修正、および何らかの異なる数のサイクルにおける第２の修正）など、メモリデバイス１００の動作もしくは寿命中の複数の修正４１５、または他のパラメータに少なくとも一部は基づく修正を実行するように構成されてよい。

さらに、グラフ４００は、サイクルの量に応答して修正４１５を実行する一実施例を示すが、他の特性または条件が、追加的または代替的に、修正４１５を決定するために使用されてもよい。たとえば、書き込み動作に対するしきい値移動は、同様に、（たとえば、水平軸上に）動作温度に対してマッピングされてよく、修正４１５は、メモリデバイス１００の動作温度の検出される変化に少なくとも一部は基づいて実行されてよい。一般に、本開示による修正４１５は、他の変化の中でもとりわけ、老化、移動、ドリフティング、動作条件の変化、または書き込み動作に応答して発生したしきい値電圧の変化と関連づけられ得るメモリデバイス１００内の他の変化のさまざまな検出または推論に少なくとも一部は基づいてよい。したがって、これらの実施例および他の実施例によれば、メモリデバイス１００は、しきい値電圧移動を識別または推論することに少なくとも一部は基づいて、書き込み動作に対するパラメータのセットを修正してよく、これは、メモリデバイス１００がしきい値電圧移動のさまざまな原因を補償すること（たとえば、書き込み動作のパラメータを修正することによってしきい値電圧移動を補償すること）をサポートし得る。

図５は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイス５０５のブロック図５００を示す。メモリデバイス５０５は、図１を参照して説明されるメモリデバイス１００の態様の一実施例であってよい。メモリデバイス５０５は、書き込み構成マネージャ５１０、書き込み動作マネージャ５１５、劣化検出器５２０、および読み出し動作マネージャ５２５を含んでよい。これらのコンポーネントの各々は、説明される動作をメモリデバイス５０５で実行するように構成されるコントローラまたは回路構成要素を指してよく、これらのコンポーネントの各々は、（たとえば、１つまたは複数のバスを介して）互いと直接的または間接的に通信してよい。

書き込み構成マネージャ５１０は、（たとえば、識別されたアクセス動作の量、あるいは老化、劣化、動作温度もしくは他の条件の変化、またはメモリセルのプロパティもしくは応答特性の他の変化の他の識別に基づいて）書き込み動作に対する１つまたは複数のパラメータを修正してよい。いくつかの実施例では、書き込み構成マネージャ５１０は、書き込み動作の電流の大きさ、もしくは書き込み動作の書き込みパルス持続時間、またはそれらの組み合わせを修正してよい。いくつかの実施例では、書き込み構成マネージャ５１０は、第１の論理状態を書き込むことに対応する第１のパラメータを修正し、第２の論理状態（たとえば、第１の論理状態とは異なる論理状態）を書き込むことに対応する第２のパラメータを修正してよい。

いくつかの実施例では、書き込み構成マネージャ５１０は、識別された第２のアクセス動作の量に基づいて、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正してよい。いくつかの実施例では、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正することは、１つまたは複数の修正されるパラメータを修正すること（たとえば、連続の修正を実行すること）を含む。いくつかの場合では、１つまたは複数のパラメータは、第１の論理状態を書き込むことと関連づけられ、１つまたは複数の第２のパラメータは、第２の論理状態を書き込むこと（たとえば、異なる論理状態に対して異なる形でパラメータを修正すること）と関連づけられる。

書き込み動作マネージャ５１５は、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込んでよい。いくつかの実施例では、書き込み動作マネージャ５１５は、第１の論理状態を（たとえば、第１のターゲットメモリセルに）書き込むために、第１の極性を有する第１の電圧を印加し、第２の論理状態を（たとえば、第２のターゲットメモリセルに）書き込むために、第２の極性を有する第２の電圧を印加してよい。

いくつかの実施例では、書き込み動作マネージャ５１５は、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って第２の書き込み動作を実行してよい。いくつかの実施例では、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することは、メモリセルのセットの第１のサブセットで書き込み動作を実行することを含む。いくつかの実施例では、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行することは、メモリセルのセットの第２のサブセットで書き込み動作を実行することを含む。言い換えれば、書き込み動作マネージャ５１５は、異なる修正（たとえば、それぞれのサブセットに対するアクセス動作の異なる識別された量、それぞれのサブセットに対する異なる識別された動作条件）に従って、メモリセルの異なるサブセットで書き込み動作を実行してよい。

劣化検出器５２０は、メモリアレイで実行されるアクセス動作の量、あるいは老化、劣化、またはメモリセルのプロパティもしくは応答特性の他の変化の他の識別を識別してよい。いくつかの実施例では、劣化検出器５２０は、識別されたアクセス動作の量がしきい値を超えることを決定してよい。いくつかの場合では、アクセス動作の量は、メモリアレイで実行される書き込み動作、読み出し動作、またはそれらの組み合わせの量に対応する。いくつかの場合では、アクセス動作の量は、メモリセルのセットのサブセットで実行されるアクセス動作に対応する。いくつかの実施例では、劣化検出器５２０は、エラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー）の量または率がしきい値を超えまたは満足させることを識別することなど、老化、劣化、または動作条件の他の変化を識別するために、メモリアレイの何らかの他の特性を識別してよい。より一般的に、劣化検出器５２０は、メモリデバイス５０５のしきい値電圧移動を識別または推論するように構成されてよい。

いくつかの実施例では、劣化検出器５２０は、メモリアレイで実行される第２のアクセス動作の量を識別してよい。いくつかの場合では、識別された第２のアクセス動作の量は、アクセス動作の量を識別した後に実行されるアクセス動作に対応する。いくつかの場合では、第２のアクセス動作の量は、アクセス動作の量とは異なる。いくつかの場合では、識別されたアクセス動作の量は、メモリセルのセットの第１のサブセットで実行されるアクセス動作に対応し、識別された第２のアクセス動作の量は、メモリセルのセットの第２のサブセットで実行されるアクセス動作に対応する。

読み出し動作マネージャ５２５は、書き込みパラメータを修正する前に、メモリセルのセットのうちの１つまたは複数で第１の読み出し動作を実行してよく、第１の読み出し動作は、読み出し電圧を印加することを含んでよい。いくつかの実施例では、読み出し動作マネージャ５２５は、修正後に、メモリセルのセットのうちの１つまたは複数で第２の読み出し動作を実行してよく、第２の読み出し動作は、読み出し電圧（たとえば、書き込みパラメータを修正する前と同じ電圧）を印加することを含む。

図６は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートするメモリデバイス６０５のブロック図６００を示す。メモリデバイス６０５は、図１を参照して説明されるメモリデバイス１００の態様の一実施例であってよい。メモリデバイス６０５は、書き込み動作マネージャ６１０、劣化検出器６１５、およびアクセス動作レジスタ６２０を含んでよい。これらのコンポーネントの各々は、説明される動作をメモリデバイス６０５で実行するように構成されるコントローラまたは回路構成要素を指してよく、これらのコンポーネントの各々は、（たとえば、１つまたは複数のバスを介して）互いと直接的または間接的に通信してよい。

書き込み動作マネージャ６１０は、第１のパルスの大きさおよび第１のパルス持続時間に従って、１つまたは複数の第１の書き込み動作をメモリアレイで実行してよい。いくつかの実施例では、書き込み動作マネージャ６１０は、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加してよい。いくつかの実施例では、書き込み動作マネージャ６１０は、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加してよい。

いくつかの実施例では、書き込み動作マネージャ６１０は、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに基づいて、第２のパルスの大きさおよび第２のパルス持続時間に従って、１つまたは複数の第２の書き込み動作をメモリアレイで実行してよい。いくつかの場合では、第２のパルスの大きさは、第１のパルスの大きさよりも大きく、第２のパルス持続時間は、第１のパルス持続時間よりも短い。

劣化検出器６１５は、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別してもよいし、老化、劣化、またはメモリセルのプロパティもしくは応答特性の他の変化の何らかの他の標識を識別してもよい。いくつかの実施例では、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別することは、数えられたアクセス動作を構成されるしきい値に比較することを含む。いくつかの実施例では、劣化検出器６１５は、エラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー）の量または率がしきい値を超えまたは満足させることを識別することなど、老化、劣化、または動作条件の他の変化を識別するために、メモリアレイの何らかの他の特性を識別してよい。より一般的に、劣化検出器６１５は、メモリデバイス６０５のしきい値電圧移動を識別または推論するように構成されてよい。

アクセス動作レジスタ６２０は、メモリアレイに対応するレジスタ内でアクセス動作を数えてよい。

図７は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法７００を示すフローチャートを示す。方法７００の動作は、本明細書において説明されるメモリデバイスまたはそのコンポーネントによって実施されてよい。たとえば、方法７００の動作は、図５を参照して説明されるメモリデバイス５０５によって実行されてよい。いくつかの実施例では、メモリデバイスは、説明された機能を実行するようにメモリデバイスの機能要素を制御するために、命令のセットを実行することがある。追加的または代替的に、メモリデバイスは、特殊目的ハードウェアまたは回路構成要素を使用して説明された機能の態様を実行してよい。

７０５では、メモリデバイスは、メモリアレイで実行されるアクセス動作の量を識別してよく、メモリアレイは、メモリセルのセットを含む。いくつかの実施例では、メモリセルの各々は、記憶素子と関連づけられた材料プロパティの変化に基づく値を記憶するそれぞれの記憶素子（たとえば、構成可能な材料部分）と関連づけられる。７０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７０５の動作の態様は、図５を参照して説明される劣化検出器によって実行されてよい。

７１０では、メモリデバイスは、識別されたアクセス動作の量に基づいて、書き込み動作に対する１つまたは複数のパラメータを修正してよい。７１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７１０の動作の態様は、図５を参照して説明される書き込み構成マネージャによって実行されてよい。

７１５では、メモリデバイスは、１つまたは複数の修正されたパラメータに従って、書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込んでよい。７１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、７１５の動作の態様は、図５を参照して説明される書き込み動作マネージャによって実行されてよい。

いくつかの実施例では、本明細書において説明される装置は、方法７００などの１つまたは複数の方法を実行してよい。この装置は、メモリアレイで実行されるアクセス動作の量を識別し、メモリアレイが複数のメモリセルを含み、複数のメモリセルの各々が、値を記憶するそれぞれの記憶素子と関連づけられ、この値が、記憶素子と関連づけられた材料プロパティの変化に基づいており、識別されたアクセス動作の量に基づいて書き込み動作に対する１つまたは複数のパラメータを修正し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むための特徴、手段、回路構成要素、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例は、識別されたアクセス動作の量がしきい値を超えることを決定するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよく、１つまたは複数のパラメータを修正することは、この決定に基づいてよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作の１つまたは複数のパラメータを修正することは、書き込み動作の電流の大きさを修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作の１つまたは複数のパラメータを修正することは、書き込み動作の書き込みパルス持続時間を修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作の１つまたは複数のパラメータを修正することは、第１の論理状態を書き込むことに対応する第１のパラメータを修正し、第２の論理状態を書き込むことに対応する第２のパラメータを修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作を実行することは、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例は、メモリアレイで実行される第２のアクセス動作の量を識別し、識別された第２のアクセス動作の量に基づいて、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正し、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って、第２の書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、識別された第２のアクセス動作の量は、アクセス動作の量を識別した後に実行されるアクセス動作に対応し、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正することは、１つまたは複数の修正されたパラメータを修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、第２のアクセス動作の量は、アクセス動作の量とは異なることがある。

本明細書において説明される方法７００および装置のいくつかの実施例では、識別されたアクセス動作の量は、メモリセルのセットの第１のサブセットで実行されるアクセス動作に対応し、識別された第２のアクセス動作の量は、メモリセルのセットの第２のサブセットで実行されるアクセス動作に対応する。いくつかの実施例では、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することは、メモリセルのセットの第１のサブセットで書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよく、１つまたは複数の修正された第２のパラメータで書き込み動作を実行することは、メモリセルのセットの第２のサブセットで書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータは、第１の論理状態を書き込むことと関連づけられてよく、１つまたは複数の第２のパラメータは、第２の論理状態を書き込むことと関連づけられてよい。

本明細書において説明される方法７００および装置のいくつかの実施例は、修正前にメモリセルのセットのうちの１つまたは複数で第１の読み出し動作を実行するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよく、第１の読み出し動作は、読み出し電圧を印加することと、修正後にメモリセルのセットのうちの１つまたは複数で第２の読み出し動作を実行することとを含み、第２の読み出し動作は、読み出し電圧（たとえば、修正前と同じ読み出し電圧）を印加することを含む。

本明細書において説明される方法７００および装置のいくつかの実施例では、アクセス動作の量は、メモリアレイで実行される書き込み動作、読み出し動作、またはそれらの組み合わせの量に対応する。

本明細書において説明される方法７００および装置のいくつかの実施例では、アクセス動作の量は、メモリセルのセットのサブセットで実行されるアクセス動作に対応する。

いくつかの実施例では、本明細書において説明される装置は、方法７００などの１つまたは複数の方法を実行してよい。この装置は、メモリアレイで実行されるアクセス動作の量がしきい値を超えることを識別し、識別に基づいて書き込み動作の１つまたは複数のパラメータを修正し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むための特徴、手段、回路構成要素、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータを修正するために、この装置は、書き込み動作の電流の大きさ、書き込み動作の書き込みパルス持続時間、または両方を修正するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータを修正するために、この装置は、第１の論理状態を書き込むことに対応するパラメータに第１の修正を実行し、第２の論理状態を書き込むことに対応する第２のパラメータに第２の修正を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、書き込み動作を実行するために、この装置は、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例は、１つまたは複数のパラメータを修正した後にメモリアレイで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、１つまたは複数の修正された第２のパラメータを生成するために、１つまたは複数の修正されたパラメータを修正し、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令をさらに含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、第１のアクセス動作の量は、複数のメモリセルの第１のサブセットで実行されるアクセス動作に対応し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、この装置は、複数のメモリセルの第１のサブセットを含むメモリセルのセットで書き込み動作を実行し、メモリセルのセットの第２のサブセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットの第２のサブセットを含むメモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

本明細書において説明される方法７００および装置のいくつかの実施例では、１つまたは複数のパラメータは、しきい値電圧が読み出し電圧を下回ることと関連づけられた第１の論理状態を書き込むことと関連づけられ、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、この装置は、第１の論理状態を書き込み、メモリセルのセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、しきい値電圧が読み出し電圧を上回ることと関連づけられた第２の論理状態を書き込むことと関連づけられた書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットのうちの１つまたは複数に第２の論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

方法７００の実施例は、アクセス動作の量の文脈で説明されているが、本開示により書き込み動作に対するパラメータを修正することは、追加的または代替的に、メモリデバイスの識別された温度、メモリデバイスのエラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー、メモリデバイスの書き込まれたメモリセルのしきい値電圧の変化を示すエラー）の量または率など、何らかの他の特性または条件に基づいてよい。一般的に、本開示による書き込み動作のパラメータの修正は、しきい値電圧の実際のもしくは推論される変化もしくは移動に対応する条件もしくは特性、またはメモリデバイスの他の材料特性もしくは応答挙動の何らかの検出に基づいて行われてよい。

図８は、本明細書で開示される実施例による、メモリデバイスのための適応型書き込み動作をサポートする１つまたは複数の方法８００を示すフローチャートを示す。方法８００の動作は、本明細書において説明されるメモリデバイスまたはそのコンポーネントによって実施されてよい。たとえば、方法８００の動作は、図６を参照して説明されるメモリデバイス６０５によって実行されてよい。いくつかの実施例では、メモリデバイスは、説明された機能を実行するようにメモリデバイスの機能要素を制御するために、命令のセットを実行することがある。追加的または代替的に、メモリデバイスは、特殊目的ハードウェアまたは回路構成要素を使用して説明された機能の態様を実行してよい。

８０５では、メモリデバイスは、第１のパルスの大きさおよび第１のパルス持続時間に従って、メモリアレイで１つまたは複数の第１の書き込み動作を実行してよい。８０５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８０５の動作の態様は、図６を参照して説明される書き込み動作マネージャによって実行されてよい。

８１０では、メモリデバイスは、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別してよい。８１０の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１０の動作の態様は、図６を参照して説明される劣化検出器によって実行されてよい。

８１５では、メモリデバイスは、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに基づいて、第２のパルスの大きさおよび第２のパルス持続時間に従って、メモリアレイで１つまたは複数の第２の書き込み動作を実行してよい。８１５の動作は、本明細書において説明される方法により実行されてよい。いくつかの実施例では、８１５の動作の態様は、図６を参照して説明される書き込み動作マネージャによって実行されてよい。

いくつかの実施例では、本明細書において説明される装置は、方法８００などの１つまたは複数の方法を実行してよい。この装置は、第１のパルスの大きさおよび第１のパルス持続時間に従って、メモリアレイで１つまたは複数の第１の書き込み動作を実行し、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別し、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別したことに基づいて、第２のパルスの大きさおよび第２のパルス持続時間に従って、メモリアレイで１つまたは複数の第２の書き込み動作を実行するための特徴、手段、回路構成要素、または命令（たとえば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含んでよい。

本明細書において説明される方法８００および装置のいくつかの実施例では、第２のパルスの大きさは、第１のパルスの大きさよりも大きいことがあり、第２のパルス持続時間は、第１のパルス持続時間よりも短いことがある。

本明細書において説明される方法８００および装置のいくつかの実施例は、メモリアレイに対応するレジスタ内でアクセス動作を数えるための動作、特徴、手段、回路構成要素、または命令をさらに含んでよく、メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別することは、数えられたアクセス動作を構成されるしきい値に比較することを含んでよい。

本明細書において説明される方法８００および装置のいくつかの実施例では、１つまたは複数の第２の書き込み動作を実行することは、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するための動作、特徴、手段、回路構成要素、または命令を含んでよい。

方法８００の実施例は、アクセス動作の量の文脈で説明されているが、本開示により書き込み動作に対するパラメータを修正することは、追加的または代替的に、メモリデバイスの識別された温度、メモリデバイスのエラー（たとえば、アクセスエラー、読み出しエラー、書き込みエラー、メモリデバイスの書き込まれたメモリセルのしきい値電圧の変化を示すエラー）の量または率など、何らかの他の特性または条件に基づいてよい。一般的に、本開示による書き込み動作のパラメータの修正は、しきい値電圧の実際のもしくは推論される変化もしくは移動に対応する条件もしくは特性、またはメモリデバイスの他の材料特性もしくは応答挙動の何らかの検出に基づいて行われてよい。

上記で説明される方法は可能な実施例について説明しており、動作およびステップは並べ替えられてもよいし修正されてもよく、他の実施例も可能であることに留意されたい。さらに、方法のうちの２つ以上の部分が組み合わされてよい。

装置が説明される。この装置は、メモリセルのセットを含むメモリアレイを含んでよい。いくつかの実施例では、メモリセルの各々は、記憶素子と関連づけられた材料プロパティの変化に基づく値を記憶するそれぞれの記憶素子と関連づけられてよい。この装置はまた、メモリアレイで実行されるアクセス動作の量がしきい値を超えることを識別し、この識別に基づいて書き込み動作の１つまたは複数のパラメータを修正し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行することによって、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むように構成される回路構成要素を含んでよい。

いくつかの実施例では、１つまたは複数のパラメータを修正するために、回路構成要素は、書き込み動作の電流の大きさ、書き込み動作の書き込みパルス持続時間、または両方を修正するように構成されてよい。

いくつかの実施例では、１つまたは複数のパラメータを修正するために、回路構成要素は、第１の論理状態を書き込むことに対応するパラメータに第１の修正を実行し、第２の論理状態を書き込むことに対応する第２のパラメータに第２の修正を実行するように構成されてよい。

いくつかの実施例では、書き込み動作を実行するために、回路構成要素は、第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するように構成されてよい。

いくつかの実施例では、回路構成要素は、１つまたは複数のパラメータを修正した後にメモリアレイで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、１つまたは複数の修正された第２のパラメータを生成するために、１つまたは複数の修正されたパラメータを修正し、メモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するように構成されてよい。

いくつかの実施例では、アクセス動作の量は、複数のメモリセルの第１のサブセットで実行されるアクセス動作に対応し、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、回路構成要素は、複数のメモリセルの第１のサブセットを含むメモリセルのセットで書き込み動作を実行するように構成される。いくつかの実施例では、回路構成要素は、メモリセルのセットの第２のサブセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットの第２のサブセットを含むメモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するようにさらに構成されてよい。

いくつかの実施例では、１つまたは複数のパラメータは、しきい値電圧が読み出し電圧を下回ることと関連づけられた第１の論理状態を書き込むことと関連づけられ、１つまたは複数の修正されたパラメータに従って書き込み動作を実行するために、回路構成要素は、第１の論理状態を書き込むように構成される。いくつかの実施例では、回路構成要素は、メモリセルのセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、第２のアクセス動作の量が第２のしきい値を超えることを識別したことに基づいて、しきい値電圧が読み出し電圧を上回ることと関連づけられた第２の論理状態を書き込むことと関連づけられた書き込み動作の１つまたは複数の第２のパラメータを修正し、メモリセルのセットのうちの１つまたは複数に第２の論理状態を書き込むために、１つまたは複数の修正された第２のパラメータに従って書き込み動作を実行するようにさらに構成されてよい。

本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組み合わせによって表され得る。いくつかの図面が、信号を単一の信号として示すことがある。しかしながら、信号は信号のバスを表すことがあり、このバスはさまざまなビット幅を有し得ることは、当業者によって理解されよう。

本明細書で使用されるとき、「仮想接地」という用語は、約ゼロボルト（０Ｖ）の電圧で保たれるが接地に直接的に結合されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖに戻り得る。仮想接地は、演算アンプと抵抗からなる分圧器などのさまざまな電子回路要素を使用して実施され得る。他の実施例も可能である。「仮想接地」または「仮想的に接地された」は、約０Ｖに接続されることを意味する。

「電子通信」、「導電性接触」、「接続された」、および「結合された」という用語は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指すことがある。コンポーネントは、コンポーネント間の信号の流れを任意の時間にサポートすることができる導電路がコンポーネント間にある場合、互いと電子通信する（またはこれと導電性接触する、またはこれと接続される、またはこれと結合される）と考えられる。所与の時間に、互いと電子通信する（またはこれと導電性接触する、またはこれと接続された、またはこれと結合された）コンポーネント間の導電路は、接続されたコンポーネントを含むデバイスの動作に基づいて、開回路であってもよいし、閉回路であってもよい。接続されたコンポーネント間の導電路は、コンポーネント間の直接的な導電路であってもよいし、接続されたコンポーネント間の導電路は、スイッチ、トランジスタ、または他のコンポーネントなどの中間コンポーネントを含み得る間接的な導電路であってもよい。いくつかの場合では、接続されたコンポーネント信号の流れは、たとえば、スイッチまたはトランジスタなどの１つまたは複数の中間コンポーネントを使用して、ある時間にわたって中断されることがある。

「結合」という用語は、信号が導電路上において現在コンポーネント間で通信することができないコンポーネント間の開回路関係から、導電路上で信号がコンポーネント間で通信可能であるコンポーネント間の閉回路関係に移る状況を指す。コントローラなどのコンポーネントが他のコンポーネントを一緒に結合するとき、そのコンポーネントは、以前は信号が流れることを可能にしなかった導電路上で信号が他のコンポーネント間を流れることを可能にする変更を開始する。

「絶縁される」という用語は、信号がコンポーネント間を流れることが現在可能でないコンポーネント間の関係を指す。コンポーネントは、それらの間に開回路が存在する場合、互いから絶縁される。たとえば、コンポーネント間に設置されたスイッチによって分離された２つのコンポーネントは、スイッチが開であるとき、互いから絶縁される。コントローラが２つのコンポーネントを互いから絶縁するとき、コントローラは、以前は信号が流れることを可能にした導電路を使用して信号がコンポーネント間を流れるのを防止する変更に影響する。

本明細書において使用される「層」という用語は、幾何学的構造の階層またはシートを指す。各層は、３つの次元（たとえば、高さ、幅、および深さ）を有してよく、表面の少なくとも一部分を覆うことがある。たとえば、層は、２つの寸法が第３の寸法よりも大きい３次元構造、たとえば薄層であってよい。層は、異なる要素、コンポーネント、および／または材料を含んでよい。いくつかの場合では、１つの層が、２つ以上の副層から構成されることがある。添付の図のうちのいくつかでは、３次元層の２つの次元は、例示の目的で描かれる。

本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、実質的にという用語によって修飾された動詞または形容詞）は、絶対的である必要はないが、特性の利点を達成するように十分に近いことを意味する。

本明細書で使用されるとき、「電極」という用語は、電気導体を指すことがあり、いくつかの場合では、メモリセルまたはメモリアレイの他のコンポーネントへの電気接触として用いられることがある。電極は、メモリアレイの要素またはコンポーネント間の導電路を提供する、トレース、ワイヤ、導電ライン、導電層などを含んでよい。

本明細書で使用されるとき、「短絡」という用語は、問題の２つのコンポーネント間の単一の中間コンポーネントのアクティブ化を介してコンポーネント間に導電路が確立されるコンポーネント間の関係を指す。たとえば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉じられているとき、第２のコンポーネントと信号を交換し得る。したがって、短絡は、電子通信するコンポーネント（またはライン）間の電荷の流れを可能にする動的な動作であり得る。

メモリアレイを含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成されてよい。いくつかの場合では、基板は半導体ウエハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＳ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってよい。基板または基板の小領域の伝導性は、限定するものではないが、亜リン酸、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、イオン注入によって、または他の任意のドーピング手段によって、基板の初期形成または成長中に実行されてよい。

本明細書において論じられるスイッチングコンポーネントまたはトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソースとドレインとゲートとを含む３端子デバイスを備えてよい。端子は、導電性材料たとえば金属を通って他の電子的要素に接続されることがある。ソースおよびドレインは、導電性であってよく、多量にドーピングした、たとえば変性した、半導体領域を備えることがある。ソースとドレインは、少量ドーピングした半導体領域またはチャネルによって分離されることがある。チャネルがｎ型である（すなわち、大多数のキャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（すなわち、大多数のキャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化物によってキャップされてよい。チャネル伝導性は、電圧をゲートに印加することによって制御され得る。たとえば、正の電圧または負の電圧をｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ印加することは、チャネルが導電性になることをもたらすことがある。トランジスタは、トランジスタのしきい値電圧よりも大きいまたはこれに等しい電圧がトランジスタゲートに印加されるとき、「オン」または「アクティブ化」されてよい。トランジスタは、トランジスタのしきい値電圧よりも小さい電圧がトランジスタゲートに印加されるとき、「オフ」または「非アクティブ化」されてよい。

本明細書において添付の図面とともに記載される説明は、例示的な構成について説明したものであり、実施され得るまたは特許請求の範囲内である例をすべて表すとは限らない。本明細書において使用される「例示的な」という用語は、「好ましい」または「他の例よりも有利である」ではなく、「一例、事例、または例示として働く」を意味する。詳細な説明は、説明される技法の理解を提供するために具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施されてよい。いくつかの例では、既知の構造およびデバイスは、説明される実施例の概念を不明瞭にすることを回避するためにブロック図形式で示される。

添付の図では、類似のコンポーネントまたは特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまなコンポーネントは、参照ラベルの後にダッシュと類似のコンポーネントを区別する第２のラベルとを続けることによって区別され得る。単に第１の参照ラベルが本明細書で使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する類似のコンポーネントのうちの任意のコンポーネントに適用可能である。

本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理、ディスクリート・ハードウェア・コンポーネント、または本明細書において説明される機能を実行するように設計されたこれらの任意の組み合わせとともに実施または実行されてよい。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサはまた、コンピューティングデバイスの組み合わせ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成の組み合わせ）として実施されてもよい。

本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実施されてよい。これらの機能は、プロセッサによって実行されるソフトウェアで実施する場合、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲に含まれる。たとえば、ソフトウェアの性質により、上記で説明される機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、異なる物理的場所において機能の部分が実施されるように分散されることを含めて、さまざまな位置に物理的に配置されてもよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前置きされる項目のリスト）内で使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的なリストを示す。また、本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及と解釈されないものとする。たとえば、「条件Ａに基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づくことがある。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも一部は基づく」という句と同じ様式で解釈されるものとする。

本明細書における説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対するさまざまな修正は、当業者には明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される実施例および設計に限定されず、本明細書で開示される原理および新規な特徴に一致する最も広い範囲が与えられるべきである。

Claims (25)

1. メモリアレイで実行されるアクセス動作の量を識別することであって、前記メモリアレイが複数のメモリセルを含み、前記複数のメモリセルの各々が、値を記憶するそれぞれの記憶素子と関連づけられ、前記値が、前記記憶素子と関連づけられた材料プロパティの変化に少なくとも一部は基づいている、識別することと、
   前記識別されたアクセス動作の量に少なくとも一部は基づいて、書き込み動作に対する１つまたは複数のパラメータを修正することと、
   前記１つまたは複数の修正されたパラメータに従って前記書き込み動作を実行することによって、前記複数のメモリセルのうちの１つまたは複数に論理状態を書き込むことと
   を含む方法。
2. 前記識別されたアクセス動作の量がしきい値を超えることを決定することをさらに含み、前記１つまたは複数のパラメータを修正することが、前記決定に少なくとも一部は基づいている、
   請求項１に記載の方法。
3. 前記書き込み動作の前記１つまたは複数のパラメータを修正することが、
   前記書き込み動作の電流の大きさを修正することを含む、請求項１に記載の方法。
4. 前記書き込み動作の前記１つまたは複数のパラメータを修正することが、
   前記書き込み動作の書き込みパルス持続時間を修正することを含む、請求項１に記載の方法。
5. 前記書き込み動作の前記１つまたは複数のパラメータを修正することが、
   第１の論理状態を書き込むことに対応する第１のパラメータを修正することと、
   第２の論理状態を書き込むことに対応する第２のパラメータを修正することとを含む、請求項１に記載の方法。
6. 前記書き込み動作を実行することが、
   第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加することと、
   第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加することとを含む、請求項１に記載の方法。
7. 前記メモリアレイで実行される第２のアクセス動作の量を識別することと、
   前記識別された第２のアクセス動作の量に少なくとも一部は基づいて、第２の書き込み動作に対する１つまたは複数の第２のパラメータを修正することと、
   前記複数のメモリセルのうちの１つまたは複数に論理状態を書き込むために、前記１つまたは複数の修正された第２のパラメータに従って、前記第２の書き込み動作を実行することと
   をさらに含む、請求項１に記載の方法。
8. 前記識別された第２のアクセス動作の量が、前記アクセス動作の量を識別した後に実行されるアクセス動作に対応し、
   前記第２の書き込み動作に対する前記１つまたは複数の第２のパラメータを修正することが、前記１つまたは複数の修正されたパラメータを修正することを含む、
   請求項７に記載の方法。
9. 前記第２のアクセス動作の量が、前記アクセス動作の量とは異なる、請求項８に記載の方法。
10. 前記識別されたアクセス動作の量が、前記複数のメモリセルの第１のサブセットで実行されるアクセス動作に対応し、
    前記識別された第２のアクセス動作の量が、前記複数のメモリセルの第２のサブセットで実行されるアクセス動作に対応し、
    前記１つまたは複数の修正されたパラメータに従って前記書き込み動作を実行することが、前記複数のメモリセルの前記第１のサブセットで前記書き込み動作を実行することを含み、
    前記１つまたは複数の修正された第２のパラメータに従って前記書き込み動作を実行することが、前記複数のメモリセルの前記第２のサブセットで前記書き込み動作を実行することを含む、
    請求項７に記載の方法。
11. 前記１つまたは複数のパラメータが、第１の論理状態を書き込むことと関連づけられ、前記１つまたは複数の第２のパラメータが、第２の論理状態を書き込むことと関連づけられる、請求項７に記載の方法。
12. 前記修正前に前記複数のメモリセルのうちの１つまたは複数で第１の読み出し動作を実行することであって、前記第１の読み出し動作が、読み出し電圧を印加することを含む、第１の読み出し動作を実行することと、
    前記修正後に前記複数のメモリセルのうちの１つまたは複数で第２の読み出し動作を実行することであって、前記第２の読み出し動作が、前記読み出し電圧を印加することを含む、第２の読み出し動作を実行することと
    をさらに含む、請求項１に記載の方法。
13. 前記アクセス動作の量が、前記メモリアレイで実行される書き込み動作、読み出し動作、またはそれらの組み合わせの量に対応する、請求項１に記載の方法。
14. 前記アクセス動作の量が、前記複数のメモリセルのサブセットで実行されるアクセス動作に対応する、請求項１に記載の方法。
15. 複数のメモリセルを備えるメモリアレイであって、前記複数のメモリセルの各々が、値を記憶するそれぞれの記憶素子と関連づけられ、前記値が、前記記憶素子と関連づけられた材料プロパティの変化に少なくとも一部は基づいている、メモリアレイと、
    回路構成要素とを備え、前記回路構成要素が、
    前記メモリアレイで実行されるアクセス動作の量がしきい値を超えることを識別し、
    前記識別に少なくとも一部は基づいて、書き込み動作の１つまたは複数のパラメータを修正し、
    前記１つまたは複数の修正されたパラメータに従って前記書き込み動作を実行することによって、前記複数のメモリセルのうちの１つまたは複数に論理状態を書き込むように構成される、
    装置。
16. 前記１つまたは複数のパラメータを修正するために、前記回路構成要素が、
    前記書き込み動作の電流の大きさ、前記書き込み動作の書き込みパルス持続時間、または両方を修正するように構成される、請求項１５に記載の装置。
17. 前記１つまたは複数のパラメータを修正するために、前記回路構成要素が、
    第１の論理状態を書き込むことに対応するパラメータに第１の修正を実行し、
    第２の論理状態を書き込むことに対応する第２のパラメータに第２の修正を実行するように構成される、請求項１５に記載の装置。
18. 前記書き込み動作を実行するために、前記回路構成要素が、
    第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加し、
    第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加するように構成される、請求項１５に記載の装置。
19. 前記回路構成要素が、
    前記１つまたは複数のパラメータを修正した後に前記メモリアレイで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、
    前記第２のアクセス動作の量が前記第２のしきい値を超えることを識別したことに少なくとも一部は基づいて、１つまたは複数の修正された第２のパラメータを生成するために、前記１つまたは複数の修正されたパラメータを修正し、
    前記複数のメモリセルのうちの１つまたは複数に論理状態を書き込むために、前記１つまたは複数の修正された第２のパラメータに従って前記書き込み動作を実行するようにさらに構成される、請求項１５に記載の装置。
20. 前記アクセス動作の量が、前記複数のメモリセルの第１のサブセットで実行されるアクセス動作に対応し、前記１つまたは複数の修正されたパラメータに従って前記書き込み動作を実行するために、前記回路構成要素が、前記複数のメモリセルの前記第１のサブセットを含むメモリセルのセットで前記書き込み動作を実行するように構成され、前記回路構成要素が、
    前記複数のメモリセルの第２のサブセットで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、
    前記第２のアクセス動作の量が前記第２のしきい値を超えることを識別したことに少なくとも一部は基づいて、前記書き込み動作の１つまたは複数の第２のパラメータを修正し、
    前記複数のメモリセルの前記第２のサブセットを含むメモリセルのセットのうちの１つまたは複数に論理状態を書き込むために、前記１つまたは複数の修正された第２のパラメータに従って前記書き込み動作を実行するようにさらに構成される、請求項１５に記載の装置。
21. 前記１つまたは複数のパラメータが、しきい値電圧が読み出し電圧を下回ることと関連づけられた第１の論理状態を書き込むことと関連づけられ、前記１つまたは複数の修正されたパラメータに従って前記書き込み動作を実行するために、前記回路構成要素が、前記第１の論理状態を書き込むように構成され、前記回路構成要素が、
    前記複数のメモリセルで実行される第２のアクセス動作の量が第２のしきい値を超えることを識別し、
    前記第２のアクセス動作の量が前記第２のしきい値を超えることを識別したことに少なくとも一部は基づいて、しきい値電圧が読み出し電圧を上回ることと関連づけられた第２の論理状態を書き込むことと関連づけられた書き込み動作の１つまたは複数の第２のパラメータを修正し、
    前記複数のメモリセルのうちの１つまたは複数に前記第２の論理状態を書き込むために、前記１つまたは複数の修正された第２のパラメータに従って前記書き込み動作を実行するようにさらに構成される、請求項１５に記載の装置。
22. 第１のパルスの大きさおよび第１のパルス持続時間に従って、メモリアレイで１つまたは複数の第１の書き込み動作を実行することと、
    前記メモリアレイで実行されるアクセス動作の量がしきい値を満足させることを識別することと、
    前記メモリアレイで実行される前記アクセス動作の量が前記しきい値を満足させることを識別したことに少なくとも一部は基づいて、第２のパルスの大きさおよび第２のパルス持続時間に従って、前記メモリアレイで１つまたは複数の第２の書き込み動作を実行することと
    を含む、方法。
23. 前記第２のパルスの大きさが、前記第１のパルスの大きさよりも大きく、前記第２のパルス持続時間が、前記第１のパルス持続時間よりも短い、請求項２２に記載の方法。
24. 前記メモリアレイに対応するレジスタ内でアクセス動作を数えることをさらに含み、
    前記メモリアレイで実行される前記アクセス動作の量が前記しきい値を満足させることを識別することが、前記数えられたアクセス動作を構成されるしきい値に比較することを含む、
    請求項２２に記載の方法。
25. 前記１つまたは複数の第２の書き込み動作を実行することが、
    第１の論理状態を書き込むための第１のターゲットメモリセルに、第１の極性を有する第１の電圧を印加することと、
    第２の論理状態を書き込むための第２のターゲットメモリセルに、第２の極性を有する第２の電圧を印加することとを含む、請求項２２に記載の方法。
    
    

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