JP2018521400A - メモリスタ神経形態学的回路及びメモリスタ神経形態学的回路をトレーニングするための方法 - Google Patents
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- 238000012549 training Methods 0.000 title claims abstract description 131
- 238000000034 method Methods 0.000 title claims description 55
- 238000013528 artificial neural network Methods 0.000 claims abstract description 75
- 230000008859 change Effects 0.000 claims abstract description 54
- 210000002569 neuron Anatomy 0.000 claims abstract description 24
- 210000002364 input neuron Anatomy 0.000 claims description 49
- 210000004205 output neuron Anatomy 0.000 claims description 49
- 230000000295 complement effect Effects 0.000 claims description 22
- 239000002070 nanowire Substances 0.000 claims description 19
- 238000001514 detection method Methods 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 8
- 230000000670 limiting effect Effects 0.000 claims description 7
- 230000006870 function Effects 0.000 description 21
- 230000008569 process Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 18
- 230000004913 activation Effects 0.000 description 13
- 230000000644 propagated effect Effects 0.000 description 8
- 238000013459 approach Methods 0.000 description 7
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000010606 normalization Methods 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 3
- 238000005312 nonlinear dynamic Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 210000000225 synapse Anatomy 0.000 description 2
- 230000000946 synaptic effect Effects 0.000 description 2
- 241000284466 Antarctothoa delta Species 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000011066 ex-situ storage Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002372 labelling Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 230000001537 neural effect Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
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- G06N3/08—Learning methods
- G06N3/084—Backpropagation, e.g. using gradient descent
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
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- General Physics & Mathematics (AREA)
- Biophysics (AREA)
- Life Sciences & Earth Sciences (AREA)
- Artificial Intelligence (AREA)
- Evolutionary Computation (AREA)
- General Health & Medical Sciences (AREA)
- Molecular Biology (AREA)
- Computing Systems (AREA)
- Computational Linguistics (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Data Mining & Analysis (AREA)
- Quality & Reliability (AREA)
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Abstract
Description
(数1) ΔG=f(G、V、Δt)
そこにおいて、Gはメモリスタ素子113自体の瞬時コンダクタンス、Vは印加されるトレーニング電圧信号(トレーニング電圧信号の振幅と符号の両方を包含する)、及びΔtはトレーニング電圧信号が印加される期間である。以下では、簡単化のため、ΔGが、表記が明示されることなく、その大きさに関して説明される。
(数2) V=a*logc(ΔG’)+b
そこにおいて、a、b及びcは、メモリスタ素子固有の所定のパラメータであり、ΔG’は、[0,1]の範囲で正規化されたΔGである。この正規化プロセスは、対数関数に対応するための形式的手続きであり、対数マッピングにとっては一般的である。簡潔さのため、数式2の対数関数は、以下の説明及び図において、log()と称される。
(数3) ΔG=ε*x*e
そこにおいて、ΔGは望ましいコンダクタンスの変化、εは任意にセットすることができる学習率、xは前の層からの入力、eは次の層から逆伝搬される誤差である。
(数4) elast=φ’(ydesired−y)
そこにおいて、φ’は出力ニューロン214の活性化関数の導関数、ydesiredは出力ニューロン214の望ましい出力、及びyは出力ニューロン214の実際の出力である。
(数5) ehidden=φ’(whidden−to−next*enext)
そこにおいて、whidden−to−nextは任意の隠れ層と次の層からの重み、enextは次の層からの誤差信号である。φ’は、再び、任意の隠れ層におけるニューロンの活性化関数の導関数である。数式5から、各々の誤差信号は次の層の誤差信号から計算されることが理解される。それゆえ、ニューラルネットワーク10の誤差信号は、最後の層から逆向きに、換言すると、誤差逆伝搬によって計算される。
(数6) Vx〜log(x)、Ve〜−log(e)
そこにおいて、「〜」は比例関係を定義する。ここで、数式6も比例対数関数の形態であるので、VxとVeの値も、図4のようなコンダクタンスマップから直接導出することができる。次に、VxとVeが、トレーニングされる特定のメモリスタ素子の2つの端子に印加される。従って、特定のメモリスタ素子には、Vの全体のトレーニング電圧が入力される。この場合、特定のメモリスタ素子における全体的なコンダクタンス変化は、依然として、望ましいコンダクタンスΔGとなる。これは、トレーニング電圧Vが数式7として与えら得るからである。
(数7) V〜log(x)+log(e)
それは、対数関数の積の性質を使って、数式8に簡略化される。
(数8) V〜log(x*e)
次に、数式3を数式8に代入すると、その結果の関係は数式9となる。
(数9) V〜log(ΔG)
そこにおいて、学習率項εは、数式7〜9がすでに比例関係を定義しているので、無視することができる。換言すれば、トレーニング電圧Vは、特定のメモリスタ素子の2つの端子間に相補電圧VxおよびVeとして物理的に印加されるが、実際には、トレーニング電圧Vも、所望のコンダクタンス変化ΔGの対数値に比例する。
(数10) ΔGBATCH=Σx*e
そこにおいて、x及びeは、入力パターンの各々に対して検出された入力電圧及び誤差電圧に対応し、Σは複数の入力パターンに渡る合計を示す。換言すれば、ΔGBATCHは、入力パターンの全バッチにわたって計算される。
Claims (20)
- ニューラルネットワーク(10)のフィードフォワード動作中に、メモリスタ素子(113、213、413、513)の第1端子の入力電圧を検出する(310)こと、
ニューラルネットワークは、メモリスタ素子と、そのメモリスタ素子に接続されたニューロン回路(112、114、212、214、412、414、512、514)とを含み、
ニューラルネットワークの誤差逆伝搬動作中に、メモリスタ素子の第2端子の誤差電圧を検出する(320)こと、
トレーニングルールに従い、検出された入力電圧と検出された誤差電圧とに基づき、メモリスタ素子の望ましいコンダクタンス変化を計算する(330)こと、及び、
メモリスタ素子にトレーニング電圧を印加する(340)ことを備え、そのトレーニング電圧は、望ましいコンダクタンス変化の対数値に比例する、メモリスタ神経形態学的回路をトレーニングするための方法。 - 望ましいコンダクタンス変化は、検出された入力電圧及び検出された誤差電圧として計算され、そして、
トレーニング電圧は、メモリスタ素子の第1端子への第1相補電圧と、メモリスタ素子の第2端子への第2相補電圧として印加される請求項1の方法。 - 第1相補電圧は、検出された入力電圧の対数値に比例し、そして、
第2相補電圧は、検出された誤差電圧の対数値に比例する請求項2の方法。 - 第1相補電圧がメモリスタ素子の閾値電圧よりも小さくなり、第2相補電圧がメモリスタ素子の閾値電圧よりも小さくなり、及び、第1相補電圧と第2相補電圧の合計がメモリスタ素子の閾値電圧よりも大きくなるように、第1相補電圧と第2相補電圧を制限することと、正規化することとの少なくとも1つをさらに備える請求項2の方法。
- 入力電圧検出ステップと誤差電圧検出ステップとは、複数の入力パターンに対して反復され、そして、
望ましいコンダクタンス変化は、ΔGBATCH=Σx*eとして計算され、そこにおいて、ΔGBATCHはバッチコンダクタンス変化であり、x及びeは、それぞれ、複数の入力パターンの各々で検出された入力電圧及び検出された誤差電圧であり、Σは複数の入力パターンに渡る合計を示す請求項1乃至4のいずれか1項の方法。 - トレーニング電圧がメモリスタ素子の閾値電圧よりも大きくなり、メモリスタ素子の閾値電圧の2倍よりも小さくなるように制限することと、正規化することとの少なくとも1つをさらに備える請求項5の方法。
- ニューロン回路は、複数の入力ニューロン(412、512)と、複数の出力ニューロン(414、514)とを含み、及び、
メモリスタ素子は、クロスバー回路(400、500)として、複数の入力ニューロンを複数の出力ニューロンと交差接続するメモリスタ素子の複数の差動対に含まれる請求項1乃至6のいずれか1項の方法。 - 第1の時間ステップで、メモリスタ素子の複数の差動対の第1のメモリスタ素子をトレーニングすること、第1のメモリスタ素子の各々は、フィードフォワード動作中に正の入力電圧と、誤差逆伝搬動作中に正の誤差電圧とを有するものであり、
第2の時間ステップで、メモリスタ素子の複数の差動対の第2のメモリスタ素子をトレーニングすること、第2のメモリスタ素子の各々は、フィードフォワード動作中に負の入力電圧と、誤差逆伝搬動作中に負の誤差電圧とを有するものであり、
第3の時間ステップで、メモリスタ素子の複数の差動対の第3のメモリスタ素子をトレーニングすること、第3のメモリスタ素子の各々は、フィードフォワード動作中に正の入力電圧と、誤差逆伝搬動作中に負の誤差電圧とを有するものであり、及び
第4の時間ステップで、メモリスタ素子の複数の差動対の第4のメモリスタ素子をトレーニングすること、第4のメモリスタ素子の各々は、フィードフォワード動作中に負の入力電圧と、誤差逆伝搬動作中に正の誤差電圧とを有するものである、をさらに備える請求項7の方法。 - 入力電圧検出ステップは、フィードフォワード動作中に、複数の入力ニューロンにおいて複数の入力電圧を検出することを含み、
誤差電圧検出ステップは、誤差逆伝搬動作中に、複数の出力ニューロンにおいて複数の誤差電圧を検出することを含む請求項7の方法。 - メモリスタ素子の複数の差動対の各メモリスタ素子に対する望ましいコンダクタンス変化を計算するために、検出された複数の入力電圧を、検出された複数の誤差電圧と行列乗算することをさらに備える請求項9の方法。
- 第1の時間ステップで、メモリスタ素子の複数の差動対の第1のメモリスタ素子をトレーニングすること、第1のメモリスタ素子の各々は、正の望ましいコンダクタンス変化を有するものであり、及び、
第2の時間ステップで、メモリスタ素子の複数の差動対の第2のメモリスタ素子をトレーニングすること、第2のメモリスタ素子の各々は、負の望ましいコンダクタンス変化を有するものである、をさらに備え
第1のメモリスタ素子と第2のメモリスタ素子とは同じ端子を供給する請求項10の方法。 - 第1の時間ステップ中に、負の固定電圧が共有される同じ端子に印加され、及び
第2の時間ステップ中に、正の固定電圧が供給される同じ端子に印加される請求項11の方法。 - メモリスタ素子(113、213、413、513)と、
メモリスタ素子に接続されるニューロン回路(112、114、212、214、412、414、512、514)と、
プロセッサ(611)及びメモリ(612)を有するコントローラ(610)と、を備え、
コントローラは、
フィードフォワード動作中に、メモリスタ素子の第1端子の入力電圧を検出し(310)、
誤差逆伝搬動作中に、メモリスタ素子の第2端子の誤差電圧を検出し(320)、
検出された入力電圧及び検出された誤差電圧に基づき、メモリスタ素子の望ましいコンダクタンス変化を計算し(330)、そして、
メモリスタ素子にトレーニング電圧を印加する(340)ようにプログラムされ、
トレーニング電圧は、望ましいコンダクタンス変化の対数値に比例する、ニューラルネットワークを実現するためのメモリスタ神経形態学的回路。 - メモリスタ素子は、ニューロン回路(212、214、412、414、512、514)に接続されたメモリスタ素子の差動対の第1のメモリスタ素子であり、メモリスタ素子の差動対は、第1のメモリスタ素子と第2のメモリスタ素子とを含む請求項13のメモリスタ神経形態学的回路。
- メモリスタ素子の差動対に接続された差動増幅器(230)をさらに備え、
差動増幅器は、第1のメモリスタ素子の出力と第2のメモリスタ素子の出力の差分を計算するように構成される請求項14のメモリスタ神経形態学的回路。 - メモリスタ素子の差動対は、メモリスタ素子の複数の差動対(513)の第1の差動対であり、及び、
メモリスタ素子の複数の差動対は、ニューロン回路(512、514)に接続される請求項14のメモリスタ神経形態学的回路。 - 複数のクロスバーナノワイヤ(470、480)をさらに含み、
ニューロン回路、メモリスタ素子、及び複数のクロスバーナノワイヤは、クロスバー回路(400、500)として一緒に接続される請求項13乃至16のいずれか1項のメモリスタ神経形態学的回路。 - ニューロン回路は、入力ニューロンと出力ニューロンの少なくとも1つを含む請求項13乃至17のいずれか1項のメモリスタ神経形態学的回路。
- メモリスタ素子は、入力ニューロンと出力ニューロンとの間に接続される請求項18のメモリスタ神経形態学的回路。
- 入力ニューロン、出力ニューロン、及びメモリスタ素子が単一の集積回路として一体的に形成される請求項18のメモリスタ神経形態学的回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/797,284 | 2015-07-13 | ||
US14/797,284 US10332004B2 (en) | 2015-07-13 | 2015-07-13 | Memristive neuromorphic circuit and method for training the memristive neuromorphic circuit |
PCT/JP2016/003001 WO2017010049A1 (en) | 2015-07-13 | 2016-06-22 | Memristive neuromorphic circuit and method for training the memristive neuromorphic circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018521400A true JP2018521400A (ja) | 2018-08-02 |
JP6477924B2 JP6477924B2 (ja) | 2019-03-06 |
Family
ID=57757248
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017563139A Active JP6477924B2 (ja) | 2015-07-13 | 2016-06-22 | メモリスタ神経形態学的回路及びメモリスタ神経形態学的回路をトレーニングするための方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10332004B2 (ja) |
JP (1) | JP6477924B2 (ja) |
WO (1) | WO2017010049A1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020129204A1 (ja) * | 2018-12-20 | 2020-06-25 | Tdk株式会社 | ニューロモーフィック回路、ニューロモーフィックアレイの学習方法およびプログラム |
WO2022091794A1 (ja) * | 2020-10-30 | 2022-05-05 | 国立大学法人 奈良先端科学技術大学院大学 | ニューロモーフィック装置及びニューロモーフィックシステム |
JP2022539751A (ja) * | 2019-07-03 | 2022-09-13 | マイクロン テクノロジー,インク. | ニューラルネットワークメモリ |
WO2023228869A1 (ja) * | 2022-05-21 | 2023-11-30 | 渡辺浩志 | シリコンブレイン |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10198691B2 (en) | 2014-06-19 | 2019-02-05 | University Of Florida Research Foundation, Inc. | Memristive nanofiber neural networks |
KR20170045872A (ko) * | 2015-10-20 | 2017-04-28 | 에스케이하이닉스 주식회사 | 시냅스 및 이를 포함하는 뉴로모픽 장치 |
US11037052B2 (en) * | 2015-12-30 | 2021-06-15 | SK Hynix Inc. | Method of reading data from synapses of a neuromorphic device |
WO2017146706A1 (en) * | 2016-02-25 | 2017-08-31 | Hewlett Packard Enterprise Development Lp | Performing complex multiply-accumulate operations |
US11263521B2 (en) * | 2016-08-30 | 2022-03-01 | International Business Machines Corporation | Voltage control of learning rate for RPU devices for deep neural network training |
KR102620708B1 (ko) * | 2016-11-07 | 2024-01-04 | 에스케이하이닉스 주식회사 | 에러 보정부를 갖는 뉴로모픽 소자 |
JP2020521248A (ja) * | 2017-05-22 | 2020-07-16 | ユニバーシティ オブ フロリダ リサーチ ファンデーション インコーポレーティッド | 二部メモリスタネットワークにおける深層学習 |
WO2018215867A1 (ja) * | 2017-05-22 | 2018-11-29 | 株式会社半導体エネルギー研究所 | 表示システム、および電子機器 |
JP6724863B2 (ja) | 2017-05-29 | 2020-07-15 | 株式会社デンソー | 畳み込みニューラルネットワーク |
JP6724870B2 (ja) * | 2017-06-19 | 2020-07-15 | 株式会社デンソー | 人工ニューラルネットワーク回路の訓練方法、訓練プログラム、及び訓練装置 |
JP6805984B2 (ja) | 2017-07-06 | 2020-12-23 | 株式会社デンソー | 畳み込みニューラルネットワーク |
KR20190007642A (ko) * | 2017-07-13 | 2019-01-23 | 에스케이하이닉스 주식회사 | 다수의 시냅스 블록들을 갖는 뉴로모픽 소자 |
EP3435378A1 (en) * | 2017-07-27 | 2019-01-30 | Universität Zürich | Differential memristive circuit |
JP6773621B2 (ja) | 2017-09-15 | 2020-10-21 | 株式会社東芝 | 演算装置 |
KR102067112B1 (ko) * | 2017-10-17 | 2020-01-16 | 한양대학교 산학협력단 | Pcm 기반의 뉴런 네트워크 소자 |
US11373091B2 (en) | 2017-10-19 | 2022-06-28 | Syntiant | Systems and methods for customizing neural networks |
US11348002B2 (en) * | 2017-10-24 | 2022-05-31 | International Business Machines Corporation | Training of artificial neural networks |
US11138501B2 (en) | 2018-02-22 | 2021-10-05 | International Business Machines Corporation | Hardware-implemented training of an artificial neural network |
US11403518B2 (en) * | 2018-04-25 | 2022-08-02 | Denso Corporation | Neural network circuit |
US10319439B1 (en) | 2018-05-15 | 2019-06-11 | International Business Machines Corporation | Resistive processing unit weight reading via collection of differential current from first and second memory elements |
US11328204B2 (en) | 2018-07-24 | 2022-05-10 | Sandisk Technologies Llc | Realization of binary neural networks in NAND memory arrays |
US11170290B2 (en) * | 2019-03-28 | 2021-11-09 | Sandisk Technologies Llc | Realization of neural networks with ternary inputs and binary weights in NAND memory arrays |
US10636484B2 (en) * | 2018-09-12 | 2020-04-28 | Winbond Electronics Corporation | Circuit and method for memory operation |
US10956813B2 (en) * | 2018-09-28 | 2021-03-23 | Intel Corporation | Compute-in-memory circuit having a multi-level read wire with isolated voltage distributions |
JP7259253B2 (ja) | 2018-10-03 | 2023-04-18 | 株式会社デンソー | 人工ニューラルネットワーク回路 |
US11928576B2 (en) | 2018-10-18 | 2024-03-12 | Denso Corporation | Artificial neural network circuit and method for switching trained weight in artificial neural network circuit |
CN109359400B (zh) * | 2018-10-25 | 2023-08-15 | 江西理工大学 | 一种基于DSP Builder的异构双磁控忆阻器模型数字化电路设计方法 |
CN109325588B (zh) * | 2018-11-14 | 2023-10-24 | 南京邮电大学 | 基于忆阻器矩阵的权值运算模块 |
US10903273B2 (en) | 2019-01-04 | 2021-01-26 | International Business Machines Corporation | Phase change memory with gradual conductance change |
US20200226447A1 (en) * | 2019-01-14 | 2020-07-16 | Tetramem Inc. | Implementing hardware neurons using tunneling devices |
US10754921B2 (en) * | 2019-01-16 | 2020-08-25 | International Business Machines Corporation | Resistive memory device with scalable resistance to store weights |
US11755894B2 (en) * | 2019-04-09 | 2023-09-12 | Cirrus Logic Inc. | Computing circuitry for configuration and operation of cells and arrays comprising memristor elements |
GB2583790A (en) * | 2019-05-07 | 2020-11-11 | Cirrus Logic Int Semiconductor Ltd | Computing circuitry |
US20210049504A1 (en) * | 2019-08-14 | 2021-02-18 | Rain Neuromorphics Inc. | Analog system using equilibrium propagation for learning |
CN114341984A (zh) * | 2019-09-05 | 2022-04-12 | 美光科技公司 | 执行与突触前尖峰信号相关的存算一体化操作,及相关方法及系统 |
US11915124B2 (en) | 2019-09-05 | 2024-02-27 | Micron Technology, Inc. | Performing processing-in-memory operations related to spiking events, and related methods, systems and devices |
US11568200B2 (en) | 2019-10-15 | 2023-01-31 | Sandisk Technologies Llc | Accelerating sparse matrix multiplication in storage class memory-based convolutional neural network inference |
US11625586B2 (en) | 2019-10-15 | 2023-04-11 | Sandisk Technologies Llc | Realization of neural networks with ternary inputs and ternary weights in NAND memory arrays |
KR102584868B1 (ko) | 2020-01-06 | 2023-10-04 | 서울대학교산학협력단 | 온칩 학습이 가능한 뉴로모픽 아키텍쳐 |
US11501148B2 (en) | 2020-03-04 | 2022-11-15 | International Business Machines Corporation | Area and power efficient implementations of modified backpropagation algorithm for asymmetric RPU devices |
US11562240B2 (en) | 2020-05-27 | 2023-01-24 | International Business Machines Corporation | Efficient tile mapping for row-by-row convolutional neural network mapping for analog artificial intelligence network inference |
US11568217B2 (en) | 2020-07-15 | 2023-01-31 | International Business Machines Corporation | Sparse modifiable bit length deterministic pulse generation for updating analog crossbar arrays |
US11443171B2 (en) | 2020-07-15 | 2022-09-13 | International Business Machines Corporation | Pulse generation for updating crossbar arrays |
CN113328738B (zh) * | 2021-05-31 | 2022-09-16 | 郑州轻工业大学 | 一种通用型双曲函数忆阻器电路模型 |
WO2023128792A1 (en) * | 2021-12-30 | 2023-07-06 | PolyN Technology Limited | Transformations, optimizations, and interfaces for analog hardware realization of neural networks |
CN115169539B (zh) * | 2022-07-28 | 2023-06-02 | 盐城工学院 | 一种基于惯性复值忆阻神经网络的保密通信方法 |
CN115903470B (zh) * | 2022-09-23 | 2023-07-18 | 盐城工学院 | 一种惯性复值忆阻神经网络的滞后同步控制方法 |
CN116430715B (zh) * | 2022-12-08 | 2023-11-03 | 盐城工学院 | 一种时变时滞忆阻递归神经网络的有限时间同步控制方法 |
CN115755621B (zh) * | 2022-12-08 | 2023-05-09 | 盐城工学院 | 一种忆阻递归神经网络的有限时间自适应同步控制方法 |
CN117031962B (zh) * | 2023-09-08 | 2024-01-02 | 盐城工学院 | 一种时滞忆阻细胞神经网络的固定时间同步控制方法 |
CN117879941A (zh) * | 2024-01-10 | 2024-04-12 | 盐城工学院 | 一种基于量化控制的模糊神经网络的保密通信方法 |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3210319B2 (ja) * | 1990-03-01 | 2001-09-17 | 株式会社東芝 | ニューロチップおよびそのチップを用いたニューロコンピュータ |
FR2687814A1 (fr) * | 1992-02-26 | 1993-08-27 | Philips Electronique Lab | Processeur neuronal a cellules synaptiques reparties. |
US6876989B2 (en) * | 2002-02-13 | 2005-04-05 | Winbond Electronics Corporation | Back-propagation neural network with enhanced neuron characteristics |
JP5154666B2 (ja) * | 2008-03-14 | 2013-02-27 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー. | ニューロモーフィック回路 |
US8463723B2 (en) | 2009-03-01 | 2013-06-11 | International Business Machines Corporation | Electronic synapse |
US8447714B2 (en) | 2009-05-21 | 2013-05-21 | International Business Machines Corporation | System for electronic learning synapse with spike-timing dependent plasticity using phase change memory |
US8250010B2 (en) | 2009-05-21 | 2012-08-21 | International Business Machines Corporation | Electronic learning synapse with spike-timing dependent plasticity using unipolar memory-switching elements |
US8812418B2 (en) * | 2009-06-22 | 2014-08-19 | Hewlett-Packard Development Company, L.P. | Memristive adaptive resonance networks |
US8527438B2 (en) | 2009-12-22 | 2013-09-03 | International Business Machines Corporation | Producing spike-timing dependent plasticity in an ultra-dense synapse cross-bar array |
US8433665B2 (en) | 2010-07-07 | 2013-04-30 | Qualcomm Incorporated | Methods and systems for three-memristor synapse with STDP and dopamine signaling |
US8694452B2 (en) | 2010-07-07 | 2014-04-08 | Qualcomm Incorporated | Methods and systems for CMOS implementation of neuron synapse |
US9092736B2 (en) | 2010-07-07 | 2015-07-28 | Qualcomm Incorporated | Communication and synapse training method and hardware for biologically inspired networks |
US8655813B2 (en) | 2010-12-30 | 2014-02-18 | International Business Machines Corporation | Synaptic weight normalized spiking neuronal networks |
US8482955B2 (en) * | 2011-02-25 | 2013-07-09 | Micron Technology, Inc. | Resistive memory sensing methods and devices |
FR2977350B1 (fr) * | 2011-06-30 | 2013-07-19 | Commissariat Energie Atomique | Reseau de neurones artificiels a base de dispositifs memristifs complementaires |
FR2977351B1 (fr) * | 2011-06-30 | 2013-07-19 | Commissariat Energie Atomique | Methode d'apprentissage non supervise dans un reseau de neurones artificiel a base de nano-dispositifs memristifs et reseau de neurones artificiel mettant en oeuvre la methode. |
US8832009B2 (en) * | 2012-05-15 | 2014-09-09 | The United States Of America As Represented By The Secretary Of The Air Force | Electronic charge sharing CMOS-memristor neural circuit |
US20140358512A1 (en) * | 2013-06-03 | 2014-12-04 | International Business Machines Corporation | Automated construction of ion-channel models in a multi-comparment models |
JP5659361B1 (ja) * | 2013-07-04 | 2015-01-28 | パナソニックIpマネジメント株式会社 | ニューラルネットワーク回路、およびその学習方法 |
JP6501146B2 (ja) * | 2014-03-18 | 2019-04-17 | パナソニックIpマネジメント株式会社 | ニューラルネットワーク回路およびその学習方法 |
US10198691B2 (en) * | 2014-06-19 | 2019-02-05 | University Of Florida Research Foundation, Inc. | Memristive nanofiber neural networks |
US10885429B2 (en) * | 2015-07-06 | 2021-01-05 | University Of Dayton | On-chip training of memristor crossbar neuromorphic processing systems |
US9847125B2 (en) * | 2015-08-05 | 2017-12-19 | University Of Rochester | Resistive memory accelerator |
US10748064B2 (en) * | 2015-08-27 | 2020-08-18 | International Business Machines Corporation | Deep neural network training with native devices |
US10325006B2 (en) * | 2015-09-29 | 2019-06-18 | International Business Machines Corporation | Scalable architecture for analog matrix operations with resistive devices |
US10248907B2 (en) * | 2015-10-20 | 2019-04-02 | International Business Machines Corporation | Resistive processing unit |
US9779355B1 (en) * | 2016-09-15 | 2017-10-03 | International Business Machines Corporation | Back propagation gates and storage capacitor for neural networks |
-
2015
- 2015-07-13 US US14/797,284 patent/US10332004B2/en active Active
-
2016
- 2016-06-22 JP JP2017563139A patent/JP6477924B2/ja active Active
- 2016-06-22 WO PCT/JP2016/003001 patent/WO2017010049A1/en active Application Filing
Non-Patent Citations (1)
Title |
---|
HASAN, RAQIBUL ET AL.: "Enabling Back Propagation Training of Memristor Crossbar Neuromorphic Processors", 2014 INTERNATIONAL JOINT CONFERENCE ON NEURAL NETWORKS, JPN6018035204, 4 September 2014 (2014-09-04), pages 21 - 28 * |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020129204A1 (ja) * | 2018-12-20 | 2020-06-25 | Tdk株式会社 | ニューロモーフィック回路、ニューロモーフィックアレイの学習方法およびプログラム |
JPWO2020129204A1 (ja) * | 2018-12-20 | 2021-03-11 | Tdk株式会社 | ニューロモーフィック回路、ニューロモーフィックアレイの学習方法およびプログラム |
JP2022539751A (ja) * | 2019-07-03 | 2022-09-13 | マイクロン テクノロジー,インク. | ニューラルネットワークメモリ |
WO2022091794A1 (ja) * | 2020-10-30 | 2022-05-05 | 国立大学法人 奈良先端科学技術大学院大学 | ニューロモーフィック装置及びニューロモーフィックシステム |
WO2023228869A1 (ja) * | 2022-05-21 | 2023-11-30 | 渡辺浩志 | シリコンブレイン |
Also Published As
Publication number | Publication date |
---|---|
US10332004B2 (en) | 2019-06-25 |
US20170017879A1 (en) | 2017-01-19 |
WO2017010049A1 (en) | 2017-01-19 |
JP6477924B2 (ja) | 2019-03-06 |
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A131 | Notification of reasons for refusal |
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