JPWO2008153124A1 - 半導体装置及びその駆動方法 - Google Patents

Abstract

従来の抵抗変化素子ＲｅＲＡＭの動作上の問題点、即ち、所定電圧の信号を所定期間連続して印加して抵抗変化素子のセット・リセット動作を行った場合のセット・リセット動作の不安定性を解決し、安定で確実、かつ高速なセット・リセット動作が可能な半導体装置及びその駆動方法を提供する。電圧の印加に応じて、第一の状態と、該第一の状態よりも抵抗率の低い第二の状態と、に変化する可変抵抗体に対して、該第一の状態に対応する第一の電圧値と、該第一の電圧値の絶対値よりも絶対値の小さな第二の電圧値とを交互に推移する波形を印加する。

Description

［関連出願の記載］
本発明は、日本国特許出願：特願２００７−１５８９３８号（２００７年６月１５日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、抵抗変化素子を有する半導体装置及びその駆動方法に関する。

近年、書き換え可能な半導体記憶装置として不揮発性メモリの需要が増加している。不揮発性メモリの代表例であるフラッシュメモリにおいては、フローティングゲートを用いたものが主流であるが、トンネルゲート酸化膜の薄層化が困難であるとされており、微細化限界に近づきつつあるとされている。一方、フラッシュメモリの微細化限界を打破する不揮発性メモリとして抵抗変化型素子を用いるメモリが提案されている。これらは従来の不揮発性メモリとしてはもちろんのこと、高速に動作する汎用メモリとしても期待されている。抵抗変化型素子を用いたメモリには、マグネティックＲＡＭ(ＭＲＡＭ)、相変化型ＲＡＭ（ＰＲＡＭ）、レジスティブＲＡＭ（ＲｅＲＡＭ）、プログラマブル・メタライゼーション・セル（ＰＭＣ）などがある。これらには、それぞれ固有の書き換え条件、抵抗変化率、書き換え回数が存在するが、低抵抗状態と高抵抗状態の間の抵抗比で定義される抵抗変化率が高いものはＲｅＲＡＭおよびＰＭＣであり、より高い読み出しマージンが期待できる。

ＰＲＡＭやＲｅＲＡＭ、ＰＭＣなどの抵抗変化素子では、低抵抗状態へのスイッチングはセット動作、高抵抗状態へのスイッチングはリセット動作と呼ばれることが多い。本明細書でも、低抵抗状態へのスイッチングをセット動作、高抵抗状態へのスイッチングをリセット動作と定義する。ＰＭＣでは、セット・リセット動作の際にイオン伝導および電気化学反応を用いるため、セット動作とリセット動作で異なる極性の電圧を抵抗変化素子に印加する。一方、ＲｅＲＡＭのセット・リセット動作では、ＰＭＣと同様にセット・リセット動作に異なる極性の電圧を用いる場合と同一極性（または単極性）の電圧印加によって行う例が報告されている。

例えば、特許文献１に述べられている、ペロブスカイト系の材料を用いたＲｅＲＡＭでは、セット・リセット動作に異なる極性の電圧パルスを抵抗変化素子に印加することによりセット・リセット動作の繰り返しが可能になっている。一方で、例えば、特許文献２および特許文献３に述べられている遷移金属酸化物を用いたＲｅＲＡＭでは、セット・リセット動作に単極性の電圧を用いている。単極性の電圧掃引または電圧パルス印加によりセット・リセット動作が可能なため、負電圧発生回路が不要であり、メモリ回路における周辺回路を小さくし、セル占有面積を大きく取ることが可能となっている。

特許文献２および特許文献３に述べられている遷移金属酸化物を用いた抵抗変化素子ＲｅＲＡＭを有する半導体記憶装置を図１２に示す。 図１２に示す半導体記憶装置１００は、次の構成からなっている。半導体であるシリコン基板１１０上に、ソースおよびドレイン電極となる不純物拡散層（ソース）１１１および不純物拡散層（ドレイン）１１２が形成され、シリコン基板１１０上にはシリコン酸化膜に代表されるゲート絶縁膜１１３が形成され、ゲート絶縁膜１１３上にはポリシリコンに代表されるゲート電極１１４が形成されて、いわゆるＭＯＳ型のトランジスタ構造１０１が形成されている。さらに、２つの電極１１５および１１６、および可変抵抗体１１７からなる抵抗変化素子１０２の片方の電極１１５は、ＭＯＳ型のトランジスタ構造１０１の不純物拡散層（ドレイン）１１２に接続され、抵抗変化素子１０２のもう片方の電極１１６は上部の配線１１８に接続している。

米国特許第６２０４１３９号明細書 特開２００４−３６３６０４号公報 特開２００６−２７９０４２号公報 Ｈｏｓｏｉ ｅｔ ａｌ．、インターナショナル・エレクトロン・デバイス・ミーティング、２００６年、論文番号３０−７（後述）

以上の特許文献１〜３及び非特許文献１の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下に本発明による関連技術の分析を与える。
図１２に示す従来の半導体装置の一通りの動作について考察する。図１２に示す半導体記憶装置１００において、単極性の電圧を用いた抵抗変化素子１０２のスイッチング動作を図１３に示す。ここでは、抵抗変化素子１０２の２つの電極１１５と１１６の間に印加される電圧をＶ_ｓｗと表記する。半導体記憶装置１００において、抵抗変化素子１０２に所望の電圧Ｖ_ｓｗを印加するためには、不純物拡散層（ソース）１１１と上部の配線１１８の間にＶ_ｓｗより高い電圧を印加し、ゲート電極１１４にトランジスタ構造１０１がオン状態になる閾値電圧以上の電圧を印加する。抵抗変化素子１０２に印加した電圧Ｖ_ｓｗの変化に対して抵抗変化素子１０２を流れる電流の関係は、例えば図１３に示す関係となる。抵抗変化素子１０２が低抵抗状態すなわちセット状態の場合、印加電圧Ｖ_ｓｗに対して図１３中の電圧−電流特性Ａ１２１に従った振る舞いを示す。即ち、Ｖ_ｓｗが低い領域では低抵抗状態のため、電流が多く流れるが、ある電圧Ｖ_１を超えると、電流値が急激に減少する。これは、抵抗変化素子１０２が高抵抗状態すなわちリセット状態へとスイッチングした結果である。さらにＶ_ｓｗを増加していきある電圧Ｖ_２を超えると、電流値が急激に増加する。これは、抵抗変化素子１０２が再度セット状態へとスイッチングした結果である。一方で、抵抗変化素子１０２が高抵抗状態すなわちリセット状態の場合、印加電圧Ｖ_ｓｗに対して図１３中の電圧−電流特性Ｂ１２２に従った振る舞いを示す。即ち、Ｖ_ｓｗが低い領域では高抵抗状態のため、電流が流れにくいが、電圧Ｖ_１を超えても高抵抗状態は変化しない。さらにＶ_ｓｗを増加していき、電圧Ｖ_２を超えると、電流値が急激に増加する。

図１３より、Ｖ_ｓｗ＜Ｖ_１の領域では高抵抗状態および低抵抗状態のいずれも安定であるが、高抵抗状態が安定なのはＶ_１＜Ｖ_ｓｗ＜Ｖ_２の領域で、低抵抗状態が安定なのはＶ_ｓｗ＞Ｖ_２の領域であることが分かる。特許文献２では、以上の事実を利用して、リセット動作はＶ_１＜Ｖ_ｓｗ＜Ｖ_２の条件で行い、セット動作はＶ_ｓｗ＞Ｖ_２の条件で行うと良いとしている。一方で、特許文献３では、セット動作をＶ_ｓｗ＞Ｖ_２の条件で電圧パルスを１ｎｓないし１００ｎｓ印加することにより行い、リセット動作はＶ_１＜Ｖ_ｓｗ＜Ｖ_２の条件で、電圧パルスを１μｓないし１００μｓ印加することにより行うのが良いとしている。

ところが、本発明者らが従来の半導体装置について検討を重ねていくと、いくつかの難点に直面した。以下、その中でも重要と考えられる以下の点について、さらに考察する。

特許文献２に示された上述の従来例の構造を試作検討してみると、消去状態に不安定性があることが判明した。単極性動作を行うＲｅＲＡＭのセットおよびリセット動作においては同符号でそれぞれ振幅の異なる電圧を抵抗変化素子の両端に印加するが、リセット動作においてリセット中にセット動作が同時に起こってしまうという問題が明らかになってきた。言い換えると、特許文献２で述べられている「リセット電圧」というのは、リセット状態になりやすい電圧であってセット動作も起こりうるものであり、また一方で、「セット電圧」もセット状態になりやすい電圧であってリセット動作も起こりうることが判明した。この現象は、特許文献３に記してあるパルス幅のパルス印加でも起こってしまっていた。このため、リセット動作後に抵抗値を読み出すベリファイ動作が必要となり、リセット状態を確実に実現するまでに長い時間がかかってしまい、回路動作としての遅延が発生するという問題が発生した。また、十分な高抵抗状態にするためには、大きな電流を流す必要があるという事実も判明し、半導体装置の低消費電力化という観点から不利になることが分かってきた。

この問題に対する解決方法として、セット・リセット動作のいずれかの場合に回路を切り替えて固定抵抗を挿入し素子に印加される電圧を抑制する手法が非特許文献１に提案されている。これによりセット時に起こるリセット動作が抑えられ、セット動作が確実に行えるとされている。また、この手法は、リセット動作の安定化に用いることが可能である。

しかしながら、この提案では、セット・リセット動作のいずれかの場合に電源と抵抗変化素子の間に固定抵抗を挿入するが、リセット時間にバラツキがあり、リセット動作中にリセットが完了してさらにリセット電圧が印加され続ける場合に、結局セット動作が抑制されないことが判明した。この状況は例えば、抵抗変化素子のセット抵抗値にバラツキがある場合などに起こりうる。すなわち、リセット動作が安定な場合と不安定な場合が発生する問題が生じてしまった。また、抵抗変化素子のウェハ内特性バラツキがあると挿入する固定抵抗の抵抗値を調整しなくてはならず、安定した回路動作を行うことができなかった。以上のことから、より安定で確実なリセット動作が行える駆動方法が必要であることが判明した。

本発明は、以上のように従来の抵抗変化素子ＲｅＲＡＭを有する半導体装置を試作・検討した上で明らかとなった問題点に対応することを出発点とする。即ち、本発明は抵抗変化素子において、所定電圧の信号を所定期間連続して印加して抵抗変化素子のセット・リセット動作を行った場合のセット・リセット動作の不安定性を解決し、安定で確実、かつ高速なセット・リセット動作が可能な半導体装置及びその駆動方法を提供することを課題とする。

本発明の第１の視点において、電圧の印加に応じて、第一の状態と、該第一の状態よりも抵抗率の低い第二の状態と、に変化する可変抵抗体に対して、該第一の状態に対応する第一の電圧値と、該第一の電圧値の絶対値よりも絶対値の小さな第二の電圧値とを交互に推移する波形を印加する半導体装置の駆動方法が提供される。または、第一の電極と、第二の電極と、該第一の電極と該第二の電極との間に挟持されてなる可変抵抗体を含む層と、該第一の電極、該第二の電極のいずれか又は両方と電気的に接続された電圧発生部と、を備え、該第一の電極と、該第二の電極との間の電気抵抗は、該電圧発生部から印加した電圧に応じて、第一の状態と、前記第一の状態よりも抵抗の低い第二の状態と、に変化するものであり、該電圧発生部により、該第一の電極と該第二の電極との間に、該第一の状態に対応する第一の電圧値と、該第一の電圧値の絶対値よりも絶対値の小さな第二の電圧値とを交互に推移する波形を印加する半導体装置の駆動方法が提供される。

上記第１の視点において、上記可変抵抗体に対して、上記第一の電圧値を振幅とする電圧パルス内に、上記第一の電圧値と、上記第二の電圧値と、を交互に複数回推移するステップを有する波形を印加してもよい。

さらに、本発明の第２の視点において、電圧の印加に応じて、第一の状態と、該第一の状態よりも抵抗率の低い第二の状態と、に変化する可変抵抗体に対して、該第二の状態に対応する第三の電圧値と、該第三の電圧値の絶対値よりも絶対値の小さな第四の電圧値とを交互に推移する波形を印加する半導体装置の駆動方法が提供される。または、第一の電極と、第二の電極と、該第一の電極と該第二の電極との間に挟持されてなる可変抵抗体を含む層と、該第一の電極、該第二の電極のいずれか又は両方と電気的に接続された電圧発生部と、を備え、該第一の電極と、該第二の電極との間の電気抵抗は、該電圧発生部から印加した電圧に応じて、第一の状態と、前記第一の状態よりも抵抗の低い第二の状態と、に変化するものであり、該電圧発生部により、該第一の電極と該第二の電極との間に、該第二の状態に対応する第三の電圧値と、該第一の電圧値の絶対値よりも絶対値の小さな第四の電圧値とを交互に推移する波形を印加する半導体装置の駆動方法が提供される。

上記第２の視点において、上記可変抵抗体に対して、上記第三の電圧値を振幅とする電圧パルス内に、上記第三の電圧値と、上記第四の電圧値と、を交互に複数回推移するステップを有する波形を印加してもよい。

また、本発明の第３の視点において、マトリクス状に配列された抵抗変化素子と、電圧発生部と、を含む半導体記憶装置であって、該抵抗変化素子は、可変抵抗体が、第一の電極と、第二の電極と、に接続されてなり、該可変抵抗体は、電圧の印加に応じて、第一の状態と、該第一の状態よりも抵抗率の低い第二の状態と、に変化するものであり、該電圧発生部は、該第一の電極、該第二の電極のいずれか又は両方と電気的に接続され、該電圧発生部は、該第一の状態に対応する第一の電圧値と、該第一の電圧値よりも絶対値の小さな第二の電圧値とを交互に推移する波形の電圧を発生する半導体装置が提供される。

上記第３の視点において、上記電圧発生部は、上記第一の電圧値を振幅とする電圧パルス内に、上記第一の電圧値と、上記第二の電圧値と、を交互に複数回推移するステップを有する波形の電圧を発生するものであってもよい。

また、本発明の第４の視点において、マトリクス状に配列された抵抗変化素子と、電圧発生部と、を含む半導体記憶装置であって、該抵抗変化素子は、可変抵抗体が、第一の電極と、第二の電極と、に接続されてなり、該可変抵抗体は、電圧の印加に応じて、第一の状態と、該第一の状態よりも抵抗率の低い第二の状態と、に変化するものであり、該電圧発生部は、該第一の電極、該第二の電極のいずれか又は両方と電気的に接続され、該電圧発生部は、該第二の状態に対応する第三の電圧値と、該第三の電圧値よりも絶対値の小さな第四の電圧値とを交互に推移する波形の電圧を発生する半導体装置が提供される。

上記第４の視点において、上記電圧発生部は、上記第三の電圧値を振幅とする電圧パルス内に、上記第三の電圧値と、上記第四の電圧値と、を交互に複数回推移するステップを有する波形の電圧を発生するものであってもよい。

本発明の半導体装置及びその駆動方法によれば、可変抵抗体に対するセット・リセット動作についての従来の問題点であったセット・リセット動作の不安定性を解決して、安定で確実、かつ高速なセット・リセット動作とすることができる。

従来の半導体装置の駆動方法による、抵抗変化素子への印加電圧とスイッチング時間との関係を示す模式図である。 本発明の半導体装置及びその駆動方法を示す模式図である。 本発明の半導体装置の駆動方法に用いるその他の入力波形を示す模式図である。 本発明の半導体装置の駆動方法の効果を示す模式図である。 本発明の半導体装置の駆動方法の効果を示す模式図である。 本発明の実施例１の半導体装置の駆動方法の一例としての波形の模式図である。 本発明の実施例１の半導体装置の駆動方法による、累積電圧印加時間と抵抗値との関係を示す模式図である。 本発明の実施例１の半導体装置の駆動方法の一例としての波形の模式図である。 本発明の実施例１の半導体装置の駆動方法によるリセット後抵抗値と、従来の半導体装置の駆動方法によるリセット後抵抗値との比較図である。 本発明の実施例１の半導体装置の駆動方法の一例としての波形の模式図である。 本発明の実施例２の半導体装置の駆動方法の一例としての波形の模式図である。 従来の半導体装置の構造の一例を示す模式図である。 従来の半導体装置の電圧−電流特性の一例を示す模式図である。

符号の説明

１ 半導体装置
１０ 抵抗変化素子
１１ 第一の電極
１２ 第二の電極
１３ 可変抵抗体
１４ 書き換え電源回路
１５ グラウンド線
１００ 半導体記憶装置
１０１ ＭＯＳ型のトランジスタ構造
１０２ 抵抗変化素子
１１０ 半導体基板（シリコン基板）
１１１ 不純物拡散層（ソース）
１１２ 不純物拡散層（ドレイン）
１１３ ゲート絶縁膜
１１４ ゲート電極
１１５ 電極
１１６ 電極
１１７ 可変抵抗体
１１８ 配線
１２１ 電圧−電流特性Ａ
１２２ 電圧−電流特性Ｂ

特許文献２及び３に開示された従来技術を考察した結果、判明した上記問題点について、さらに分析・考察を行った結果を以下にまとめる。

まず、リセット動作中に起こってしまうセット動作について考察した。特許文献２では、抵抗変化素子が高抵抗化する特定の電圧範囲および低抵抗化する特定の電圧範囲があり、高抵抗化および低抵抗化するためには、それぞれの範囲内の電圧を印加することにより所望のリセット・セット動作が実現できると述べられている。特許文献２にあげられているＮｉＯの例では、高抵抗化する特定の電圧範囲は低抵抗化する特定の電圧範囲より小さいとされている。しかしながら、我々が詳細に検討を進めていくと、特許文献２で述べられている高抵抗化する特定の電圧範囲内でもセット動作が起こりうることが分かってきた。

そこで、まずセット動作の印加電圧Ｖ_ｓｗに対する依存性をＮｉＯを用いた素子に対して調査した。具体的には、リセット状態にある抵抗変化素子に対して１秒と幅の広い電圧パルスを印加し、リセット状態では流れなかった電流が明確に観測され始めるまでの時間をスイッチング時間Ｔ_ｏｎとして、印加電圧パルスの振幅の関数として測定した。その結果、セット動作が起こるまでのスイッチング時間Ｔ_ｏｎはＶ_ｓｗに対して単調減少する関係があることが分かった。Ｔ_ｏｎとＶ_ｓｗの関係は大まかにいうと、図１（Ａ）に模式的に示したＴ_ｏｎ＝Ａ_ｏｎｅｘｐ（−α_ｏｎＶ_ｓｗ）の関係式で表現された。Ａ_ｏｎおよびα_ｏｎは係数である。またこの式は、リセット動作を行うＶ_ｓｗでも高抵抗化電圧の印加時間を長くすれば、セット動作が起こりうるということ、すなわち、通常のリセット動作に用いる電圧範囲でもセット動作が起こるということが分かってきた。言い換えると、特許文献２で述べられている高抵抗化する特定の電圧範囲は、正確にいうと高抵抗状態になりやすい電圧範囲であって、必ず高抵抗化が実現できる電圧範囲ではない、ということになる。

同様に、リセット動作の印加電圧Ｖ_ｓｗに対する依存性を調査した。具体的には、セット状態にある抵抗変化素子に対して１秒と幅の広い電圧パルスを印加し、セット状態になる前のリセット状態での抵抗値の１／１０まで高抵抗化する時間をスイッチング時間Ｔ_ｏｆｆ、印加電圧パルスの振幅の関数として測定した。その結果、リセット動作が起こるまでのスイッチング時間Ｔ_ｏｆｆもＶ_ｓｗに対して単調減少する関係があることが分かった。Ｔ_ｏｆｆとＶ_ｓｗの関係は大まかにいうと、図１（Ｂ）に模式的に示したＴ_ｏｆｆ＝Ａ_ｏｆｆｅｘｐ（−α_ｏｆｆＶ_ｓｗ）の関係式で表現された。Ａ_ｏｆｆおよびα_ｏｆｆは係数である。またこの式は、セット動作を行うＶ_ｓｗでも低抵抗化電圧の印加時間を長くすれば、リセット動作が起こりうるということ、すなわち、通常のセット動作に用いる電圧範囲でもリセット動作が起こるということが分かってきた。言い換えると、特許文献２で述べられている低抵抗化する特定の電圧範囲は、正確にいうと低抵抗状態になりやすい電圧範囲であって、必ず低抵抗化が実現できる電圧範囲ではない、ということになる。

上記のセット・リセット動作が起こるまでのスイッチング時間Ｔ_ｏｎおよびＴ_ｏｆｆの印加電圧Ｖ_ｓｗに対する依存性の調査を総合すると、抵抗変化素子ＲｅＲＡＭには低抵抗状態になりやすい電圧範囲と高抵抗状態になりやすい電圧範囲が存在するが、スイッチング電圧を長い時間印加すると高抵抗化・低抵抗化の両過程が競合するということになる。スイッチング時間の式に現れる係数α_ｏｎとα_ｏｆｆが異なるため、低抵抗状態になりやすい電圧範囲と高抵抗状態になりやすい電圧範囲が存在し、これらはスイッチング時間Ｔ_ｏｎおよびＴ_ｏｆｆの印加電圧Ｖ_ｓｗに対する依存性が交差する点から、決定される。スイッチング時間Ｔ_ｏｎおよびＴ_ｏｆｆに、印加電圧Ｖ_ｓｗに対する上式の依存性がある場合は、α_ｏｎとα_ｏｆｆ、およびＡ_ｏｎとＡ_ｏｆｆの組み合わせによって、低抵抗状態になりやすい電圧範囲と高抵抗状態になりやすい電圧範囲が決定される。

また、より一般的な場合では、スイッチング時間Ｔ_ｏｎおよびＴ_ｏｆｆの印加電圧Ｖ_ｓｗに対する依存性は上式で表される必要は必ずしもなく、印加電圧Ｖ_ｓｗに対する依存性が異なっていれば、スイッチング時間Ｔ_ｏｎおよびＴ_ｏｆｆの印加電圧Ｖ_ｓｗに対する依存性が交差する点が存在し、低抵抗状態になりやすい電圧範囲と高抵抗状態になりやすい電圧範囲が決定される。以上の２つの電圧範囲は、主として、用いる材料および可変抵抗体の膜厚に依存すると考えられる。このような状況下で、高抵抗化・低抵抗化の競合過程を抑制することが、抵抗変化素子の安定したスイッチング動作には本質的に重要であると本発明者らは考えた。

そこで、本発明者らは以下の半導体装置の駆動方法を考案するに至った。本発明の半導体装置の駆動方法は、電圧の印加に応じて、第一の状態と、該第一の状態よりも抵抗率の低い第二の状態と、に変化する可変抵抗体に対して、該第一の状態に対応する第一の電圧値（以下、高抵抗化電圧とする）と、該第一の電圧値の絶対値よりも絶対値の小さな第二の電圧値とを交互に推移する波形を印加することによりリセット動作を行う。

上記可変抵抗体に対して、高抵抗化電圧を振幅とする電圧パルス内に、高抵抗化電圧と、上記第二の電圧値と、を交互に複数回推移するステップを有する波形を印加することも可能である。

さらに、本発明の半導体装置の駆動方法は、上記可変抵抗体に対して、上記第二の状態に対応する第三の電圧値（以下、低抵抗化電圧とする）と、該第三の電圧値の絶対値よりも絶対値の小さな第四の電圧値とを交互に推移する波形を印加することによりセット動作を行う。

上記可変抵抗体に対して、低抵抗化電圧を振幅とする電圧パルス内に、低抵抗化電圧と、上記第四の電圧値と、を交互に複数回推移するステップを有する波形を印加することも可能である。

以上において、第一の状態とは上記した高抵抗状態に対応し、第二の状態とは上記した低抵抗状態に対応する。第二の状態において、オン状態の電流経路が局所的に発生する場合は、抵抗率の低下領域が局所的であると考えられるが、抵抗率の低下は、上記可変抵抗体を構成要素とする抵抗変化素子の抵抗値の低下として観測される。

かかる構成により、所定電圧の信号を所定期間連続して印加することで該可変抵抗体を該第一の状態または該第二の状態にせしめる従来の半導体装置の駆動方法に代わって、本発明の半導体装置の駆動方法は、該所定電圧の信号を該所定期間よりも短いパルス幅の分割パルスとして連続的に印加することとなり、可変抵抗体に対するセット・リセット動作についての従来の問題点であったセット・リセット動作の不安定性を解決して、安定で確実、かつ高速なセット・リセット動作とすることが可能である。

なお、上記波形は、例えば図２（Ｂ）、図３（Ａ）のような矩形波を用いることができるが、図３（Ｃ）に示すような三角波でもよい。その他、図示してはいないが、矩形波の後、三角波とするような、時間の推移とともに波形を可変とさせ混在させたものでもよい。

また、図３（Ｄ）に示すように、上記高抵抗化電圧に滞在する、ある第一の時刻点（ａ）から始まる第一の滞在時間Ｔ_１と、該第一の時刻点とは異なる第二の時刻点（ｂ）から始まる第二の滞在時間Ｔ_２とが、互いに異なるものを含んでいてもよい。上記高抵抗化電圧に滞在する時間についても、同様のことがいえる。この場合、上記高抵抗化電圧または上記低抵抗化電圧に滞在する時間を、時間の推移に応じて短くすることが好ましい。但し、上記波形の一周期において、上記第二の電圧値に滞在する時間が、上記高抵抗化電圧に滞在する時間の１／５より長いことが好ましく、上記第四の電圧値に滞在する時間が、上記低抵抗化電圧に滞在する時間の１／５より長いことが好ましい。

また、上記第二の電圧値の絶対値は、高抵抗化電圧の絶対値の４／５以下であればよく、上記第四の電圧値の絶対値は、低抵抗化電圧の絶対値の１／２以下であればよい。ここで、図３（Ｄ）に示すのは、ある第三の時刻点（ｃ）から始まる第二の電圧値と、該第三の時刻点とは異なる第四の時刻点（ｄ）から始まる第二の電圧値とが同じ値の場合であるが、上記第二の電圧値は、上記条件の範囲内であれば、一定値でなくともよい。上記第四の電圧値についても同様に、上記条件の範囲内であれば、一定値でなくともよい。

さらに、上記可変抵抗体を高抵抗状態にするにあたっては、上記波形として矩形波を用いた場合は、そのパルス幅が１μｓ未満であることが好ましく、５００ｎｓ以下であることがより好ましい。そして、上記可変抵抗体を低抵抗状態にするにあたっては、上記波形として矩形波を用いた場合は、そのパルス幅が１００ｎｓ以下であることが好ましく、２５ｎｓ以下であることがより好ましい。かかる構成により、より安定で確実なセット・リセット動作が可能である。

可変抵抗体及びそれに接続される電極を構成する材料としては、様々な例が報告されているが、酸素、窒素、硫黄、セレン、テルルからなる群から選択される一の、または複数の元素と、金属との化合物が挙げられる。その中でも、金属と酸素から成る化合物が代表例として挙げられる。

上記金属としては、Ｃｒ、Ｔｉ、Ｖ、Ｎｉ、Ｃｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗが有効であり、その中でもＴｉ、Ｎｉ、Ｃｕが代表例として挙げられる。以上の可変抵抗体の作製には、スパッタリング法やレーザーアブレーション法、化学気相成長法などを用いればよい。なお可変抵抗体の膜厚は、おおよそ５ナノメートルから３００ナノメートルの範囲であることが好ましい。

一方、上記電極としては、種々の金属を用いることができるが、その中でも、ＴａＮ、ＴｉＮ、Ｒｕ、Ｐｔ、Ｗ、Ｍｏ、Ｔａなどが代表例として挙げられる。

なお、本発明の半導体装置の駆動方法を、マトリクス状に並べられた抵抗変化素子と、該抵抗変化素子に電圧を印加する電圧発生部と、を含む半導体装置に適用し、該電圧発生部に上記波形の電圧を発生させることにより、抵抗変化素子を第１回路と第２回路とを接続するスイッチとして用いる半導体装置の安定動作を行うことができる。

本発明において明らかにされる半導体装置の駆動方法において得られる新規の効果を以下に説明する。本発明の新規の効果をわかりやすく示すために、図４には、図１（Ａ）および（Ｂ）に示した印加時間とスイッチング時間の関係をまとめて示した。２本の直線が示された図４では、基本的に以下の４つの領域が存在する：（１）実線で示すリセットの直線より上側で破線で示すセットの直線より下側の領域、（２）実線で示すリセットの直線より下側で破線で示すセットの直線より上側の領域、（３）実線および破線の上側の領域、（４）実線および破線の下側の領域。２本の直線が交わる点が、前述のスイッチング時間Ｔ_ｏｎおよびＴ_ｏｆｆの印加電圧Ｖ_ｓｗに対する依存性が交差する点であり、低抵抗状態になりやすい電圧範囲と高抵抗状態になりやすい電圧範囲を決めている。この４領域の特性をそれぞれ見ていくと、（１）は高抵抗化へ進む領域、（２）は低抵抗化へ進む領域、（３）は高抵抗化・低抵抗化の競合過程が起こる領域、（４）はスイッチングが起こらない領域、ということが分かる。ここで、前述の低抵抗状態になりやすい電圧範囲は領域（２）の電圧範囲となり、高抵抗状態になりやすい電圧範囲は領域（１）の電圧範囲となるが、領域（２）は領域（１）より（印加電圧の値が）大きくなる。

例えば、高抵抗化電圧をＶ_ｏｆｆとしてリセット動作を行う場合、特許文献３に示された従来技術である１μｓないし１００μｓの幅を有する単パルスを用いたリセット動作では図４に示す領域（３）中の点Ａでの動作を行うことになる。この領域では、確かにリセット動作が起こる直線より上側にかかって（位置して）おりリセット過程が起こるが、同時にセット動作が起こる直線にもかかって（よりも上側に位置して）いるために、セット過程が起こり得る。すなわち、セット・リセット動作の競合が起こってしまう。そのため、従来手法を用いた我々の初期検討では安定なリセット動作を実現することが困難であった。一方、本発明において明らかにされる半導体装置の駆動方法を用いると、例えば高抵抗化電圧Ｖ_ｏｆｆを印加する時間を１２５ｎｓにすることにより、図４に示す領域（１）中の点Ｂでの動作を行うことになる。こうすることにより、セット動作が起こる直線にかからなくなるため、リセット過程のみが起こる領域でリセット動作を行うことが可能となる。具体的な例で言うと、例えば５μｓ間の高抵抗化電圧印加を、１回の５μｓパルスで行った場合と、４０回の１２５ｎｓパルスで行った場合を考えると、リセット動作の安定性に差が生じることが上記の議論より理解される。言い換えると、本発明により明らかにされる半導体憶装置の駆動方法では、同等のリセット時間でも、リセット動作中のセット過程を抑制できるために、リセット動作後の抵抗値をより高くすることができ、かつ安定で確実にリセット動作を実現することが可能となる。

また、さらに、本発明において明らかにされる半導体装置の駆動方法において得られる新規の効果を再び図４に則して以下に説明する。例えば、低抵抗化電圧をＶ_ｏｎとしてセット動作を行う場合、特許文献３に示された従来技術である１ｎｓないし１００ｎｓの幅を有する単パルスを用いたセット動作では図４に示す領域（３）中の点Ｃでの動作を行うことになる。この領域では、確かにセット動作が起こる直線より上側にかかって（位置して）おりセット過程が起こるが、同時にリセット動作が起こる直線にもかかって（よりも上側に位置して）いるために、リセット過程が起こりえる。すなわち、セット・リセット動作の競合が起こってしまう。そのため、従来手法を用いた我々の初期検討では安定なセット動作を実現することが困難であった。一方、本発明において明らかにされる半導体装置の駆動方法を用いると、例えば低抵抗化電圧Ｖ_ｏｎを印加する時間を５００ｐｓにすることにより、図４に示す領域（２）点Ｄでの動作を行うことになる。こうすることにより、リセット動作が起こる直線にかからなくなるため、セット過程のみが起こる領域でセット動作を行うことが可能となる。具体的な例で言うと、例えば５０ｎｓ間の低抵抗化電圧印加を、１回の５０ｎｓパルスで行った場合と、１００回の５００ｐｓパルスで行った場合を考えると、セット動作の安定性に差が生じることは上記の議論より理解される。言い換えると、本発明により明らかにされる半導体憶装置の駆動方法では、同等のセット時間でも、セット動作中のリセット過程を抑制できるために、セット動作後の抵抗値をより低くすることができ、かつ安定で確実にセット動作を実現することが可能となる。

なお、以上では、スイッチング時間Ｔ_ｏｎの印加電圧Ｖ_ｓｗに対する依存性がスイッチング時間Ｔ_ｏｆｆの印加電圧Ｖ_ｓｗに対する依存性より強い場合について述べたが、用いる可変抵抗体の材料によっては、スイッチング時間Ｔ_ｏｆｆの印加電圧Ｖ_ｓｗに対する依存性がスイッチング時間Ｔ_ｏｎの印加電圧Ｖ_ｓｗに対する依存性より強い場合も考えうる。この場合の、本発明の新規の効果をわかりやすく示した図５では、基本的に以下の４つの領域が存在する：（１）実線で示すリセットの直線より上側で破線で示すセットの直線より下側の領域、（２）実線で示すリセットの直線より下側で破線で示すセットの直線より上側の領域、（３）実線および破線の上側の領域、（４）実線および破線の下側の領域。この４領域の特性をそれぞれ見ていくと、（１）は高抵抗化へ進む領域、（２）は低抵抗化へ進む領域、（３）は高抵抗化・低抵抗化の競合過程が起こる領域、（４）はスイッチングが起こらない領域、ということが分かる。ここで、前述の低抵抗状態になりやすい電圧範囲は領域（２）の電圧範囲となり、高抵抗状態になりやすい電圧範囲は領域（１）の電圧範囲となるが、領域（２）は領域（１）より小さくなる。

この場合も、リセット動作を、図５に示す領域（３）中の点Ａではなく領域（１）中の点Ｂでの動作を行うことにより、リセット過程のみが起こる領域でリセット動作を行うことが可能となる。また、セット動作を、図５に示す領域（３）中の点Ｃではなく領域（２）点Ｄでの動作を行うことにより、セット過程のみが起こる領域でセット動作を行うことが可能となる。言い換えると、本発明により明らかにされる半導体装置の駆動方法では、同等のリセット時間でも、リセット動作中のセット過程を抑制できるために、リセット動作後の抵抗値をより高くすることができ、かつ安定で確実にリセット動作を実現することが可能となる。また、同等のセット時間でも、セット動作中のリセット過程を抑制できるために、セット動作後の抵抗値をより低くすることができ、かつ安定で確実にセット動作を実現することが可能となる。

以上の説明により、本発明の半導体装置の駆動方法によれば、電圧の印加に応じて抵抗率が変化する可変抵抗体を有する半導体装置に関して、従来の動作方法で不安定であったセット・リセット動作を、安定で確実にかつ高速に行うことが可能となり、より短時間でのセット・リセット動作の完了が可能となる。さらに、本発明で明らかにされる駆動方法により、リセット動作をより低電流で行うことが可能となる。また、リセット状態をより高い抵抗値にすることが可能となり、リセット状態において電荷が流れにくくなるため、半導体装置の低消費電力化が可能となる。

上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。

（実施例１）本発明の半導体装置の駆動方法の第１の実施例を、図２（Ａ）および（Ｂ）を参照しながら説明する。図２（Ａ）に示す本発明に係る半導体装置１は、第一の電極１１と第二の電極１２およびこれらに挟持される可変抵抗体１３から構成される抵抗変化素子１０と、抵抗変化素子１０の第一の電極１１に接続された書き換え電源回路１４から構成され、第二の電極１２はグラウンド線１５に接続されている。なお、第一の電極１１と書き換え電源回路１４との間、及び第二の電極１２とグラウンド線１５との間には、抵抗変化素子１０を書き換えるのに必要十分な電圧を印加可能な範囲内で、別の回路や別のトランジスタが接続されていてもよい。ここでは、図２（Ａ）における可変抵抗体１３として、１００ナノメートルの膜厚を有するＮｉＯ層を用い、第一の電極１１及び第二の電極１２としてＲｕを用いた場合を例に取り、以下に説明する。

書き換え電源回路１４から第一の電極１１に対して、ＮｉＯの高抵抗化電圧を振幅とする矩形パルスを印加した。図６にその波形の概念図を示す。ここで該矩形パルスにおいて、高抵抗化電圧（第一の電圧値）より絶対値の小さな第二の電圧値を印加することとなるステップを、低電圧印加ステップと定義する。ここでは低電圧印加ステップＴＬＶを５００ｍｓに固定し、高抵抗化電圧パルスＴＨを印加する時間を１２５ｎｓから２μｓまで変化させて１サイクルＴ（〜５００ミリ秒）としてリセット動作の測定を行った。ここでは各低電圧印加ステップにおいて、抵抗変化素子１０の抵抗値の変化を読み出した。なお、高抵抗化電圧パルスの振幅は３Ｖとした。より薄い膜厚を有する可変抵抗体の場合、高抵抗化電圧パルスの振幅はより低くなる。

図７に、抵抗変化素子１０をまず１００Ω程度のセット状態にしてからリセット動作を行い、その抵抗値の変化を読み出した結果を示す。縦軸には抵抗変化素子１０の抵抗値、横軸には高抵抗化電圧パルスＴＨの累積電圧印加時間を示した。例えば、１２５ｎｓの高抵抗化電圧パルスを４０回（間の低電圧印加ステップは３９回）印加した場合、累積電圧印加時間は５μｓとなる。

図７の結果より、１００Ω（未満）という初期の低抵抗状態から、累積電圧印加時間が増加するとともに、抵抗変化素子１０の抵抗値が徐々に変化していくことが分かる。ここで注目すべきは、高抵抗化電圧パルスの幅を短くすればするほど、抵抗変化素子１０の抵抗値がより高い方へ、すなわち高抵抗化へ確実に向かっていることである。また、最終的な抵抗値が高くなるのは、高抵抗化電圧パルスを印加する時間を１μｓ未満とした時であることが分かる。さらに、抵抗変化素子１０の抵抗値が完全な高抵抗な値に収束するのが、高抵抗化電圧パルスを印加する時間が短いほど速くなるということが分かる。特に効果があるのが、各高抵抗化電圧パルス印加時間が２５０ｎｓ以下のときであった。

さらに、高抵抗化電圧が印加される時間を短縮化した効果を示すため、図６で示した例より短い周期で高抵抗化電圧印加ステップと低電圧印加ステップを交互に設けた例を示す。図８にその波形の概念図を示す。ここでは、２０μｓの高抵抗化電圧パルス中に、図６で示した例と比べ約６桁短い周期であるＴ＝５００ｎｓ毎にＴＬＶ＝３７５ｎｓの低電圧印加ステップを３９回設けた。この場合、高抵抗化電圧パルスを印加する時間がＴＨ＝１２５ｎｓで４０回印加されるため、累積高抵抗化電圧パルス印加時間は５μｓで、リセット動作として２０μｓとなる。

また、ここでは各低電圧印加ステップにおいて、抵抗変化素子１０の抵抗値の変化を読み出していない。また、ここでは高抵抗化電圧パルスが印加される回数を４０回としたが、この回数の下限は作製した素子に依存した。本実施例１で用いた素子に関しては、４０回程度高抵抗化電圧パルスが印加されれば十分なリセット状態が実現された。一方で、この回数の上限は特になく、回数を増加したために誤動作が起こるということはなかった。我々の検討では４０回程度高抵抗化電圧パルスが印加されれば十分なリセット状態が実現されたが、これを１００回、２００回と増やしても、リセット状態は安定に実現されていた。

次に、本発明のリセット動作と、従来技術である単パルス法によるリセット動作を比較した結果を次に示す。図９に、抵抗変化素子１０の抵抗値をリセット動作完了後に読み出した結果を示す。縦軸には抵抗変化素子１０の抵抗値、横軸には高抵抗化の手法を示した。なお、ここに示した抵抗値は、多数回セット・リセット動作を繰り返した際のリセット状態での抵抗値の平均値である。一番左に示されているのが本発明によるリセット動作の結果であり、その右側には従来手法、すなわち単パルス法によるリセット動作の結果を示した。単パルス法に関しては、単パルスの時間幅を変更させた結果を示した。

図９より、本発明により明らかにされる手法により得られるリセット動作後の抵抗値が、従来技術により得られるリセット動作後の抵抗値と比べて十分大きいことが分かる。従来技術を用いた場合、単パルスのパルス幅を長くすることによりリセット後の抵抗値を増大できる傾向があるが、１００μｓの単パルスでもリセット動作後の抵抗値は１００ｋΩに満たない。一方で、本発明により明らかにされる手法により得られるリセット動作後の抵抗値は１００ｋΩを優に超えている。これにより、本発明により明らかにされる手法による、抵抗変化素子の高抵抗化に関する優位性が明確に示された。

本発明の半導体装置の駆動方法による更なる効果を以下に列記する。まず、本駆動方法によれば、リセット動作にかかる総リセット動作時間は２０μｓであった。これを従来手法である２０μｓの単パルスを印加した結果と比較すると、リセット動作後の抵抗値は３．６倍となっている。一方、５倍の時間である１００μｓの単パルスを印加しても、リセット動作後の抵抗値は本発明による手法を用いた場合と比べて、同レベルには達していない。このことより、リセット動作にかかる時間に５倍以上の短縮効果があることが示された。

また、本駆動方法によれば、高抵抗化電圧印加時間は合計して５μｓであった。これを従来手法により５μｓの単パルスを印加した結果と比較すると、リセット動作後の抵抗値は４倍となっている。また、２０倍の時間である１００μｓの単パルスを印加しても、リセット動作後の抵抗値は本発明による手法を用いた場合と比べて、同レベルには達していない。このことより、リセット動作にかかる電力に２０倍以上の低減効果があることが示された。

なお、図８および図９では、Ｔ＝５００ｎｓ毎に低電圧印加ステップをＴＬＶ＝３７５ｎｓで３９回設けた例を示したが、低電圧印加ステップの周期をさらに短くし、低電圧印加ステップの幅を３７５ｎｓ間よりも短縮することも可能である。我々の検討の範囲では、高抵抗化電圧パルスを印加する時間がＴＨ＝１２５ｎｓの場合、低電圧印加ステップの幅をＴＬＶ＝２５ｎｓ〜１２５ｎｓまで短縮しても同等の効果が得られた。即ち、高抵抗化電圧を所定期間連続で印加し続けずに、所定期間よりも短い期間の分割パルスを連続的に印加することが、リセット動作を安定で確実に行う本実施例１の駆動方法の主要なポイントである。

また、さらに検討を進めると、低電圧印加ステップでの印加電圧は、図６および図７もしくは図８および図９で示したような０Ｖである必要はなく、高抵抗化電圧として３Ｖを用いる場合、低電圧印加ステップとしてその４／５程度の電圧、すなわち２．４Ｖを印加していても同様の効果を得ることができた。実際には、−２．４Ｖ〜２．４Ｖの間の電圧であれば良いことが分かった。即ち、図１０に示したように、（Ｂ）は図５および図６もしくは図７および図８で示したような低電圧印加ステップでの印加電圧が０Ｖである場合の波形の概念図であるが、低電圧印加ステップでの印加電圧が０Ｖ以上２．４Ｖ以下である（Ａ）や低電圧印加ステップでの印加電圧が−２．４Ｖ以上０Ｖ以下である（Ｃ）のような波形でも同様の効果を得ることができた。さらに、低電圧印加ステップでの印加電圧が−２．４Ｖ〜２．４Ｖの間であれば、低電圧印加ステップでの印加電圧が一定値でなくとも同様の効果を得ることができた。即ち、高抵抗化電圧を所定期間連続で印加し続けずに、電圧振幅の絶対値がある閾値以下であり、かつ所定期間よりも短い期間の分割パルスを連続的に印加することが、リセット動作を安定で確実に行う本実施例１の駆動方法の主要なポイントである。

また、さらに検討を進めると、低電圧印加ステップを周期的に設ける必要がないことも分かった。即ち、リセット動作中の前半での高抵抗化電圧印加時間と後半での高抵抗化電圧印加時間が異なるように、低電圧印加ステップを意図的に調整してもよい。この一例として、図３（Ｄ）に示したような波形の概念図があげられる。この場合は、リセット動作中の前半での高抵抗化電圧印加時間が後半での高抵抗化電圧印加時間に比べて長くなっている。この手法を用いることにより、リセット動作をより時間的に能率よく行うことができることが分かった。例えば、リセット動作中の１回目の高抵抗化電圧印加時間Ｔ_１を５００ｎｓとし、２回目以降の高抵抗化電圧印加時間Ｔ_２...Ｔ_ｎを１２５ｎｓとなるように、低電圧印加ステップが導入される周期を変えることにより、リセット動作にかかる時間を１．４μｓ程度短縮可能なことが分かった。

以上より、本発明に係る第１の実施例の駆動方法を用いることにより、リセット動作後の抵抗値をより高くすることが可能となることが示された。これは、メモリ回路に適用した場合には、より大きな読み出しマージンを確保できることを意味している。また、マトリクス状に配列された抵抗変化素子を含む回路、典型的にはフィールド・プログラマブル・ゲート・アレイなどに代表される書き換え可能なロジック回路に対して本発明の駆動方法を応用して、上記回路に併設される電圧発生部が発生する上記波形の電圧を、所定の抵抗変化素子へ印加することにより、抵抗変化素子を確実に高抵抗化することが可能となる。このような確実なリセット動作の実現は、配線切り替えスイッチの性能として有用であり、より低いリーク電流、すなわち低消費電力化に寄与できることになる。さらに、本発明に係る第１の実施例の駆動方法を用いると、リセット動作を安定で確実に行うことでき、リセット動作後の読み出しによる確認作業（ベリファイ）が不要となる。これにより、より高速な抵抗変化素子の切り替え動作が可能となり、回路動作の高速化を実現することができる。

（実施例２）実施例１における半導体装置１に対して実施した、本発明の第２の実施例の駆動方法を以下に説明する。

書き換え電源回路１４から第一の電極１１に対して、ＮｉＯの低抵抗化電圧を振幅とする矩形パルスを印加した。ここで該矩形パルスにおいて、低抵抗化電圧（上記第三の電圧値）より絶対値の小さな第四の電圧値を印加することとなるステップを、低電圧印加ステップと定義する。ここでは各低電圧印加ステップをＴＬＶ＝５００ｍｓに固定し、低抵抗化電圧パルスを印加する時間をＴＨ＝５００ｐｓから５００ｎｓまで変化させてセット動作の測定を行った。ここでは各低電圧印加ステップにおいて、抵抗変化素子１０の抵抗値の変化を読み出した。なお、低抵抗化電圧パルスの振幅は８Ｖとした。より薄い膜厚を有する可変抵抗体の場合、低抵抗化電圧パルスの振幅はより低くなる。

抵抗変化素子１０をまず５０ｋΩ程度のリセット状態にしてからセット動作を行い、その抵抗値の変化を読み出し、抵抗値と低抵抗化電圧パルスの累積電圧印加時間との関係を調べた。例えば、５ｎｓの低抵抗化電圧パルスを２０回（間の低電圧印加ステップは１９回）印加した場合、累積電圧印加時間は１００ｎｓとなる。

この場合、５０ｋΩという初期の高抵抗状態から、累積電圧印加時間が増加するとともに、抵抗変化素子１０の抵抗値が徐々に変化していくことが分かった。ここで注目すべきは、低抵抗化電圧パルスの幅を短くすればするほど、抵抗変化素子１０の抵抗値がより低い方へ、すなわち低抵抗化へ確実に向かっていることである。また、最終的な抵抗値が低くなるのは、低抵抗化電圧パルスを印加する時間を１００ｎｓ未満とした時であることが分かった。さらに、抵抗変化素子１０の抵抗値が完全な低抵抗な値に収束するのが、低抵抗化電圧パルスを印加する時間が短いほど速くなるということが分かった。特に効果があるのが、各高抵抗化電圧パルス印加時間が２５ｎｓ以下のときであった。

さらに、低抵抗化電圧が印加される時間を短縮化した効果を示すため、より短い周期で低抵抗化電圧印加ステップＴＬと低電圧印加ステップＴＬＶ２を交互に設けた例を示す。ここでは、２００ｎｓの低抵抗化電圧パルスＴＬ中に、１０ｎｓ毎に５ｎｓ間の低電圧印加ステップを１９回設けた。この場合、低抵抗化電圧パルスを印加する時間が５ｎｓで２０回印加されるため、累積低抵抗化電圧パルス印加時間は１００ｎｓで、リセット動作として２００ｎｓとなる。

また、ここでは各低電圧印加ステップにおいて、抵抗変化素子１０の抵抗値の変化を読み出していない。また、ここでは低抵抗化電圧パルスが印加される回数を２０回としたが、この回数の下限は作製した素子に依存した。本実施例２で用いた素子に関しては、２０回程度低抵抗化電圧パルスが印加されれば十分なセット状態が実現された。一方で、この回数の上限は特になく、回数を増加したために誤動作が起こるということはなかった。我々の検討では２０回程度低抵抗化電圧パルスが印加されれば十分なセット状態が実現されたが、これを５０回に増やしても、セット状態は安定に再現されていた。

次に、本発明のセット動作と、従来技術である単パルス法によるセット動作を比較した。抵抗変化素子１０の抵抗値をセット動作完了後に読み出した結果を、本発明によるセット動作の場合と、従来手法、すなわち単パルス法によるセット動作（単パルス法に関しては、単パルスの時間幅を変更させた）とで比較したところ、本発明により明らかにされる手法により得られるセット動作後の抵抗値が、従来技術により得られるセット動作後の抵抗値と比べて十分低く、バラツキも小さくなることが分かった。従来技術を用いた場合、単パルスのパルス幅を２μｓと長くすることによりリセット後の抵抗値を低減できる傾向があるが、逆にセット状態のバラツキが大きくなり１ｋΩ程度の抵抗値をとるものがあった。一方で、本発明により明らかにされる手法により得られるセット動作後の抵抗値は安定して１００Ω以下となった。これにより、本発明により明らかにされる手法による、抵抗変化素子の低抵抗化に関する優位性が明確に示された。

本発明の半導体装置の駆動方法による更なる効果を以下に２点列記する。まず、本駆動方法によれば、セット動作にかかる総セット動作時間は２００ｎｓであった。これを従来手法により２００ｎｓの単パルスを印加した結果と比較すると、セット動作後の抵抗値は半分以下となっている。一方、１０倍の時間である２μｓの単パルスを印加しても、セット動作後の抵抗値は本発明による手法を用いた場合と比べて、同レベルには達していない。むしろ、バラツキが大きくなる傾向があり実用的ではなかった。このことより、セット動作にかかる時間に１０倍以上の短縮効果があることが示された。

また、本駆動方法によれば、低抵抗化電圧印加時間は合計して２００ｎｓであった。これを従来手法により２００ｎｓの単パルスを印加した結果と比較すると、セット動作後の抵抗値は１／２以下となった。また、１０倍の時間である２μｓの単パルスを印加しても、セット動作後の抵抗値は本発明による手法を用いた場合と比べて、同レベルには達していない。このことより、セット動作にかかる電力に１０倍以上の低減効果があることが示された。なお、ここでは、１０ｎｓ毎に５ｎｓ間の低電圧印加ステップを１９回設けた例を示したが、低電圧印加ステップの周期をさらに短くし、低電圧印加ステップの幅を５ｎｓ間よりも短縮することが可能である。我々の検討の範囲では、低抵抗化電圧パルスを印加する時間が５ｎｓの場合、低電圧印加ステップの幅を５００ｐｓ〜５ｎｓまで短縮しても同等の効果が得られた。即ち、低抵抗化電圧を所定期間連続で印加し続けずに、所定期間よりも短い期間の分割パルスを連続的に印加することが、セット動作を安定で確実に行う本実施例２の駆動方法の主要なポイントである。

また、さらに検討を進めると、低電圧印加ステップでの印加電圧は、０Ｖである必要はなく、低抵抗化電圧として８Ｖを用いる場合、低電圧印加ステップとしてその１／２程度の電圧、すなわち４Ｖを印加していても同様の効果を得ることができた。実際には、−４Ｖ〜４Ｖの間の電圧であれば良いことが分かった。即ち、図１１に示したように、（Ｂ）は低電圧印加ステップでの印加電圧が０Ｖである場合の波形の概念図であるが、低電圧印加ステップでの印加電圧が０Ｖ以上４Ｖ以下である（Ａ）や低電圧印加ステップでの印加電圧が−４Ｖ以上０Ｖ以下である（Ｃ）のような波形でも同様の効果を得ることができた。さらに、低電圧印加ステップでの印加電圧が−４Ｖ〜４Ｖの間であれば、低電圧印加ステップでの印加電圧が一定値でなくとも同様の効果を得ることができた。即ち、低抵抗化電圧を所定期間連続で印加し続けずに、電圧振幅の絶対値がある閾値以下であり、かつ所定期間よりも短い期間の分割パルスを連続的に印加することが、リセット動作を安定で確実に行う本実施例２の駆動方法の主要なポイントである。

また、さらに検討を進めると、低電圧印加ステップを周期的に設ける必要がないことも分かった。即ち、セット動作中の前半での低抵抗化電圧印加時間と後半での低抵抗化電圧印加時間が異なるように、低電圧印加ステップを意図的に調整してもよい。この一例として、図３（Ｄ）に示したような波形の概念図があげられる。この場合は、セット動作中の前半での低抵抗化電圧印加時間が後半での低抵抗化電圧印加時間に比べて長くなっている。この手法を用いることにより、セット動作をより時間的に能率よく行うことができることが分かった。例えば、セット動作中の１回目の低抵抗化電圧印加時間を２０ｎｓとし、２回目以降の低抵抗化電圧印加時間を５ｎｓとなるように、低電圧印加ステップの導入される周期を変えることにより、リセット動作にかかる時間を２０ｎｓ程度短縮可能なことが分かった。

以上より、本発明に係る第２の実施例の駆動方法を用いることにより、セット動作後の抵抗値をより低く安定に実現できることが可能となることが示された。これは、メモリ回路に適用した場合にはより大きな読み出しマージンを確保できることを意味している。また、マトリクス状に配列された抵抗変化素子を含む回路、典型的にはフィールド・プログラマブル・ゲート・アレイなどに代表される書き換え可能なロジック回路に対して本発明の駆動方法を応用して、上記回路に併設される電圧発生部が発生する上記波形の電圧を、所定の抵抗変化素子へ印加することにより、抵抗変化素子を確実に低抵抗化することが可能となる。このような確実なセット動作の実現は、配線切り替えスイッチの性能として有用であり、より高性能な回路動作に寄与できることになる。さらに、本発明に係る第２の実施例の駆動方法を用いると、セット動作を安定で確実に行うことができ、セット動作後の読み出しによる確認作業（ベリファイ）が不要となる。これにより、より高速な抵抗変化素子の切り替え動作が可能となり、回路動作の高速化を実現することができる。

以上の、本発明にかかる第１および第２の実施例の半導体装置の駆動方法により、電圧の印加に応じて第一の状態と、該第一の状態よりも抵抗率の低い第二の状態と、に変化する可変抵抗体を有する半導体装置に関して、本発明の目的であるセット動作・リセット動作の安定化が実現できた。さらに、本発明で明らかにされた駆動方法により、リセット動作をより低電流で行うことが可能となった。具体的には、従来技術である単パルスを用いた手法では３０ミリアンペア必要であったリセット動作を、本発明の第１の実施例の駆動方法を用いることにより、２ミリアンペアまで低減することができた。また、リセット状態をより高い抵抗値にすることが可能となり、リセット状態において電荷が流れにくくなったため、半導体装置の低消費電力化が可能となった。

なお、本発明において明らかにされた半導体装置の駆動方法の概念は、本明細書において明らかにされた範囲にとどまらず、より一般的には、電圧の印加に応じて第一の状態と、該第一の状態よりも抵抗率の低い第二の状態とに変化する可変抵抗体を有する抵抗変化素子に関して、適用可能なものである。例えば、上記可変抵抗体の電気抵抗率を低抵抗率にさせる電圧の絶対値よりも、高抵抗率にさせる電圧の絶対値の方が大きい場合であっても、セット動作もしくはリセット動作が不安定で電圧印加により安定動作が難しい場合に、高電圧印加時間を短縮するために低電圧印加時間を設け、リセット過程もしくはセット過程を抑制し、より安定で確実にセット動作もしくはリセット動作を行うことが可能となる。また、電圧の印加に応じて、３つ以上の状態に変化する多値記憶可変抵抗体を有する抵抗変化素子についても、適用可能である。

また、図２（Ａ）に示す抵抗変化素子１０の可変抵抗体１３の側面、即ち第一の電極１１及び第二の電極１２が可変抵抗体１３と接する面と垂直方向の面に、第三の電極を設けた三端子抵抗変化素子の電気抵抗を変化する際にも、本発明において明らかにされた半導体装置の駆動方法の概念は適用可能である。第三の電極は、第一の電極と第二の電極との間の電流経路の生成及び消滅をアシストする役割を担い、第三の電極に所定の電圧を印加することで、より確実なセット・リセット動作が可能となる。ここで、第三の電極に相当する役割を担う電極が複数あってもよい。以上の構成により、より安定で確実にセット動作もしくはリセット動作を行うことが可能となる。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。

Claims (36)

1. 電圧の印加に応じて、第一の状態と、前記第一の状態よりも抵抗率の低い第二の状態と、に変化する可変抵抗体に対して、
   前記第一の状態に対応する第一の電圧値と、前記第一の電圧値の絶対値よりも絶対値の小さな第二の電圧値とを交互に推移する波形を印加する半導体装置の駆動方法。
2. 第一の電極と、第二の電極と、
   前記第一の電極と前記第二の電極との間に挟持されてなる、可変抵抗体を含む層と、
   前記第一の電極、前記第二の電極のいずれか又は両方と電気的に接続された電圧発生部と、
   を備え、
   前記第一の電極と、前記第二の電極との間の電気抵抗は、前記電圧発生部から印加した電圧に応じて、第一の状態と、前記第一の状態よりも抵抗の低い第二の状態と、に変化するものであり、
   前記電圧発生部により、前記第一の電極と前記第二の電極との間に、前記第一の状態に対応する第一の電圧値と、前記第一の電圧値の絶対値よりも絶対値の小さな第二の電圧値とを交互に推移する波形を印加する半導体装置の駆動方法。
3. 前記第一の電圧値を振幅とする電圧パルス内に、前記第一の電圧値と、前記第二の電圧値と、を交互に複数回推移するステップを有する波形を印加することを特徴とする請求項１または２に記載の半導体装置の駆動方法。
4. 前記波形が矩形波を含むことを特徴とする請求項１から３のいずれか１項に記載の半導体装置の駆動方法。
5. 前記波形が三角波を含むことを特徴とする請求項１から４のいずれか１項に記載の半導体装置の駆動方法。
6. 前記波形を、時間の推移に応じて可変させることを特徴とする請求項１から５のいずれか１項に記載の半導体装置の駆動方法。
7. 前記波形が、第一の時刻点から始まる前記第一の電圧値の第一の滞在時間と、前記第一の時刻点とは異なる第二の時刻点から始まる前記第一の電圧値の第二の滞在時間と、が互いに異なるものを含むことを特徴とする請求項１から６のいずれか１項に記載の半導体装置の駆動方法。
8. 前記第一の電圧値に滞在する時間を、時間の推移に応じて短くすることを特徴とする請求項１から７のいずれか１項に記載の半導体装置の駆動方法。
9. 前記波形の一周期における、前記第二の電圧値に滞在する時間が、前記第一の電圧値に滞在する時間の１／５より長いことを特徴とする請求項１から８のいずれか１項に記載の半導体装置の駆動方法。
10. 前記第二の電圧値の絶対値が、前記第一の電圧値の絶対値の４／５以下であることを特徴とする請求項１から９のいずれか１項に記載の半導体装置の駆動方法。
11. 前記矩形波のパルス幅が、１μｓ未満であることを特徴とする請求項４から１０のいずれか１項に記載の半導体装置の駆動方法。
12. 前記矩形波のパルス幅が、５００ｎｓ以下であることを特徴とする請求項４から１１のいずれか１項に記載の半導体装置の駆動方法。
13. 第三の時刻点から始まる前記第二の電圧値と、前記第三の時刻点とは異なる第四の時刻点から始まる前記第二の電圧値とが、互いに異なるものを含むことを特徴とする請求項１０から１２のいずれか１項に記載の半導体装置の駆動方法。
14. 電圧の印加に応じて、第一の状態と、前記第一の状態よりも抵抗率の低い第二の状態と、に変化する可変抵抗体に対して、
    前記第二の状態に対応する第三の電圧値と、前記第三の電圧値の絶対値よりも絶対値の小さな第四の電圧値とを交互に推移する波形を印加する半導体装置の駆動方法。
15. 第一の電極と、第二の電極と、
    前記第一の電極と前記第二の電極との間に挟持されてなる、可変抵抗体を含む層と、
    前記第一の電極、前記第二の電極のいずれか又は両方と電気的に接続された電圧発生部と、
    を備え、
    前記第一の電極と、前記第二の電極との間の電気抵抗は、前記電圧発生部から印加した電圧に応じて、第一の状態と、前記第一の状態よりも抵抗の低い第二の状態と、に変化するものであり、
    前記電圧発生部により、前記第一の電極と前記第二の電極との間に、前記第二の状態に対応する第三の電圧値と、前記第三の電圧値の絶対値よりも絶対値の小さな第四の電圧値とを交互に推移する波形を印加する半導体装置の駆動方法。
16. 前記第三の電圧値を振幅とする電圧パルス内に、前記第三の電圧値と、前記第四の電圧値と、を交互に複数回推移するステップを有する波形を印加することを特徴とする請求項１４または１５に記載の半導体装置の駆動方法。
17. 前記波形が矩形波を含むことを特徴とする請求項１４から１６のいずれか１項に記載の半導体装置の駆動方法。
18. 前記波形が三角波を含むことを特徴とする請求項１４から１７のいずれか１項に記載の半導体装置の駆動方法。
19. 前記波形を、時間の推移に応じて可変させることを特徴とする請求項１４から１８のいずれか１項に記載の半導体装置の駆動方法。
20. 前記波形が、第五の時刻点から始まる前記第三の電圧値の第三の滞在時間と、前記第三の時刻点とは異なる第六の時刻点から始まる前記第三の電圧値の第四の滞在時間と、が互いに異なるものを含むことを特徴とする請求項１４から１９のいずれか１項に記載の半導体装置の駆動方法。
21. 前記第三の電圧値に滞在する時間を、時間の推移に応じて短くすることを特徴とする請求項１４から２０のいずれか１項に記載の半導体装置の駆動方法。
22. 前記波形の一周期における、前記第四の電圧値に滞在する時間が、前記第三の電圧値に滞在する時間の１／５より長いことを特徴とする請求項１４から２１のいずれか１項に記載の半導体装置の駆動方法。
23. 前記第四の電圧値の絶対値が、前記第三の電圧値の絶対値の１／２以下であることを特徴とする請求項１４から２２のいずれか１項に記載の半導体装置の駆動方法。
24. 前記矩形波のパルス幅が、１００ｎｓ未満であることを特徴とする請求項１７から２３のいずれか１項に記載の半導体装置の駆動方法。
25. 前記矩形波のパルス幅が、２５ｎｓ以下であることを特徴とする請求項１７から２４のいずれか１項に記載の半導体装置の駆動方法。
26. 第七の時刻点から始まる前記第四の電圧値と、前記第七の時刻点とは異なる第八の時刻点から始まる前記第四の電圧値とが、互いに異なるものを含むことを特徴とする請求項２３から２５のいずれか１項に記載の半導体装置の駆動方法。
27. 前記可変抵抗体は、酸素、窒素、硫黄、セレン、テルルからなる群から選択される一の、または複数の元素と、金属との化合物であることを特徴とする請求項１から２６のいずれか１項に記載の半導体装置の駆動方法。
28. 前記金属は、Ｃｒ、Ｔｉ、Ｖ、Ｎｉ、Ｃｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗのいずれかであることを特徴とする請求項２７に記載の半導体装置の駆動方法。
29. マトリクス状に配列された抵抗変化素子と、電圧発生部と、を含む半導体装置であって、
    前記抵抗変化素子は、可変抵抗体が、第一の電極と、第二の電極と、に接続されてなり、前記可変抵抗体は、電圧の印加に応じて、第一の状態と、前記第一の状態よりも抵抗率の低い第二の状態と、に変化するものであり、
    前記電圧発生部は、前記第一の電極、前記第二の電極のいずれか又は両方と電気的に接続され、
    前記電圧発生部は、前記第一の状態に対応する第一の電圧値と、前記第一の電圧値よりも絶対値の小さな第二の電圧値とを交互に推移する波形の電圧を発生する半導体装置。
30. 前記電圧発生部は、前記第一の電圧値を振幅とする電圧パルス内に、前記第一の電圧値と、前記第二の電圧値と、を交互に複数回推移するステップを有する波形の電圧を発生することを特徴とする請求項２９に記載の半導体装置。
31. 前記電圧発生部は、第一の時刻点から始まる前記第一の電圧値の第一の滞在時間と、前記第一の時刻点とは異なる第二の時刻点から始まる前記第一の電圧値の第二の滞在時間と、が互いに異なる波形の電圧を発生することを特徴とする請求項２９または３０に記載の半導体装置。
32. 前記電圧発生部は、前記第一の電圧値に滞在する時間が、時間の推移に応じて短くなる波形の電圧を発生することを特徴とする請求項２９から３１のいずれか１項に記載の半導体装置。
33. マトリクス状に配列された抵抗変化素子と、電圧発生部と、を含む半導体装置であって、
    前記抵抗変化素子は、可変抵抗体が、第一の電極と、第二の電極と、に接続されてなり、前記可変抵抗体は、電圧の印加に応じて、第一の状態と、前記第一の状態よりも抵抗率の低い第二の状態と、に変化するものであり、
    前記電圧発生部は、前記第一の電極、前記第二の電極のいずれか又は両方と電気的に接続され、
    前記電圧発生部は、前記第二の状態に対応する第三の電圧値と、前記第三の電圧値よりも絶対値の小さな第四の電圧値とを交互に推移する波形の電圧を発生する半導体装置。
34. 前記電圧発生部は、前記第三の電圧値を振幅とする電圧パルス内に、前記第三の電圧値と、前記第四の電圧値と、を交互に複数回推移するステップを有する波形の電圧を発生することを特徴とする請求項３３に記載の半導体装置。
35. 前記電圧発生部は、第五の時刻点から始まる前記第三の電圧値の第三の滞在時間と、前記第六の時刻点とは異なる第四の時刻点から始まる前記第三の電圧値の第四の滞在時間と、が互いに異なる波形の電圧を発生することを特徴とする請求項３３または３４に記載の半導体装置。
36. 前記電圧発生部は、前記第三の電圧値に滞在する時間が、時間の推移に応じて短くなる波形の電圧を発生することを特徴とする請求項３３から３５のいずれか１項に記載の半導体装置。

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