TW201935851A - 用於類神經計算系統的積項和陣列 - Google Patents

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Abstract

本發明描述一種可變電阻胞陣列，其基於一可編程閾值電晶體及一電阻並聯連接。一輸入電壓被施加到電晶體，且電晶體的可編程閾值可代表積項和運算的變數。可變電阻胞的可編程閾值電晶體包括電荷儲存式記憶體電晶體，例如浮閘電晶體或電介質電荷儲存式電晶體。可變電阻胞的電阻可包括一內嵌植入電阻連接至可編程閾值電晶體的載流端(例如源極或汲極)。電壓感測放大器用以感測由可變電阻胞產生的電壓，此電壓為施加的電流與可變電阻胞的電阻值的函數。

Description

用於類神經計算系統的積項和陣列
本發明是有關於一種電路，特別一種用以執行或輔助積項和運算的電路。
在類神經計算系統中，包括：機器學習系統以及用於根據線性演算法執行某種類型計算的電路，例如積項和(sum-of-products)函數就是一個很重要的元件。此函數可表示如下：
在這個表示中，各個乘積項是一變數輸入Xi與一權重Wi的乘積。權重Wi可隨項的不同而改變，例如對應於變數輸入Xi的係數。
積項和函數可通過使用交錯點陣列結構的電路操作(運算)來實現，其中陣列的多個胞點的電性參數將可實現此函數。
在高速的實際應用中，會期望能夠有非常大的陣列，以讓很多的操作(運算)能夠平行(並行)進行，或可執行非常大的積項和串列。在這個系統中，會有很大量的輸入及輸出，而將會使得電流總和消耗量很大。
有鑑於此，有需要提供用於積項和的運算且適合實現在大型陣列的結構，又可具有更佳的能量效率。
本發明描述了一種裝置，包括一一陣列，此陣列包括多個可變電阻胞，其中陣列中各可變電阻胞包括一可編程閾值電晶體以及一電阻並聯連接。此裝置可被操作以使得一輸入電壓施加於電晶體上，且電晶體的可變閾值可代表積項和運算中的變數。本發明描述的實施例中，各可變電阻胞的可變電阻值是施加到可變電阻胞中的可編程閾值電晶體的控制閘的電壓、可編程閾值電晶體的閾值以及電阻的函數。
在一些實施例中，此裝置包括一電壓感測放大器，用以感測可變電阻胞產生的電壓，作為施加的電流與可變電阻胞的電阻值的函數。在這個方式中，用來產生積項和結果的電流的大小可以是受限制的或固定的，以降低功率消耗。
此陣列可藉由單電晶體及單電阻(one transistor and one resistor, 1T-1R)組成的多個電阻胞來實現。此外，本發明描述的實施例可將電阻以可變閾值電晶體的佈局區域中的內嵌植入電阻的方式實現，有效地製造了多個單電晶體(one transistor, 1T)胞形成的陣列，而作為用來藉由電壓感測進行積項和運算的高度緊密佈局。
在一些實施例中，此陣列中的可變電阻胞配置於多個可變電阻胞串中，其中可變電阻胞串具有串聯連接的多個可變電阻胞。多條字元線可耦接至可變電阻胞串。多個字元線驅動電路連接至此些字元線以施加多種閘極電壓至可變電阻胞中的可編程閾值電晶體。
在一些實施例中，可變電阻胞中的可編程閾值電晶體包括電荷儲存式記憶電晶體，例如浮閘電晶體或電介質電荷儲存式電晶體。
在一些實施例中，可變電阻胞中的電阻包括一內嵌植入電阻，連接於可編程閾值電晶體的載流節點(例如源極及汲極)。
用於產生積項和資料的裝置包括一陣列，此陣列包括多個可變電阻胞，其中陣列中各可變電阻胞包括一可編程閾值電晶體以及一電阻並聯連接。此陣列包括n列可變電阻胞(包括可變電阻胞串)及m行可變電阻胞。控制及偏壓電路耦接至此陣列。控制及偏壓電路包括用於編程此陣列中的可編程閾值電晶體的邏輯，其中對於對應的可變電阻胞，可編程閾值電晶體的閾值被編程為對應於一權重係數Wmn的值。多個輸入驅動電路耦接至m行可變電阻胞中的對應者，輸入驅動電路選擇性地施加輸入Xm至此m行可變電阻胞。多個電壓感測電路操作性耦接至此些列可變電阻胞。
本發明描述了一種系統，包括一記憶體陣列以及一積項和加速器陣列藉由一資料路徑控制器相互連接。此積項和加速器陣列包括一陣列，此陣列包括多個可編程電阻胞。記憶體陣列可與積項和加速器陣列搭配使用，以進行積項和函數的配置與運算。
用於操作可變電阻胞陣列以提供積項和資料的方法包括：對於對應的可變電阻胞，編程可編程閾值電晶體的閾值為對應於一權重係數Wmn的值；選擇性地施加輸入至陣列中的行可變電阻胞、施加電流至陣列中的列可變電阻胞中的對應者；以及感測陣列中的列可變電阻胞中的一或多個上的電壓。
本發明的其他方面及優點可通過後面的圖式、細節描述及申請專利範圍進一步瞭解。
本發明的實施例的細節將搭配第1~26圖進行說明。
第1圖繪示積項和運算的示意圖，其中用來計算和的項為輸入Xi與權重Wi的乘積，其中在本例中i=1,2,…,7。權重Wi可根據用來計算和的項的不同而不同。在運算中，權重可被指定為多個係數組成的一個集合，接著此些輸入被應用以計算和，其中和隨著輸入改變而改變。此外，在用來執行學習程序的演算法中，由於學習程序會改變係數以從達到有用結果的和中學習，權重可隨時間改變。
在這個例子中，所述和的輸出被應用在一sigmoid函數以產生介於一最小值與一最大值之間(例如0與1)的一非線性方式輸出。這是一個常見的突觸(synapse)模型，例如用於類神經計算。其他激活函數也可被使用，例如logit函數。積項和的運算也可應用在非類神經配置或不被認為是模擬類神經的其他系統中。
第2圖繪示可變電阻胞陣列的示意圖，其中此陣列中的各可變電阻胞包括一可編程閾值電晶體(例如12)以及一電阻(例如14)並聯連接。在這個例子中，此陣列包括四可變電阻胞串，其中各可變電阻胞串包括四可變電阻胞串聯連接於一和節點(SUM1~SUM4)及一參考線(例如接地(例如26))之間。四字元線WL1~WL4耦接至各可變電阻胞串的可變電阻胞的控制端。如圖中所示，列的數量可為任意值且和節點可擴展到SUMn，而字元線則可擴展到WLm。位於第n列第m行的可變電阻胞具有權重Wnm，權重Wnm被設定為可變電阻胞的可編程閾值Vt、可變電阻胞的電阻的電阻值Rnm以及該列的電流In的函數。
施加到字元線的電壓對應到可變的輸入Xi~X4,…Xm。在這個方式中，可變電阻胞串中的各可變電阻胞的可變電阻值為施加在字元線上到可變電阻胞的閘極的電壓、可變電阻胞中的可編程閾值電晶體的閾值、可變電阻胞內的電流以及電阻的函數。
和節點(SUM1~SUM4,…SUMn)耦接至一電壓感測放大器以產生代表各可變電阻胞串的積項和輸出的訊號。在一個代表性的例子中，一電流源21~24耦接至各可變電阻胞串以在感測操作期間施加一定值電流(constant current)到各可變電阻胞串。
第3圖繪示一個可變電阻胞的示意圖，此可變電阻胞可例如是第2圖的陣列所用者。此可變電阻胞包括一第一載流節點30、一第二載流節點31以及一控制端32。一可編程閾值電晶體35以及一電阻36係並聯連接於第一載流節點30與第二載流節點31之間。可編程閾值電晶體具有一閘極連接至控制端32。
控制端32上的電壓VG 可代表用於可編程閾值電晶體35的閘極電壓。控制端32可對應到第2圖所示的陣列中的一字元線。第一載流節點30上的電壓VS 可代表用於可變電阻胞的源極電壓。第二載流節點31上的電壓VD 可代表用於可變電阻胞的汲極電壓。
在此例的設計中，一胞電流IC 被施加到第二載流節點31以建立一壓降於可變電阻胞中，此胞電流的電流大小是在設計中設定好的或可調整的，且取決於電壓感測放大器的電壓範圍與可變電阻胞中電阻36的電阻值。電流幅度可根據陣列的特定實施例進行調整，以便產生有用的電壓範圍用來供應至和節點。此外，電阻的電阻值大小以及可編程閾值電晶體的配置可被設計來配合所選定的電流級別及一特定感測範圍進行操作。
可編程閾值電晶體35可使用浮閘記憶胞(floating gate memory cell)、分離閘浮閘記憶體胞(split gate floating gate memory cell)、電介質電荷儲存式記憶胞(dielectric charge trapping memory cell)(例如SONOS元件或其他類型的電介質電荷儲存式單元如BE-SONOS及TANOS)以及分離閘電介質電荷儲存式記憶胞來實現。其他可編程記憶體胞技術諸如相變化記憶體、金屬氧化物記憶體等也可被使用。
此外，在本發明的實施例中，電阻36可採用可編程閾值電晶體35的源極端與汲極端之間的內嵌植入電阻的形式來實現。
第4圖繪示一浮閘元件的簡化剖面圖，此浮閘元件的通道與一電阻並聯連接，且此電阻使用離子佈植製程產生的一內嵌植入電阻110來實現。
在此例中，此元件是實現在一基板100上，此基板100可為一P型基板。一源極端101以及一汲極端102藉由N型離子佈植於基板100中。源極端101以及汲極端102具有接點107、108形成於其上，耦接至具有電壓VS 的一源極節點及具有電壓VD 的一汲極節點。一P型通道區域113設置在內嵌植入電阻110與一閘極電介質層105(穿隧氧化層)，其中閘極電介質層覆蓋於基板100且在源極端101及汲極端102之間。一浮閘多晶矽層103設置在閘極電介質層105之上。一多晶矽間電介質106設置於浮閘多晶矽層103之上，在一些實施例中多晶矽間電介質使用包括有氧化矽、氮化矽及氧化矽層(silicon oxide/silicon nitride/silicon oxide layer, ONO)的多層結構實現。一控制閘多晶矽層104設置在多晶矽間電介質106之上。一接點層109形成於控制閘多晶矽層104之上。側壁結構(未繪示)沿著閘極堆疊的側壁形成。
第4圖所示的結構可使用浮閘單元製造技術實現，藉由加入一額外摻雜步驟以形成內嵌植入電阻110。內嵌植入電阻110連接源極端101以及汲極端102以像一個被動電阻一樣動作。在這個方式中，浮閘元件及內嵌植入電阻110提供一可編程閾值電晶體及一電阻並聯連接於一第一載流端(源極端101)以及一第二載流端(汲極端102)之間。
在第4圖中，一電流路徑112顯示介於源極端101與汲極端102之間通過內嵌植入電阻110的路徑。此外，當閘極電壓及浮閘中儲存的電荷結合源極電壓VS 造成電流流經電晶體的通道時，電流路徑114會被激活。
因此，此元件具有一可變電阻值(或可變電導值)，此可變電阻值為內嵌植入電阻110的電阻值及浮閘元件的通道的電阻值的函數。浮閘元件的通道的電阻值為閘極電壓及浮閘中儲存的電荷的函數。
第5圖繪示一電介質電荷儲存式元件的簡化剖面圖，此電介質電荷儲存式元件的通道與一電阻並聯連接，且使用一離子佈植製程產生的一內嵌植入電阻210來實現。
在本例中，此元件是實現在一基板200上，此基板200可為一P型基板。一源極端201以及一汲極端202藉由N型離子佈植於基板200中。源極端201以及汲極端202具有接點207、208形成於其上，耦接至具有電壓VS 的一源極節點及具有電壓VD 的一汲極節點。一P型通道區域213設置在內嵌植入電阻210與一穿隧電介質層205，其中穿隧電介質層覆蓋於基板200且在源極端201及汲極端202之間。一電介質電荷儲存層203設置在穿遂電介質層205之上。一阻隔電介質206設置在電介質電荷儲存層203之上。一控制閘多晶矽層204設置在阻隔電介質206之上。一接點層209形成於控制閘多晶矽層204之上。側壁結構(未標示)沿著閘極堆疊的側壁形成。
第5圖所示的結構可使用電介質電荷儲存記憶胞製造技術實現，藉由加入一額外摻雜步驟以形成內嵌植入電阻210。內嵌植入電阻210連接源極端201以及汲極端202以像一個被動電阻一樣動作。在這個方式中，電介質電荷儲存元件及內嵌植入電阻210提供一可編程閾值電晶體及一電阻並聯連接於源極端201以及汲極端202之間。
在第5圖中，一電流路徑212顯示介於源極端201與汲極端202之間通過內嵌植入電阻210的路徑。此外，當閘極電壓及電介質電荷儲存層中儲存的電荷的組合造成電流流經電晶體的通道時，電流路徑214會被激活。
因此，此元件具有一可變電阻值(或電導值)，此可變電阻值為內嵌植入電阻210的電阻值及電介質電荷儲存元件的通道的電阻值的函數。電介質電荷儲存元件的通道的電阻值為閘極電壓及電介質電荷儲存閘中儲存的電荷的函數。
在第4及5圖中的實施例中，繪示了可變電阻胞是由單電晶體及單電阻(1T-1R)所組成。此外，第4及5圖的實施例可將電阻以可變閾值電晶體的佈局區域中的內嵌植入電阻的方式實現，有效地製造了多個單電晶體(1T)胞形成的陣列，而作為用來藉由電壓感測進行積項和運算的高度緊密佈局。
在操作中，第4及5圖中的可變電阻胞具有如下的特徵。
當閘極-源極電壓VGS 小於閾值電壓Vt時，可形成可流入內嵌植入電阻的電流，但無電晶體通道(「表面通道(surface channel)」)形成，即只允許電流IB 流入植入電阻。因此，在可變電阻胞中的電流等於IB 且電阻值等於閘極-源極電壓VGS 除以電流IB 。
當閘極-源極電壓VGS 大於閾值電壓Vt時，表面通道電流IS 及內嵌電阻電流IB 皆會形成。通道電阻值可遠小於內嵌電阻的電阻值，於是當電晶體導通時IS 能夠主控。因此，列中的電流In在可變電阻胞中被分割，而等於IS +IB 的和，且胞電阻值等於閘極-源極電壓VGS 除以電流In。
由於浮閘或電介質電荷儲存胞的閾值為可編程的，此胞電阻值可模擬由閘極電壓表示的參數X(i)與由可變電阻胞中儲存的電荷、可變電阻胞中的電阻的電阻值及胞電流表示的參數W(i)的乘積。參數W(i)可為二進位(binary)的值，其中可變電阻胞操作於二種狀態(只有IB 的高電阻狀態及IB +IS 的低電阻狀態)的其中之一。若可變電阻胞是操作在場效應電晶體(FET)特性中特定的線性區域，參數W(i)可為類比的，且範圍根據可變電阻胞中儲存的電荷而變動。
第6~9圖繪示用來製造如第4圖中的可變電阻胞的製造程序的多個階段。在第6圖中，顯示了形成淺溝隔離結構301及302之後的基板300，其中淺溝隔離結構301及302為可變電阻胞提供了電介質邊界。此外，井區佈植可被用來形成一P型井區，其中此P型井區是由邊界303所表示，邊界303提供基板300中的一個區域，而可變電阻胞形成於此區域中。此陣列中的可變電阻胞的不同區塊可以分開的區塊實現，而能允許此些分開的區塊有獨立的井區偏壓。
第7圖繪示N型摻雜物(例如磷或砷等用來形成內嵌植入電阻304於淺溝槽隔離結構301及302之間)的內嵌通道佈植之後的階段。
第8圖繪示閘極堆疊(浮閘315、控制閘316、穿隧電介質及沿著側壁320的多晶矽間電介質)形成與使用N型摻雜物佈植的源極與汲極區域310、311形成之後的階段。
第9圖繪示層間電介質322及層間接點325、326形成之後的製程階段。在本實施例中，此結構的形成是使用在源極與汲極區域上形成矽化物的程序，且此結構的形成是在一薄電介質及位於閘極堆疊及源極與汲極區域310、311之上的一蝕刻停止層321之後。層間電介質322被沉積，且通道被蝕刻以在源極與汲極接點325、326形成開口，其中源極與汲極接點325、326藉由鎢沉積或其他技術形成。
就如所見的，如第4圖所示的可變電阻胞根據上述程序被製造。這些程序可為了製造如第5圖所示的可變電阻胞而進行修改，例如藉由更改閘極堆疊，使閘極堆疊包括閘極電介質、電荷儲存層、阻隔層與控制閘。
具有如第4及5圖中所示的結構的可變電阻胞可使用連接到接點325、326的圖樣導電層以串聯配置。
第10A及10B圖繪示可變電阻胞串聯配置在類NAND結構中的剖面圖。
第10A圖繪示一基板的簡化剖面圖，其中串聯連接的可變電阻胞形成的可變電阻胞串400(串聯連接串)形成於基板400中。閘極堆疊410~415包括電荷儲存層(浮閘或電介質)以及字元線，覆蓋於基板且如字元線的元件般延伸在垂直於圖面的方向。在代表性的實施例中，可有例如32或64條主動字元線。在一些實施例中，可變電阻胞串可包括數量較小的主動字元線或較大數量以適合特定的實施例。在一些狀況下，可有一或多虛設字元線，此一或多字元線可位於串聯連接串的相對端上，就如同典型的高密度NAND快閃記憶體一樣。虛設字元線可出於品質或偏壓的目的設置，而不是用於可變電阻胞串的積項和運算。
在此例中，基板是P型基板，且可變電阻胞的載流端(即源極/汲極端)是N型佈植420~427。在一些高密度的實施例中，佈植沒有被用在可變電阻胞的載流端中，所以載流端依賴的是如通道區域中的載子電荷的反轉。沒有接點直接被製造在所示類NAND型實施例中的所有可變電阻胞中。
串選擇字元線401、402設置於串聯連接串的相對端上。主動區域504包括N型佈植於基板中，用於連接位元線與共用源極線以串聯連接。位元線接點502連接主動區域504至位元線，其中位元線位於一覆蓋圖樣導體層。源極線接點503連接主動區域505至源極線，其中源極線位於一覆蓋圖樣導體層。
在本實施例中，一N型內嵌植入電阻451實現在從由位元線側串選擇字元線401控制的一選擇閘極的通道邊緣，到由源極線側串選擇線402控制一選擇閘極的通道邊緣。在這個方式中，選擇閘極操作以連接與不連接內嵌植入電阻451至主動區域504、505。
在本例中，一P型保護層450(具有高於可變電阻胞的通道區域的P型摻雜濃度)設置於通道與內嵌植入電阻451之間。P型保護層450協助內嵌植入電阻451阻隔閘極電壓，並維持並聯電阻值的穩定性。
第10B圖繪示與位元線500、501平行配置的二串聯連接串，其中位元線設置於閘極堆疊410~415上的覆蓋圖樣導體層。
使用可變電阻胞的積項和陣列的實施例可具有很大的陣列，包括具有上千或上百萬個可變電阻胞的陣列。用來製作大尺寸NAND裝置的製程技術可被應用在製造如第10A及10B圖所示的類NAND結構的大型積項和陣列，並加入用來實現內嵌植入電阻或電阻結構的步驟。寫入(編程與擦除)權重到可編程電阻胞的操作技術可採用類似於用於大尺寸NAND裝置的操作技術，如上面提到的。
可編程電阻胞可操作在類比模式。在類比模式中，用於感側電路與訊號路由的外設電路可以是複雜的。
外設電路可藉由配置可變電阻胞陣列中的可編程電阻胞以操作於二進位模式而被簡化。可變閾值電晶體可儲存二進位狀態。施加於列的電流可為定值，或者為固定數量的二進位位階。整個陣列中的可編程電阻胞中的電阻可為定值，或以一固定數量的二進位位階電阻值實現。
二進位模式操作可允許外設電路簡化，藉由減少需要被用來編程可變電阻胞的閾值的編程演算法的複雜度、用來施加電流到陣列中的列的電流源及用來產生輸出值的感測電路。
第11A圖繪示一個可編程電阻胞的電路架構。第11B圖提供可變電阻胞操作於每胞點一位元下的IV曲線(電流對電壓圖)，可理解的，此操作是在二進位模式下。可變電阻胞如載流端600及601。輸入端602連接到可編程電晶體的閘極，如前所述。可變電阻胞中的並聯電阻的電阻值被設定為Rmn，其中m對應於可變電阻胞的行，n對應於可變電阻胞的列。
第11B圖繪示二電壓對電流軌跡。第一電壓對電流軌跡對應於「1」的胞權重Wmn，其中此可變電阻胞具有低閾值低Vt。第二軌跡對應於「0」的胞權重Wmn，其中此可變電阻胞具有高閾值高Vt。當輸入值為低態，而使得低Vt大於輸入電壓，可變電阻胞的電晶體會關閉，並導通非常低的電流給可變電阻胞的任何二進位權重。當輸入值為高態，而使得低Vt小於輸入電壓，且輸入電壓小於高Vt，若權重為對應到低Vt可變電阻胞的「1」，可變電阻胞中的電晶體導通，以及若權重為對應到高Vt可變電阻胞的「0」，可變電阻胞中的電晶體關閉。
當電晶體關閉，一較大的電壓降VdLg 由電流流經電阻所造成的電壓降I*Rmn所決定。當電晶體導通，一較小的電壓降VdSm 可被認為趨近於零，係由電流流經電晶體通道所造成的電壓降所決定。此關係將顯示在底下的表1中。 表1
所述二進位操作可擴展到如第12圖所示的可變電阻胞串。在第12圖中，陣列中的第n列的可變電阻胞串包括三可變電阻胞。此列接收定值電流In及各行上的輸入值X1~X3。此列的電壓降取決於此列中的各個可變電阻胞的權重W1n、W2n及W3n，以及輸入值。此例使用三個可變電阻胞來產生電壓Vn以實現並代表積項和運算中三個乘積項XiWi相加的和，其中i係從1到3。
藉由三個輸入變數(如第一列所示)以及三個電位權重(如表中整個第二行所示)，且假設對於各可變電阻胞提供定值電流及具有定值電阻，此列的電壓降Vn的變化可如底下的表2所示(假設VdSm 趨近於零)。 表2
藉由根據此四個電壓級別Vn設定感測參考電壓，此列的跨壓可被轉譯為從0到3的數字輸出，如底下的表3所示。 表3
隨著此些行各自提供的獨特輸入以及此些可變電阻胞列的數量增加，當依賴個別的可編程電阻胞的「二進位」操作(也就是編程電晶體為低閾值或高閾值)，此陣列可產生複雜的積項和。
在一些實施例中，多位二進位權重可儲存在陣列中部分或所有的可變電阻胞中，而使可變電阻胞的可編程權重增加進一步的解析度。
第13圖繪示感測電路的方塊圖，此感測電路可搭配用於積項和運算的可變電阻胞陣列使用，進行上述的電壓感測。本實施例中的感測電路包括一感測放大器650，例如使用運算放大器或其他類型的比較器實現。感測放大器650的輸入包括電壓Vn以及線652上的一參考電壓Vref。電壓Vn是來自於所選的列上，且可通過一緩衝器651傳遞。緩衝器651例如可使用單位增益的運算放大器或其他電壓至電壓放大器來實現。線652上的參考電壓Vref是由一參考電壓電路655提供，參考電壓電路655是用來響應於線656上的次序訊號以依序通過一組參考電壓，此組參考電壓是對應於感測放大器650所要辨識的各電壓位準。參考電壓電路655可接收輸入電壓Vmax以及Vmin做為參考電壓Vref，其中Vmax與Vmin可決定來自線652上的最大與最小電壓。
第13A圖繪示感測操作的示意圖。給定電壓Vmax及Vmin，第14圖的電路可在感測範圍中的多個位準上產生參考電壓，就如圖中所示。來自陣列中一所選的列的電壓Vn可落在感測範圍內的一個位準，而高於電壓Vmin一差值。感測電路為電壓Vn決定一位準，在本實施例中此位準高於參考電壓V1~V5，並小於參考電壓V6。於是，可對應於參考電壓V6指定一數位值給電壓Vn。
感測放大器650的輸出包括一訊號序列，此訊號序列與輸入參考電壓位準相對應。這些訊號可被儲存在暫存器660中，且被提供給一算數邏輯單元661或其他類型的處理電路像是數位訊號處理器、通用處理器等，其中進一步的算術運算可在積項和之後進一步被執行。例如，根據如下所述的可編程電阻胞陣列的配置方式，陣列中的多個列上產生的輸出可出於產生一個積項和運算的一個單獨項的目的而被結合在一起。
第14圖繪示參考電壓電路的示意圖，此參考電壓電路可與一感測放大器(配置可如第13圖中所示)搭配使用。在第14圖中，可編程電阻胞陣列(或使用被用在陣列中的胞結構)中的一參考列或多個參考列665可被用來提供電壓Vmax及Vmin的其中之一者或兩者。在本實施例中，電壓Vmax及Vmin被施加到一電阻式分壓器666，其中電阻式分壓器666提供多個參考電壓位準於電阻式分壓器666的多電阻之間的多個節點。此些響應於參考電壓位準的節點被耦接至一選擇器667。選擇器667響應於線652上的次序訊號以提供一參考電壓Vref序列於線652上，其中在第13圖的配置中，線652被耦接至感測放大器650。
第15圖繪示用於產生電壓Vmin(可如第13及14圖所述用來產生用於感測電路的參考電壓)的一參考列的配置。在這個例子中，在第n列上的一三胞運算串680是用於積項和運算，其中可變電阻胞具有輸入X1~X3以及權重W1n、W2n及W3n。此些權重根據要執行的積項和運算的多個項而被編程到運算串680中。電流In通過運算串所產生的電壓被指定為Vn。
參考列681使用三個胞點而被實現於此陣列中，其中此些胞點的電性特徵可匹配於運算串680的三個胞點的電性特徵。為了產生電壓Vmin，參考串681中的胞點的權重(W1ref、W2ref及W3ref)皆被設定為對應至低閾值狀態(本實施例中為「1」)。參考串681中的胞點的電阻可具有一定值電阻值R，此定值電阻值R匹配於運算串680的胞點的電阻值R。參考串681的胞點的輸入被綁定在一起且在運算時被耦接至一電壓VON ，以使得參考串681中的胞點皆導通，並產生一小電壓降VdSm 。因此，本例中的電壓Vmin大約等於3*VdSm 或三倍的小電壓降(運算串680所用的單元胞點的小電壓降)。底下的表4展示為運算串(計算列)及參考列提供給定輸入與權重配置時的一個運算示例。 表4
在一實施例中，一參考串只被用於產生Vmin，參考電壓電路所用的Vmax的值可被設定在一足夠高的值以為裝置提供良好的運算範圍。第15圖所示的例子是基於一可變電阻胞串包括三個可變電阻胞。
在本發明的實施例中，可變電阻胞可被實施在使用類NAND技術的大尺寸陣列中。因此，任何給定的可變電阻胞列中可具有例如16、32、64或更多個可變電阻胞。少於給定的列中所有的可變電阻胞可被使用在任何給定的積項和運算的配置中。
第16圖繪示一個示例性配置，此示例性配置包括在運算列n中的運算串690以及一參考列中的一參考串691，且具有多個未使用胞於運算列與參考列上的區域692中。本例中的參考列是用來產生電壓Vmin(可如第13及14圖所述用來產生用於感測電路的參考電壓)。
在這個例子中，在運算列n上的一三胞運算串690是用於積項和運算，其中可變電阻胞具有輸入X1~X3以及權重W1n、W2n及W3n。此些權重根據要執行的積項和運算的多個項而被編程到運算串690中。運算列n上的未使用胞被給定輸入Y1、Y2及權重W4n、W5n。電流In通過此串產生的電壓被指定為Vn。輸入Y1及Y2與權重W4n及W5n被配置，以使得運算列中的未使用胞在積項和運算的期間導通。
參考串691可設置在此陣列中或是設置在一參考陣列中，且在一參考列的參考串691中的三個胞點的電性特徵可匹配於運算串690中的三個胞點的電性特徵。參考列上的未使用胞包括具有權重W4ref及W5ref的參考串691。為了產生電壓Vmin，參考串691中的胞點的權重(W1ref、W2ref及W3ref)以及在此列中的未使用部分中具有權重W4ref及W5ref的胞點的權重皆被設定為對應至低閾值狀態的值(在本例中為「1」)。區域692中的此列的未使用部分中的參考串691的胞點中的電阻可具有一定值電阻R，此定值電阻R匹配於運算串690中的胞點的值R以及運算列690中同一個列中的區域692中的胞點的值R。參考串691中的胞點(包括未使用胞)的輸入被綁定在一起並於運算期間耦接至一電壓VON ，以使得此列包括參考串691在內的中的所有胞點導通，並產生小電壓降VdSm 。因此，本例(此串具有五個胞點)中的電壓Vmin大約等於5*VdSm 或五倍的小電壓降(運算串680所用的單元胞點的小電壓降)。當一串中的胞點越多，Vmin的值也會隨之變動。
底下的表5展示為運算串(計算列)及參考列提供給定輸入與權重配置(第16圖的配置)時的一個運算示例。 表5
第17圖繪示產生電壓Vmin及Vmax的示例性配置。在這個配置中，運算列n中的運算串700包括三個胞點，就如同第15及16圖一般。因此，運算列n是用於積項和運算，其中運算串700具有輸入X1~X3以及權重W1n、W2n及W3n。此些權重根據要執行的積項和運算的多個項而被編程到運算串700之中。運算列n上的未使用胞被給定輸入Y1、Y2及權重W4n、W5n。電流In通過此串產生的電壓被指定為Vn。輸入Y1及Y2與權重W4n及W5n被配置，以使得運算列中的未使用胞在積項和運算的期間導通。
一Vmin參考列包括一參考串701及未使用胞於陣列中的區域703中。參考串701包括三個胞點，此三個胞點的電性特徵可匹配於運算串700中的三個胞點的電性特徵。Vmin參考列上的未使用胞包括具有權重W4Lref 及W5Lref 的參考串701。為了產生電壓Vmin，參考串701中的胞點的權重(W1Lref 、W2Lref 及W3Lref )以及在此列中的未使用部分中具有權重W4Lref 及W5Lref 的Vmin列中的未使用胞的權重皆被設定為對應至低閾值狀態的值(在本例中為「1」)。參考串701中的胞點及此列中未使用區域中的胞點的電阻可具有一定值電阻R，此定值電阻R匹配於運算串700中的胞點的值R以及運算列n中區域703中的胞點的值R。Vmin參考列中的胞點(包括參考串701與未使用胞)的輸入被綁定在一起並於運算期間耦接至一電壓VON ，以使得Vmin參考列包括參考串701在內的中的所有胞點導通，並假設Iref 等於In，產生小電壓降VdSm 。因此，本例(此串具有五個胞點)中的電壓Vmin大約等於5*VdSm 或五倍的小電壓降(運算串700所用的單元胞點的小電壓降)。當一串中的胞點越多，Vmin的值也會隨之變動。
一Vmax參考列包括一參考串702以及未使用胞於陣列中的區域703中。參考串702包括三個電阻胞，此三個胞點的電性特徵可匹配於運算串700中的三個胞點的電性特徵。包括參考串702的Vmax參考列上的未使用胞具有權重W4Href 及W5Href 。為了產生電壓Vmax，參考串702中的胞點的權重(W1Href 、W2Href 及W3Href )以及在Vmin列中的未使用部分中具有權重W4Lref 及W5Lref 的Vmax列中的未使用胞的權重皆被設定為對應至高閾值狀態的值(在本例中為「0」)。參考串701中的胞點及此列中未使用區域中的胞點的電阻可具有一定值電阻R，此定值電阻R匹配於運算串700中的胞點的值R以及運算列n中區域703中的胞點的值R。Vmax參考列中的胞點(包括參考串702)的輸入被綁定在一起並於運算期間耦接至一電壓VOFF ，且未使用胞被耦接至電壓VON ，以使得此列的三個胞點中的電晶體包括Vmax參考串701在內皆關閉，並假設Iref 等於In，產生大電壓降VdLg 。因此，本例(此串具有五個胞點)中的電壓Vmax大約等於3*VdLg 或三倍的大電壓降(運算串700所用的單元胞點的大電壓降)。當一串中的胞點越多，Vmax的值也會隨之變動。
底下的表6展示為運算串(計算列)及參考列提供給定輸入與權重配置(第17圖的配置)時的一個運算示例。 表6
在參考第12及15~17圖所描述的實施例中，可編程電阻胞陣列被配置為功能性集合，其具有一輸入Xi以及包括一成員胞，運算列中的各成員胞實現了項XiWi的運算，其中Wi是一位元(one bit)二進位權重(binary weight)，Wi是由胞點中的可編程閾值電晶體的閾值所決定。胞點中的電阻的電阻值R以及流經串中的電流In為定值。
在一些實施例中，可編程電阻胞陣列可被配置在功能性集合中，功能性集合具有一輸入及多成員胞以實現積項和運算中的項XiWi，其中權重Wi可為不同於一位元二進位值「0」或「1」的值(例如一多位元二進位值(multiple bit binary value))，藉由使用編程於胞點的可編程電晶體的一單一位元值。
第18~22圖繪示用來實現多位元二進位值的功能性集合的一些示例性配置。
第18圖繪示一功能性集合，此功能性集合包括三成員胞於陣列的一列n的一胞點串上。此列接收一定值電流In。輸入值Xm被連接至此三行中的胞點中的電晶體的閘極。在這個例子中，此集合中的此三個胞點中的電阻的電阻值R1.min、R2.min及R3.min是不同的。因此，電阻R3具有一電阻值R，電阻R2具有一電阻值2*R，且電阻R1具有一電阻值4*R。因此，根據有效電阻值的組合的變化從0*R(功能性集合中的電晶體皆導通)到7*R(功能性集合中的電晶體皆關閉)，此功能性集合的權重具有一三位元二進位值，範圍從0到7。使用第18圖的功能性集合所實現的積項和運算的項可被表示為Xm(W1*4R+W2*2R+W3*R)。在其他實施例中，在陣列中的胞點的一功能性集合(例如第18圖所示)，連接在一列中的成員胞可多於三個，且具有共同輸入Xm。
如上所述的可變電阻胞陣列可使用邏輯電路來配置以實現積項和運算中的多個項，使用許多功能性集合用來實現此運算中許多形式的項。
第19圖繪示一功能性集合，此功能性集合包括三成員胞於陣列的三個不同列n1、n2及n3的一個行上。此三列各自接收一定值電流In。輸入值Xm被連接至此行中的胞點中的電晶體的閘極。在這個例子中，此集合中的此三個胞點中的電阻的電阻值R1.min、R2.min及R3.min是不同的。因此，電阻R3具有一電阻值R，電阻R2具有一電阻值2*R，且電阻R1具有一電阻值4*R。各列所產生的電壓Vn1、Vn2及Vn3在外設電路中加總以提供和項輸出。
使用第19圖的功能性集合所實現的積項和運算的項可被表示為Xm(W1*I4R+W2*I2R+W3*IR)，即各列所產生的電壓代表此項中的一部分。因此，根據電壓組合的變化從0*IR(功能性集合中的電晶體皆導通)到7*IR(功能性集合中的電晶體皆關閉)，此功能性集合的權重具有一三位元二進位值，範圍從0到7。
用來執行和運算的外設電路可包括類比加法放大器或數位邏輯。在一實施例中，各列上的電壓可依序被感測，且各感測步驟的結果可在如第13圖所示的算術邏輯中加總。
在其他實施例中，在陣列中的胞點的一功能性集合(例如第19圖所示)，連接在一列中的成員胞可多於三個，且具有共同輸入Xm。
第20圖繪示一功能性集合，此功能性集合包括三成員胞於陣列的三個不同列n1、n2及n3的一個行上。輸入值Xm被連接至此行中的胞點中的電晶體的閘極。在這個例子中，此集合中的此三個胞點中的電阻的電阻值R1.min、R2.min及R3.min是相同的。此三列各自接收不同的一定值電流In。因此，一電流源提供I3至列3(I3等於I)，一電流源提供I2至列2(I2等於2*I)，以及一電流源提供I1至列1(I1等於4*I)。各列所產生的電壓Vn1、Vn2及Vn3在外設電路中加總以提供和項輸出。因此，根據電壓組合的變化從0*IR(功能性集合中的電晶體皆導通)到7*IR(功能性集合中的電晶體皆關閉)，此功能性集合的權重具有一三位元二進位值，範圍從0到7。
使用第20圖的功能性集合所實現的積項和運算的項可被表示為Xm(W1*I4R+W2*I2R+W3*IR)，即各列所產生的電壓代表此項中的一部分。
用來執行和運算的外設電路可包括類比加法放大器或數位邏輯。在一實施例中，各列上的電壓可依序被感測，且各感測步驟的結果可在如第13圖所示的算術邏輯中加總。
在其他實施例中，在陣列中的胞點的一功能性集合(例如第20圖所示)，連接在一列中的成員胞可多於三個，且具有共同輸入Xm。
第21圖繪示一功能性集合，此功能性集合包括三成員胞於陣列的三個不同列n1、n2及n3的一個行上。輸入值Xm被連接至此行中的胞點中的電晶體的閘極。在這個例子中，此集合中的此三個胞點中的電阻的電阻值R1.min、R2.min及R3.min是相同的。此三列各自接收相同的一定值電流In。各列所產生的電壓Vn1、Vn2及Vn3分別被除以4、2及1，並在外設電路中加總以提供和項輸出。因此，根據電壓組合的變化從0*IR(功能性集合中的電晶體皆導通)到7*IR(功能性集合中的電晶體皆關閉)，此功能性集合的權重具有一三位元二進位值，範圍從0到7。
使用第21圖的功能性集合所實現的積項和運算的項可被表示為Xm(W1*I4R+W2*I2R+W3*IR)，即各列所產生的電壓且在外設電路中執行除法後代表此項中的一部分。
用來執行和運算的外設電路可包括類比加法放大器或數位邏輯。在一實施例中，各列上的電壓可依序被感測，且各感測步驟的結果可在如第13圖所示的算術邏輯中加總。
在其他實施例中，在陣列中的胞點的一功能性集合(例如第21圖所示)，連接在一列中的成員胞可多於三個，且具有共同輸入Xm。
第22圖繪示一功能性集合，此功能性集合包括四成員胞，其中二個成員胞包括在陣列的一行，另外二個成員胞則包括在陣列的一第二行，且成員胞兩兩設置於陣列的不同列n1及n2上。輸入值Xm被連接至此二行中的所有胞點中的電晶體的閘極。在這個例子中，此集合中的此四個胞點中的電阻的電阻值R1.min、R2.min、R3.min及R4.min是不同的。因此，電阻R3及R4具有一電阻值R，電阻R1及R2具有電阻值4*R。此二列各自接收不同的一定值電流In。因此，一電流源提供I2至列2(I2等於I)，以及一電流源提供I1至列1(I1等於2*I)。此二列所產生的電壓Vn1及Vn2在外設電路中加總以提供和項輸出。
使用第22圖的功能性集合所實現的積項和運算的項可被表示為Xm(W1*2I*4R+W2*I*4R+W3*2I*R+W4*I*R)，即各列所產生的電壓代表此項中的一部分。因此，根據電壓組合的變化從0*IR(功能性集合中的電晶體皆導通)到15*IR(功能性集合中的電晶體皆關閉)，此功能性集合的權重具有一四位元二進位值，範圍從0到15。
用來執行和運算的外設電路可包括類比加法放大器或數位邏輯。在一實施例中，各列上的電壓可依序被感測，且各感測步驟的結果可在如第13圖所示的算術邏輯中加總。
在其他實施例中，在陣列中的胞點的一功能性集合(例如第22圖所示)，連接在一列中的成員胞可多於三個，且具有共同輸入Xm。
其他功能性集合配置也可以被使用。
基於各個要執行的計算的需要，可將一個大型可編程電阻胞陣列配置在運算之間以執行具有各種用於和項的函數的複雜積項和運算。此外，和項的係數(即權重Wi)可以非揮發性形式設定在胞點的電晶體中，並根據各個要執行的計算的需要，藉由編程及擦除來改變。
第23圖繪示積體電路901的簡化晶片方塊圖，其中積體電路901包括一積項和陣列，此積項和陣列具有電壓感測與內嵌通道胞點，例如第5及6圖及第10A/10B圖所示者，並被配置為一類神經記憶體陣列960。
一字元線驅動電路940耦接至多條字元線945。此驅動電路例如在一些實施例中包括數位至類比轉換器，數位至類比轉換器為各個所選的字元線產生一輸入變數x(i)，或者對於一二進位字元線驅動電路可應用二進位輸入。一列解碼器970經由線965耦接至一或多層的串聯連接的胞點，此些串聯連接的胞點沿著陣列中的列配置，而列解碼器970是用來從這些串聯連接的胞點串中選擇以從記憶體陣列960讀取積項和資料或寫入參數資料至記憶體陣列960。控制邏輯(控制器)910通過匯流排930提供位址到解碼器970及驅動電路940。電壓感測放大器經由線975耦接至列解碼器，再由列解碼器耦接至緩衝器電路980。施加負載電流In的電流源與感測電路耦接。一編程緩衝器可與感測放大器一起包括於電路980中以儲存用於陣列中的可編程閾值電晶體的二階或多階編程的編程資料。此外，控制邏輯910可包括用來響應於編程緩衝器內的編程資料值選擇性施加編程或禁止電壓到記憶體中的胞點串的電路。
來自感測放大器的感測資料經由第二資料線985被提供到資料緩衝器990，再由資料緩衝器990經由一資料路徑993耦接至輸入/輸出電路991。感測放大器可包括運算放大器，用以施加單位增益或所期望的增益位準，並用以提供類比輸出到數位至類比轉換器或其他訊號處理或訊號路由電路。額外的算術單元與路由電路可被包括在內以將多層胞點串配置為類神經電路。
此外，算術單元與路由電路可被包括在內以將多層胞點串配置為矩陣乘法單元。
輸入/輸出電路991將資料驅動到積體電路901外部的目的地。輸入/輸出資料與控制訊號通過資料匯流排905移動於輸出/輸出電路991、控制邏輯910及積體電路901或積體電路901內部或外部的其他資料源(諸如通用處理器或專用電路或記憶體陣列960支援且提供系統單晶片(system-on-a-chip)功能的模組組合)上的輸入/輸出埠之間。
在第23圖所示的例子中，控制邏輯910(使用一偏壓配置狀態機)控制由區塊920的一或多個電壓供應器所產生或提供的供應電壓的應用，用於積項和讀取操作，及參數寫入操作以設定參數(例如胞點權重)，其中參數係由用於電荷儲存胞及浮閘胞的電荷捕捉位準表示，電荷捕捉位準包括擦除、驗證及編程電壓。控制邏輯910耦接至緩衝器990及記憶體陣列960。
控制邏輯910可使用本領域熟知的專用邏輯電路來實現。在替代的實施例中，控制邏輯包括一通用處理器，此通用處理器可被實施在同一個積體電路上，且執行一計算機程式以控制此裝置的操作。在又一實施例中，控制邏輯則可採用專用邏輯電路與通用處理器的組合來實現。
第24~26圖繪示系統1000的配置，系統1000包括一記憶體陣列1002以及一積項和加速器陣列1001使用一資料路徑控制器1003相互連接。積項和加速器陣列1001包括根據前述任一實施例的一可編程電阻胞陣列。記憶體陣列可包括一NAND快閃陣列、一SRAM陣列、一DRAM陣列、一NOR快閃陣列或可搭配積項和加速器陣列1001的其他類型記憶體。
系統可接收來自系統外部的輸入/輸出資料(如第24圖所示)，並將此資料發送至記憶體陣列。此資料可包括用來配置用來實現一或多個積項和運算的項的胞點的功能性集合的配置資料、陣列中用於運算的功能性集合的權重以及用於積項和運算的輸入值。
如第25圖所示，來自記憶體陣列1002的資料可使用由資料路徑控制器1003控制的一直接資料路徑傳送到積項和加速器陣列1001。替代地，對於適合的特定實施例，通過資料路徑控制器1003的一資料路徑可被用來傳送來自記憶體陣列1002的資料到積項和加速器陣列1001。
如第26圖所示，來自積項和加速器陣列的輸出資料可通過資料路徑控制器1003施加到用於系統1000的輸入輸出資料路徑。用於系統1000的輸入輸出資料路徑可耦接至一處理單元，此處理單元用以計算權重、提供輸出及使用積項和加速器陣列的輸出。
此外，來自積項和加速器陣列1001的輸出資料可通過資料路徑控制器1003被發送回記憶體陣列1002，用於疊代積項和運算。
在一些實施例中，包括有記憶體、積項和加速器陣列及資料路徑邏輯的系統1000可被實現在單一個積體電路上。此外，系統1000可包括在相同或不同的積體電路、算術邏輯單元、數位訊號處理器、通用中央處理器、狀態機等於執行計算機程序期間受益於積項和加速器陣列1001的裝置之上。
用於使用根據前述任一實施例的可編程胞陣列的方法可使用如第24~26圖中的系統來執行，也可使用實現於相同積體電路上、耦接至此積體電路的邏輯或兩者之組合來執行，實現於相同積體電路上、耦接至此積體電路的邏輯或兩者之組合於陣列中被編程以個別的權重的胞點的功能性集合中執行一配置步驟及一運算步驟，其中此陣列係用於產生積項和資料。
用於操作一可變電阻胞陣列以產生積項和資料的方法包括：對於對應的可變電阻胞，編程可編程閾值電晶體的閾值為對應於一權重係數的值；選擇性地施加輸入至陣列中的行可變電阻胞、施加電流至陣列中的列可變電阻胞中的對應者；以及感測陣列中的列可變電阻胞中的一或多個上的電壓。
此方法可包括：配置陣列中的胞點到包括一或多個成員的胞點的功能性集合；其中功能性集合實現一積項和函數的各個項。各功能性集合可接收一對應的輸入項，並可被以一權重編程，此權重係為功能性集合中的一或多個成員的可編程閾值的函數。功能性集合可採用多種方式配置，例如參考第18~22圖所做的說明。在這個方式中，陣列中的可編程電阻胞可藉由使用一位元二進位模式對個別胞點配置權重而被操作，這些胞點可被配置到具有多位元權重的胞點的功能性集合中。多位元權重可使用以下方式配置：使用具有不同電阻值的電阻的胞點的功能性集合；於感測功能性集合中具有不同權重的不同列的期間使用不同電流位準；以及其他所描述於本文者。
此外，在一些實施例中，系統可被操作以使用一參考列胞點以產生一列參考電壓，或在一特定實施例中產生一低列參考電壓及一高列參考電壓。本方法可包括產生感測參考電壓，其中感測參考電壓為一或多列參考電壓的函數。感測操作可包括將所選的胞點列上的電壓與感測參考電壓比較，以產生指示出所選列的電壓位準的輸出。
雖然本發明已以實施例揭露如上，然其僅係用於說明，而並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之權利要求之精神和範圍內，當可作各種之更動與組合。
12、35‧‧‧可編程閾值電晶體
14、36‧‧‧電阻
21~24‧‧‧電流源
26‧‧‧接地
30‧‧‧第一載流節點
31‧‧‧第二載流節點
32‧‧‧控制端
100、200、300、400‧‧‧基板
101、201‧‧‧源極端
102、202‧‧‧汲極端
103‧‧‧浮閘多晶矽層
104、204‧‧‧控制閘多晶矽層
105‧‧‧閘極電介質層
106‧‧‧多晶矽間電介質
107、108、207、208‧‧‧接點
109、209‧‧‧接點層
110、210、304‧‧‧內嵌植入電阻
112、114、212、214‧‧‧電流路徑
113、213‧‧‧P型通道區域
203‧‧‧電介質電荷儲存層
205‧‧‧穿隧電介質層
206‧‧‧阻隔電介質
301、302‧‧‧隔離結構
310‧‧‧源極區域
311‧‧‧汲極區域
315‧‧‧浮閘
316‧‧‧控制閘
320‧‧‧側壁
321‧‧‧蝕刻停止層
322‧‧‧層間電介質
325‧‧‧源極接點
326‧‧‧汲極接點
401、402‧‧‧串選擇字元線
410~415‧‧‧閘極堆疊
420~427‧‧‧N型佈植
450‧‧‧P型保護層
451‧‧‧N型內嵌植入電阻
500、501‧‧‧位元線
502‧‧‧位元線接點
503‧‧‧源極線接點
504、505‧‧‧主動區域
600、601‧‧‧載流端
650‧‧‧感測放大器
651‧‧‧緩衝器
652、656‧‧‧線
655‧‧‧參考電壓電路
660‧‧‧暫存器
661‧‧‧算術邏輯單元
665‧‧‧參考列
666‧‧‧電阻式分壓器
667‧‧‧選擇器
680、690、700‧‧‧運算串
681、691、701、702‧‧‧參考串
692、703‧‧‧區域
901‧‧‧積體電路
910‧‧‧控制器
920‧‧‧偏壓配置供應電壓
930‧‧‧匯流排
940‧‧‧驅動電路
945‧‧‧字元線
960‧‧‧類神經記憶體陣列
965、975‧‧‧線
970‧‧‧列解碼器
980‧‧‧電壓感測放大器
985‧‧‧第二資料線
990‧‧‧緩衝器
991‧‧‧輸入/輸出電路
1000‧‧‧系統
1001‧‧‧積項和加速器陣列
1002‧‧‧記憶體陣列
1003‧‧‧資料路徑控制器
第1圖繪示積項和運算的功能性方塊圖，積項和運算可為本領域所熟知的類神經計算系統的基礎元件。
第2圖繪示用於積項和運算的可變電阻胞陣列的一部分。
第3圖繪示根據本發明實施例的可變電阻胞陣列的系統方塊圖。
第4圖繪示可變電阻胞的簡化剖面圖，其中可變電阻胞包括一浮閘記憶電晶體以及一內嵌植入電阻。
第5圖繪示可變電阻胞的簡化剖面圖，其中可變電阻胞包括一電介質電荷儲存式記憶電晶體以及一內嵌植入電阻。
第6~9圖繪示根據本發明實施例的可變電阻胞的製造程序的多個階段。
第10A及10B圖繪示可變電阻胞串聯配置在類NAND結構中的剖面圖及佈局圖。
第11A及11B圖繪示可變電阻胞的操作演示。
第12圖繪示用以實現積項和運算的可變電阻胞串。
第13圖繪示感測電路的簡化方塊圖，感測電路可與可變電阻胞陣列搭配使用，用於積項和運算。
第13A圖繪示用來說明使用第13圖的電路進行感測操作的示意圖。
第14圖繪示參考電壓電路的簡化示意圖，其中參考電壓電路可與感測電路(像是第13圖的電路)搭配使用。
第15圖繪示可變電阻胞陣列的配置，包括一參考串。
第16圖繪示可變電阻胞陣列的另一種配置，包括一參考串及多個未使用可變電阻胞。
第17圖繪示可變電阻胞陣列的另一種配置，包括二參考串及多個未使用可變電阻胞。
第18-22圖繪示用來實現具有乘法位元權重的積項和運算的項的可變電阻胞的功能性集合。
第23圖繪示應用在例如類神經記憶體的裝置的簡化方塊圖，此裝置包括一可變電阻胞陣列。
第24-26圖繪示一系統及其各種操作，此系統包括一積項和加速器陣列。

Claims (18)

  1. 一種裝置，包括一可變電阻胞陣列，該可變電阻胞陣列中的各可變電阻胞包括一可編程閾值電晶體及一電阻並聯連接。
  2. 如申請專利範圍第1項所述之裝置，其中該可變電阻胞陣列包括複數個可變電阻胞串，各該可變電阻胞串包括串聯連接的該些可變電阻胞中的複數個。
  3. 如申請專利範圍第2項所述之裝置，更包括複數條耦接至該些可變電阻胞串；以及複數個字元線驅動電路連接至該些字元線以施加複數個可變閘極電壓到該些可變電阻胞中的該些可編程閾值電晶體。
  4. 如申請專利範圍第1項所述之裝置，其中各該可變電阻胞中的該可編程閾值電晶體包括一電荷儲存式記憶體電晶體。
  5. 如申請專利範圍第4項所述之裝置，其中各該可變電阻胞中的該電阻包括一內嵌植入電阻於該電荷儲存式記憶體電晶體中。
  6. 如申請專利範圍第1項所述之裝置，其中各該可變電阻胞中的該可編程閾值電晶體包括一浮閘電荷儲存式記憶體電晶體，以及各該可變電阻胞中的該電阻包括一內嵌植入電阻於該浮閘電荷儲存式記憶體電晶體中。
  7. 如申請專利範圍第1項所述之裝置，其中各該可變電阻胞中的該可編程閾值電晶體包括一電介質電荷儲存式記憶體電晶體，以及各該可變電阻胞中的該電阻包括一內嵌植入電阻於該電介質電荷儲存電荷儲存式記憶體電晶體中。
  8. 如申請專利範圍第1項所述之裝置，更包括一感測放大器用於連接至該可變電阻胞陣列，該感測放大器係響應於由一施加的電流與該可變電阻胞陣列中的該些可變電阻胞的複數個可變電阻值的和所產生的一電壓。
  9. 如申請專利範圍第1項所述之裝置，其中該可變電阻胞陣列中的該些可變電阻胞包括一電晶體及一電阻，該電晶體具有一佈局區域，其中該電阻係設置於該電晶體的該佈局區域中。
  10. 一種裝置，包括： 複數個可變電阻胞串，各該可變電阻胞串包括複數個可變電阻胞； 該些可變電阻胞串中的各該可變電阻胞包括一第一載流節點、一第二載流節點以及一控制端，且各該可變電阻胞包括一可編程閾值電晶體及一電阻並聯連接至該第一載流節點及該第二載流節點，該可編程閾值電晶體具有一閘極連接至該控制端，以及其中： 該些可變電阻胞串中的各該可變電阻胞的一電阻值係為施加到該可變電阻胞的該控制端的一電壓、該可變閾值電晶體的一閾值及該電阻的一函數。
  11. 如申請專利範圍第10項所述之裝置，更包括： 複數條字元線耦接至該些可變電阻胞串的該些可變電阻胞的該些控制端；以及 複數個字元線驅動電路耦接至該些字元線以施加複數個可變閘極電壓至該些字元線。
  12. 如申請專利範圍第10項所述之裝置，其中各該可變電阻胞的該可編程閾值電晶體包括一電荷儲存式記憶體電晶體，且該電荷儲存式記憶體電晶體的一閾值係為儲存於該電荷儲存式記憶體電晶體中的電荷的一函數。
  13. 如申請專利範圍第12項所述之裝置，其中各該可變電阻胞的該電阻包括一內嵌植入電阻於該電荷儲存式記憶體電晶體中。
  14. 如申請專利範圍第12項所述之裝置，更包括用來以多位準編程各該電荷儲存式記憶體電晶體的電路。
  15. 如申請專利範圍第10項所述之裝置，其中各該可變電阻胞的該可編程閾值電晶體包括一浮閘電荷儲存式記憶體電晶體，以及各該可變電阻胞的該電阻包括一內嵌植入電阻於該浮閘電荷儲存式記憶體電晶體中，且該浮閘電荷儲存式記憶體電晶體的一閾值係為儲存於該浮閘電荷儲存式記憶體電晶體中的電荷的一函數。
  16. 如申請專利範圍第10項所述之裝置，其中各該可變電阻胞的該可編程閾值電晶體包括一電介質電荷儲存式記憶體電晶體，以及各該可變電阻胞的該電阻包括一內嵌植入電阻於該電介質電荷儲存式記憶體電晶體中，且該電介質電荷儲存式記憶體電晶體的一閾值係為儲存於該電介質電荷儲存式記憶體電晶體中的電荷的一函數。
  17. 如申請專利範圍第10項所述之裝置，更包括一感測放大器用於連接至該些可變電阻胞串中的一所選串，該感測放大器係響應於由一施加的電流與該所選串的該些可變電阻胞的複數個可變電阻值的和所產生的一電壓。
  18. 如申請專利範圍第10項所述之裝置，其中該些可變電阻胞串中的該些可變電阻胞包括一電晶體及一電阻，該電晶體具有一佈局區域，其中該電阻係設置於該電晶體的該佈局區域中。
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