CN103065952A - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种非易失性存储器件和一种制造该非易失性存储器件的方法。该方法包括：在衬底上形成浮置栅极；形成与浮置栅极的形状一致的介电层；在衬底上形成导电层以形成覆盖浮置栅极和介电层的控制栅极；在导电层的一侧上形成光刻胶图案；形成间隔物形式的包围浮置栅极的侧面的控制栅极，所述控制栅极的形成包括对导电层实施回蚀到直到暴露浮置栅极上的介电层的一部分；以及在控制栅极的一侧上形成与多个接触塞连接的多晶硅焊盘，所述多晶硅焊盘的形成包括移除光刻胶图案。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请按照35U.S.C.§119(a)要求2011年10月19日提交韩国知识产权局的第10-2011-0107228号韩国专利申请的优先权，并且通过引用将其全部内容并入本文用于所有目的。
技术领域
以下描述涉及一种制造非易失性存储器件的方法。
背景技术
非易失性存储器件，尤其是快闪存储器件，主要被分类为可擦可编程只读存储(EPROM)隧道氧化物(ETOX)快闪存储器件或分离栅极快闪存储器件。与分离栅极快闪存储器件相比，ETOX快闪存储器件具有较小的存储单元。但是，由于ETOX快闪存储器件需要在编程时以高温注入载流子，因此用于ETOX快闪存储器件的编程电流相对高，并且ETOX快闪存储器件易受频繁编程和读取误差的影响。此外，ETOX快闪存储器件无法避免过擦除问题。
尽管分离栅极快闪存储器件具有相对大的存储单元，但是分离栅极快闪存储器件也具有极好的特性。因此，分离栅极快闪存储器件已经广泛用于半导体器件领域中。由于分离栅极快闪存储器件的每个单元都配备有保持预定阀值电压的选择晶体管，其中即使单位晶体管耗尽时也能从外部检测该预定阀值电压，因此分离栅极快闪存储器件可以消除ETOX快闪存储器件所经历的过擦除问题。
已经使用各种技术来制造分离栅极非易失性存储器件。已经开发了分离栅极非易失性存储器件来解决与典型的ETOX非易失性存储器件相关的过擦除问题。但是，分离栅极非易失性存储器件中的选择晶体管的沟道长度由光刻来确定，并且因此由于光刻设备的对准能力的限制，沟道长度常常会变得不规则。
为了解决该问题，已经开发了一种制造非易失性存储器件的方法，该方法可以通过使用回蚀而不是光刻来形成单元控制栅极图案，从而可以在离子注入期间促进控制栅极多晶硅间隔物(poly spacers)的形成并且防止阴影效应的发生。该方法包括利用浮置栅极的高度通过实施回蚀来形成间隔物形式的控制栅极。但是，根据该方法，尽管控制栅极在浮置栅极的侧面上可以是均一的，但是偏压不能被施加到控制栅极。
发明内容
在一个一般性的方面，提供一种制造非易失性存储器件的方法，该方法包括：在衬底上形成浮置栅极；形成与浮置栅极的形状一致的介电层；在衬底上形成导电层以形成控制栅极，该控制栅极覆盖浮置栅极和介电层；在导电层的一侧上形成光刻胶图案；形成间隔物形式的控制栅极以包围浮置栅极的侧面，形成该控制栅极包括对导电层实施回蚀到直到暴露浮置栅极上的介电层的一部分；以及在控制栅极的一侧上形成与多个接触塞连接的多晶硅焊盘，形成该多晶硅焊盘包括移除光刻胶图案。
方法的一般性方面还可以提供：控制栅极和多晶硅焊盘彼此连接。
方法的一般性方面还可以提供：多晶硅焊盘位于控制栅极的倾斜部分的端部处。
方法的一般性方面还可以提供：多晶硅焊盘包括形成在控制栅极的倾斜部分上的多晶硅突出物。
在另一方面，提供一种非易失性存储器件，其包括：在衬底上的浮置栅极；具有间隔物形式的控制栅极，该控制栅极包围浮置栅极的侧面；以及在控制栅极的一侧上的多晶硅焊盘，多个接触塞连接到该多晶硅焊盘。
器件的一般性方面还可以提供在控制栅极与多晶硅焊盘之间的多晶硅突出物。
器件的一般性方面还可以提供：控制栅极连接到浮置栅极并且包围浮置栅极。
器件的一般性方面还可以提供在控制栅极上的硅化物层，该硅化物层设置为减小控制栅极的电阻。
器件的一般性方面还可以提供在衬底上的栅极绝缘层，控制栅极在栅极绝缘层上。
器件的一般性方面还可以提供在栅极绝缘层的中心处的隧道绝缘层，该隧道绝缘层的厚度小于栅极绝缘层的厚度。
器件的一般性方面还可以提供在浮置栅极上的硬掩模。器件的一般性方面还可以提供：控制栅极的高度小于或等于硬掩模和浮置栅极合并的高度，并且控制栅极的高度大于浮置栅极的高度。
器件的一般性方面还可以提供在控制栅极与浮置栅极之间的介电层。
器件的一般性方面还可以提供：介电层包括侧壁氧化物层、高压氧化物层、以及在侧壁氧化物层与高压氧化物层之间的侧壁氮化物层，侧壁氧化物层接触浮置栅极的一个侧面。
器件的一般性方面还可以提供：介电层包括含有氧化物层、氮化物层以及氧化物层的ONO堆叠体。
器件的一般性方面还可以提供：介电层包括其中氧化铝层和二氧化铪层交替沉积的高k氧化物堆叠体。
器件的一般性方面还可以提供：高压氧化物层由与栅极绝缘层相同的材料形成，并且高压氧化物层的厚度小于栅极绝缘层的厚度。
器件的一般性方面还可以提供在浮置栅极的其它侧面上的低掺杂漏极(LDD)间隔物。
器件的一般性方面还可以提供覆盖浮置栅极、控制栅极以及介电层的无边界接触(BLC)层。
器件的一般性方面还可以提供：BLC层、高压氧化物层以及侧壁氮化物层彼此接触，侧壁氮化物层接触硬掩模并且高压氧化物层的侧面接触硅化物层和控制栅极。
通过以下详述、附图和权利要求，其它特征和方面可以明了。
附图说明
图1是示出根据一个一般性方面的存储器件区域的一个示例的俯视图；
图2A是根据一个一般性方面的沿图1的线A-A′的横截面图；
图2B是根据另一一般性方面的沿图1的线A-A′的横截面图；
图2C是根据又一一般性方面的沿图1的线A-A′的横截面图；
图3是沿图1的线B-B′的横截面图；
图4A是示出根据一个一般性方面的存储器件区域的一个示例的横截面图；
图4B是示出根据另一一般性方面的存储器件区域的一个示例的横截面图；
图4C是示出根据又一一般性方面的存储器件区域的一个示例的横截面图；
图4D是示出根据再一一般性方面的存储器件区域的一个示例的横截面图；
图4E是示出根据另外的一般性方面的存储器件区域的一个示例的横截面图；
图4F是示出根据另外的一般性方面的存储器件区域的一个示例的横截面图；
图5是示出根据一般性方面的制造存储器件的方法的一个示例的示意图；
图6是示出根据一般性方面的制造存储器件的方法的一个示例的流程图；
图7是示出根据另一一般性方面的制造存储器件的方法的一个示例的示意图；
图8是示出根据又一一般性方面的制造存储器件的方法的一个示例的示意图。
除非以其它方式描述，否则，在整个附图和详细描述中，应理解相同的附图标记表示相同的元件、特征和结构。为了清楚、说明和方便，可以对这些元件的相对尺寸和描绘进行放大。
具体实施方式
提供以下详述以帮助读者全面理解本文中描述的方法、设备和/或系统。因此，本领域技术人员将想到本文中描述的系统、设备和/或方法的各种变化、修改和等同物。此外，为了更加清楚简明，可略去对已知功能和构造的描述。
理解的是，可以以不同的形式实施本公开的特征并且不应该将其理解为局限于本文中阐述的示例。而是，提供示例，使得该公开全面和完整并且使得本领域技术人员理解本公开的全部范围。附图不是必须成比例的，并且，在一些示例中，可以放大比例以清楚地示出示例的特征。
图1至图4A是示出根据一般性方面的存储器件区域的示例的图。
参考图1至图4A，存储器件区域包括：多个浮置栅极110，多个浮置栅极110中的每个浮置栅极均形成在衬底上；多个控制栅极140，多个控制栅极140中的每个控制栅极均包围浮置栅极110；以及多个有源区域300，多个有源区域300中的每个有源区域均布置于浮置栅极110和控制栅极140的一侧上。有源区域300可以是其中形成源极区域192和漏极区域194的有源区。在有源区域300之间设置隔离区域310。因此，有源区域300和隔离区域310共存于浮置栅极110和控制栅极140下(图3)。控制栅极140不形成于浮置栅极110上，而是形成为包围浮置栅极110并且可以为间隔物的形式。控制栅极140可以形成为包围浮置栅极110的所有侧面。因此，针对每个单元，能够增大控制栅极140与浮置栅极110的交叠面积、减小单元的尺寸、增大耦合比并且减小驱动电压。在图5所示的根据一个一般性方面制造存储器件的方法的示例中，通过沉积导电层150(图5(1))并且对导电层150实施回蚀(图5(2))来形成控制栅极140。
图2A是根据一个一般性方面的沿图1的线A-A′的横截面图。参考图2A，在浮置栅极110和控制栅极140下形成有深N阱20和P阱10。深N阱20形成于P阱10下以将P阱10与半导体衬底隔离并且防止来自半导体衬底的热的载流子渗透到P阱10中。
可以在P阱10的任一侧上均形成(N+)掺杂区域192和(N-)掺杂区域194，从而形成源极/漏极(S/D)区域。S/D接触220连接到(N+)掺杂区域192。在S/D区域的一侧上形成隔离区域310并且隔离区域310可以电隔离存储单元。
在P阱10上形成有栅极绝缘层114。在栅极绝缘层114的中心处形成厚度小于栅极绝缘层114的厚度的隧道绝缘层116。
在栅极绝缘层114上形成控制栅极140，并且在隧道绝缘层116上形成浮置栅极110。
在浮置栅极110与控制栅极140之间形成介电层120。例如，氧化物层122、氮化物层124和氧化物层126的氧化物氮化物氧化物(ONO)堆叠体形成为介电层120。但是，高介电常数(k)氧化物层如氧化钽层、氧化铝(Al2O3)层等可以形成为介电层。通过将高k氧化物层用作介电层，能够增大电容和耦合效率。
此外，图2B是根据另一一般性方面的沿图1的线A-A′的横截面图。参考图2B，其中氧化铝层324和氧化铪(HfO2)层326交替沉积的高k氧化物堆叠体322可以形成为介电层320。通过将高k氧化物堆叠体322用作介电层320，也能够增大电容和耦合效率。
再次参考图2A，介电层120包括接触浮置栅极110的侧面的侧壁氧化物层122、高压氧化物层126以及形成在侧壁氧化物层122与高压氧化物层126之间的氮化物层124。在形成浮置栅极110之后，可以通过用于移除在形成浮置栅极110期间可由蚀刻引起的任何损害的热氧化来形成侧壁氧化物层122。
高压氧化物层126和栅极绝缘层114可以同时形成，以简化制造过程并且产生高质量氧化物层。高压氧化物层126和栅极绝缘层114可以形成为构成单个连续层。
以下将描述栅极绝缘层114和高压氧化物层126的形成。通过使用四乙氧基甲硅烷(TEOS)材料和低压化学气相沉积(LPCVD)，可以沉积厚度为
Figure BDA00001780534700061
到
Figure BDA00001780534700062
的化学气相沉积(CVD)(或高温、低压CVD(HLD))氧化物层。通过对CVD氧化物层实施温度为800℃到1000℃的热氧化，可以形成厚度为
Figure BDA00001780534700063
到
Figure BDA00001780534700064
的热氧化物层。在该示例中，栅极绝缘层114可以具有
Figure BDA00001780534700065
到
Figure BDA00001780534700066
的厚度，并且可以包括热氧化物层和CVD氧化物层的堆叠体。
在温度为800℃到1000℃的热氧化期间，CVD氧化物层的密度可以增大，使得CVD氧化物层可以转变成具有典型的热氧化物层的特性的氧化物层。因此，栅极绝缘层114可以表现为包括沉积成厚度为
Figure BDA00001780534700067
到
Figure BDA00001780534700068
的单个热氧化物层。由于侧壁氮化物层124几乎不被热氧化所氧化，因此，可以通过使用CVD来形成氧化物层，并且可以对氧化物层实施热氧化，从而形成栅极绝缘层114。由于高压氧化物层126在侧壁氮化物层124上生长，因此高压氧化物层126的厚度可以稍微小于直接在由硅形成的半导体衬底上生长的栅极绝缘层114的厚度。
与栅极绝缘层114不同，隧道绝缘层116可以仅通过热氧化形成。在该示例中，与CVD氧化物层相比，隧道绝缘层116可以具有改进的特性，如对于半导体衬底的弱悬挂接合(dangling bonding)。虽然栅极绝缘层114是基于CVD氧化物层形成的，但是栅极绝缘层114也可以进行在800℃到1000℃的温度下实施的热氧化，并且栅极绝缘层114可以具有与由隧道绝缘层116提供的特性类似的特性。隧道绝缘层116的厚度小于栅极绝缘层114的厚度，并因此其中可以传输电荷。
浮置栅极140具有设置为与介电层120接触的内侧面，并且低掺杂漏极(LDD)间隔物130沿着浮置栅极140的外侧面形成。
LDD间隔物130包括LDD氧化物层132和LDD氮化物层134。由于在形成LDD间隔物130之后实施用于形成(N+)掺杂区域192的离子注入，因此(N+)掺杂区域192可以形成为与LDD间隔物130对齐。
在浮置栅极110上形成硬掩模180。硬掩模180包括硬掩模氧化物层182和硬掩模氮化物层184。硬掩模氧化物层182可以是通过CVD(或HLD)获得的氧化物层。
在控制栅极140上形成硅化物层190。硅化物层190可以减小控制栅极140的电阻。此外，参考图2C，在(N+)掺杂区域192(即，S/D区域)上形成硅化物层290，以减小S/D区域与接触塞400之间的接触电阻。但是，在由硬掩模180和介电层120包围的浮置栅极110上没有形成硅化物层。
浮置栅极110、控制栅极140、LDD间隔物130、S/D区域以及硅化物层190覆盖有无边界接触(BLC)层170。可以设置BLC层170以解决与线宽度变窄相关的问题。BLC层170可以形成为对于隔离区域310具有蚀刻选择性的SiON或SiN层，并且可以具有
Figure BDA00001780534700071
到
Figure BDA00001780534700072
的厚度。
参考图2A，BLC层170形成为接触高压氧化物层126和侧壁氮化物层124，并且侧壁氮化物层124形成为接触硬掩模180和BLC层170。以此方式，能够制造没有结构缺陷的具有紧凑结构的电可擦可编程只读存储(EEPROM)器件。另一方面，高压氧化物层126形成为接触BLC层170、硅化物层190以及控制栅极140，而侧壁氧化物层122不接触BLC层170。以此方式，可以使浮置栅极110与控制栅极140彼此适当地隔离。
浮置栅极110可以形成为具有0.2μm的长度和0.35μm的高度。控制栅极140可以具有0.2μm的长度。介电层120可以具有0.45μm的高度。
图3是沿图1的线B-B′的横截面图。参考图3，在N阱20上形成P阱10，并且在P阱10中形成将一个存储单元与另一个存储单元电隔离的隔离区域310。在隔离区域310之间形成隧道绝缘层116。
在隧道绝缘层116上形成浮置栅极110。在浮置栅极110上分别形成硬掩模180。控制栅极140形成为包围浮置栅极110，介电层120置于控制栅极140与浮置栅极110之间。
多晶硅焊盘(poly pad)200以与控制栅极140成为一体的方式形成在控制栅极140的一侧上。由场氧化物形成的隔离区域310在控制栅极140的与多晶硅焊盘200交叠的底部处。其后，形成接触塞400以接触多晶硅焊盘200。由于接触塞400是被过蚀刻的，使得多晶硅焊盘200穿入，所以接触塞400可以接触隔离区域310。如果存在有源区域，则可以对有源区域施加电压，引起装置故障。多晶硅焊盘200以与控制栅极140成为一体的方式从控制栅极140伸出。由于多晶硅焊盘200和控制栅极140两者都是通过单步工艺形成的，因此，多晶硅焊盘200具有与控制栅极140相同的材料。接触塞400连接到多晶硅焊盘200，使得可以对控制栅极140施加偏压。
多晶硅焊盘200的高度小于浮置栅极110的高度以优化电容效率。例如，多晶硅焊盘200可以具有150nm到250nm的高度，并且浮置栅极110可以具有300nm到400nm的高度。
图4A是示出根据一个一般性方面的存储器件区域的一个示例的横截面图。参考图4A，多晶硅焊盘200在多个控制栅极140的一侧上形成，并且可以连接到多个浮置栅极110和控制栅极140。
设置多个接触塞400，使得可以改进施加偏压的效率。接触塞400连接到多晶硅焊盘200。
以下将参考图4B至图4F描述根据其它方面的存储器件区域，主要集中于与图1至图3所示的一般性方面的差异上。
参考图4B，根据另一方面的存储器件区域包括多个浮置栅极510和包围浮置栅极510的多个控制栅极540。在控制栅极540的一侧上形成多晶硅焊盘500。在控制栅极540与多晶硅焊盘500之间形成有多晶硅突出物580。多个接触塞700可以连接到多晶硅焊盘500。控制栅极540与接触塞700之间的距离可以小于图4A所示的控制栅极140与接触塞400之间的距离。
参考图4C，根据又一方面的存储器件区域包括多个浮置栅极610和包围浮置栅极610的多个控制栅极640。在控制栅极640的一侧上形成多晶硅焊盘600。多个接触塞800可以连接到多晶硅焊盘600。控制栅极640与接触塞800之间的距离可以大于图4A所示的控制栅极140与接触塞400之间的距离。
参考图4D，根据再一方面的存储器件区域包括多个浮置栅极710和包围浮置栅极710的多个控制栅极740。两个多晶硅焊盘770可以形成在控制栅极740的各个侧面上。多个接触塞900可以连接到多晶硅焊盘770中的每个多晶硅焊盘。
参考图4E，根据其它方面的存储器件区域包括多个浮置栅极810和包围浮置栅极810的多个控制栅极840。两个多晶硅焊盘870可以形成在控制栅极840的各个侧面上。在该示例中，在控制栅极840与多晶硅焊盘870之间形成多晶硅突出物880，并且多个接触塞1000可以连接到多晶硅焊盘870中的每一个。控制栅极840与接触塞1000之间的距离可以小于图4D所示的控制栅极740与接触塞900之间的距离。
参考图4F，根据又一方面的存储器件区域包括多个浮置栅极910和包围浮置栅极910的多个控制栅极940。两个多晶硅焊盘970可以形成在控制栅极940的各个侧面上。在该示例中，多个接触塞1100可以连接到多晶硅焊盘970中的每一个。控制栅极840与接触塞1000之间的距离可以大于图4D所示的控制栅极740与接触塞900之间的距离。
图5是示出根据一个一般性方面制造存储器件的方法的示例的图。例如，在图5(1)中，形成隔离区域310以区分有源区域，可以在衬底上形成多个浮置栅极110，并且可以在多个浮置栅极110上形成与浮置栅极110的形状一致的介电层120和硬掩模180。
参考图5(2)，沉积用于形成多个控制栅极140的导电层150。可以在衬底上形成导电层150以覆盖浮置栅极110、介电层120和硬掩模180。
参考图5(3)，形成光刻胶图案160。导电层150包括可以形成为覆盖浮置栅极110、介电层120以及硬掩模180的第一导电层152和在第一导电层152的其中待形成多晶硅焊盘200的一侧上形成的第二导电层154。第二导电层154形成为具有小于第一导电层152的高度的高度。光刻胶图案160形成在第二导电层154上以接触第一导电层152的在第一导电层152与第二导电层154之间的界面处的倾斜部分。
在图5(4)中，可以通过回蚀形成多个控制栅极140，并且在图5(5)中，可以通过移除光刻胶图案160来形成多晶硅焊盘200。
例如，回蚀可以是多晶回蚀。导电层150可以进行回蚀到直到暴露浮置栅极110上的介电层120。由于存在光刻胶图案160，所以可以防止将第二导电层154蚀刻掉，而可以将第一导电层152部分地蚀刻掉使得控制栅极140可以形成为具有间隔物130的特征。可以在回蚀之后实施其它蚀刻。由于其它蚀刻，可以将介电层120的在硬掩模180上的各个部分全部移除使得可以暴露硬掩模180。控制栅极140的高度可以小于或等于浮置栅极110与硬掩模180合并的高度，但是大于浮置栅极110的高度，使得可以增大控制栅极140和浮置栅极110的交叠面积，并且可以使耦合效应最大化。如果控制栅极140的高度小于浮置栅极110的高度，则控制栅极140和浮置栅极110的交叠面积以及耦合效应可同等程度地减小，并且用于控制栅极140的驱动电压可增加。
回蚀之后，可以从第二导电层154的顶部移除光刻胶图案160。因此，可以形成与控制栅极140连接的多晶硅焊盘200。多晶硅焊盘200的端部可以与第一导电层152的倾斜部分的端部重合。多晶硅焊盘200相对于控制栅极140的位置可以取决于用于形成光刻胶图案160的边缘而变化。即，多晶硅焊盘200的端部不是必须与第一导电层152的倾斜部分的端部重合，而是可以位于第一导电层152的倾斜部分的端部附近。
在图5(6)中，多个接触塞400可以连接到多晶硅焊盘200，使得可以经由接触塞400对控制栅极140施加偏压。接触塞400彼此间隔开预定的距离使得施加偏压的效率可以提高。可以在第一导电层152的两侧上设置第二导电层154和接触塞400。
图6是示出根据一个一般性方面制造存储器件的方法的一个示例的流程图。参考图6，该方法依次实施。首先，在衬底上形成浮置栅极110(a)。形成与形成的浮置栅极110的形状一致的介电层120(b)。形成导电层150以在衬底上形成控制栅极140，控制栅极140覆盖形成的浮置栅极110和形成的介电层120(c)。在形成的导电层150的一侧上形成光刻胶图案160(d)。形成间隔物形式的包围形成的浮置栅极110的侧面的控制栅极140(e)。在形成包围形成的浮置栅极110的侧面的控制栅极之后，移除光刻胶图案160(f)。在移除光刻胶之后，将多个接触塞400形成为连接到多晶硅焊盘200(g)。
以下将分别参考图7和图8描述根据其它方面制造存储器件的方法，主要集中于与根据一般性方面的制造存储器件的方法的差异上。
例如，参考图7(1)至图7(3)，可以沉积用于形成多个控制栅极540的导电层550，并且形成光刻胶图案560。导电层550包括第一导电层552和第二导电层554。光刻胶图案560形成在第二导电层554上以部分地覆盖第一导电层552。光刻胶图案560与多个浮置栅极510之间的距离在50nm到200nm的范围内。
如果光刻胶图案560与浮置栅极510间隔开小于50nm，则由于光刻胶图案560，在用于形成多个控制栅极540的回蚀期间不能对第一导电层552进行适当地蚀刻，并且因此，可不能适当地形成多个控制栅极540。或者，如果光刻胶图案560与浮置栅极510间隔开大于200nm，则可以蚀刻多晶硅焊盘500，并且因此，可以暴露衬底上的栅极绝缘层114。此外，由于控制栅极540和多晶硅焊盘500相对远离，因此，不能对控制栅极540适当地施加偏压。因此，可以形成光刻胶图案560使得光刻胶图案560与浮置栅极510之间的距离可以是50nm到150nm。
在图7(4)中，可以通过回蚀来形成控制栅极540，并且在图7(5)中，可以通过移除光刻胶图案560来形成多晶硅焊盘500。在回蚀期间，由于光刻胶图案560，所以不仅可以防止第二导电层554被蚀刻掉而且可以防止第一导电层552的一部分被蚀刻掉。由于光刻胶图案560的移除，因此，形成了多晶硅焊盘500，同时第一导电层552的未蚀刻部分形成为多晶硅突出物580。多晶硅突出物580可以形成在多个控制栅极540中的最靠近多晶硅焊盘500的控制栅极的倾斜部分上。
在图7(6)中，多个接触塞700可以连接到多晶硅焊盘500使得可以经由接触塞700对控制栅极540施加偏压。多晶硅突出物580简单地归因于多晶硅焊盘500的外部的形状的部分，并且不影响对控制栅极540施加偏压。
在图7所示的一般性方面中，光刻胶图案560不仅形成在第二导电层554上而且还形成在第一导电层552的一部分上。制造光刻胶图案560的效率大于图5所示的制造光刻胶图案160的效率，光刻胶图案160形成为和第一导电层152与第二导电层154之间的界面对齐。第二导电层554和接触塞700可以设置在第一导电层552的两侧上。
参考图8(1)至图8(3)，可以沉积用于形成多个控制栅极640的导电层650并且形成光刻胶图案660。导电层650包括第一导电层652和第二导电层654。在第二导电层654上与第一导电层652间隔开预定距离形成光刻胶图案660。光刻胶图案660与多个浮置栅极610之间的距离在200nm到300nm的范围内。
在图8(4)中，可以通过回蚀形成多个控制栅极640，并且在图8(5)中，可以通过移除光刻胶图案660来形成多晶硅焊盘600。在回蚀期间，在第一导电层652与光刻胶图案660之间可以形成聚合物662，以填充第一导电层652与光刻胶图案660之间的间隙。因此，不仅可以防止第二导电层654的覆盖有光刻胶图案660的部分在回蚀期间被蚀刻掉而且还可以防止第二导电层654的未覆盖有光刻胶图案660的部分在回蚀期间被蚀刻掉。如果在第二导电层654的未覆盖有光刻胶图案660的部分上没有积累聚合物662，则在回蚀期间可能蚀刻掉第二导电层654的未覆盖有光刻胶图案660的部分，并且因此，多晶硅焊盘600可能不能适当地连接到第一导电层652。可能需要设定适当的蚀刻条件来产生聚合物662。但是，图8所示的一般性方面与图5和7所示的在不导致形成聚合物662的蚀刻条件下的一般性方面相比不那么合适。
在图8(5)中，在回蚀完成时，可以移除光刻胶660和聚合物662。
在图8(6)中，多个接触塞800可以连接到多晶硅焊盘600。因为，由于存在聚合物662，所以在回蚀期间，在第二导电层654的未覆盖有光刻胶图案660的部分中没有发生缺失，所以可以经由接触塞800对控制栅极640有效地施加偏压。
在图8所示的一般性方面中，只要第一导电层652与光刻胶图案660之间的距离保持为小于300nm，则不仅可以在第二导电层654上形成光刻胶图案660而且也可以在第一导电层652的一部分上形成光刻胶图案660。制造光刻胶图案660的效率可以大于图5所示的制造光刻胶图案160的效率，光刻胶图案160形成为和第一导电层152与第二导电层154之间的界面对齐。第二导电层654和接触塞800可以设置在第一导电层652的两侧上。
根据以上教导，可以在形成多个控制栅极期间形成可以连接多个接触塞的多晶硅焊盘，并且因此可以经由多晶硅焊盘对控制栅极有效地施加偏压。
以上已经描述了大量的示例。然而，应理解可以做出各种更改。例如，如果以不同的次序实施所述的技术，和/或如果在所述系统、结构、装置或电路中描述的部件以不同的方式组合和/或由其它部件或部件的等同物替代或补充，则可以取得合适的结果。因此，其它实现方式也在所附权利要求的范围内。

Claims (20)

1.一种制造非易失性存储器件的方法，所述方法包括：
在衬底上形成浮置栅极；
形成与所述浮置栅极的形状一致的介电层；
在所述衬底上形成导电层以形成控制栅极，所述控制栅极覆盖所述浮置栅极和所述介电层；
在所述导电层的一侧上形成光刻胶图案；
所述控制栅极形成为间隔物形式以包围所述浮置栅极的侧面，所述控制栅极的形成包括对所述导电层实施回蚀到直到暴露所述浮置栅极上的所述介电层的一部分；以及
在所述控制栅极的一侧上形成与多个接触塞连接的多晶硅焊盘，所述多晶硅焊盘的形成包括移除所述光刻胶图案。
2.根据权利要求1所述的方法，其中所述控制栅极和所述多晶硅焊盘彼此连接。
3.根据权利要求1所述的方法，其中所述多晶硅焊盘位于所述控制栅极的倾斜部分的端部处。
4.根据权利要求1所述的方法，其中所述多晶硅焊盘包括形成在所述控制栅极的倾斜部分上的多晶硅突出物。
5.一种非易失性存储器件，包括：
在衬底上的浮置栅极；
具有间隔物形式的控制栅极，所述控制栅极包围所述浮置栅极的侧面；以及
在所述控制栅极的一侧上的多晶硅焊盘，多个接触塞连接到所述多晶硅焊盘。
6.根据权利要求5所述的非易失性存储器件，还包括：
在所述控制栅极与所述多晶硅焊盘之间的多晶硅突出物。
7.根据权利要求5所述的非易失性存储器件，其中所述控制栅极连接到所述浮置栅极并且包围所述浮置栅极。
8.根据权利要求5所述的非易失性存储器件，还包括：
在所述控制栅极上的硅化物层，所述硅化物层设置为减小所述控制栅极的电阻。
9.根据权利要求8所述的非易失性存储器件，还包括：
在所述衬底上的栅极绝缘层，所述控制栅极在所述栅极绝缘层上。
10.根据权利要求9所述的非易失性存储器件，还包括：
在所述栅极绝缘层的中心处的隧道绝缘层，所述隧道绝缘层的厚度小于所述栅极绝缘层的厚度。
11.根据权利要求10所述的非易失性存储器件，还包括：
在所述浮置栅极上的硬掩模。
12.根据权利要求11所述的非易失性存储器件，其中所述控制栅极的高度小于或等于所述硬掩模与所述浮置栅极合并的高度，以及
其中所述控制栅极的所述高度大于所述浮置栅极的高度。
13.根据权利要求11所述的非易失性存储器件，还包括：
在所述控制栅极与所述浮置栅极之间的介电层。
14.根据权利要求13所述的非易失性存储器件，其中所述介电层包括侧壁氧化物层、高压氧化物层、以及在所述侧壁氧化物层与所述高压氧化物层之间的侧壁氮化物层，所述侧壁氧化物层接触所述浮置栅极的一个侧面。
15.根据权利要求13所述的非易失性存储器件，其中所述介电层包括含有氧化物层、氮化物层和氧化物层的ONO堆叠体。
16.根据权利要求13所述的非易失性存储器件，其中所述介电层包括其中氧化铝层和氧化铪层交替沉积的高k氧化物堆叠体。
17.根据权利要求14所述的非易失性存储器件，其中所述高压氧化物层由与所述栅极绝缘层相同的材料形成，以及
其中所述高压氧化物层的厚度小于所述栅极绝缘层的厚度。
18.根据权利要求14所述的非易失性存储器件，还包括：
在所述浮置栅极的其它侧面上的低掺杂漏极(LDD)间隔物。
19.根据权利要求14所述的非易失性存储器件，还包括：
覆盖所述浮置栅极、所述控制栅极和所述介电层的无边界接触(BLC)层。
20.根据权利要求19所述的非易失性存储器件，其中所述BLC层、所述高压氧化物层以及所述侧壁氮化物层彼此接触，
其中所述侧壁氮化物层接触所述硬掩模，以及
其中所述高压氧化物层的侧面接触所述硅化物层和所述控制栅极。
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