CN105719684A - 半导体存储器件的字线驱动器电路 - Google Patents

半导体存储器件的字线驱动器电路 Download PDF

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Abstract

一种字线驱动器电路，可以包括：第一有源区；第二有源区，在第一方向上与第一有源区间隔开，并在基本上垂直于第一方向的第二方向上与第一有源区间隔开；第一接触，形成在第一有源区和第二有源区中的每个的两端；第二接触，在第一有源区和第二有源区中形成在第一接触之间；以及栅极区，沿直线位于形成在第一有源区的第二端上的第一接触与第二接触之间以及形成在第二有源区的第一端上的第一接触与第二接触之间，逆时针围绕形成在第一有源区中的第二接触的部分，并顺时针围绕形成在第二有源区中的第二接触的部分。

Description

半导体存储器件的字线驱动器电路
相关申请的交叉引用
本申请要求于2014年12月19日提交的第10-2014-0183747号韩国专利申请的优先权，该韩国专利申请通过引用全部合并于此。
技术领域
本发明的示例性实施例涉及一种半导体存储器件，更具体地讲，涉及一种包括用于驱动字线的字线驱动器电路的半导体存储器件。
背景技术
图1是示出已知字线驱动器电路的电路图。
参见图1，字线驱动器电路包括第一字线驱动器110至第四字线驱动器140。字线驱动器电路包括PMOS晶体管区150，PMOS晶体管区150包括第一PMOS晶体管P1至第四PMOS晶体管P1。
第一字线驱动器110包括第一PMOS晶体管P1、NMOS晶体管N1_1和NMOS晶体管N1_2，第一PMOS晶体管P1用于响应于主字线信号MWLB将第一字线信号WL1上拉至第一子字线选择信号FX1的电平，NMOS晶体管N1_1用于响应于主字线信号MWLB将第一字线信号WL1下拉至地电压电平，NMOS晶体管N1_2用于响应于第一反相子字线选择信号FXB1将第一字线信号WL1下拉至地电压电平。主字线信号MWLB是经由主字线传输的存储单元驱动信号。第一字线信号WL1是用于驱动子字线的信号。第一子字线选择信号FX1是基于地址信息而具有特定电压电平的信号，其中，地址信息选择子字线。
第一PMOS晶体管P1具有接收主字线信号MWLB的栅极、接收第一子字线选择信号FX1的源极和连接至输出线的漏极，其中，输出线用于输出已被上拉至第一子字线选择信号FX1的电平的信号来作为第一字线信号WL1。
第二字线驱动器120至第四字线驱动器140具有与第一字线驱动器110相同的配置。
第一字线驱动器110至第四字线驱动器140分别响应于主字线信号MWLB和第一子字线选择信号FX1至第四子字线选择信号FX4来激活第一字线信号WL1至第四字线信号WL4。
图2是示出在图1中示出的PMOS晶体管区150的布置的布置图。
参见图2，PMOS晶体管区150包括第一PMOS晶体管至第四PMOS晶体管(图1中的P1至P4)。第一PMOS晶体管P1至第四PMOS晶体管P4包括相应的第一有源区210至第四有源区240、公共栅极区250和相应的第一金属线M1至第四金属线M4。
第一有源区210至第四有源区240在第一方向D1上以特定间隔彼此间隔开。
源极区SA形成在第一有源区210至第四有源区240中的每个的两端。源极接触SC形成在源极区SA中。源极接触SC连接至金属线(未示出)且被提供第一子字线选择信号至第四子字线选择信号(图1中的FX1至FX4)。源极接触SC将金属线(未示出)与源极区SA电连接。
漏极区DA在第一有源区210至第四有源区240中形成在源极区SA之间，其中，源极区SA形成在第一有源区210至第四有源区240中的每个的两端。第一漏极接触DC1至第四漏极接触DC4分别形成在于第一有源区210至第四有源区240中形成的漏极区DA中。
第一漏极接触DC1至第四漏极接触DC4分别连接至第一金属线M1至第四金属线M4，且分别被提供第一字线信号至第四字线信号(图1中的WL1至WL4)。第一金属线M1至第四金属线M4向与第一方向D1基本上垂直的第二方向D2延伸，且被设置为与第一有源区210至第四有源区240交叉。第四金属线M4连接至形成在第四有源区240中的第四漏极接触DC4，且电连接至第四有源区240的漏极区DA。第三金属线M3连接至形成在第三有源区230中的第三漏极接触DC3，且电连接至第三有源区230的漏极区DA。第二金属线M2连接至形成在第二有源区220中的第二漏极接触DC2，且电连接至第二有源区220的漏极区DA。第一金属线M1连接至形成在第一有源区210中的第一漏极接触DC1，且电连接至第一有源区210的漏极区DA。
在第一金属线M1至第四金属线M4中的每个连接至第一漏极接触DC1至第四漏极接触DC4中的每个的区域中，第一金属线M1至第四金属线M4中的每个被配置为具有最大宽度。此外，在除第一金属线M1至第四金属线M4中的每个连接至第一漏极接触DC1至第四漏极接触DC4中的每个的区域以外的剩余区域中，第一金属线M1至第四金属线M4中的每个被配置为具有恒定宽度。
公共栅极区250形成为围绕除第一漏极接触DC1至第四漏极接触DC4以外的剩余区域。公共栅极区250包括四个开口部分OP。开口部分OP通过垂直穿透公共栅极区250而形成。开口部分OP分别被配置为围绕第一漏极接触DC1至第四漏极接触DC4，且使第一漏极接触DC1至第四漏极接触DC4敞开。公共栅极区250被提供主字线信号(图1中的MWLB)。
第一PMOS晶体管P1至第四PMOS晶体管P4响应于经由源极接触SC施加的第一子字线选择信号FX1至第四子字线选择信号FX4以及经由公共栅极区250施加的主字线信号MWLB而被驱动。第一PMOS晶体管P1至第四PMOS晶体管P4经由源极接触SC接收相应的第一子字线选择信号FX1至第四子字线选择信号FX4，其中，第一子字线选择信号FX1至第四子字线选择信号FX4用作响应于地址信息而被选择性地激活的上拉驱动信号。因此，第一PMOS晶体管P1至第四PMOS晶体管P4中的每个在相应的源极区和相应的漏极区之间形成电流路径。该电流路径经由第一漏极接触DC1至第四漏极接触DC4延伸至第一金属线M1至第四金属线M4。由于延伸至第一金属线M1至第四金属线M4的电流路径，第一字线信号WL1至第四字线信号WL4被激活。
更具体地讲，由于公共栅极区250的开口部分OP形成为具有相同图案，因此连接至第二金属线M2的第二漏极接触DC2以及连接至第三金属线M3的第三漏极接触DC3在第二方向D2上分别形成在金属线M2和M3的中心。相反，由于公共栅极区250的开口部分OP形成为具有相同大小，因此连接至第一金属线M1的第一漏极接触DC1以及连接至第四金属线M4的第四漏极接触DC4分别向金属线M1和M4的侧部倾斜。此外，形成在第一PMOS晶体管P1至第四PMOS晶体管P4中的源极接触SC和第一漏极接触DC1至第四漏极接触DC4在第一方向D1上未沿直线设置。因此，第一漏极接触DC1至第四漏极接触DC4与相邻栅极区之间的间隔不同。
例如，假设，第一漏极接触DC1至第四漏极接触DC4与相应的相邻栅极区的一侧之间在第二方向D2上的间隔是A、B、C和D，第一漏极接触DC1至第四漏极接触DC4与相应的相邻栅极区的另一侧之间在第二方向D2上的间隔是A'、B'、C'和D'。
第二晶体管P2中的间隔B和间隔B'相对相同。同样地，第三晶体管P3中的间隔C和间隔C'相对相同。相反，第一PMOS晶体管P1中的间隔A和间隔A'高度地不同。同样地，第四PMOS晶体管P4中的间隔D和间隔D'高度地不同。
因此，由于漏极接触DC1至DC4与公共栅极区250之间的间隔不同，因此第一PMOS晶体管P1至第四PMOS晶体管P4具有彼此不同的驱动力。即，被提供主字线信号MWLB的公共栅极区250与第一漏极接触DC1至第四漏极接触DC4之间的间隔的差异导致相邻栅极区和漏极区DA之间的寄生电容的不同。由于寄生电容的不同，激活第一字线信号WL1的操作速度和激活第四字线信号WL4的操作速度不同。
此外，随着公共栅极区250与第一漏极接触DC1至第四漏极接触DC4之间的间隔变窄，泄漏电流进一步增加。由第一PMOS晶体管P1和第四PMOS晶体管P4产生的泄漏电流对通过第一PMOS晶体管P1和第四PMOS晶体管P4产生的第一字线信号WL1和第四字线信号WL4造成影响。连接至第一字线至第四字线的多个存储单元中的一些未响应于第一字线信号WL1和第四字线信号WL4被正常地驱动。结果，泄漏电流的增加导致在包括多个晶体管的字线驱动器电路中产生不期望的电流消耗，并使多个晶体管的性能劣化。
发明内容
各种实施例在于提供一种字线驱动器电路，该字线驱动器电路通过以相同间隔设置多个晶体管的漏极接触和栅极区来确保字线驱动器电路中包括的多个晶体管的均匀驱动力。
在实施例中，一种半导体存储器件的字线驱动器电路可以包括：第一有源区；第二有源区，在第一方向上与第一有源区间隔开，并在基本上垂直于第一方向的第二方向上与第一有源区间隔开；第一接触，形成在第一有源区和第二有源区中的每个的两端；第二接触，在第一有源区和第二有源区中形成在第一接触之间；以及栅极区，沿直线位于形成在第一有源区的第二端上的第一接触与形成在第一有源区中的第二接触之间以及形成在第二有源区的第一端上的第一接触与形成在第二有源区中的第二接触之间，逆时针围绕形成在第一有源区中的第二接触的部分，并顺时针围绕形成在第二有源区中的第二接触的部分。
栅极区可以具有以下结构：形成在第一有源区中的第二接触的第一侧以及形成在第二有源区中的第二接触的第二侧是敞开的，并且栅极区以特定水平的间隙邻近于第二接触。
第二有源区可以在与第一有源区相同的平面上、在第二方向上位于第一有源区的下面。
字线驱动器电路还可以包括：第一金属线，与第一有源区和第二有源区交叉，第一金属线包括突出区，突出区从在与第二方向相反的方向上的一侧突出且结合至形成在第一有源区中的第二接触；以及第二金属线，与第一有源区和第二有源区交叉并包括突出区，突出区从在第二方向上的一侧突出且结合至形成在第二有源区中的第二接触。
第一金属线和第二金属线中的每个可以在除结合至第二接触的突出区以外的剩余区域中保持恒定宽度。
形成在第一有源区中的第二接触可以与形成在第二有源区的第一端上的第一接触位于同一直线上，形成在第二有源区中的第二接触可以与形成在第一有源区的第二端上的第一接触位于同一直线上。
第一接触可以包括电结合至源极区的源极接触，第二接触可以包括电结合至漏极区的漏极接触。
在实施例中，一种半导体存储器件的字线驱动器电路可以包括：第一有源区；第二有源区，在第一方向上以第一间隔与第一有源区间隔开，并在基本上垂直于第一方向的第二方向上与第一有源区间隔开；第三有源区，在第一方向上以第二间隔与第二有源区间隔开；第四有源区，在第一方向上以第三间隔与第三有源区间隔开，并在第二方向上与第三有源区间隔开；第一接触，形成在第一有源区至第四有源区的两侧的端部处；第二接触，在第一有源区至第四有源区中形成在第一接触之间；第一栅极区，沿直线贯穿形成在第一有源区的第二端上的第一接触与形成在第一有源区中的第二接触之间以及形成在第二有源区的第一端上的第一接触与形成在第二有源区中的第二接触之间，逆时针围绕形成在第一有源区中的第二接触的部分，并顺时针围绕形成在第二有源区中的第二接触的部分；以及第二栅极区，沿直线位于形成在第三有源区的第二端上的第一接触与形成在第三有源区中的第二接触之间以及形成在第四有源区的第一端上的第一接触与形成在第四有源区中的第二接触之间，逆时针围绕形成在第三有源区中的第二接触的部分，并顺时针围绕形成在第四有源区中的第二接触的部分，其中，第一栅极区与第二栅极区部分地重叠。
第一栅极区可以与第二栅极区在第二有源区和第三有源区之间部分地重叠。
第一栅极区可以具有以下结构：形成在第一有源区中的第二接触的第一侧以及形成在第二有源区中的第二接触的第二侧是敞开的，并且第一栅极区以特定水平的间隙邻近于第二接触。
第二栅极区可以具有以下结构：形成在第三有源区中的第二接触的第一侧以及形成在第四有源区中的第二接触的第二侧是敞开的，并且第二栅极区以特定水平的间隙邻近于第二接触。
第二栅极区和第一栅极区可以具有对称结构。
第二有源区可以在与第一有源区相同的平面上、在第二方向上位于第一有源区的下面，第三有源区和第二有源区可以平行，第四有源区可以在与第三有源区相同的平面上、在第二方向上位于第三有源区的下面。
字线驱动器电路还可以包括：第一金属线对，与第一有源区至第三有源区交叉，每个金属线包括突出区，突出区结合至分别形成在第一有源区和第二有源区中的第二接触；以及第二金属线对，与第二有源区至第四有源区交叉，每个金属线包括突出区，突出区结合至分别形成在第三有源区和第四有源区中的第二接触。
第二金属线对和第一金属线对可以具有对称结构。
第一金属线对和第二金属线对中的每个金属线可以在除结合至第二接触的突出区以外的剩余区域中保持恒定宽度。
形成在第一有源区中的第二接触可以与形成在第二有源区的第一端上的第一接触以及形成在第三有源区的第一端上的第一接触位于同一直线上，形成在第二有源区和第三有源区中的第二接触可以与形成在第一有源区的第二端上的第一接触以及形成在第四有源区的第一端上的第一接触位于同一直线上，形成在第四有源区中的第二接触可以与形成在第二有源区的第二端上的第一接触以及形成在第三有源区的第二端上的第一接触位于同一直线上。
第一接触可以包括电结合至源极区的源极接触，第二接触可以包括电结合至漏极区的漏极接触。
第一间隔可以宽于第二间隔，第三间隔可以宽于第二间隔。
在实施例中，一种半导体存储器件的字线驱动器电路可以包括：第一有源区；第二有源区，在第一方向上与第一有源区间隔开，并在基本上垂直于第一方向的第二方向上与第一有源区间隔开；第三有源区，在第二方向上与第一有源区部分地重叠；第四有源区，在第二方向上与第二有源区部分地重叠；第一接触，形成在第一有源区和第二有源区的第一端、第三有源区和第四有源区的第二端、第一有源区和第三有源区彼此重叠的第一公共端、以及第二有源区和第四有源区彼此重叠的第二公共端；第二接触，在第一有源区至第四有源区中形成在第一接触之间；第一栅极区，沿直线位于形成在第一公共端上的第一接触与形成在第一有源区中的第二接触之间以及形成在第二有源区的第一端上的第一接触与形成在第二有源区中的第二接触之间，逆时针围绕形成在第一有源区中的第二接触的部分，并顺时针围绕形成在第二有源区中的第二接触的部分；以及第二栅极区，沿直线位于形成在第三有源区的第二端上的第一接触与形成在第三有源区中的第二接触之间以及形成在第二公共端上的第一接触与形成在第四有源区中的第二接触之间，逆时针围绕形成在第三有源区中的第二接触的部分，并顺时针围绕形成在第四有源区中的第二接触的部分，其中，顺时针围绕形成在第二有源区中的第二接触的第一栅极区的端部与逆时针围绕形成在第三有源区中的第二接触的部分的第二栅极区的端部在第一方向上彼此间隔开且彼此面对。
形成在第一有源区至第四有源区中的第二接触可以在第二方向上成Z字形。
形成在第一有源区至第四有源区中的第一接触可以在第二方向上成Z字形。
附图说明
图1是示出已知字线驱动器电路的电路图。
图2是示出图1中示出的PMOS晶体管区的布置的布置图。
图3是示出根据本发明实施例的字线驱动器电路的PMOS晶体管区的布置的布置图。
图4是根据本发明实施例的字线驱动器电路的电路图。
图5是示出图4中示出的PMOS晶体管区的布置的布置图。
具体实施方式
以下将参照附图更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，且不应当被解释为局限于这里阐述的实施例。更确切地说，提供这些实施例使得本公开将是彻底的和完全的，这些实施例将把本发明的范围充分地传达给本领域技术人员。贯穿本公开，同样的附图在本发明的各种附图和实施例中始终指示同样的部件。
附图不必按比例绘制，在一些情况下，为了清楚地示出实施例的特征可以夸大比例。当第一层被称为“在”第二层“上”或衬底“上”时，不仅指第一层直接形成在第二层或衬底上，而且还指第三层存在于第一层与第二层或衬底之间。
图3是示出根据本发明实施例的字线驱动器电路的PMOS晶体管区的布置的布置图。
参见图3，字线驱动器电路可以包括在PMOS晶体管区中的第一PMOS晶体管至第四PMOS晶体管(图1的P1至P4)。第一PMOS晶体管P1至第四PMOS晶体管P4可以包括相应的第一有源区310至第四有源区340、第一栅极区350、第二栅极区360和相应的第一金属线M1至第四金属线M4。
第一PMOS晶体管P1至第四PMOS晶体管P4可以分别包括第一有源区310至第四有源区340。
第一有源区310至第四有源区340可以在第一方向D1上以特定间隔彼此间隔开，并且向基本上垂直于第一方向D1的第二方向D2延伸。更具体地讲，第二有源区320可以在第一方向D1上以第一间隔A与第一有源区310间隔开，且在第二方向D2上与第一有源区310间隔开。第二有源区320可以在与第一有源区310相同的平面上设置在第一有源区310的在第二方向D2上的下侧。第三有源区330可以在第一方向D1上以第二间隔B与第二有源区320间隔开，且可以平行于第二有源区320设置。第四有源区340可以在第一方向D1上以第三间隔C与第三有源区330间隔开，且在第二方向D2上与第三有源区330间隔开。第四有源区340可以在与第三有源区330相同的平面上设置在第三有源区330的在第二方向D2上的下侧。
此外，第一有源区310和第二有源区320之间的第一间隔A可以宽于第二有源区320和第三有源区330之间的第二间隔B。第三有源区330和第四有源区340之间的第三间隔C可以宽于第二有源区320和第三有源区330之间的第二间隔B。
源极区SA可以形成在第一有源区310至第四有源区340中的每个的两端处。
位于第一有源区310的第一端上的第一源极接触SC1_1和位于第一有源区310的第二端上的第二源极接触SC1_2可以形成在于第一有源区310的两端处形成的相应的源极区SA中。第一源极接触SC1_1和第二源极接触SC1_2可以连接至金属线(未示出)，并且被提供第一子字线选择信号(图1的FX1)。第一源极接触SC1_1和第二源极接触SC1_2可以将金属线与源极区SA电连接。
位于第二有源区320的第一端上的第一源极接触SC2_1和位于第二有源区320的第二端上的第二源极接触SC2_2可以形成在于第二有源区320的两端处形成的相应的源极区SA中。第一源极接触SC2_1和第二源极接触SC2_2可以连接至金属线(未示出)，并且被提供第二子字线选择信号(图1的FX2)。第一源极接触SC2_1和第二源极接触SC2_2可以将金属线与源极区SA电连接。
位于第三有源区330的第一端上的第一源极接触SC3_1和位于第三有源区330的第二端上的第二源极接触SC3_2可以形成在于第三有源区330的两端处形成的相应的源极区SA中。第一源极接触SC3_1和第二源极接触SC3_2可以连接至金属线(未示出)，并且被提供第三子字线选择信号(图1的FX3)。第一源极接触SC3_1和第二源极接触SC3_2可以将金属线与源极区SA电连接。
位于第四有源区340的第一端上的第一源极接触SC4_1和位于第四有源区340的第二端上的第二源极接触SC4_2可以形成在于第四有源区340的两端处形成的相应的源极区SA中。第一源极接触SC4_1和第二源极接触SC4_2可以连接至金属线(未示出)，并且被提供第四子字线选择信号(图1的FX4)。第一源极接触SC4_1和第二源极接触SC4_2可以将金属线与源极区SA电连接。
漏极区DA可以在形成在第一有源区310至第四有源区340中的每个的两端处的源极区SA之间，形成在第一有源区310至第四有源区340中。第一漏极接触DC1至第四漏极接触DC4可以分别形成在第一有源区310至第四有源区340的漏极区DA中。
形成在第一有源区310中的第一漏极接触DC1可以与形成在第二有源区320中的第一源极接触SC2_1和形成在第三有源区330中的第一源极接触SC3_1设置在同一直线上。
形成在第二有源区320中的第二漏极接触DC2和形成在第三有源区330中的第三漏极接触DC3可以与形成在第一有源区310中的第二源极接触SC1_2和形成在第四有源区340中的第一源极接触SC4_1设置在同一直线上。
形成在第四有源区340中的第四漏极接触DC4可以与形成在第二有源区320中的第二源极接触SC2_2和形成在第三有源区330中的第二源极接触SC3_2设置在同一直线上。
第一漏极接触DC1至第四漏极接触DC4可以分别连接至第一金属线M1至第四金属线M4。第一金属线M1至第四金属线M4可以向第一方向D1延伸，且在第二方向D2上彼此间隔开。
第一金属线M1可以设置为与第一有源区310至第三有源区330交叉。第一金属线M1可以包括突出区，该突出区从在与第二方向D2相反的方向上的一侧突出，并且连接至第一漏极接触DC1。第一金属线M1可以在除连接至第一漏极接触DC1的突出区以外的剩余区域中保持恒定宽度。
第二金属线M2可以设置为与第一有源区310至第三有源区330交叉。第二金属线M2可以包括突出区，该突出区从在第二方向D2上的一侧突出，并且连接至第二漏极接触DC2。第二金属线M2可以在除连接至第二漏极接触DC2的特定区域以外的剩余区域中保持恒定宽度。
换句话说，分别连接至第一漏极接触DC1和第二漏极接触DC2的第一金属线M1和第二金属线M2的突出区可以沿相反方向设置。
第三金属线M3可以设置为与第二有源区320至第四有源区340交叉。第三金属线M3可以包括突出区，该突出区从在与第二方向D2相反的方向上的一侧突出，并且连接至第三漏极接触DC3。第三金属线M3可以在除连接至第三漏极接触DC3的特定区域以外的剩余区域中保持恒定宽度。
第四金属线M4可以设置为与第二有源区320至第四有源区340交叉。第四金属线M4可以包括突出区，该突出区从在第二方向D2上的一侧突出，并且连接至第四漏极接触DC4。第四金属线M4可以在除连接至第四漏极接触DC4的特定区域以外的剩余区域中保持恒定宽度。
换句话说，分别连接至第三漏极接触DC3和第四漏极接触DC4的第三金属线M3和第四金属线M4的突出区可以沿相反方向设置。
此外，假设第一金属线M1和第二金属线M2形成第一金属线对，并且第三金属线M3和第四金属线M4形成第二金属线对，那么第二金属线对和第一金属线对可以具有它们关于彼此旋转180度的对称结构。
第一栅极区350可以配置为沿直线贯穿第一有源区310的第一漏极接触DC1和第二源极接触SC1_2之间以及第二有源区320的第二漏极接触DC2和第一源极接触SC2_1之间的区域，并且以围绕部分第一漏极接触DC1的方式逆时针延伸，且以围绕部分第二漏极接触DC2的方式顺时针延伸。更具体地讲，第一栅极区350可以具有这样的结构，即，在该结构中，第一漏极接触DC1的一侧以及第二漏极接触DC2的与第一漏极接触DC1的所述一侧相对的一侧是敞开的。第一栅极区350可以以特定水平的间隙邻近于第一漏极接触DC1和第二漏极接触DC2。
同样地，第二栅极区360可以配置为沿直线贯穿第三有源区330的第三漏极接触DC3和第二源极接触SC3_2之间以及第四有源区340的第四漏极接触DC4和第一源极接触SC4_1之间的区域，并且以围绕部分第三漏极接触DC3的方式逆时针延伸，且以围绕部分第四漏极接触DC4的方式顺时针延伸。更具体地讲，第二栅极区360可以具有这样的结构，即，在该结构中，第三漏极接触DC3的一侧以及第四漏极接触DC4的与第三漏极接触DC3的所述一侧相对的一侧是敞开的。第二栅极区360可以以特定水平的间隙邻近于第三漏极接触DC3和第四漏极接触DC4。
第二栅极区360具有与第一栅极区350相同的形状，但是第二栅极区360和第一栅极区350可以具有其中它们关于彼此旋转180度的对称结构。此外，第一栅极区350可以与第二栅极区360在第二有源区320和第三有源区330之间部分地重叠。第一栅极区350和第二栅极区360具有重叠结构，因此可以被提供相同的主字线信号(图1的MWLB)。
第一PMOS晶体管P1至第四PMOS晶体管P4可以响应于通过第一栅极区350和第二栅极区360施加的主字线信号MWLB和通过第一源极接触SC1_1至SC4_1和第二源极接触SC1_2至SC4_2施加的第一子字线选择信号FX1至第四子字线选择信号FX4而被驱动。第一PMOS晶体管P1至第四PMOS晶体管P4可以经由相应的第一源极接触SC1_1至SC4_1和相应的第二源极接触SC1_2至SC4_2来接收第一子字线选择信号FX1至第四子字线选择信号FX4，其中，第一子字线选择信号FX1至第四子字线选择信号FX4用作响应于地址信息而被选择性地激活的上拉驱动信号。因此，第一PMOS晶体管P1至第四PMOS晶体管P4可以在源极区SA和漏极区DA之间形成相应的电流路径。电流路径可以经由第一漏极接触DC1至第四漏极接触DC4延伸至第一金属线M1至第四金属线M4。结果，第一字线信号至第四字线信号(图1的WL1至WL4)因延伸至第一金属线M1至第四金属线M4的电流路径而被激活。
在根据本发明实施例的字线驱动器电路中，第一PMOS晶体管P1至第四PMOS晶体管P4的所有的第一源极接触SC1_1至SC4_1和第二源极接触SC1_2至SC4_2以及第一漏极接触DC1至第四漏极接触DC4可以沿直线设置。此外，由于第一栅极区350和第二栅极区360以及第一漏极接触DC1至第四漏极接触DC4以相同间隔设置，因此字线驱动器电路可以确保用于第一PMOS晶体管P1至第四PMOS晶体管P4的均匀驱动力。因此，字线驱动器电路可以响应于第一字线信号WL1至第四字线信号WL4来稳定地激活第一字线至第四字线。此外，字线驱动器电路可以防止第一PMOS晶体管P1至第四PMOS晶体管P4的性能劣化。
图4是根据本发明实施例的字线驱动器电路的电路图。
参见图4，字线驱动器电路可以包括第一字线驱动器410至第八字线驱动器480。字线驱动器电路可以包括PMOS晶体管区490，该PMOS晶体管区490包括第五PMOS晶体管P5至第十二PMOS晶体管P12。
第一字线驱动器410可以包括第五PMOS晶体管P5、NMOS晶体管N5_1和NMOS晶体管N5_2，第五PMOS晶体管P5用于响应于第三主字线信号MWLB3将第五字线信号WL5上拉至第五子字线选择信号FX5的电平，NMOS晶体管N5_1用于响应于第三主字线信号MWLB3将第五字线信号WL5下拉至地电压电平，NMOS晶体管N5_2用于响应于第五反相子字线选择信号FXB5将第五字线信号WL5下拉至地电压电平。
第五PMOS晶体管P5可以具有接收第三主字线信号MWLB3的栅极、接收第五子字线选择信号FX5的源极以及连接至输出线的漏极，其中，输出线用于将已上拉至第五子字线选择信号FX5的电平的信号输出为第五字线信号WL5。
第二字线驱动器420至第四字线驱动器440可以具有与第一字线驱动器410相同的配置。
第五字线驱动器450可以包括第九PMOS晶体管P9、NMOS晶体管N9_1和NMOS晶体管N9_2，第九PMOS晶体管P9用于响应于第四主字线信号MWLB4将第九字线信号WL9上拉至第五子字线选择信号FX5的电平，NMOS晶体管N9_1用于响应于第四主字线信号MWLB4将第九字线信号WL9下拉至地电压电平，NMOS晶体管N9_2用于响应于第五反相子字线选择信号FXB5将第九字线信号WL9下拉至地电压电平。
第九PMOS晶体管P9可以具有接收第四主字线信号MWLB4的栅极、接收第五子字线选择信号FX5的源极以及连接至输出线的漏极，其中，输出线用于将已上拉至第五子字线选择信号FX5的电平的信号输出为第九字线信号WL9。
第六字线驱动器460至第八字线驱动器480可以具有与第五字线驱动器450相同的配置。
第一字线驱动器410至第四字线驱动器440可以分别响应于第三主字线信号MWLB3和第五子字线选择信号FX5至第八子字线选择信号FX8来激活第五字线信号WL5至第八字线信号WL8。此外，第五字线驱动器450至第八字线驱动器480可以分别响应于第四主字线信号MWLB4和第五子字线选择信号FX5至第八子字线选择信号FX8来激活第九字线信号WL9至第十二字线信号WL12。
图5是示出图4中示出的PMOS晶体管区490的布置的示图。
参见图5，PMOS晶体管区490可以包括第五PMOS晶体管P5至第十二PMOS晶体管P12。
第五PMOS晶体管P5至第八PMOS晶体管P8可以具有与参照图3描述的晶体管相同的配置。第五PMOS晶体管P5至第八PMOS晶体管P8可以包括相应的第一有源区510至第四有源区540、第一栅极区590_1、第二栅极区590_2和相应的第一金属线M1至第四金属线M4。
同样地，第九PMOS晶体管P9至第十二PMOS晶体管P12可以具有与参照图3描述的晶体管相同的配置。第九PMOS晶体管P9至第十二PMOS晶体管P12可以包括相应的第五有源区550至第八有源区580、第三栅极区590_3、第四栅极区590_4和相应的第五金属线M5至第八金属线M8。
第五有源区550可以与形成在第一有源区510的第二端上的源极区C_SA重叠，并且可以在与第一有源区510相同的平面上沿第二方向D2设置在第一有源区510的下面。第六有源区560可以与形成在第二有源区520的第二端上的源极区C_SA重叠，并且可以在与第二有源区520相同的平面上沿第二方向D2设置在第二有源区520的下面。第七有源区570可以与形成在第三有源区530的第二端上的源极区C_SA重叠，并且可以在与第三有源区530相同的平面上沿第二方向D2设置在第三有源区530的下面。第八有源区580可以与形成在第四有源区540的第二端上的源极区C_SA重叠，并且可以在与第四有源区540相同的平面上沿第二方向D2设置在第四有源区540的下面。
由于第五有源区550至第八有源区580与形成在第一有源区510至第四有源区540的第二端上的相应的源极区C_SA重叠，因此第五有源区550至第八有源区580可以与第一有源区510至第四有源区540分别共享形成在源极区C_SA中的源极接触C_SC1、C_SC2、C_SC3和C_SC4。在下文中，源极接触被称为第一公共源极接触C_SC1、第二公共源极接触C_SC2、第三公共源极接触C_SC3和第四公共源极接触C_SC4。
第五漏极接触DC5、第六漏极接触DC6、第九漏极接触DC9和第十漏极接触DC10可以在第二方向D2上以Z字形设置。此外，第七漏极接触DC7、第八漏极接触DC8、第十一漏极接触DC11和第十二漏极接触DC12可以在第二方向D2上以Z字形设置。
同样地，第一源极接触SC5_1、第一源极接触SC6_1、第一公共源极接触C_SC1、第二公共源极接触C_SC2、第二源极接触SC9_2和第二源极接触SC10_2可以在第二方向D2上以Z字形设置。此外，第一源极接触SC7_1、第一源极接触SC8_1、第三公共源极接触C_SC3、第四公共源极接触C_SC4、第二源极接触SC11_2和第二源极接触SC12_2可以在第二方向D2上以Z字形设置。
以下描述第一栅极区590_1至第四栅极区590_4的结构。
第一栅极区590_1可以配置为沿直线贯穿第一有源区510的第五漏极接触DC5和第一公共源极接触C_SC1之间以及第二有源区520的第六漏极接触DC6和第一源极接触SC6_1之间的区域，逆时针围绕部分第五漏极接触DC5，且顺时针围绕部分第六漏极接触DC6。第一栅极区590_1可以具有这样的结构，即，在该结构中，第五漏极接触DC5的一侧以及第六漏极接触DC6的与第五漏极接触DC5的所述一侧相对的一侧是敞开。第一栅极区590_1可以以特定水平的间隙邻近于第五漏极接触DC5和第六漏极接触DC6中的每一个。
第二栅极区590_2可以配置为沿直线贯穿第三有源区530的第七漏极接触DC7和第三公共源极接触C_SC3之间以及第四有源区540的第八漏极接触DC8和第一源极接触SC8_1之间的区域，逆时针围绕部分第七漏极接触DC7，且顺时针围绕部分第八漏极接触DC8。第二栅极区590_2可以具有这样的结构，即，在该结构中，第七漏极接触DC7的一侧以及第八漏极接触DC8的与第七漏极接触DC7的所述一侧相对的一侧是敞开的。第二栅极区590_2可以以特定水平的间隙邻近于第七漏极接触DC7和第八漏极接触DC8中的每一个。
此外，第一栅极区590_1可以在第二有源区520和第三有源区530之间与第二栅极区590_2重叠。由于第一栅极区590_1和第二栅极区590_2具有重叠结构，因此第一栅极区590_1和第二栅极区590_2可以被同时提供第三主字线信号(图4的MWLB3)。
第三栅极区590_3可以配置为沿直线贯穿第五有源区550的第九漏极接触DC9和第二源极接触SC9_2之间以及第六有源区560的第十漏极接触DC10和第二公共源极接触C_SC2之间的区域，逆时针围绕部分第九漏极接触DC9，且顺时针围绕部分第十漏极接触DC10。第三栅极区590_3可以具有这样的结构，即，在该结构中，第九漏极接触DC9的一侧以及第十漏极接触DC10的与第九漏极接触DC9的所述一侧相对的一侧是敞开的。第三栅极区590_3可以以特定水平的间隙邻近于第九漏极接触DC9和第十漏极接触DC10中的每一个。
第四栅极区590_4可以配置为沿直线贯穿第七有源区570的第十一漏极接触DC11和第二源极接触SC11_2之间以及第八有源区580的第十二漏极接触DC12和第四公共源极接触C_SC4之间的区域，逆时针围绕部分第十一漏极接触DC11，且顺时针围绕部分第十二漏极接触DC12。第四栅极区590_4可以具有这样的结构，即，在该结构中，第十一漏极接触DC11的一侧以及第十二漏极接触DC12的与第十一漏极接触DC11的所述一侧相对的一侧是敞开的。第四栅极区590_4可以以特定水平的间隙邻近于第十一漏极接触DC11和第十二漏极接触DC12中的每一个。
此外，第三栅极区590_3可以在第六有源区560和第七有源区570之间与第四栅极区590_4重叠。由于第三栅极区590_3和第四栅极区590_4具有重叠结构，因此第三栅极区590_3和第四栅极区590_4可以被同时提供第四主字线信号(图4的MWLB4)。
顺时针围绕第六漏极接触DC6的第一栅极区590_1的端部以及逆时针围绕第九漏极接触DC9的第三栅极区590_3的端部可以在第一方向D1上以第一间隔彼此间隔开，且设置为彼此面对。第一间隔可以是第一栅极间隔GS1。
此外，顺时针围绕第八漏极接触DC8的第二栅极区590_2的端部以及逆时针围绕第十一漏极接触DC11的第四栅极区590_4的端部可以在第一方向D1上以第二间隔彼此间隔开，且设置为彼此面对。第二间隔可以是第二栅极间隔GS2。
第一栅极间隔GS1和第二栅极间隔GS2可以是用于物理地分隔第一栅极区590_1和第二栅极区590_2与第三栅极区590_3和第四栅极区590_4的间隔，其中，第一栅极区590_1和第二栅极区590_2被提供第三主字线信号MWLB3，第三栅极区590_3和第四栅极区590_4被提供第四主字线信号MWLB4。
由于第一栅极间隔GS1，根据本发明实施例的字线驱动器电路可以将第五PMOS晶体管P5至第八PMOS晶体管P8的区域与被提供第四主字线信号MWLB4的第三栅极区590_3分开。由于第二栅极间隔GS2，字线驱动器电路可以将第九PMOS晶体管P9至第十二PMOS晶体管P12的区域与被提供第三主字线信号MWLB3的第二栅极区590_2分开。
例如，可以基于输入信号的极性不同地实施上述实施例中示出的逻辑门和晶体管的位置和类型。
由于形成在多个晶体管中的接触沿直线设置并且栅极区和漏极接触之间的间隔被相等地设置，因此根据所提供的实施例的字线驱动器电路可以确保用于多个晶体管的均匀驱动力，因此确保操作的稳定性。
虽然已出于说明性目的描述了各种实施例，但是对于本领域技术人员来说将明显的是，在不脱离如权利要求所限定的本发明的精神和范围的情况下，可以做出各种改变和修改。
通过以上实施例可见，本申请提供了以下技术方案。
技术方案1.一种半导体存储器件的字线驱动器电路，包括：
第一有源区；
第二有源区，在第一方向上与第一有源区间隔开，并在基本上垂直于第一方向的第二方向上与第一有源区间隔开；
第一接触，形成在第一有源区和第二有源区中的每个的两端；
第二接触，在第一有源区和第二有源区中形成在第一接触之间；以及
栅极区，沿直线位于形成在第一有源区的第二端上的第一接触与形成在第一有源区中的第二接触之间以及形成在第二有源区的第一端上的第一接触与形成在第二有源区中的第二接触之间，逆时针围绕形成在第一有源区中的第二接触的部分，并顺时针围绕形成在第二有源区中的第二接触的部分。
技术方案2.如技术方案1所述的字线驱动器电路，其中，栅极区具有以下结构：形成在第一有源区中的第二接触的第一侧以及形成在第二有源区中的第二接触的第二侧是敞开的，并且栅极区以特定水平的间隙邻近于第二接触。
技术方案3.如技术方案1所述的字线驱动器电路，其中，第二有源区在与第一有源区相同的平面上、在第二方向上位于第一有源区的下面。
技术方案4.如技术方案1所述的字线驱动器电路，还包括：
第一金属线，与第一有源区和第二有源区交叉，第一金属线包括突出区，突出区从在与第二方向相反的方向上的一侧突出且结合至形成在第一有源区中的第二接触；以及
第二金属线，与第一有源区和第二有源区交叉并包括突出区，突出区从在第二方向上的一侧突出且结合至形成在第二有源区中的第二接触。
技术方案5.如技术方案4所述的字线驱动器电路，其中，第一金属线和第二金属线中的每个在除结合至第二接触的突出区以外的剩余区域中保持恒定宽度。
技术方案6.如技术方案1所述的字线驱动器电路，其中，
形成在第一有源区中的第二接触与形成在第二有源区的第一端上的第一接触位于同一直线上，以及
形成在第二有源区中的第二接触与形成在第一有源区的第二端上的第一接触位于同一直线上。
技术方案7.如技术方案1所述的字线驱动器电路，其中，
第一接触包括电结合至源极区的源极接触，以及
第二接触包括电结合至漏极区的漏极接触。
技术方案8.一种半导体存储器件的字线驱动器电路，包括：
第一有源区；
第二有源区，在第一方向上以第一间隔与第一有源区间隔开，并在基本上垂直于第一方向的第二方向上与第一有源区间隔开；
第三有源区，在第一方向上以第二间隔与第二有源区间隔开；
第四有源区，在第一方向上以第三间隔与第三有源区间隔开，并在第二方向上与第三有源区间隔开；
第一接触，形成在第一有源区至第四有源区的两侧的端部处；
第二接触，在第一有源区至第四有源区中形成在第一接触之间；
第一栅极区，沿直线贯穿形成在第一有源区的第二端上的第一接触与形成在第一有源区中的第二接触之间以及形成在第二有源区的第一端上的第一接触与形成在第二有源区中的第二接触之间，逆时针围绕形成在第一有源区中的第二接触的部分，并顺时针围绕形成在第二有源区中的第二接触的部分；以及
第二栅极区，沿直线位于形成在第三有源区的第二端上的第一接触与形成在第三有源区中的第二接触之间以及形成在第四有源区的第一端上的第一接触与形成在第四有源区中的第二接触之间，逆时针围绕形成在第三有源区中的第二接触的部分，并顺时针围绕形成在第四有源区中的第二接触的部分，
其中，第一栅极区与第二栅极区部分地重叠。
技术方案9.如技术方案8所述的字线驱动器电路，其中，第一栅极区与第二栅极区在第二有源区和第三有源区之间部分地重叠。
技术方案10.如技术方案8所述的字线驱动器电路，其中，第一栅极区具有以下结构：形成在第一有源区中的第二接触的第一侧以及形成在第二有源区中的第二接触的第二侧是敞开的，并且第一栅极区以特定水平的间隙邻近于第二接触。
技术方案11.如技术方案8所述的字线驱动器电路，其中，第二栅极区具有以下结构：形成在第三有源区中的第二接触的第一侧以及形成在第四有源区中的第二接触的第二侧是敞开的，并且第二栅极区以特定水平的间隙邻近于第二接触。
技术方案12.如技术方案8所述的字线驱动器电路，其中，第二栅极区和第一栅极区具有对称结构。
技术方案13.如技术方案8所述的字线驱动器电路，其中，
第二有源区在与第一有源区相同的平面上、在第二方向上位于第一有源区的下面，
第三有源区和第二有源区平行，以及
第四有源区在与第三有源区相同的平面上、在第二方向上位于第三有源区的下面。
技术方案14.如技术方案8所述的字线驱动器电路，还包括：
第一金属线对，与第一有源区至第三有源区交叉，每个金属线包括突出区，突出区结合至分别形成在第一有源区和第二有源区中的第二接触；以及
第二金属线对，与第二有源区至第四有源区交叉，每个金属线包括突出区，突出区结合至分别形成在第三有源区和第四有源区中的第二接触。
技术方案15.如技术方案14所述的字线驱动器电路，其中，第二金属线对和第一金属线对具有对称结构。
技术方案16.如技术方案14所述的字线驱动器电路，其中，第一金属线对和第二金属线对中的每个金属线在除结合至第二接触的突出区以外的剩余区域中保持恒定宽度。
技术方案17.如技术方案8所述的字线驱动器电路，其中，
形成在第一有源区中的第二接触与形成在第二有源区的第一端上的第一接触以及形成在第三有源区的第一端上的第一接触位于同一直线上，
形成在第二有源区和第三有源区中的第二接触与形成在第一有源区的第二端上的第一接触以及形成在第四有源区的第一端上的第一接触位于同一直线上，以及
形成在第四有源区中的第二接触与形成在第二有源区的第二端上的第一接触以及形成在第三有源区的第二端上的第一接触位于同一直线上。
技术方案18.如技术方案8所述的字线驱动器电路，其中，
第一接触包括电结合至源极区的源极接触，以及
第二接触包括电结合至漏极区的漏极接触。
技术方案19.如技术方案8所述的字线驱动器电路，其中，第一间隔宽于第二间隔，且第三间隔宽于第二间隔。
技术方案20.一种半导体存储器件的字线驱动器电路，包括：
第一有源区；
第二有源区，在第一方向上与第一有源区间隔开，并在基本上垂直于第一方向的第二方向上与第一有源区间隔开；
第三有源区，在第二方向上与第一有源区部分地重叠；
第四有源区，在第二方向上与第二有源区部分地重叠；
第一接触，形成在第一有源区和第二有源区的第一端、第三有源区和第四有源区的第二端、第一有源区和第三有源区彼此重叠的第一公共端、以及第二有源区和第四有源区彼此重叠的第二公共端；
第二接触，在第一有源区至第四有源区中形成在第一接触之间；
第一栅极区，沿直线位于形成在第一公共端上的第一接触与形成在第一有源区中的第二接触之间以及形成在第二有源区的第一端上的第一接触与形成在第二有源区中的第二接触之间，逆时针围绕形成在第一有源区中的第二接触的部分，并顺时针围绕形成在第二有源区中的第二接触的部分；以及
第二栅极区，沿直线位于形成在第三有源区的第二端上的第一接触与形成在第三有源区中的第二接触之间以及形成在第二公共端上的第一接触与形成在第四有源区中的第二接触之间，逆时针围绕形成在第三有源区中的第二接触的部分，并顺时针围绕形成在第四有源区中的第二接触的部分，
其中，顺时针围绕形成在第二有源区中的第二接触的第一栅极区的端部与逆时针围绕形成在第三有源区中的第二接触的部分的第二栅极区的端部在第一方向上彼此间隔开且彼此面对。
技术方案21.如技术方案20所述的字线驱动器电路，其中，形成在第一有源区至第四有源区中的第二接触在第二方向上成Z字形。
技术方案22.如技术方案20所述的字线驱动器电路，其中，形成在第一有源区至第四有源区中的第一接触在第二方向上成Z字形。

Claims (10)

1.一种半导体存储器件的字线驱动器电路，包括：
第一有源区；
第二有源区，在第一方向上与第一有源区间隔开，并在基本上垂直于第一方向的第二方向上与第一有源区间隔开；
第一接触，形成在第一有源区和第二有源区中的每个的两端；
第二接触，在第一有源区和第二有源区中形成在第一接触之间；以及
栅极区，沿直线位于形成在第一有源区的第二端上的第一接触与形成在第一有源区中的第二接触之间以及形成在第二有源区的第一端上的第一接触与形成在第二有源区中的第二接触之间，逆时针围绕形成在第一有源区中的第二接触的部分，并顺时针围绕形成在第二有源区中的第二接触的部分。
2.如权利要求1所述的字线驱动器电路，其中，栅极区具有以下结构：形成在第一有源区中的第二接触的第一侧以及形成在第二有源区中的第二接触的第二侧是敞开的，并且栅极区以特定水平的间隙邻近于第二接触。
3.如权利要求1所述的字线驱动器电路，其中，第二有源区在与第一有源区相同的平面上、在第二方向上位于第一有源区的下面。
4.如权利要求1所述的字线驱动器电路，还包括：
第一金属线，与第一有源区和第二有源区交叉，第一金属线包括突出区，突出区从在与第二方向相反的方向上的一侧突出且结合至形成在第一有源区中的第二接触；以及
第二金属线，与第一有源区和第二有源区交叉并包括突出区，突出区从在第二方向上的一侧突出且结合至形成在第二有源区中的第二接触。
5.如权利要求4所述的字线驱动器电路，其中，第一金属线和第二金属线中的每个在除结合至第二接触的突出区以外的剩余区域中保持恒定宽度。
6.如权利要求1所述的字线驱动器电路，其中，
形成在第一有源区中的第二接触与形成在第二有源区的第一端上的第一接触位于同一直线上，以及
形成在第二有源区中的第二接触与形成在第一有源区的第二端上的第一接触位于同一直线上。
7.如权利要求1所述的字线驱动器电路，其中，
第一接触包括电结合至源极区的源极接触，以及
第二接触包括电结合至漏极区的漏极接触。
8.一种半导体存储器件的字线驱动器电路，包括：
第一有源区；
第二有源区，在第一方向上以第一间隔与第一有源区间隔开，并在基本上垂直于第一方向的第二方向上与第一有源区间隔开；
第三有源区，在第一方向上以第二间隔与第二有源区间隔开；
第四有源区，在第一方向上以第三间隔与第三有源区间隔开，并在第二方向上与第三有源区间隔开；
第一接触，形成在第一有源区至第四有源区的两侧的端部处；
第二接触，在第一有源区至第四有源区中形成在第一接触之间；
第一栅极区，沿直线贯穿形成在第一有源区的第二端上的第一接触与形成在第一有源区中的第二接触之间以及形成在第二有源区的第一端上的第一接触与形成在第二有源区中的第二接触之间，逆时针围绕形成在第一有源区中的第二接触的部分，并顺时针围绕形成在第二有源区中的第二接触的部分；以及
第二栅极区，沿直线位于形成在第三有源区的第二端上的第一接触与形成在第三有源区中的第二接触之间以及形成在第四有源区的第一端上的第一接触与形成在第四有源区中的第二接触之间，逆时针围绕形成在第三有源区中的第二接触的部分，并顺时针围绕形成在第四有源区中的第二接触的部分，
其中，第一栅极区与第二栅极区部分地重叠。
9.如权利要求8所述的字线驱动器电路，其中，第一栅极区与第二栅极区在第二有源区和第三有源区之间部分地重叠。
10.一种半导体存储器件的字线驱动器电路，包括：
第一有源区；
第二有源区，在第一方向上与第一有源区间隔开，并在基本上垂直于第一方向的第二方向上与第一有源区间隔开；
第三有源区，在第二方向上与第一有源区部分地重叠；
第四有源区，在第二方向上与第二有源区部分地重叠；
第一接触，形成在第一有源区和第二有源区的第一端、第三有源区和第四有源区的第二端、第一有源区和第三有源区彼此重叠的第一公共端、以及第二有源区和第四有源区彼此重叠的第二公共端；
第二接触，在第一有源区至第四有源区中形成在第一接触之间；
第一栅极区，沿直线位于形成在第一公共端上的第一接触与形成在第一有源区中的第二接触之间以及形成在第二有源区的第一端上的第一接触与形成在第二有源区中的第二接触之间，逆时针围绕形成在第一有源区中的第二接触的部分，并顺时针围绕形成在第二有源区中的第二接触的部分；以及
第二栅极区，沿直线位于形成在第三有源区的第二端上的第一接触与形成在第三有源区中的第二接触之间以及形成在第二公共端上的第一接触与形成在第四有源区中的第二接触之间，逆时针围绕形成在第三有源区中的第二接触的部分，并顺时针围绕形成在第四有源区中的第二接触的部分，
其中，顺时针围绕形成在第二有源区中的第二接触的第一栅极区的端部与逆时针围绕形成在第三有源区中的第二接触的部分的第二栅极区的端部在第一方向上彼此间隔开且彼此面对。
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