CN101383349A - 静态随机存取存储单元 - Google Patents

Abstract

本发明公开一种SRAM单元，包括：半导体衬底；设置在半导体衬底内的第一有源区；邻近第一有源区的第二有源区，第二有源区包括基本上平行于第一有源区的驱动晶体管有源区、从驱动晶体管有源区的中心区域沿着相反于第一有源区的方向延伸的接地源极区、以及从驱动晶体管有源区的相对端沿着相反于第一有源区的方向延伸的第一和第二传输有源区；暴露出接地源极区的一部分的地线接触孔，地线接触孔被构造成由该单元和相邻单元共享；以及横穿第一和第二传输晶体管有源区的地线，地线具有延伸以覆盖地线接触孔并通过地线接触孔电连接到接地源极区的一部分，该部分还被构造成电连接到相邻单元的地线上。

Description

静态随机存取存储单元

本申请是申请日为2003年1月7日，申请号为200710002311.1，标题为“静态随机存取存储单元的布置及其器件”的发明专利申请的分案申请。

技术领域

本发明涉及一种半导体器件，更具体地说，涉及互补金属氧化物半导体(CMOS)静态随机存取存储(SRAM)单元。

背景技术

存储器件广泛用于电子装置中以存储数据。典型地，这种存储装置至少可以分成两类：动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。DRAM一般通过向存储器中重新写入数据使其数据周期性刷新，以保持数据。相反，SRAM一般不需要这种刷新。例如，SRAM器件广泛用于计算机和便携器材的高速缓冲存储器中。

通常，SRAM器件的存储单元可以分成两类。一类包括采用负载电阻作为存储单元的负载器件的存储单元。另一类是采用晶体管作为存储单元的负载器件的CMOS型单元。

使用CMOS型单元的存储器件可以进一步分成两种类型的单元。一种为采用薄膜晶体管(TFT)作为负载器件的薄膜晶体管(TFT)单元，而另一种为采用大容量(bulk)晶体管作为负载器件的全(full)CMOS单元。图1中示出了普通CMOS SRAM的等效电路图。参照图1，CMOS SRAM单元包括一对驱动晶体管TD1和TD2，一对传输晶体管(transfer transistor)TA1和TA2，以及一对负载晶体管TL1和TL2。该对驱动晶体管TD1和TD2和该对传输晶体管TA1和TA2是NMOS晶体管，而该对负载晶体管TL1和TL2为PMOS晶体管。

第一驱动晶体管TD1和第一传输晶体管TA1彼此串联。第一驱动晶体管TD1的源极区连接到地线Vss上，而第一传输晶体管TA1的漏极区连接到第一位线BL上。类似地，第二驱动晶体管TD2和第二传输晶体管TA2彼此串联，第二驱动晶体管TD2的源极区连接到地线Vss上，而第二传输晶体管TA2的漏极区连接到第二位线/BL上。

第一负载晶体管TL1的源极区和漏极区分别连接到电源线Vcc和第一驱动晶体管TD1的漏极区上。类似地，第二负载晶体管TL2的源极区和漏极区分别连接到电源线Vcc和第二驱动晶体管TD2的漏极区上。节点N1限定在第一负载晶体管TL1的漏极区、第一驱动晶体管TD1的漏极区、和第一传输晶体管TA1的源极区。同样，节点N2限定在第二负载晶体管TL2的漏极区、第二驱动晶体管TD2的漏极区、和第二传输晶体管TA2的源极区处。第一驱动晶体管TD1的栅极电极和第一负载晶体管TL1的栅极电极连接到第二节点N2上。第二驱动晶体管TD2的栅极电极和第二负载晶体管TL2的栅极电极连接到第一节点N1上。第一和第二传输晶体管TA1和TA2的栅极电极连接到字线WL上。

图1的上述CMOS单元可以具有比负载电阻单元更小的待机电流和更大的噪声容限(noise margin)。图1的CMOS单元广泛用于例如低功率器件中的高性能SRAM器件中。对应于图1所示的CMOS SRAM单元的实际电路可以按各种构型在半导体衬底上构造。然而，传统上，全CMOS SRAM单元一般占据比相应的负载电阻单元或薄膜晶体管(TFT)单元更大的面积。从而，对设计全CMOS SRAM单元加以改进是有益的。

发明内容

本发明的实施例提供了一种具有多个SRAM单元的SRAM器件。SRAM单元的第一个在第一方向上关于第一轴镜像(mirror)。第一轴将第一单元与第一相邻单元分开。第一SRAM单元还在第一方向上关于第二轴镜像。第二轴将第一单元与第二相邻单元分开。第一SRAM单元也在基本上垂直于第一方向的第二方向上关于第三轴镜像。第三轴将第一单元与第三相邻单元分开。第一SRAM单元的第一相邻SRAM单元和/或第二相邻SRAM单元构造成共享至少一条与第一单元的连线。在本发明特定实施例中，第一相邻SRAM单元和第二相邻SRAM单元共享与第一SRAM单元的连线。

在本发明一些实施例中，第一电压连线由第一SRAM单元和第一相邻SRAM单元共享。另外，第二电压连线可以由第一SRAM单元和第二相邻SRAM单元共享。此外，第一位线连线和第二位线连线可以由第一SRAM单元和第二相邻SRAM单元共享。

在本发明另一实施例中，第二轴上的公共连线提供了通向用于第一单元和第二相邻单元的第一基准电压的公共连线。尤其是，第一基准电压可以为接地电压，而该公共连线可以为公共接地连线。在这种实施例中，公共接地连线可以包括第一SRAM单元上的第一地线、第二相邻SRAM单元上的第二地线和通向第一单元和第二相邻单元的有源区的接地触点，该接地触点位于第二轴上。接地连接器部分从第一地线延伸到第二地线，并构造成利用接地触点电连接第一地线和第二地线。

在本发明再一实施例中，第一基准电压可以为电源线电压，而公共连线可以为公共的电源线连线。在这种实施例中，公共电源线连线可以包括通向第一单元和第一相邻单元的有源区的电源线触点。电源线触点定位于第一轴上。第一轴上的在第一SRAM单元和第一相邻SRAM单元之间的电源线构造成利用电源线触点电连接电源线。

在本发明再一实施例中，第一SRAM单元和第一相邻SRAM单元各自包括提供第一和第二负载晶体管的第一有源区。第一有源区邻近并基本上平行于第一轴。第一有源区的接触部分从第一有源区延伸到第一轴。

另外，第一SRAM单元和第二相邻SRAM单元也可以包括提供第一和第二驱动晶体管及第一和第二传输晶体管的第二有源区。在这种实施例中，第二有源区可以邻近并基本上平行于第二轴，并具有第一端和与第一端相对的第二端。第二有源区的第一接触部分从第二有源区的第一端延伸到第二轴。第二有源区的第二接触部分从第二有源区的第二端延伸到第二轴，且第一接触部分和第二接触部分之间的第二有源区的第三接触部分延伸到第二轴。

根据本发明特定实施例的SRAM器件也包括第一SRAM单元的第一接触部分以及第二相邻SRAM单元的第一接触部分上的第一触点。也提供了第一SRAM单元的第二接触部分以及第二相邻SRAM单元的第二接触部分上的第二触点。基本上垂直于第二轴的第一位线构造成利用第一触点电连接到第一SRAM单元的第一接触部分和第二相邻SRAM单元的第一接触部分。基本上垂直于第二轴的第二位线构造成利用第二触点电连接到第一SRAM单元的第二接触部分和第二相邻SRAM单元的第二接触部分。第一位线和第二位线可以延伸到第一相邻SRAM单元和第二相邻SRAM单元。

在本发明再一实施例中，提供了第一SRAM单元的第三接触部分以及第二相邻SRAM单元的第三接触部分上的第三触点。基本平行于第二轴的地线构造成利用第三触点电连接到第一SRAM单元的第三接触部分和第二相邻SRAM单元的第三接触部分。也可以提供第一SRAM单元的第一有源区接触部分和第一相邻SRAM单元的第一有源区的接触部分上的第四触点。基本上平行于第一轴的电源线可构造成利用第四触点电连接到第一SRAM单元的第一有源区的接触部分以及第一相邻SRAM单元的第一有源区的接触部分上。电源线可以延伸到第三相邻SRAM单元。

在本发明再一实施例中，第一SRAM单元包括第二有源区的第一接触部分上的第一传输晶体管的第一栅极电极，该栅极电极在基本上平行于第二轴的方向上延伸。第二有源区的第二接触部分上的第二传输晶体管的第二栅极电极沿着第一栅极电极的轴线延伸。字线在基本上平行于第二轴的方向上延伸，并构造成电连接第一栅极电极和第二栅极电极。在本发明特定实施例中，字线直接处于第一栅极电极和第二栅极电极上。

此外，第一地线可以设置在第一SRAM单元的字线上。第二地线也可以设置在第二相邻SRAM单元上，后者邻近并基本平行于第二轴。接地触点设置在第一SRAM单元的第三接触部分和第二相邻SRAM单元的第三接触部分上。接地接触孔定位在第二轴上。接地连接器部分从第一地线延伸到第二地线，并构造成利用接地触点将第一地线和第二地线电连接到第一SRAM单元的第三接触部分和第二相邻SRAM单元的第三接触部分上。第一地线和字线可以延伸到第三相邻SRAM单元。

在本发明再一实施例中，第一驱动晶体管和第一负载晶体管的第一栅极电极设置在第一有源区和第二有源区上。第一栅极电极处于第一有源区的第一部分上，并在基本上垂直于第一轴的方向上延伸，从而穿过第二有源区的在第二有源区的第一接触部分和第三接触部分之间的一部分。第二驱动晶体管和第二负载晶体管的第二栅极电极处于第一有源区和第二有源区上。第二栅极电极处于第一有源区的第二部分上，并在基本垂直于第一轴的方向上延伸，从而穿过第二有源区的在第二有源区的第二接触部分和第三接触部分之间的一部分。第一节点电极构造成将第一有源区连接到第一栅极电极附近的第二有源区上，而第二节点电极构造成将第一有源区连接到第二栅极电极附近的第二有源区上。

另外，可以提供通向第一节点电极的第一触点。第一触点可以定位于第二有源区和衬底的邻近第二有源区的区域之上。第二触点可以设置到第二负载晶体管的第二栅极电极上。第二触点可以定位在第二有源区和衬底邻近第二有源区的区域之上。第三触点可以设置到第二节点电极上。第三触点可以定位于第一有源区和衬底邻近第一有源区的区域之上。第四触点可以设置到第一驱动晶体管的第一栅极电极上。第四触点可以定位在第一有源区和衬底邻近第一有源区的区域之上。第一节点线构造成利用第一和第二触点将第一节点电极电连接到第二负载晶体管的第二栅极电极上。第二节点线构造成利用第三和第四触点将第二节点电极电连接到第一驱动晶体管的第一栅极电极上。第一节点线和第二节点线可以基本上平行于第一轴。

在本发明另一实施例中，第一触点设置到第一节点电极上。第一触点定位于第一有源区和衬底邻近第一有源区的区域之上。第二触点设置到第二驱动晶体管的第二栅极电极上。第二触点定位于第一有源区和衬底邻近第一有源区的区域之上。第三触点设置到第二节点电极上。第三触点定位于第二有源区和衬底邻近第二有源区的区域之上。第四触点设置到第一负载晶体管的第一栅极电极上。第四触点定位在第二有源区和衬底邻近第二有源区的区域之上。第一节点线构造成利用第一和第二触点将第一节点电极电连接到第二驱动晶体管的第二栅极电极上。第二节点线构造成利用第三和第四触点将第二节点电极电连接到第一负载晶体管的第一栅极电极上。

在本发明再一实施例中，SRAM单元包括设置在半导体衬底处的第一和第二有源区，一对栅极电极，即第一和第二栅极电极横穿第一和第二有源区。第一和第二栅极电极彼此平行。从而，一对负载晶体管形成在第一有源区内，而一对驱动晶体管形成在第二有源区内。结果，第一和第二栅极电极之间的第一有源区对应于提供有电源电压的公共电源线。在一些实施例中，第一有源区邻近第一栅极电极并与电源区相对的部分对应于第一负载晶体管的漏极区，而第一有源区邻接第二栅极电极并与电源区相对的部分对应于第二负载晶体管的漏极区。类似地，第一和第二栅极电极之间的第二有源区可以为接地源极区。在一些实施例中，第二有源区邻近第一栅极电极并与接地源极区相对的部分对应于第一驱动晶体管的漏极区，而第二有源区邻近第二栅极电极并与接地源极区相对的部分对应于第二驱动晶体管的漏极区。

第一负载晶体管的漏极区通过第一节点线电连接到第一驱动晶体管的漏极区上。从而，第一负载晶体管和第一驱动晶体管串联，而构成第一反相器。第一节点线基本上平行于第一栅极电极。第一节点线可以与第一和第二有源区之间的器件隔离层的顶面相接触。第二负载晶体管的漏极区通过第二节点线电连接到第二驱动晶体管的漏极区。从而，第二负载晶体管和第二驱动晶体管串联，而构成第二反相器。第二节点线基本平行于第二栅极电极。第二节点线可以与第一和第二有源区之间的器件隔离层的顶面相接触。第一局部互连横穿第一节点线和第二栅极电极。第一局部互连的一端通过暴露出第一节点线预定区域的第一节点接触孔电连接到第一节点线上。第一局部互连的另一端通过暴露出第二栅极电极的预定区域的第二节点接触孔电连接到第二栅极电极上。同样，第二局部互连横穿第二节点线和第一栅极电极。第二局部互连的一端通过暴露出第二节点线的预定区域的第三节点接触孔电连接到第二节点线上。第二局部互连的另一端通过暴露出第一栅极电极的预定区域的第四节点接触孔电连接到第一栅极电极上。从而，第一和第二反相器交叉连接，构成单闩锁电路(single latch circuit)。

第一和第二节点接触孔可与第二有源区重叠。并且，第三和第四节点接触孔可与第一有源区重叠。

根据本发明再一实施例，第一和第二有源区设置在半导体衬底处。第一和第二栅极电极横穿第一和第二有源区。第一和第二栅极电极可以彼此基本平行。第二有源区包括基本平行于第一有源区的驱动晶体管有源区和第一和第二传输晶体管有源区，后者从驱动晶体管有源区的两端相反于第一有源区伸出。

直的字线横穿第一和第二传输晶体管有源区。字线可以基本垂直于第一和第二栅极电极。第三栅极电极设置在字线和第一传输晶体管有源区之间。第三栅极电极的顶面与字线直接接触。类似地，第四栅极电极设置在字线和第二传输晶体管有源区之间。第四栅极电极的顶面与字线直接接触。第三和第四栅极电极在一个单元中彼此分离，并通过字线彼此电连接。

根据本发明再一实施例，第一和第二有源区设置在半导体衬底上。第二有源区包括基本上平行于第一有源区的驱动晶体管有源区、从驱动晶体管有源区的中心相反于第一有源区伸出的接地源极区、以及从驱动晶体管有源区的两端相反于第一有源区伸出的第一和第二传输晶体管有源区。地线横穿第一和第二传输晶体管有源区。地线的预定区域延伸到相邻的单元，使得设置在两个相邻单元上的两条平行地线彼此电连接。地线的延伸部分通过暴露出接地源极区的预定区域的地线接触孔电连接到接地漏极区上。

在本发明另一实施例中，SRAM单元包括第一金属化层，其包括用于第一和第二传输晶体管、第一和第二驱动晶体管及第一和第二负载晶体管的栅极电极。第二金属化层包括第一和第二节点线互连以及一条字线。第一节点互连线构造成电连接第一传输晶体管、第一负载晶体管和第一驱动晶体管。第二节点互连线构造成电连接第二传输晶体管、第二负载晶体管和第二驱动晶体管。第三金属化层包括第一和第二局部互连、电源线和地线连线。第一局部互连构造成将第一节点线电连接到第二驱动晶体管和第二负载晶体管的栅极电极上。第二局部互连构造成将第二节点线电连接到第一驱动晶体管和第一负载晶体管的栅极电极上。

在本发明再一实施例中，第一驱动晶体管和第一负载晶体管的栅极电极由第一公共电极提供，而第二驱动晶体管和第二负载晶体管的栅极电极由第二公共电极提供。第一公共电极和第二公共电极可以彼此基本平行。第一和第二传输晶体管的栅极电极可以由第一和第二分隔电极提供，而第一和第二分隔电极基本垂直于第一和第二公共电极。第一和第二节点线互连也可以基本平行于第一和第二公共电极。字线可以基本上平行于第一和第二分隔电极，并可以直接处于第一和第二传输晶体管的栅极电极上。第一和第二局部互连可以基本垂直于第一和第二公共栅极电极以及第一和第二节点线互连。

也可以设置第四金属化层，其包括分别接触第一和第二公共栅极电极的第一和第二位线。至第一和第二位线的连接可以在将SRAM单元与相邻SRAM单元分开的轴线处形成，并可以由相邻的SRAM单元共享。

在本发明一些实施例中，电源线沿着将SRAM单元与相邻的SRAM单元分开的轴线而设置在SRAM单元周围，并与相邻的SRAM单元共享。同样，地线可以由SRAM单元的字线上的第一地线和接地连接器部分提供，而接地连接器部分从第一地线延伸到将SRAM单元与相邻SRAM单元分开的轴线上。接地连接器部分可以构造成利用与相邻SRAM单元共享的触点将第一地线电连接到SRAM单元上。

附图说明

图1是全CMOS SRAM单元的等效电路图；

图2是示出根据本发明实施例的全CMOS SRAM单元的有源区和栅极电极的俯视图；

图3是示出根据本发明实施例的全CMOS SRAM单元的节点线和字线的俯视图；

图4是示出根据本发明实施例的全CMOS SRAM单元的节点接触孔、电源线接触孔、地线接触孔、以及位线焊点接触孔的俯视图；

图5是示出根据本发明实施例的全CMOS SRAM单元的局部互连、电源线和地线的俯视图；

图6是根据本发明实施例的全CMOS SRAM单元的位线接触孔和位线的俯视图；

图7A到图11A是沿着图6的线I-I截取的横截面图，用于解释制造根据本发明实施例的全CMOS SRAM的方法；

图7B到图11B是沿着图6的线II-II截取的横截面图，用于解释制造根据本发明实施例的全CMOS SRAM的方法；以及

图7C到图11C是沿着图6的线III-III截取的横截面图，用于解释制造根据本发明实施例的全CMOS SRAM的方法。

具体实施方式

下面参照附图更全面地描述本发明，附图中示出了本发明的优选实施例。然而，本发明可以以不同的形式实施，而不应该理解成局限于在此描述的实施例。而是，提供这些实施例以便此公开彻底、全面，并完整地向本领域技术人员传递本发明的范围。在附图中，各层和区域的厚度为了清晰起见而得以放大。也应该理解到当一层被成为在另一层或衬底“上”时，它可以直接处于另一层或衬底上，或者也可以存在插入层。类似的附图标记通篇标示类似的元件。

图2到图6为说明根据本发明实施例的全CMOS SRAM单元的俯视图。每幅图示出四个单元，然而，也可以提供具有相应关系的附加单位单元。在图中所示的单位单元中，彼此相邻的单位单元由轴线分开，并关于该轴线镜像。这种镜像可以在水平和/或垂直方向上关于分开相邻单位单元的轴发生。从而，例如，第一单位单元可以邻近第二单位单元，以便第一和第二单元可以是彼此的镜像，并且围绕将这两个单位单元分开的轴线对称。

在图2到图6中，沿着y轴彼此邻近的两个单位单元设置成相对于x轴对称。类似地，沿x轴彼此邻近的两个单位单元可以相对于y轴对称。沿着y轴彼此邻近的两个单位单元可以沿着x轴和y轴二者排列，以提供具有附加单元的单元阵列区。类似地，两个沿着x轴彼此邻近的单位单元可以相对于y轴对称。

参照图2，第一和第二有源区35A和35B设置在半导体衬底上，并彼此间隔开。第一有源区35A平行于x轴设置，而第二有源区35B邻近第一有源区35A设置。第一栅极电极39A设置成横越第一和第二有源区35A和35B。同样，第二栅极电极39B设置成横越第一和第二有源区35A和35B。第一和第二栅极电极39A和39B彼此平行设置。从而，第一和第二负载晶体管(图1中的TL1和TL2)构造在第一有源区35A。类似地，第一和第二驱动晶体管(图1中的TD1和TD2)形成在第二有源区35B。第一和第二栅极电极39A和39B之间的第一有源区35A包括延伸到相邻单元的延伸部分，并作为第一和第二负载晶体管TL1和TL2的公共源极区。电源电压施加到公共源极区上。

第二有源区35B包括驱动晶体管有源区和接地源极区。驱动晶体管有源区平行于第一有源区35A，并穿过第一和第二栅极电极39A和39B设置。接地源极区从第一和第二栅极电极39A和39B之间的驱动晶体管有源区伸出。另外，第二有源区35B包括第一和第二传输有源区，该传输有源区从驱动晶体管有源区的两端伸出。接地有源区以及第一和第二传输晶体管有源区相对于每个单元中的第一有源区35A，并延伸以与相邻单元的相应区域相接触。接地源极区对应于第一和第二驱动晶体管TD1和TD2的公共源极区。

第三栅极电极39C′横穿第二有源区35B的第一区域，即，第一传输晶体管有源区的预定区域设置。第四栅极电极39C＂穿过第二有源区35B的第二区域，即第二传输晶体管有源区的预定区域设置。结果，第一传输晶体管(图1的TA1)在第一传输晶体管有源区构造，而第二传输晶体管(图1的TA2)在第二传输晶体管有源区构造。第三和第四栅极电极39C′和39C＂平行于x轴设置。第三和第四栅极电极39C′和39C＂也构造成延伸到相邻单元。接地源极区可以设置成穿过第三和第四栅极电极39C′和39C＂之间的区域。

在本发明特定实施例中，第一和第二负载晶体管TL1和TL2为PMOS晶体管，并且第一和第二驱动晶体管TD1和TD2以及第一和第二传输晶体管TA1和TA2为NMOS晶体管。在一些实施例中，第一到第四栅极电极39A、39B、39C′和39C＂由第一导电层形成。

参照图3，第一有源区35A靠近第一栅极电极39A的一端通过第一节点线58N′电连接到第一和第三栅极电极39A和39C′之间的第二有源区。于是，第一负载晶体管TL1和第一驱动晶体管TD1彼此串联，而构成第一反相器。第一节点线58N′平行于第一栅极电极39A设置。优选地是，第一节点线58N′直接与第一和第二有源区35A和35B之间的器件隔离层(未示出)的顶面相接触。类似地，第一有源区35A邻近第二栅极电极39B的另一端通过第二节点线58N＂电连接到第二和第四栅极电极39B和39C＂之间的第二有源区35B上。于是，第二负载晶体管TL2和第二驱动晶体管TD2彼此串联，而构成第二反相器。第二节点线58N＂平行于第二栅极电极39B设置。优选地，第二节点线58N＂直接与第一和第二有源区35A和35B之间的器件隔离层的顶面相接触。此外，直的字线58W设置在第三和第四栅极电极39C′和39C＂之上。字线58W平行于x轴，并且直接与第三和第四栅极电极39C′和39C＂的顶面相接触。从而，第三和第四栅极电极39C′和39C＂彼此通过字线58W电连接。在一些实施例中，第一和第二节点线58N′和58N＂以及字线58W由第二导电层形成。结果，字线58W与第三和第四栅极电极39C′和39C＂之间的接触电阻可以减小，这可以导致读取模式或写入模式的存取速度提高。

参照图4，第一节点线58N′的预定区域由第一节点接触孔63NA暴露，而第二栅极电极39B的预定区域由第二节点接触孔63NB暴露。同样，第二节电线58N＂的预定区域由第三节点接触孔63NC暴露，而第一栅极电极39A的预定区域由第四节点接触孔63ND暴露。在第一和第二节点接触孔63NA和63NB中，至少第二节点接触孔63NB可以设置成与第二有源区35B重叠。类似地，在第三和第四节点接触孔63NC和63ND中，至少第四节点接触孔63ND可以设置成与第一有源区35A重叠。

第一有源区35A的延伸部分可以由电源线接触孔63C暴露，该电源线接触孔63C由两个彼此相邻的单元共享。接地源极区的一端由地线接触孔63S暴露，而地线接触孔63S也由两个彼此相邻的单元共享。另外，第一和第二传输晶体管有源区的端部由第一和第二位线焊点接触孔63B′和63B＂暴露，而后者由两个彼此相邻的单元共享。

接触插塞(contact plug)可以填充第一到第四节点接触孔63NA、63NB、63NC和63ND、电源线接触孔63C、地线接触孔63S、以及第一和第二位线焊点接触孔63B′和63B＂。

如上所述，根据本发明实施例的全CMOS SRAM可以包括八个接触孔。在这八个接触孔中，四个接触孔由两个彼此相邻的单元共享。从而可以实现紧凑的单元。在一些实施例中，接触孔可以全部在单独一个光刻步骤中形成。

参照图5，第一和第二节点接触孔63NA和63NB由第一局部互连73I′覆盖。因此，第一节点线58N′通过第一局部互连73I′电连接到第二栅极电极39B上。第一局部互连73I′平行于字线58W设置而横跨第一节点线58N′和第二栅极电极39B。类似地，第三和第四节点接触孔63NC和63ND由第二局部互连73I＂覆盖。因此，第二节点线58N＂通过第二局部互连73I＂电连接到第一栅极电极39A上。第二局部互连73I＂平行于字线58W设置而横跨第二节点线58N＂和第一栅极电极39A。结果，第一和第二反相器由第一和第二局部互连73I′和73I＂交叉连接，从而实现闩锁电路。第一和第二局部互连73I′和73I＂由与第一和第二节点线58N′和58N＂不同的导电层形成，使得可以减小单元面积。此外，电源线接触孔63C由平行于字线设置的电源线73C覆盖。电源线73C由相邻单元共享。地线73S设置在字线58W上，并平行于字线58W。地线73S的预定区域延伸以覆盖地线接触孔63S。于是，设置在两个相邻单元之上的两条地线73S彼此电连接，并通过地线接触孔63S电连接到接地源极区上。结果，两个相邻的单元共享两条地线73S。即，每个单元电连接到两条地线73S上。从而，可以减小连接到每个单元上的地线电阻，这可以稳定诸如低压特性的单元特性。

在一些实施例中，第一和第二局部互连73I′和73I＂、电源线73C、以及地线73S由第三导电层形成。

参照图6，第一和第二位线接触孔79B′和79B＂分别设置在第一和第二位线焊点接触孔63B′和63B＂上。第一和第二位线接触孔79B′和79B＂分别用第一和第二位线接触插塞填充。

第一和第二位线83B′和83B＂设置成横跨电源线73C和地线73S。第一位线83B′覆盖第一位线接触孔79B′，而第二位线83B＂覆盖第二位线接触孔79B＂。因此，第一位线83B′通过第一位线接触孔79B′和第一位线焊点接触孔63B′电连接到第一传输晶体管有源区的端部，即第一传输晶体管TA1的漏极区上。类似地，第二位线83B＂通过第二位线接触孔79B＂和第二位线焊点接触孔63B＂电连接到第二传输晶体管有源区的端部，即第二传输晶体管TA2的漏极区上。

下面将更全面描述制造根据本发明实施例的全CMOS SRAM的方法，参照图2、图7A、图7B和图7C，P阱32P和N阱32N彼此平行地形成在半导体衬底31中。器件隔离层33形成在所获得的结构中，以限定第一和第二有源区35A和35B。P阱32P和N阱32N可以在形成器件隔离层33之后形成。第一有源区35A形成在N阱32N中。第二有源区35B形成在P阱32P中。器件隔离层33可以由传统的器件隔离技术，如，例如浅槽隔离(STI)技术形成。栅极绝缘层37形成在第一和第二有源区35A和35B的表面上。第一导电层覆盖地形成(blanket form)在包括栅极绝缘层37在内的半导体衬底表面上。第一导电层例如可以由掺杂多晶硅或耐蚀金属多酸(refractory metal polycide)制成。

第一导电层得以构图，以形成横穿第一和第二有源区35A和35B的第一和第二栅极电极39A和39B，并同时形成横穿第二有源区35B的第一和第二区域的第三和第四栅极电极39C′和39C＂。第一和第二栅极电极39A和39B彼此平行。第三和第四栅极电极39C′和39C＂垂直于第一和第二栅极电极39A和39B。第一栅极电极39A作用为第一负载晶体管(图1的TL1)和第一驱动晶体管(图1的TD1)的公共栅极电极。第二栅极电极39B作用为第二负载晶体管(图1的TL2)和第二驱动晶体管(图1的TD2)的公共栅极电极。第三栅极电极39C′作用为第一传输晶体管(图1的TA1)的栅极电极。第四栅极电极39C＂作用为第二传输晶体管(图1的TA2)的栅极电极。

参照图3、图8A、图8B和图8C，利用第一到第四栅极电极39A、39B、39C′和39C＂以及器件隔离层33作为离子注入掩模，N型杂质注入第二有源区35B内，以形成轻度掺杂的N型源极/漏极区。利用第一和第二栅极电极39A和39B以及器件隔离层33作为离子注入掩模，然后将P型杂质注入到第一有源区35A中，以形成轻度掺杂的P型源极/漏极区。间隔壁(spacer)41以传统方式形成在第一到第四栅极电极39A、39B、39C′和39C＂的侧壁上。在一些实施例中，留在轻度掺杂的源极/漏极区上的栅极绝缘层37被过蚀刻而露出轻度掺杂的源极/漏极区。

利用第一到第四栅极电极39A、39B、39C′和39C＂、器件隔离层33、以及间隔壁41作为离子注入掩模，N型杂质注入第二有源区35B中，以形成重度掺杂的N型源极/漏极区。利用第一和第二栅极电极39A和39B、器件隔离层、以及间隔壁41作为离子注入掩模，P型杂质注入第一有源区35A内，以形成重度掺杂的P型源极/漏极区。结果，具有轻度掺杂漏极(LDD)形式的P型源极/漏极区形成在第一有源区35A处，而具有LDD形式的N型源极/漏极区形成在第二有源区。

更具体，第一和第二驱动晶体管TD1和TD2的公共源极区，即N型接地源极区43S′形成在第一和第二栅极电极39A和39B之间的第二有源区35B处。类似地，第二驱动晶体管TD2的漏极区43D′形成在第二和第四栅极电极39B和39C＂之间的第二有源区35B处。第一和第二驱动晶体管TD1和TD2的漏极区43D′对应于第一和第二传输晶体管TA1和TA2的源极区43S＂。第一和第二传输晶体管TA1和TA2的漏极区43D＂形成在第二有源区35B的两端。第一和第二负载晶体管TL1和TL2的公共源极区，即电源区(未示出)形成在第一和第二栅极电极39A和39B之间的第一有源区35A。另外，第一和第二负载晶体管TL1和TL2的漏极区45D形成在第一源极区35A的两端。

第一夹层绝缘层50覆盖地形成在具有上述源极/漏极区的半导体衬底表面上。在特定实施例中，第一夹层绝缘层50可以通过依次设置蚀刻终止层47和第一绝缘层49来形成。蚀刻终止层47可以由相对于第一绝缘层49具有蚀刻选择性的绝缘体形成。例如，蚀刻终止层可以由氮化硅制成，而第一绝缘层49可以由氧化硅制成。另外，第一夹层绝缘层50还可以包括第一绝缘层49上的抛光终止层(未示出)。

第一夹层绝缘层50得以构图，以形成暴露出第三和第四栅极电极39C′和39C＂的顶面的字线沟槽51G。字线沟槽51G穿过多个彼此相邻的单元形成。第一夹层绝缘层50被再次构图，以形成第一和第二节点线沟槽53G′和53G＂。第一节点线沟槽53G′暴露出第一负载晶体管TL1的漏极区45D、第一驱动晶体管TD1的漏极区43D′、和二者之间的器件隔离层33。第二节点线沟槽53G＂暴露出第二负载晶体管TL2的漏极区45D、第二驱动晶体管TD2的漏极区43D′和二者之间的器件隔离层33。从而，第一和第二节点线沟槽53G′和53G＂比字线沟槽51G更深。

第二导电层覆盖地形成在其中形成了第一和第二节点线沟槽53G′和53G＂以及字线沟槽51G的所获结构的表面上，从而填充沟槽53G′、53G＂和51G。优选地，第二导电层通过依次层叠阻挡金属层55和金属层57来形成。阻挡金属层55可以由金属氮化物，如氮化钨(WN)或氮化钛(TiN)制成。在本发明特定实施例中，金属层由钨制成。

第二导电层被向下平坦化(planarize)到第一夹层绝缘层50的顶面上，从而形成第一和第二节点线58N′和58N＂以及直的字线58W。第一和第二节点线58N′和58N＂分别形成在第一和第二节点线沟槽53G′和53G＂内。直的字线58W形成在字线沟槽51G内。从而，第一负载晶体管TL1的漏极区45D通过第一节点线58N′电连接到第一驱动晶体管TD1的漏极区43D′上。类似地，第二负载晶体管TL2的漏极区45D通过第二节点线58N＂电连接到第二驱动晶体管TD2的漏极区43D′上。结果，包括第一驱动晶体管TD1和第一负载晶体管TL1的第一反相器和包括第二驱动晶体管TD2和第二负载晶体管TL2的第二反相器在一个单元内构成。

同样，第三和第四栅极电极39C′和39C＂的顶面直接与字线58W接触。这可以使得能减小字线58W和第三栅极电极39C′之间的接触电阻以及字线58W和第四栅极电极39C＂之间的接触电阻，或将该些接触电阻减至最小。

参照图4、图9A、图9B以及图9C，第二夹层绝缘层62覆盖地形成在具有第一和第二节点线58N′和58N＂以及字线58W的半导体衬底的表面上。优选地，第二夹层绝缘层62通过依次叠置第二绝缘层59和第一抛光终止层61来形成。第二绝缘层59可以由氧化硅制成，而第一抛光终止层61可以由氮化硅制成。第二夹层绝缘层62和第一夹层绝缘层50被连续构图，以形成第一到第四节点接触孔63NA、63NB、63NC和63ND、第一和第二位线焊点接触孔63B′和63B＂、电源线接触孔63C以及地线接触孔63S。

第一节点接触孔63NA暴露第一节点线58N′的预定区域。第二节点接触孔63NB暴露第二栅极电极39B的预定区域。第三节点接触孔63NC暴露第二节点线58N＂的预定区域。第四节点接触孔63ND暴露第一栅极电极39A的预定区域。另外，第一位线焊点接触孔63B′暴露第一传输晶体管TA1的漏极区域43D＂。第二位线焊点接触孔63B＂暴露第二传输晶体管TA2的漏极区域43D＂。电源线接触孔(图4中的63C)暴露电源线(未示出)。地线接触孔(图4中的63S)暴露接地源极区43S′。第一和第二位线接触孔63B′和63B＂、电源线接触孔、和地线接触孔由彼此邻近的两个单元共享。

在包括多个接触孔的半导体衬底表面上，第三导电层覆盖地形成，以填充多个接触孔。第三导电层可以通过顺次叠置阻挡金属层和金属层而形成。第三导电层向下平坦化至第一抛光终止层61的顶面上，以形成第一到第四节点接触插塞65NA、65NB、65NC、和65ND、第一和第二位线焊点65B′和65B＂、电源线接触插塞(未示出)以及地线接触插塞(未示出)。第一到第四节点接触插塞65NA、65NB、65NC和65ND分别形成在第一到第四节点接触孔63NA、63NB、63NC和63ND中。第一和第二位线焊点65B′和65B＂分别形成在第一和第二位线焊点接触孔63B′和63B＂中。电源线接触插塞形成在电源线接触孔内。地线接触插塞形成在地线接触孔内。优选地，用于平坦化第三导电层的过程是借助于化学机械抛光(CMP)过程而进行的。

参照图5、图10A、图10B和图10C，第三夹层绝缘层70覆盖地形成在包括上述接触插塞的半导体衬底表面上。第三夹层绝缘层70可以通过依次叠置第三绝缘层67和第二抛光终止层69而形成。第三绝缘层67可以由氧化硅制成，而第二抛光终止层69可以由氮化硅制成。第三夹层绝缘层70得以构图，以形成第一局部互连沟槽71I′、第二局部互连沟槽(未示出)、电源线沟槽71C和地线沟槽71S。第一局部互连沟槽71I′暴露第一和第二节点接触插塞65NA和65NB、以及二者之间的第二夹层绝缘层62。第二局部互连沟槽暴露第三和第四接触插塞65NC和65ND，以及二者之间的第二夹层绝缘层。电源线沟槽71C暴露电源线接触插塞，并平行于字线58W。电源线沟槽71C由彼此邻近的两个单元共享。地线沟槽71S形成在字线58W上。地线沟槽71S的预定区域延伸以暴露地线接触插塞。从而，两条平行的地线沟槽71S形成在彼此相邻的两个单元上。两条地线沟槽71S通过暴露出地线接触插塞的延伸部分而得以连接。

第四导电层覆盖地形成在具有第一和第二局部互连沟槽、电源线沟槽71C、和地线沟槽71S的半导体衬底表面上。然后，第四导电层被向下平坦化到第二抛光终止层69的顶面上，以形成电源线73C、第一和第二局部互连73I′和73I＂、以及地线73S。优选地，用于平坦第四导电层的过程借助化学机械抛光(CMP)方法进行。电源线73C形成在电源线沟槽71C内，并由两个彼此相邻的单元共享。第一和第二局部互连73I′和73I＂分别形成在第一和第二局部互连沟槽内。地线73S形成在地线沟槽71S内。

如图5所示，形成在彼此相邻的两个单元上的两条地线73S通过这两个单元共享的地线接触孔(图5中的63S)互连。从而，可以减小连接到每个单元上的地线的等效电阻，这可以改善单元的低压特性。此外，第一和第二反相器利用两个导电层交叉耦合。即，第一和第二反相器通过由第二导电层形成的第一和第二节点线58N′和58N＂以及由第四导电层形成的第一和第二局部互连73I′和73I＂交叉连接。结果，利用一个导电层可以在交叉连接一对反相器的传统SRAM单元上实现更紧凑的单元。

参照图6、图11A、图11B和图11C，第四夹层绝缘层78覆盖地形成在包括第一和第二局部互连73I′和73I＂、地线73S和电源线73C的半导体衬底表面上。在本发明特定实施例中，第四夹层绝缘层78通过依次叠置第四绝缘层75和第三抛光终止层77而形成。第四和第三夹层绝缘层78和70连续构图，以形成分别暴露第一和第二位线焊点65B′和65B＂的第一和第二位线接触孔79B′和79B＂。第五导电层覆盖地形成在包括第一和第二位线接触孔79B′和79B＂的半导体衬底表面上。第五导电层向下平坦化到第三抛光终止层77的顶面上，以分别在第一和第二位线接触孔79B′和79B＂内形成第一位线接触插塞81B′和第二位线接触插塞(未示出)。

第六导电层，例如金属层覆盖地形成在上述所获结构的表面上。第六导电层得以构图，以形成横贯第一和第二局部互连73I′和73I＂的第一和第二位线83B′和83B＂。第一位线83B′覆盖第一位线接触插塞81B′，而第二位线83B＂覆盖第二位线接触插塞。

在本发明再一实施例中，第四到第六导电层可以通过依次叠置阻挡金属层和金属层来形成。阻挡金属层可以由钛、氮化钛、钛/氮化钛、钽、氮化钽或钽/氮化钽制成，金属层可以由铝、钨或铜制成。

在本发明一些实施例中，第一和第二节点线以及第一和第二局部互连有效地设置，以实现一个紧凑的单元。在本发明其他实施例中，直接与第一和第二传输栅极电极的顶面相接触的直的字线设置成减小或最小化字线所导致的RC延迟时间。从而，可以实现具有较快存取时间的SRAM器件。另外，两条地线由两个彼此相邻的单元共享。因此，连接到每个单元上的地线的等效电阻可以得以减小或最小化，这可以改善单元的低压特性。

虽然本发明已经参照特定实施例加以描述，但应该明显理解的是，在不背离本发明范围的前提下，对本领域技术人员而言，各种改进是显而易见的，并且可以轻易实现。于是，不应当认为本发明被以上描述的特定实施例限制，而是应该还包括作为其等价物的由本领域技术人员所实现的特征。

Claims (12)

1.一种SRAM单元，包括:

半导体衬底；

设置在半导体衬底内的第一有源区；

邻近第一有源区的第二有源区，第二有源区包括基本上平行于第一有源区的驱动晶体管有源区、从驱动晶体管有源区的中心区域沿着相反于第一有源区的方向延伸的接地源极区、以及从驱动晶体管有源区的相对端沿着相反于第一有源区的方向延伸的第一和第二传输有源区；

暴露出接地源极区的一部分的地线接触孔，地线接触孔被构造成由该单元和相邻单元共享；以及

横穿第一和第二传输晶体管有源区的地线，地线具有延伸以覆盖地线接触孔并通过地线接触孔电连接到接地源极区的一部分，该部分还被构造成电连接到相邻单元的地线上。

2.如权利要求1所述的SRAM单元，还包括:

横贯第一有源区和驱动晶体管有源区的第一和第二栅极电极，第一和第二栅极电极设置在接地源极区的相对侧上；

横穿第一传输晶体管有源区的第三栅极电极，第三栅极电极设置在地线之下；

横穿第二传输晶体管有源区的第四栅极电极，第四栅极电极设置在地线之下并与第三栅极电极分隔开；以及

横穿第一和第二传输晶体管有源区的直的字线，该直的字线直接与第三和第四栅极电极的顶面相接触并设置在地线之下。

3.如权利要求2所述的SRAM单元，其中，第一有源区具有第一端和与第一端相对的第二端，该单元还包括:

第一节点线，其被构造成将邻近第一栅极电极的第一有源区的第一端电连接到第一和第三栅极电极之间的第二有源区，第一节点线基本上平行于第一栅极电极设置；

第二节点线，其被构造成将邻近第二栅极电极的第一有源区的第二端电连接到第二和第四栅极电极之间的第二有源区，第二节点线基本平行于第二栅极电极设置；

第一局部互连，其被构造成将第一节点线电连接到第二栅极电极上，第一局部互连横穿第一节点线和第二栅极电极；以及

第二局部互连，其被构造成将第二节点线电连接到第一栅极电极上，第二局部互连横穿第二节点线和第一栅极电极。

4.如权利要求3所述的SRAM单元，其中，第一局部互连的第一端被构造成通过暴露出第一节点线预定区域的第一节点接触孔电连接到第一节点线上，而第一局部互连的第二端被构造成通过暴露出第二栅极电极预定区域的第二节点接触孔电连接到第二栅极电极上。

5.如权利要求4所述的SRAM单元，还包括第一节点接触孔内的第一节点接触插塞和第二节点接触孔内的第二节点接触插塞。

6.如权利要求4所述的SRAM单元，其中，第二节点接触孔设置成与第二有源区的一部分重叠。

7.如权利要求3所述的SRAM单元，其中，第二局部互连的一端通过暴露出第二节点线预定区域的第三节点接触孔电连接到第二节点线上，而第二局部互连的另一端通过暴露出第一栅极电极预定区域的第四节点接触孔电连接到第一栅极电极上。

8.如权利要求7所述的SRAM单元，还包括第三节点接触孔内的第三节点接触插塞以及第四节点接触孔内的第四节点接触插塞。

9.如权利要求7所述的SRAM单元，其中，第四节点接触孔设置成与第一有源区的一部分重叠。

10.如权利要求2所述的SRAM单元，其中，在第一和第二栅极电极之间，第一有源区的一部分被构造成延伸到相邻单元。

11.如权利要求10所述的SRAM单元，还包括暴露出第一有源区的被构造成延伸到相邻单元的该部分的电源线接触孔，电源线接触孔构造成由该单元和相邻单元共享。

12.如权利要求1所述的SRAM单元，还包括:

第一位线焊点接触孔，其暴露出第一传输晶体管有源区的一部分；以及

第二位线焊点接触孔，其暴露出第二传输晶体管有源区的一部分。

Images