KR100515010B1 - 반도체 소자 및 그 제조방법 - Google Patents

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KR100515010B1 KR10-2003-0073898A KR20030073898A KR100515010B1 KR 100515010 B1 KR100515010 B1 KR 100515010B1 KR 20030073898 A KR20030073898 A KR 20030073898A KR 100515010 B1 KR100515010 B1 KR 100515010B1
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    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics

Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명에서는 각 게이트 전극의 형성절차를 복수의 단계로 나누어 진행하여, PMD 막이 채워야할 게이트 전극 사이의 공간 깊이를 최소화하고, 이를 통해, 각 게이트 전극 사이의 공간을 채우는 PMD 막의 충진 밀도를 자연스럽게 증가시킴으로써, PMD 막의 충진 밀도 저하에 따른 불량 펙터의 불필요한 생성을 미리 차단시킬 수 있다.
또한, 본 발명에서는 PMD 막의 충진 밀도 증가를 통해, PMD 막의 절연 기능을 일정 수준 이상으로 강화하고, 이를 통해, 각 게이트 전극간의 불필요한 전기적 간섭을 최소화함으로써, 최종 완성되는 반도체 소자의 특성 열화를 미리 차단시킬 수 있다.
이와 더불어, 본 발명에서는 각 게이트 전극의 형성절차를 복수의 단계로 나누어 진행하고, 이를 통해, 최종 완성되는 게이트 전극의 높이가 PMD 막의 충진 밀도와 무관하게 최적의 사이즈를 가질 수 있도록 유도함으로써, 게이트 전극의 저항을 최소화시킬 수 있다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 좀더 상세하게는 각 게이트 전극의 형성절차를 복수의 단계로 나누어 진행하여, 금속전 절연막(PMD 막:Pre-Metal Dielectric layer; 이하, "PMD 막"이라 칭함)이 채워야할 게이트 전극 사이의 공간 깊이를 최소화하고, 이를 통해, 각 게이트 전극 사이의 공간을 채우는 PMD 막의 충진 밀도를 자연스럽게 증가시킴으로써, PMD 막의 충진 밀도 저하에 따른 불량 펙터의 불필요한 생성을 미리 차단시킬 수 있도록 하는 반도체 소자의 제조방법에 관한 것이다. 또한, 본 발명은 이러한 제조방법에 의해 제조되는 반도체 소자에 관한 것이다.
최근, 반도체 소자의 고 집적화에 따라, 금속배선의 기하학적 구조 또한 점차 미세화 되고 있는 추세에 있으며, 이에 따라, 금속배선 및 반도체 기판 사이를 전기적으로 절연하기 위한 층간 절연막, 예컨대, PMD 막의 구조 또한 많은 변화를 겪고 있다.
종래의 체제 하에서, 반도체 소자는 도 1 내지 도 3에 도시된 바와 같이, 소자 분리층(2)에 의해 정의된 반도체 기판(1)의 활성영역에 게이트 절연패턴(3) 및 폴리 실리콘 패턴(4)을 갖는 게이트 전극(5)을 형성하는 단계, 게이트 전극(5)의 양 측부에 스페이서(6)를 형성하고, 이 스페이서(6)를 이온 주입 마스크로 하여, 소스/드레인 전극(도시안됨)용 불순물을 주입하는 단계, 이 게이트 전극(5)이 커버 되도록 반도체 기판(1)의 상부에 일련의 층간 절연막, 예컨대, PMD 막(7)을 형성하는 단계, 이 PMD 막(7)을 관통하는 콘택홀(8)을 형성한 후, 이 콘택홀(8) 내부에 콘택 플로그(9)를 채우는 단계, PMD 막(7)의 상부에 콘택 플러그(9)를 매개로 예컨대, 게이트 전극(5)과 전기적으로 접촉되는 금속배선(10)을 형성하는 단계 등을 통해 제조된다.
이러한 종래의 체제 하에서, 최근, 반도체 소자의 고 밀도화에 따라, 도 3에 도시된 바와 같이, 서로 이웃하는 게이트 전극(5)간의 간격 D 역시 크게 줄어들고 있다. 물론, 이처럼 게이트 전극(5)간의 간격 D가 크게 줄어들게 되면, 게이트 전극 사이의 공간에 PMD 막(7)을 밀도 있게 채우는 갭 필링 작업(Gap-Filling process)은 점점 더 어려워질 수밖에 없게 된다.
그러나, 이와 같이, 서로 이웃하는 게이트 전극(5)간의 간격 D가 줄어들고 있는 상황임에도 불구하고, 종래 에서는 별도의 조치 없이, 게이트 전극(5) 사이의 공간에 PMD 막(7)을 채우는 작업을 그대로 강행하고 있는 바, 이 경우, 게이트 전극(5) 사이의 PMD 막(7) 충진 밀도는 어쩔 수 없이 크게 저하될 수밖에 없게 되며, 결국, 게이트 전극(5) 사이의 PMD 막(7) 내에는 예컨대, 보이드(V:Void) 등과 같은 일련의 불량 펙터가 불필요하게 생성될 수밖에 없게 된다.
이처럼, PMD 막(7) 내에 보이드(V) 등과 같은 일련의 불량 펙터가 생성된 상황에서, 게이트 전극들(5)이 동작하는 경우, PMD 막(7)은 어쩔 수 없이, 각 게이트 전극(5) 사이를 안정적으로 절연시킬 수 없게 되며, 결국, 종래의 체제 하에서, 별도의 조치가 취해지지 않는 한, 최종 형성되는 반도체 소자는 게이트 전극(5)들간 절연 실패로 인해, 불필요한 특성열화를 겪을 수밖에 없게 된다.
물론, 각 게이트 전극(5)의 두께 h를 줄이면, 그 여파로, 각 게이트 전극의 두께 h 및 횡폭 W 사이의 종횡비가 줄어들어, PMD 막(7)의 충진 밀도가 어느 정도 향상될 수 있겠지만, 이 경우, 게이트 전극(5)의 저항이 불필요하게 증가되는 또 다른 문제점이 야기될 수밖에 없기 때문에, 종래 에서는 PMD 막(7)의 충진 밀도 저하에 따른 각종 피해를 깊이 인식하면서도, 이에 대한 구체적인 대응방안을 마련하지 못하고 있는 실정이다.
따라서, 본 발명의 목적은 각 게이트 전극의 형성절차를 복수의 단계로 나누어 진행하여, PMD 막이 채워야할 게이트 전극 사이의 공간 깊이를 최소화하고, 이를 통해, 각 게이트 전극 사이의 공간을 채우는 PMD 막의 충진 밀도를 자연스럽게 증가시킴으로써, PMD 막의 충진 밀도 저하에 따른 불량 펙터의 불필요한 생성을 미리 차단시키는데 있다.
본 발명의 다른 목적은 PMD 막의 충진 밀도 증가를 통해, PMD 막의 절연 기능을 일정 수준 이상으로 강화하고, 이를 통해, 각 게이트 전극간의 불필요한 전기적 간섭을 최소화함으로써, 최종 완성되는 반도체 소자의 특성 열화를 미리 차단시키는데 있다.
본 발명의 또 다른 목적은 각 게이트 전극의 형성절차를 복수의 단계로 나누어 진행하고, 이를 통해, 최종 완성되는 게이트 전극의 높이가 PMD 막의 충진 밀도와 무관하게 최적의 사이즈를 가질 수 있도록 유도함으로써, 게이트 전극의 저항을 최소화시키는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명에서는 반도체 기판의 활성 영역에 제 1 게이트 전극 패턴을 형성하는 단계와, 제 1 게이트 전극 패턴이 커버되도록 반도체 기판의 상부에 층간 절연막을 형성하는 단계와, 제 1 게이트 전극 패턴이 노출되도록 층간 절연막을 오픈 시킨 후, 해당 오픈 공간 내부에, 제 1 게이트 전극 패턴과 합체되어, 최종의 게이트 전극을 이루는 제 2 게이트 전극패턴을 형성하는 단계의 조합으로 이루어지는 반도체 소자의 제조방법을 개시한다.
또한, 본 발명에서는 반도체 기판의 활성 영역 상부에 형성된 제 1 게이트 전극 패턴과, 제 1 게이트 전극 패턴이 매립되도록 반도체 기판 상부에 형성된 층간 절연막과, 층간 절연막을 관통하면서, 제 1 게이트 전극 패턴의 상부에 합체되어, 최종의 게이트 전극을 이루는 제 2 게이트 전극 패턴의 조합으로 이루어지는 반도체 소자를 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 반도체 소자 및 그 제조방법을 좀더 상세히 설명하면 다음과 같다.
도 4에 도시된 바와 같이, 본 발명에서는 우선, 일련의 희생막 패턴, 예컨대, 희생 질화막 패턴, 희생 산화막 패턴 등을 적절히 활용하여, 반도체 기판(10)의 소자 분리 영역에 트랜치(Trench)를 형성시킨 후, 일련의 절연막 갭 필링 공정, 패터닝 공정 등을 추가 진행하여, 트랜치의 내부를 채우면서, 활성 영역을 정의하는 소자 분리막(11)을 형성시킨다.
물론, 이러한 쉘로우 트랜치 아이솔 레이션 공정(STI process:Shallow Trench Isolation process)에 의한 소자 분리막(11) 형성절차는 상황에 따라, 로코스 공정(LOCOS process:Local Oxidation of Silicon)에 의한 소자 분리막 형성절차로 대체 될 수도 있다.
이어, 일련의 열산화 공정을 진행시켜, 반도체 기판(10)의 활성 영역 상부에 게이트 절연막을 성장시킴과 아울러, 일련의 화학기상증착 공정을 진행시켜, 이 게이트 절연막의 상부에 게이트 전극 도전층을 순차적으로 형성시킨 후, 일련의 사진식각공정을 통해, 이 게이트 절연막 및 게이트 전극 도전층을 일괄적으로 패터닝 하여, 앞의 소자 분리막(11)에 의해 정의된 반도체 기판(10)의 활성 영역 상부에 게이트 절연막 패턴(12) 및 제 1 게이트 전극 패턴(13)을 형성시킨다.
이때, 도면에 도시된 바와 같이, 제 1 게이트 전극 패턴(13)의 두께 H1은 바람직하게, 최종 형성될 게이트 전극의 두께 H의 10%~90% 정도의 값을 유지한다. 물론, 제 1 게이트 전극 패턴(13)의 두께 H1이 최종 형성될 게이트 전극의 두께 H의 10%~90% 정도의 규모로 줄어드는 경우, 추후, PMD 막이 채워야할 제 1 게이트 전극 패턴(13) 사이의 공간 깊이 역시 L에서 L1으로 자연스럽게 줄어들 수 있게 된다.
계속해서, 본 발명에서는 일련의 화학기상증착 공정을 진행시켜, 제 1 게이트 전극 패턴(13)을 포함하는 반도체 기판(10)의 상부에 산화막 및 질화막을 순차적으로 증착시킨 후, 일련의 이방성 식각특성을 갖는 건식 식각공정, 예컨대, 반응성 이온 식각공정을 통해, 이 산화막 및 질화막을 식각하여, 도 5에 도시된 바와 같이, 제 1 게이트 전극 패턴(13)의 양 측벽을 감싸는 스페이서(16)를 형성한다.
이어, 본 발명에서는 이 스페이서(16)를 이온 주입 마스크로 사용하는 이온 주입 공정을 진행하여, 반도체 기판(10)의 활성 영역에 고 농도의 불순물을 주입시키고, 이를 통해, 제 1 게이트 전극 패턴(13)의 양쪽에 고 농도의 소스/드레인 전극(도시안됨)을 형성한다.
앞의 절차를 통해, 일련의 제 1 게이트 전극 패턴(13) 및 스페이서(16), 소스/드레인 전극의 형성이 완료되면, 본 발명에서는 일련의 화학기상증착 공정을 진행시켜, 스페이서(16) 및 제 1 게이트 전극 패턴(13)을 포함하는 반도체 기판(10)의 상부에 제 1 게이트 전극 패턴(13)의 식각 손상을 방지하기 위한 식각 방지층(도시안됨)을 추가 형성시킨다. 이 경우, 식각 방지층으로는 상황에 따라, 예컨대, 질화막, 산화 질화막 등이 선택될 수 있다.
이러한 식각 방지층의 형성절차가 완료되면, 본 발명에서는 도 6에 도시된 바와 같이, 일련의 증착공정을 진행시켜, 제 1 게이트 전극 패턴(13) 사이의 공간을 채우면서, 제 1 게이트 전극(13)을 커버하는 PMD 막(17)을 형성한다.
이 경우, PMD 막(17)은 상황에 따라, 비 도핑 실리케이트 글래스 막(USG layer:Undoped Silicate Glass layer; 이하, "USG 막"이라 칭함)일 수도 있고, 보론 실리케이트 글래스 막(BSG layer:Boron Silicate Glass layer; 이하, "BSG 막"이라 칭함)일 수도 있으며, 상황에 따라, 포스포러스 실리케이트 글래스 막(PSG:Phosphorus Silicate Glass layer; 이하, "PSG 막"이라 칭함), 보론-포스포러스 실리케이트 글래스 막(Boron-Phosphorus Silicate Glass layer; 이하, "BPSG 막"이라 칭함), 또는 오존 테오스 막(O3-TEOS layer:Ozone Tetra Ethyl Ortho Silicate layer; 이하, "O3-TEOS 막"이라 칭함)일 수도 있고, 이들의 조합일 수도 있다.
이때, 앞서 언급한 바와 같이, PMD 막(17)이 채워야할 제 1 게이트 전극 패턴(13) 사이의 공간 깊이는 상술한 바와 같이, 제 1 게이트 전극 패턴의 두께 H1이 최종 형성될 게이트 전극의 두께 H의 10%~90% 정도의 규모로 줄어듦에 따라(즉, 서로 이웃한 제 1 게이트 전극 패턴(13)들의 두께 H1 및 횡폭 W 사이의 종횡비가 매우 적은 값을 유지할 수 있음에 따라), 그에 비례하여, L1 정도의 규모로 자연스럽게 줄어들어 있기 때문에, 본 발명의 체제 하에서, PMD 막(17)은 제 1 게이트 전극 패턴(13) 사이의 공간 깊이에 대한 큰 부담 없이, 해당 공간을 손쉽게 채울 수 있게 되며, 결국, 각 제 1 게이트 전극 패턴(13) 사이를 채우는 PMD 막(17)의 충진 밀도는 자연스럽게 증가될 수 있게 된다.
종래 에서는 서로 이웃하는 게이트 전극간의 간격이 대폭 줄어들고 있는 상황임에도 불구하고, 별도의 조치 없이, 각 게이트 전극 사이의 공간에 PMD 막을 채우는 작업을 그대로 강행하였기 때문에, 종래의 체제 하에서, 게이트 전극 사이를 채우는 PMD 막의 충진 밀도는 어쩔 수 없이 크게 저하될 수밖에 없었으며, 결국, 게이트 전극 사이의 PMD 막 내에는 예컨대, 보이드 등과 같은 일련의 불량 펙터가 불필요하게 생성될 수밖에 없었다.
그러나, 본 발명에서는 앞서 언급한 바와 같이, 제 1 게이트 전극 패턴(13)의 두께 H1을 최종 형성될 게이트 전극의 두께 H의 10%~90% 정도의 규모로 줄인 상황에서, 일련의 PMD 막(17) 형성절차를 진행하기 때문에, 본 발명의 체제 하에서, 제 1 게이트 전극 패턴(13) 사이를 채우는 PMD 막(17)의 충진 밀도는 크게 향상될 수 있게 되며, 결국, 제 1 게이트 전극 패턴(13) 사이의 PMD 막(17) 내에는 별도의 불량펙터가 전혀 생성되지 않게 된다.
물론, 이러한 본 발명의 실시에 따라, PMD 막(17)의 충진 밀도가 증가하고, 이를 통해, PMD 막(17)의 절연 기능이 일정 수준 이상으로 강화되는 경우, 최종 완성되는 각 게이트 전극간의 불필요한 전기적 간섭은 최소화될 수 있게 되며, 결과적으로, 최종 완성되는 반도체 소자의 특성 열화는 미리 차단될 수 있게 된다.
한편, 이러한 본 발명을 실시함에 있어, 만약, 별도의 조치 없이, 제 1 게이트 전극 패턴(13)만으로 최종의 게이트 전극을 형성하는 경우, 해당 게이트 전극은 그 저항이 불필요하게 증가될 수밖에 없게 됨으로써, 자신에게 주어진 기능을 정상적으로 수행할 수 없는 심각한 문제점을 유발한다.
본 발명에서는 이러한 문제점의 발생을 미리 감안하여, 후술하는 도 7 및 도 8에 도시된 각 단계를 통해, 제 1 게이트 전극 패턴(13)의 상부에 최종의 게이트 전극(15) 형성을 위한 제 2 게이트 전극 패턴(14)을 추가로 합체 형성하고, 이 제 2 게이트 전극 패턴(14)을 통해, 최종의 게이트 전극(15)이 정상적인 높이 H를 자연스럽게 이룰 수 있도록 함으로써, 해당 게이트 전극이 불필요한 저항 증가 문제점 없이 자신에게 주어진 기능을 정상적으로 수행할 수 있도록 유도한다.
우선, 본 발명에서는 각 절차를 통해, PMD 막(17)의 형성이 완료되면, 도 7에 도시된 바와 같이, 일련의 사진식각공정을 진행하여, 제 1 게이트 전극 패턴(13)의 상부가 오픈 될 수 있도록 PMD 막(17)을 식각한 후, 이 오픈 공간 A가 채워지도록 PMD 막(17)의 상부에 일련의 금속층(14a)을 형성한다. 이 경우, 금속층(14a)으로는 상황에 따라, 폴리 실리콘, 텅스텐, 알루미늄, 구리 중의 어느 하나가 탄력적으로 선택될 수 있다.
이어, 본 발명에서는 도 8에 도시된 바와 같이, 일련의 평탄화 공정, 예컨대, 화학-기계적 연마공정을 진행시켜, 제 1 게이트 전극 패턴(13) 상부의 오픈 공간 A를 채우면서, 제 1 게이트 전극 패턴(13)과 합체되어, 최종의 게이트 전극(15)을 이루는 제 2 게이트 전극 패턴(14)을 형성한다. 이 경우, 제 2 게이트 전극 패턴(14)은 두께 H2를 이루어, 최종의 게이트 전극(15)이 정상적인 높이 H를 자연스럽게 이룰 수 있도록 유도한다.
결국, 상술한 과정에 따라, 반도체 기판(10)의 활성 영역 상부에 형성된 제 1 게이트 전극 패턴(13), 이 제 1 게이트 전극 패턴(13)이 매립되도록 반도체 기판(10) 상부에 형성된 층간 절연막(17), 이 층간 절연막(17)을 관통하면서, 제 1 게이트 전극 패턴(13)의 상부에 합체되어, 최종의 게이트 전극(15)을 이루는 제 2 게이트 전극 패턴(14)이 조합된 구성을 취하는 본 발명 고유의 반도체 소자가 완성된다.
물론, 이러한 두께 H2를 갖는 제 2 게이트 전극 패턴(14)의 형성에 따라, 상술한 바와 같이, 최종의 게이트 전극(15)은 미리 목표한 정상적인 두께 H를 자연스럽게 이룰 수 있게 되며, 그 결과, 불필요한 저항 증가 문제점 없이 자신에게 주어진 기능을 정상적으로 수행할 수 있게 된다.
이때, 서로 이웃한 제 2 게이트 전극 패턴(14) 사이의 공간에는 일련의 PMD 막(17)이 미리 형성되어 있기 때문에, 제 2 게이트 전극 패턴(14)은 PMD 막(17)의 충진 밀도에 대한 부담을 전혀 느낄 필요성이 없다. 즉, 본 발명의 체제 하에서, 제 2 게이트 전극 패턴(14)은 자신의 두께 H2를 PMD 막(17)의 충진 밀도와 무관하게 최적의 사이즈로 증가시킬 수 있게 되는 것이다.
종래의 경우, 게이트 전극의 두께를 증가시키면, 해당 게이트 전극의 저항을 줄일 수 있다는 사실이 널리 알려져 있었지만, 이 경우, 해당 게이트 전극의 두께 및 횡폭 사이의 종횡비 증가에 의해, PMD 막의 충진 밀도가 크게 저하되는 문제점이 어쩔 수 없이 발생될 수밖에 없었기 때문에, 종래 에서는 게이트 전극의 두께 증가에 대한 필요성을 절실히 느끼면서도, 이를 구체적으로 구현하지 못하고 있었다.
그러나, 본 발명의 경우, 제 2 게이트 전극 패턴(14)의 형성 이전에, 제 1 게이트 전극 패턴(13)을 기저로 하는 일련의 PMD 막(17) 형성 공정이 미리 진행되기 때문에, 본 발명의 체제 하에서, 제 2 게이트 전극 패턴(14)은 PMD 막(17)의 충진 밀도와 무관하게, 자신의 두께 운영에 있어, 큰 폭의 여유를 가질 수 있게 되며, 결국, 본 발명이 구현되는 경우, 제 2 게이트 전극 패턴(14)은 자신의 두께 H2를 최적의 상태로 극대화시킬 수 있게 된다.
물론, 이러한 제 2 게이트 전극 패턴(14)의 두께 H2가 증가하면, 제 1 게이트 전극 패턴(13) 및 제 2 게이트 전극 패턴(14)의 합체에 의해 최종 형성되는 게이트 전극(15)의 두께 H 역시 크게 증가할 수 있게 되며, 결국, 본 발명이 구현되는 경우, 게이트 전극(15)은 그 저항이 최소화되는 이점을 손쉽게 획득할 수 있게 되고, 그 결과, 본 발명의 체제 하에서, 최종 완성되는 반도체 소자는 일정 수준 이상의 품질을 효과적으로 유지할 수 있게 된다.
한편, 상술한 과정을 통해, 제 2 게이트 전극 패턴(14)이 형성 완료되면, 본 발명에서는 도 9에 도시된 바와 같이, 일련의 증착공정을 진행시켜, 제 2 게이트 전극 패턴(14)을 커버하는 후속 층간 절연막, 예컨대, 후속 PMD 막(18)을 형성한다.
이 경우, 후속 PMD 막(18)은 앞의 PMD 막(17)과 유사하게, 상황에 따라, USG 막 또는 BSG 막일 수도 있으며, PSG 막, BPSG 막 또는 O3-TEOS 막일 수도 있고, 이들의 조합일 수도 있다.
이어, 일련의 사진 식각공정을 통해 제 2 게이트 전극 패턴(14)이 노출되도록 후속 PMD 막(18)을 식각하여, 일련의 콘택홀(19)을 형성한다.
이후, 본 발명에서는 일련의 스퍼터링 공정을 통해, 콘택홀(19)의 내벽 및 밑면에 일련의 장벽 금속층(도시 안됨)을 형성한 다음, 그 위에 고 융점 금속층, 예를 들어, 텅스텐층을 두껍게 증착하여, 콘택홀(19)이 이 고 융점 금속층에 의해 채워지도록 하고, 이 고 융점 금속층을 예컨대, 화학적-기계적 연마공정에 의해 평탄화 시킴으로써, 추후 형성될 금속배선들(21) 및 제 2 게이트 전극 패턴(14)을 전기적으로 연결하는 콘택 플러그(20)들을 형성 완료한다.
결국, 상술한 절차에 따라, 제 2 게이트 전극 패턴(14)이 매립되도록 PMD 막(17) 상부에 형성된 후속 PMD 막(18), 이 후속 PMD 막(18)을 관통하면서, 제 2 게이트 전극 패턴(14) 및 후속 PMD 막(18) 상부에 형성된 제 2 금속배선(18)을 전기적으로 연결하는 콘택 플러그(20)가 조합된 구성을 취하는 반도체 소자가 완성된다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 각 게이트 전극의 형성절차를 복수의 단계로 나누어 진행하여, PMD 막이 채워야할 게이트 전극 사이의 공간 깊이를 최소화하고, 이를 통해, 각 게이트 전극 사이의 공간을 채우는 PMD 막의 충진 밀도를 자연스럽게 증가시킴으로써, PMD 막의 충진 밀도 저하에 따른 불량 펙터의 불필요한 생성을 미리 차단시킬 수 있다.
또한, 본 발명에서는 PMD 막의 충진 밀도 증가를 통해, PMD 막의 절연 기능을 일정 수준 이상으로 강화하고, 이를 통해, 각 게이트 전극간의 불필요한 전기적 간섭을 최소화함으로써, 최종 완성되는 반도체 소자의 특성 열화를 미리 차단시킬 수 있다.
이와 더불어, 본 발명에서는 각 게이트 전극의 형성절차를 복수의 단계로 나누어 진행하고, 이를 통해, 최종 완성되는 게이트 전극의 높이가 PMD 막의 충진 밀도와 무관하게 최적의 사이즈를 가질 수 있도록 유도함으로써, 게이트 전극의 저항을 최소화시킬 수 있다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.
도 1 내지 도 3은 종래의 기술에 따른 반도체 소자의 제조방법을 순차적으로 도시한 단면 공정도.
도 4 내지 도 9는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 도시한 단면 공정도.

Claims (6)

  1. 반도체 기판의 활성 영역에 제 1 게이트 전극 패턴을 형성하는 단계와;
    상기 제 1 게이트 전극 패턴이 포함되도록 상기 반도체 기판의 상부에 층간 절연막을 형성하는 단계와;
    상기 제 1 게이트 전극 패턴이 노출되도록 상기 층간 절연막을 오픈 시킨 후, 해당 오픈 공간 내부에, 최종의 게이트 전극을 이루는 제 2 게이트 전극패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 게이트 전극 패턴이 이루는 두께는 상기 최종의 게이트 전극이 이루는 두께의 10%~90%인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제 2 게이트 전극은 폴리 실리콘, 텅스텐, 알루미늄, 구리 중의 어느 하나의 재질을 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 제 2 게이트 전극 패턴이 포함되도록 상기 층간 절연막의 상부에 후속 층간 절연막을 형성하는 단계와;
    상기 제 2 게이트 전극 패턴이 노출되도록 상기 후속 층간 절연막을 오픈 시킨 후, 해당 오픈 공간 내부에 콘택 플러그를 채우는 단계와;
    상기 콘택 플러그와 전기적으로 접촉되도록 상기 후속 층간 절연막 상부에 금속배선을 형성하는 단계가 더 진행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 삭제
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