KR100677047B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 폴리 실리콘으로 게이트 전극을 형성하는 단계, 상기 게이트 전극의 양측의 상기 반도체 기판에 소스 및 드레인 영역을 형성하는 단계, 상기 게이트 전극, 소스 및 드레인 영역 위에 PMD 라이너막을 형성하는 단계, 그리고 상기 PMD 라이너막 위에 층간 절연막을 형성하는 단계를 포함하고, 상기 게이트 전극의 저항은 상기 PMD 라이너막을 형성하는 SiH4 및 NH3의 함유량에 따라 조절되는 것이 바람직하다.
따라서, 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은 게이트 전극의 저항을 PMD 라이너막을 형성하는 SiH4 및 NH3의 함유량으로 조절함으로써 수 MΩ의 저항을 가지는 게이트 전극을 효과적으로 형성한다.
PMD 라이너막, SiH, 댕글링본드

Description

반도체 소자의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1 내지 도 3은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 단계별로 도시한 도면이다.
도 4 내지 도 6은 각각 챔버 A 및 B에서 제조 공정이 진행된 반도체 기판의 게이트 전극의 저항, PMD 라이너막의 스트레스 및 굴절률을 도시한 도면이다.
도 7은 본 발명의 한 실시예에 따른 PMD 라이너막을 형성하는 PECVD 챔버의 개략도이다.
도 8은 붕소가 게이트 전극으로 침투하는 상태를 설명한 도면이다.
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선들 사이를 절연하기 위해 층간 절연막(poly metal dielectric layer, 이하 PMD로 기재)이 사용되며, 이러한 PMD로서 BPSG(borophospho silicate glass), BSG(boron silicate glass) 또는 PSG(phospho silicate glass)를 사용한다.
이러한 층간 절연막 내부에 존재하는 붕소(B) 또는 인(P)이 게이트 전극으로 확산 되는 것을 방지하기 위해 PMD 라이너막(PMD liner layer)을 게이트 전극과 층간 절연막 사이에 형성한다. TEOS(tetra ethyl ortho silicate) 또는 질화막을 PMD 라이너막으로 사용한다. 특히, 질화막은 식각 정지막의 역할을 하여 접촉 홀 형성 시 게이트 전극이 과식각되는 것을 방지한다.
한편, 일반적으로 폴리 실리콘으로 이루어진 게이트 전극은 수 내지 수십Ω의 저항을 가지나, 최근에는 특정 게이트 전극 특성을 갖기 위한 목적으로 수 MΩ의 저항을 요하는 폴리 실리콘이 제조되고 있다.
그러나, 게이트 전극의 저항은 이온 주입량 등 여러 제조 공정 요소들에 의해 많은 영향을 받으므로 게이트 전극이 수 MΩ의 저항을 가지도록 제조하는 것이 쉽지는 않다.
본 발명의 기술적 과제는 수 MΩ의 저항을 가지는 게이트 전극을 형성하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 폴리 실리콘으로 게이트 전극을 형성하는 단계, 상기 게이트 전극의 양측의 상기 반도체 기판에 소스 및 드레인 영역을 형성하는 단계, 상기 게이트 전극, 소스 및 드레인 영역 위에 PMD 라이너막을 형성하는 단계, 그리고 상기 PMD 라이너막 위에 층간 절연막을 형성하는 단계를 포함하고, 상기 게이트 전극의 저항은 상기 PMD 라이너막을 형성하는 SiH4 및 NH3의 함유량에 따라 조절되는 것이 바람직하다.
또한, 상기 게이트 전극의 저항은 상기 PMD 라이너막의 SiH 댕글링 본드 및 NH 댕글링 본드의 비율에 따라 조절되는 것이 바람직하다.
또한, 상기 SiH 댕글링 본드의 원자 %가 상기 NH 댕글링 본드의 원자 %보다 높은 것이 바람직하다.
또한, 상기 층간 절연막은 BPSG 막으로 이루어지는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 내지 도 3은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 제조 단계별로 도시한 도면이다.
도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은 우선, 반도체 기판(100) 즉, 실리콘 기판에 소자 분리막(101)을 형성한다.
이어서, 소자 분리막(101)이 형성된 반도체 기판(100)에 트랜지스터 즉, MOS FET(metal oxide semiconductor field effect transistor)를 형성한다. 이때, 트랜지스터는 게이트 절연막(111), 게이트 전극(121), 측벽 스페이서(16), 소스 영역(102) 및 드레인 영역(103)으로 구성된다. 그리고, 게이트 전극(121), 소스 영역(102) 및 드레인 영역(103)의 표면에 각각 실리사이드막(131, 132, 133) 형성되어 접촉 저항을 낮춘다.
다음으로, 도 2에 도시된 바와 같이, 트랜지스터가 형성된 반도체 기판(100)의 전면에 PMD 라이너막(140)으로 실리콘 질화막(SiN)을 형성한다.
다음으로, 도 3에 도시한 바와 같이, PMD 라이너막(140) 위에 BPSG막으로 층간 절연막(150)을 형성한다.
이하에서는 실험예를 참조하여 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 구체적으로 설명한다.
[실험예]
도 4 내지 도 6에는 각각 챔버 A 및 B에서 제조 공정이 진행된 반도체 기판의 게이트 전극(121)의 저항, PMD 라이너막(140)의 스트레스(stress) 및 굴절률(reactive index, RI)이 도시되어 있다.
도 4에 도시한 바와 같이, PMD 라이너막(140) 증착 장치인 챔버 A에서 제조 공정이 진행된 반도체 기판의 게이트 전극(121)의 저항은 챔버 B에서 진행된 반도체 기판의 게이트 전극(121)의 저항보다 낮다. 또한, 도 5 및 도 6에 도시한 바와 같이, 챔버 B에서 증착된 PMD 라이너막(140)의 스트레스 및 굴절률이 챔버 A에서 증착된 PMD 라이너막(140)의 스트레스 및 굴절률보다 낮다.
도 7에는 PMD 라이너막(140)을 형성하는 PECVD 챔버가 개략적으로 도시되어 있다.
도 7에 도시한 바와 같이, PMD 라이너막(140)을 형성하는 PECVD 챔버(300)는 고주파수 RF(radio frequency, 약 13.56MHz)(321)와 저주파수 RF(약450KHz)(311)를 동시에 인가한다. 상부 전극(320)에 인가된 고주파수 RF(321)는 플라즈마 가스 해리 에너지원으로 작용한다. 반도체 기판(100)이 놓이는 하부 전극(310)에 인가된 저주파수 RF(311)는 약한 DC 전압차를 발생시켜 챔버(300) 내부의 일부 이온이 PMD 라이너막(140) 속으로 주입되도록 한다. 따라서, 하부 전극(310)에 인가된 저주파수 RF(311)는 PMD 라이너막(140)의 스트레스를 조절한다.
각 챔버의 하부 전극에 인가되는 저주파수 RF를 변화시킴으로써 PMD 라이너막(140)의 스트레스를 변화시키고, 챔버별 스트레스에 따른 게이트 전극(121)의 저항(Rs) 변화를 표 1에 나타내었다.
웨이퍼 챔버 스트레스(Mpa) RI Rs
1 A 27.9 인장 1.933 181060.8
2 27.9 인장 1.933 177207.2
3 -29.1 압축 1.933 153841.3
4 B 15.9 인장 1.926 142840.0
5 -27 압축 1.925 138421.2
6 -27 압축 1.925 140165.3
표 1에 나타난 바와 같이, PMD 라이너막의 스트레스가 인장(tensile)인 경우가 압축(compressive)인 경우에 비해 게이트 전극(121)의 저항이 높았으며, 챔버 A는 300K 수준으로 높았으나, 챔버 B는 100K 미만으로 낮았다.
PMD 라이너막(140)의 굴절률(reactive index, RI)은 PMD 라이너막(140) 형성 시 챔버에 투입되는 SiH4 및 NH3 가스(1)의 비율에 따라 결정되며, PMD 라이너막(140)의 굴절률에 따라 게이트 전극(121)의 저항이 달라진다.
표 2에는 굴절률 변화에 따른 게이트 전극(121)의 저항 변화가 도시되어 있다. 챔버 B에서의 PMD 라이너막(140)의 굴절률을 변화시키기 위해 SiH4 및 NH3의 유입량을 변화시켰다. 이때 PMD 라이너막(140)의 SiH 및 NH3의 조성비도 변화하였다.
챔버 A 챔버 B
변경전 변경전 변경후
SiH4 282 282 290
RI 1.933 1.925 1.930
스트레스 27.9 -27 -3.5
인장 압축 압축
SiH[at%] 11.39 10.34 11.84
NH[at%] 14.4 15.01 14.2
Rs 153K - 149K
표 2에 나타난 바와 같이, 챔버 B에서의 PMD 라이너막(140)의 굴절률을 증가시킴으로써 챔버 B에서 진행한 반도체 기판(100)의 게이트 전극(121)의 저항(Rs)은 챔버 A에서 진행한 반도체 기판의 게이트 전극(121)의 저항 수준으로 개선되었다. 이 때, 챔버 A, B 모두 저항이 150K 수준으로 낮아졌으나 이는 타 공정으로 인한 저항 감소이다.
챔버 A 및 B간에 게이트 전극(121)의 저항에 차이가 발생한 것은 각각의 챔버에 투입된 반도체 기판(100)에 증착된 PMD 라이너막(140)의 굴절률 즉, SiH 및 NH의 조성비에 따른 붕소(B) 투과률 차이 때문이다.
붕소(B) 투과률 차이에 의해 게이트 전극(121)의 저항 차이가 발생하는 이유에 대하여 이하에서 상세히 설명한다.
PMD 라이너막(140)은 챔버(300) 내에서 아래와 같은 반응으로 생성된다.
3SiH4(g) + 4NH3(g) -> Si3N4(s) + 12H2(g)
상기와 같은 반응으로 생성된 PMD 라이너막(140)은 실리콘, Si-H(Si-H, Si-H2, Si-H3), N-H(N-H, N-H2) 형태의 약 5 내지 35 원자%의 본딩 수소로 구성되어 있다.
질화막으로 이루어지는 PMD 라이너막(140)은 TEOS막으로 이루어지는 PMD 라이너막(140)에 비해 붕소(B) 투과 억제력은 높으나 소정량의 본딩 수소(bonded hydrogen)를 가지고 있으므로 소정량의 붕소(B) 투과가 발생한다.
도 3에 도시한 바와 같이, PMD 라이너막(140)과 BPSG막 사이의 경계면에는 Si-H, N-H 및 B-O 댕글링 본드(dangling bonds)가 존재한다. 즉, PMD 라이너막(140) 표면에 Si-H, N-H 댕글링 본드가 존재하고, BPSG막의 표면에 B-O 댕글링 본드가 존재한다.
그리고, 도 8에 도시한 바와 같이, PMD 라이너막(140) 표면의 Si-H 댕글링 본드가 떨어져서 이탈된 수소(H)가 B-O 댕글링 본드의 O와 결합하며 붕소(B+)를 생성한다. 붕소(B+)는 PMD 라이너막(140)을 통과하여 게이트 전극(121)으로 침투한다.
게이트 전극(121)은 인(P+) 또는 비소(As+) 도핑량에 따른 전하량으로 저항을 조절하나, 정공을 생성하는 붕소(B+: 3가)가 침투하여 전하가 정공을 채우게 되어 저항은 높아진다.
이와 같이, PMD 라이너막(140)의 SiH/NH 원자 %가 높아질수록 SiH 댕글링 본드가 많으므로 붕소(B+) 침투가 증가하여 게이트 전극(121)의 저항은 더욱 높아진다.
따라서, 챔버 B는 챔버 A에 비해 SiH 원자 % 즉 SiH 댕글링 본드가 적어 게이트 전극(121)의 저항이 낮다고 판단된다.
수 내지 수십Ω의 저항을 가지는 게이트 전극(121)에서는 도핑량이 많으므로 BPSG막으로부터 게이트 전극(121)으로 침투한 붕소(B)의 양은 상대적으로 작다. 그러나, 수 ㏁의 저항을 가지는 게이트 전극(121)에서는 도핑량이 적으므로 BPSG막으로부터 게이트 전극(121)으로 침투한 붕소(B)의 양은 상대적으로 크다.
따라서, Si-H 댕글링 본드 및 N-H 댕글링 본드의 함유량을 결정하는 SiH4 및 NH3 가스의 비율을 정확하게 조절하고, PMD 라이너막(140)의 굴절률을 미세하게 조절함으로써 게이트 전극(121)의 저항을 효과적으로 조절할 수 있다.
이와 같이, 게이트 전극(121)의 저항은 PMD 라이너막(140)을 형성하는 SiH4 및 NH3의 함유량에 따라 조절된다. 즉, 게이트 전극(121)의 저항은 PMD 라이너막(140)의 SiH 댕글링 본드 및 NH 댕글링 본드의 비율에 따라 조절되며, SiH 댕글링 본드의 원자 %가 NH 댕글링 본드의 원자 %보다 높은 경우에 게이트 전극(121)의 저항이 커진다.
본 발명은 트랜지스터의 상부에 PMD 라이너막과 층간절연막을 차례로 증착함에 있어서, PMD 라이너막의 형성 과정에서 챔버에 주입되는 SiH4 및 NH3 가스의 비율을 조절함으로써 원하는 고저항의 게이트 전극을 형성할 수 있다.
본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은 게이트 전극의 저항을 PMD 라이너막을 형성하는 SiH4 및 NH3의 함유량에 따라 조절함으로써 수 MΩ의 저항을 가지는 게이트 전극을 효과적으로 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (4)

  1. 반도체 기판 위에 폴리 실리콘으로 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 양측의 상기 반도체 기판에 소스 및 드레인 영역을 형성하는 단계;
    챔버에 주입되는 SiH4 및 NH3 가스의 비율을 조절하여 상기 게이트 전극, 소스 및 드레인 영역 위에 PMD 라이너막을 형성하는 단계; 및
    상기 PMD 라이너막 위에 층간 절연막을 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 게이트 전극의 저항은 상기 PMD 라이너막의 SiH 댕글링 본드 및 NH 댕글링 본드의 비율에 따라 조절되는 반도체 소자의 제조 방법.
  3. 제 2항에 있어서,
    상기 SiH 댕글링 본드의 원자 %가 상기 NH 댕글링 본드의 원자 %보다 높은 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 층간 절연막은 BPSG 막으로 이루어지는 반도체 소자의 제조 방법.
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