JPH09129625A - 半導体素子の層間絶縁膜形成方法 - Google Patents
半導体素子の層間絶縁膜形成方法Info
- Publication number
- JPH09129625A JPH09129625A JP8244968A JP24496896A JPH09129625A JP H09129625 A JPH09129625 A JP H09129625A JP 8244968 A JP8244968 A JP 8244968A JP 24496896 A JP24496896 A JP 24496896A JP H09129625 A JPH09129625 A JP H09129625A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- insulating film
- interlayer insulating
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
ィールド極性反転現象を防止することができる半導体素
子の層間絶縁膜形成方法を提供する。 【解決手段】 半導体素子の絶縁膜形成方法は上部に下
部金属配線117が形成された半導体基板101を提供
する段階と、基板全体構造の露出した表面上に障壁層1
15を形成する段階と、障壁層上にSOG膜123を形
成する段階と、SOG膜上に絶縁膜125を形成する段
階を含み構成される。
Description
関し、特に半導体素子の層間絶縁膜形成方法に関する。
子の平坦化方法において、SOG(Spin On Glass)を層
間絶縁膜に用い、最終層の金属配線を形成した後、その
上にSiNx 保護膜を蒸着することが従来から一般的で
あった。
Nx 膜に含まれたH、OH、H2 O等が半導体素子の内
部に浸透することにより、寄生MOSFETのドレイン
とソース間の絶縁性が低下したり破壊されるフィールド
極性反転(field inversion)現象が発生する。
が低下し、漏洩電流が増加して素子の動作特性が不安定
となる問題が生じる。
金属配線構造のCMOS素子の形成方法を図1を参照し
て説明すれば次の通りである。
絶縁膜が適用された2層配線構造の半導体素子断面図で
ある。
ェル3を形成し、P型ウェル3の表面に活性領域とフィ
ルード領域を定義するフィールド酸化膜5を形成する。
ト酸化膜7と、このゲート酸化膜7上にゲート電極9を
順次形成する。
1に不純物をイオン注入してソース/ドレイン領域13
を形成する。
ET(9a,13a,13b),(9c,13a,13
b)と寄生MOSFET(9b,13a,13b)を形
成する。
蒸着して平坦化させ、BPSG膜15の所定部分に第1
層金属配線17を形成する。
法で第1層間絶縁膜19を形成し、この第1層間絶縁膜
19上にSOG膜から成る平坦化用第2層間絶縁膜21
を形成し、さらに、この第2層間絶縁膜21上にPEC
VD方法で第3層間絶縁膜23を順次積層する。
層金属配線25を形成し、第2層金属配線25上にSi
Nx を蒸着して表面保護膜27を形成しなければならな
い。
子の層間絶縁膜形成方法においてはSiNx でなる表面
保護膜を蒸着後の熱処理工程の際に、n−チャンネル寄
生MOSFETのドレインとソース間にフィールド極性
反転現象が発生する問題点がある。
護膜内部に含有された水素が下側に拡散されながらSO
G膜内部のOH、CH3 、H2 O等と相互作用を起こし
て反応物を形成し、この反応物は層間絶縁膜を通過して
素子内部に浸透することにより発生する。
内部のOH、H2 Oも層間絶縁膜を介して半導体素子内
部に浸透しドナー(donor)型不純物に作用したり、フィ
ールド酸化膜にポジティブ電荷(positive charge)を誘
発するため生じる。
絶縁膜が工程中に生じる不純物が素子内部に浸透するこ
とを遮断できないため生じる。
Tのドレインとソース間の臨界電圧が落ち、漏洩電流が
増加することにより半導体素子の動作特性が不安定とな
り動作不良を誘発する。
インとソース間のフィールド極性反転現象を防止するこ
とができる、半導体素子の層間絶縁膜形成方法を提供す
ることにその目的がある。
特性を改良し半導体素子の信頼性を向上させ得るように
した。半導体素子の層間絶縁膜形成方法を提供すること
にある。
半導体素子の適用に適した層間絶縁膜を形成することが
できる半導体素子の層間絶縁膜形成方法を提供すること
にある。
るための本発明による半導体素子の層間絶縁膜形成方法
は、上部に下部金属配線が形成された半導体基板を提供
する段階と、基板全体構造の露出した表面上に障壁層を
形成する段階と、障壁層上にSOG膜を形成する段階
と、SOG膜上に酸化膜を形成する段階を含み構成され
たことを特徴とする。
縁膜形成方法は上面に下層金属配線が形成された半導体
基板を提供する段階と、基板全体構造の露出した表面上
にシリコン−リッチ酸化膜とシリコン−リッチ酸化膜上
にシリコン窒化酸化膜を順次形成する段階と、シリコン
窒化膜上にSOG膜を形成する段階と、SOG膜上に酸
化膜を形成する段階を含み構成されたことを特徴とす
る。
の図面を参照して詳細に説明する。
縁膜形成方法が適用された2層金属配線構造の半導体素
子断面図である。
P型ウェル103を形成し、P型ウェル103の表面に
活性領域とフィールド領域を定義するフィールド酸化膜
105を形成する。
ート酸化膜107と、ゲート酸化膜107上にゲート電
極109a,109b,109cを順次形成する。
01の導電性タイプに従いN型ウェルを用いることもで
きる。
b,109cの側面に側壁スペーサ111を形成する。
109cと側壁スペーサ(spacer)をマスクにし、ゲー
ト電極109a,109b,109c両側の半導体基板
101に、P型ウェル103と反対導電性タイプを有す
る不純物をイオン注入してソース領域113aとドレイ
ン領域113bを形成する。
(109a,113a,113b),(109c,11
3a,113c)と寄生MOSFET(109b,11
3a,113b)を完成する。
15を形成して表面を平坦化させた後、BPSG膜11
5の所定部分上に第1層金属配線117を形成する。
5と第1層金属配線117の露出した表面、上部にPE
CVD(Plasma Enhanced Chemical Vapor Deposition)
方法を用いて第1酸化膜119とシリコン−リッチ(Si
-rich)酸化膜121を順次積層する。
約500〜3000オングストローム厚さに蒸着する。
この第1酸化膜119とシリコン−リッチ(Si-rich)酸
化膜121は下部層間絶縁膜に用いる。
により第1金属配線の間の間隔が例えば、現在256M
DRAM級素子の場合に第1層金属配線の間隔が約0.
4μm以下程度に減少することを鑑みる時、本発明の他
の実施形態として、第1酸化膜とシリコン−リッチ酸化
膜を形成する代りに、シリコン−リッチ酸化膜のみ形成
して下部層間絶縁膜に用いることもできる。
チ酸化膜を積層する場合に、金属配線の間の間隔が非常
に狭くなりSOG膜の塗布が難しいためである。
着は通常のPECVD法によるシリコン酸化膜蒸着の際
にSiソースであるSiH4 の流入量を増加させ、Oの
ソーースであるN2 O量を減少させ蒸着する。
が増加するに伴い膜の屈折率が約1.55以上に増加す
る。
ncy)パワー(power)を調節して−0.5乃至−1.5dy
ne/cm2の圧縮応力状態に調節する。
のPECVD法により蒸着し、SiH4 /N2 O/NH
3 /N2 の反応気体を用いて蒸着することもできる。
着条件でSiH4 流量は約300〜600sccm、N2 O
流量は4000〜7000sccm、N2 流量は約300〜
6000sccmに調節する。
56MHzのRF(Radio Frequency)の約0.3〜0.
7kWの電力と、LF(Low Frequency)の約0.4〜
0.8kWの電力を用いる。
調節して−0.5乃至−1.5dyne/cm2にする。
増加することにより膜の屈折率が約1.68以上に増加
する。
代りにシリコン窒化酸化膜を用いても同様の効果を得る
ことができる。
コン窒化酸化膜121は約500〜3000オングスト
ローム厚さに蒸着する。
して、SiH4 流量は約200〜350sccm、N2 O流
量は1000〜4000sccm、NH3 流量は約1000
〜4000sccm、N2 流量は約3000〜6000sccm
に調節する。
を適切に調節して膜の屈折率が約1.55〜1.85程
度に調節することが好ましい。
ncy)とパワー(power)を調節して−0.5乃至−1.5
dyne/cm2の圧縮応力に調節する。
3.56MHzのRF(Radio Frequency)の約0.4〜
0.6kWの電力と、280kHzのLF(Low Freque
ncy)の約0.4〜0.7kWの電力を用いる。
に調節して−0.5乃至−1.5dyne/cm2となるように
する。
例として、シリコン−リッチ酸化膜121とシリコン−
リッチ酸化膜121上にシリコン窒化酸化膜(未図示)
を積層して障壁層に用いることができる。
リッチ酸化膜121とシリコン窒化酸化膜を選択的に用
いる時の蒸着条件と同様の条件下で行う。
の上部にSOG膜123を形成して硬化させる。
縁膜に用いる。
D方法を用いて第2酸化膜125を蒸着する。この第2
酸化膜125は上部層間絶縁膜に用いる。
層金属配線127を形成する。
iNx を蒸着して表面保護膜129を形成した後、これ
を熱処理する。
00オングストローム厚さに蒸着する。
SiH4 流量は約450〜550sccm、NH3 流量は3
000〜6000sccm、N2 流量は約2000〜300
0sccmに調節する。
を適切に調節して膜の屈折率が約1.95〜2.1程度
に調節することが好ましい。
3.56MHzのRF(Radio Frequency)の約0.4〜
0.6kWの電力と,280kHzのLF(Low Freque
ncy)の約0.4〜0.7kWの電力を用いる。
ncy)パワー(power)を調節して−0.5乃至−1.5dy
ne/cm2の圧縮応力状態に調節する。
+ )とドレイン(n+ )間の絶縁破壊臨界電圧との関係
を示したグラフである。
によりソースとドレイン絶縁破壊臨界電圧(critical v
oltage) が増加することが分かる。
約1.47程度であるが、本発明においてはシリコン−
リッチ酸化膜の屈折率が1.55乃至1.65に測定さ
れ、シリコン−リッチ酸化膜の応力が−0.5乃至−
1.5dyne/cm2に測定される。
が1.68乃至1.8に測定され、応力は−0.5乃至
−1.5dyne/cm2に測定される。
ETのホットキャリア動作寿命との関係を示すグラフで
ある。
ットキャリア(hot carrier)動作寿命が増加することが
分かる。
導体素子の絶縁膜形成方法においては次のような効果が
ある。
においてはシリコン−リッチ酸化膜、又はシリコン窒化
酸化膜を下部層間絶縁膜に用いることにより、寄生MO
SFETのドレインとソース間のフィールド極性反転現
象を防止することができる。
成方法においては、ホットキャリアの信頼性が確保され
るので半導体素子の動作特性を向上させることができ
る。
形成方法においては層間絶縁膜の障壁(barrier)特性が
改良されるため高集積半導体素子への使用が適切であ
る。
法が適用された2層金属配線構造の半導体素子断面図。
が適用された2層金属配線構造の半導体素子断面図。
圧との関係を示すグラフ。
の動作寿命との関係を示すグラフ。
Claims (20)
- 【請求項1】 上面に下層金属配線が形成された半導体
基板を提供する段階;前記基板全体構造の露出した表面
上に障壁層を形成する段階;前記障壁層上にSOG膜を
形成する段階;前記SOG膜上に絶縁膜を形成する段階
を含み構成されることを特徴とする半導体素子の層間絶
縁膜形成方法。 - 【請求項2】 前記下層金属配線を形成する前に、前記
半導体基板上に多数個のMOS素子及び絶縁膜を順次形
成する段階をさらに含むことを特徴とする請求項1記載
の半導体素子の層間絶縁膜形成方法。 - 【請求項3】 前記障壁層形成前に、前記基板全体構造
の露出した表面上にシリコン酸化膜を形成する段階をさ
らに含むことを特徴とする請求項1記載の半導体素子の
層間絶縁膜形成方法。 - 【請求項4】 前記障壁層は、シリコン−リッチ(Si-r
ich)酸化膜を用いることを特徴とする請求項1記載の半
導体素子の層間絶縁膜形成方法。 - 【請求項5】 前記シリコーン−リッチ酸化膜はSiH
4 /N2 O/N2 反応気体中、SiH4 流量は300〜
600sccm、N2 O流量4000〜7000sccm、N2
流量は3000〜6000sccmを用いPECVD方法で
蒸着することを特徴とする請求項4記載の半導体素子の
層間絶縁膜形成方法。 - 【請求項6】 前記シリコン−リッチ酸化膜は、1.5
5〜1.65の屈折率と−0.5〜−1.5dyne/cm2
の圧縮応力状態を有することを特徴とする請求項4記載
の半導体素子の層間絶縁膜形成方法。 - 【請求項7】 前記障壁層は、シリコン窒化酸化膜を用
いることを特徴とする請求項1記載の半導体素子の層間
絶縁膜形成方法。 - 【請求項8】 前記シリコン窒化酸化膜はSiH4 /N
H3 /N2 O/N2反応気体中、SiH4 流量は200
〜350sccm、N2 O流量は1000〜4000sccm、
NH3 流量は1000〜4000sccm、N2 流量は50
00〜8000sccmを用い、PECVD方法で蒸着する
ことを特徴とする請求項7記載の半導体素子の層間絶縁
膜形成方法。 - 【請求項9】 前記シリコン窒化酸化膜は、1.55〜
1.85の屈折率と−0.5〜−1.5dyne/cm2 の圧
縮応力状態を有することを特徴とする請求項7記載の半
導体素子の層間絶縁膜形成方法。 - 【請求項10】 前記障壁層は、500〜3000オン
グストロームの厚さに形成することを特徴とする請求項
1記載の半導体素子の層間絶縁膜形成方法。 - 【請求項11】 前記絶縁膜は、シリコン酸化膜を用い
ることを特徴とする請求項1記載の半導体素子の層間絶
縁膜形成方法。 - 【請求項12】 前記絶縁膜上に上部金属配線を形成す
る段階と、前記上部金属配線を含む全体構造の露出した
上面に保護膜を形成する段階をさらに含むことを特徴と
する請求項1記載の半導体素子の層間絶縁膜形成方法。 - 【請求項13】 上面に下層金属配線が形成された半導
体基板を提供する段階;前記基板全体構造の露出した表
面上にシリコン−リッチ酸化膜と、前記シリコン−リッ
チ酸化膜上にシリコン窒化酸化膜を順次形成する段階;
前記シリコン窒化膜上にSOG膜を形成する段階;前記
SOG膜上に酸化膜を形成する段階を含み構成されるこ
とを特徴とする半導体素子の層間絶縁膜形成方法。 - 【請求項14】 前記シリコン−リッチ酸化膜はSiH
4 /N2 O/N2 反応気体中、SiH4 流量は300〜
600sccm、N2 O流量は4000〜7000sccm、N
2 流量は3000〜6000sccmを用い、PECVD方
法で蒸着することを特徴とする請求項13記載の半導体
素子の層間絶縁膜形成方法。 - 【請求項15】 前記シリコン−リッチ酸化膜は、1.
55〜1.65の屈折率と−0.5〜−1.5dyne/cm
2 の圧縮応力状態を有することを特徴とする請求項13
記載の半導体素子の層間絶縁膜形成方法。 - 【請求項16】 前記シリコン窒化酸化膜はSiH4 /
NH3 /N2 O/N2 反応気体中、SiH4 流量は20
0〜350sccm、N2 O流量は1000〜4000scc
m、NH3 流量は1000〜4000sccm、N2 流量は
5000〜8000sccmを用い、PECVD方法で蒸着
することを特徴とする請求項13記載の半導体素子の層
間絶縁膜形成方法。 - 【請求項17】 前記シリコン窒化酸化膜は、1.55
〜1.85の屈折率と−0.5〜−1.5dyne/cm2 の
圧縮応力状態を有することを特徴とする請求項13記載
の半導体素子の層間絶縁膜形成方法。 - 【請求項18】 前記シリコン酸化膜上に上部金属配線
を形成する段階と、前記上部金属配線を含む全体構造の
露出した上面に保護膜を形成する段階をさらに含むこと
を特徴とする請求項13記載の半導体素子の層間絶縁膜
形成方法。 - 【請求項19】 前記下層金属配線を形成する前に、前
記半導体基板上に多数個のMOS素子及び絶縁膜を形成
する段階をさらに含むことを特徴とする請求項13記載
の半導体素子の層間絶縁膜形成方法。 - 【請求項20】 前記保護膜は1.95〜2.1の屈折
率と、−0.5〜−1.5dyne/cm2 の圧縮応力状態を
有することを特徴とする請求項13記載の半導体素子の
層間絶縁膜形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950030005A KR100197980B1 (ko) | 1995-09-14 | 1995-09-14 | 반도체 소자의 제조방법 |
KR95-30005 | 1995-09-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09129625A true JPH09129625A (ja) | 1997-05-16 |
JP2937886B2 JP2937886B2 (ja) | 1999-08-23 |
Family
ID=19426789
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8244968A Expired - Fee Related JP2937886B2 (ja) | 1995-09-14 | 1996-09-17 | 半導体素子の層間絶縁膜形成方法 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP2937886B2 (ja) |
KR (1) | KR100197980B1 (ja) |
DE (1) | DE19637458A1 (ja) |
GB (1) | GB2305295B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7875539B2 (en) | 2004-10-28 | 2011-01-25 | Renesas Electronics Corporation | Semiconductor device |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002313968A (ja) * | 2001-02-08 | 2002-10-25 | Seiko Epson Corp | 半導体装置およびその製造方法 |
CN111725180A (zh) * | 2020-07-23 | 2020-09-29 | 华虹半导体(无锡)有限公司 | 用于功率mos器件的层间介质层结构及其制作方法 |
CN112635329A (zh) * | 2020-12-14 | 2021-04-09 | 华虹半导体(无锡)有限公司 | Dmos器件的层间介质层及其制作方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4676867A (en) * | 1986-06-06 | 1987-06-30 | Rockwell International Corporation | Planarization process for double metal MOS using spin-on glass as a sacrificial layer |
US5003062A (en) * | 1990-04-19 | 1991-03-26 | Taiwan Semiconductor Manufacturing Co. | Semiconductor planarization process for submicron devices |
-
1995
- 1995-09-14 KR KR1019950030005A patent/KR100197980B1/ko not_active IP Right Cessation
-
1996
- 1996-09-12 GB GB9619116A patent/GB2305295B/en not_active Expired - Fee Related
- 1996-09-13 DE DE19637458A patent/DE19637458A1/de not_active Ceased
- 1996-09-17 JP JP8244968A patent/JP2937886B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7875539B2 (en) | 2004-10-28 | 2011-01-25 | Renesas Electronics Corporation | Semiconductor device |
US8084343B2 (en) | 2004-10-28 | 2011-12-27 | Renesas Electronics Corporation | Semiconductor device |
TWI459466B (zh) * | 2004-10-28 | 2014-11-01 | Renesas Electronics Corp | 半導體裝置之製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR970018399A (ko) | 1997-04-30 |
DE19637458A1 (de) | 1997-03-20 |
GB9619116D0 (en) | 1996-10-23 |
GB2305295B (en) | 2000-05-10 |
JP2937886B2 (ja) | 1999-08-23 |
GB2305295A (en) | 1997-04-02 |
KR100197980B1 (ko) | 1999-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6503826B1 (en) | Semiconductor device and method for manufacturing the same | |
US6383951B1 (en) | Low dielectric constant material for integrated circuit fabrication | |
JP3015717B2 (ja) | 半導体装置の製造方法および半導体装置 | |
US10211047B2 (en) | Multilayer dielectric structures with graded composition for nano-scale semiconductor devices | |
US5936300A (en) | Semiconductor device with film covering | |
JP2006179860A (ja) | 半導体装置のキャパシタ及びその製造方法 | |
US5168343A (en) | Semiconductor integrated circuit device having improved trench isolation | |
JP3305901B2 (ja) | 半導体装置の製造方法 | |
US6441444B1 (en) | Semiconductor device having a nitride barrier for preventing formation of structural defects | |
US8115263B2 (en) | Laminated silicon gate electrode | |
JP2937886B2 (ja) | 半導体素子の層間絶縁膜形成方法 | |
US6274417B1 (en) | Method of forming a semiconductor device | |
JPH1022467A (ja) | 半導体装置及びその製造方法 | |
KR100219102B1 (ko) | 신뢰성있는 반도체 소자를 제조하기 위한 방법 | |
US7037858B2 (en) | Method for manufacturing semiconductor device including an ozone process | |
JPH09213942A (ja) | 半導体装置およびその製造方法 | |
JPH09293717A (ja) | 半導体装置およびその作製方法 | |
US6893913B2 (en) | Method for forming capacitor of semiconductor device | |
US20030077917A1 (en) | Method of fabricating a void-free barrier layer | |
JPH05198690A (ja) | 半導体装置の製造方法 | |
JP2880892B2 (ja) | 半導体装置の製造方法 | |
TW569346B (en) | Method for forming etch stop layer in borderless contact processing | |
JP2907765B6 (ja) | 半導体装置 | |
US20010004119A1 (en) | Non-volatile memory device and manufacturing process thereof | |
KR100484251B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080611 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |