CN112635329A - Dmos器件的层间介质层及其制作方法 - Google Patents
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- 239000010410 layer Substances 0.000 title claims abstract description 108
- 239000011229 interlayer Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 48
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 47
- 239000010703 silicon Substances 0.000 claims abstract description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 36
- 238000000151 deposition Methods 0.000 claims abstract description 20
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 18
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 32
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 4
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 3
- 239000001272 nitrous oxide Substances 0.000 claims description 3
- 229910000077 silane Inorganic materials 0.000 claims description 3
- 239000010408 film Substances 0.000 description 26
- 239000010409 thin film Substances 0.000 description 15
- 239000000758 substrate Substances 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000006227 byproduct Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
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Abstract
本申请涉及半导体集成电路制造技术领域，具体涉及一种DMOS器件的层间介质层及其制作方法。DMOS器件层间介质层的制作方法包括：提供半导体DMOS器件；在所述DMOS器件上淀积富硅氧化物薄膜层；在所述富硅氧化物薄膜层上淀积二氧化硅薄膜层。通过该DMOS器件层间介质层的制作方法制作出本申请另一方面涉及的DMOS器件的层间介质层。本申请提供的DMOS器件对层间介质层护层作用的要求。能够满足DMOS器件对层间介质层护层作用的要求。
Description
技术领域
本申请涉及半导体集成电路制造技术领域，具体涉及一种DMOS器件的层间介质层及其制作方法。
背景技术
对于IC器件来说，通常将二氧化硅介质层作为硅上有源器件与第一金属层之间的层间介质层(ILD，Inter Layer Dielectric)，层间介质层可阻挡后段工艺及空气中的可移动粒子(如Na+/K+/Ca+)等杂质源，起到隔离晶体管器件和互联金属层的作用，防止其影响晶体管器件性能。
随着集成电路工艺技术的提升和摩尔定律，双扩散金属氧化半导体(DMOS，Double-diffused Metal Oxide Semiconductor)功率器件已经可成功从8英寸工艺生产线转至12英寸工艺生产线。
在8英寸工艺生产线中，DMOS功率器件的层间介质层通常使用掺杂硼磷硅化玻璃(BPSG，Boro Phosphor Silicate Glass)作为绝缘层，以捕捉可移动粒子(主要是Na+/K+/Ca+)和吸杂，起到护层的作用。
但是在12英寸工艺生产线中，以BPSG作为的层间介质层，其起到的护层作用有限。
发明内容
本申请提供了一种DMOS器件的层间介质层及其制作方法，以适应12英寸工艺生产线中，DMOS器件对层间介质层护层作用的要求。
作为本申请的第一方面，提供一种DMOS器件层间介质层的制作方法，所述DMOS器件层间介质层的制作方法包括：
提供半导体DMOS器件；
在所述DMOS器件上淀积富硅氧化物薄膜层；
在所述富硅氧化物薄膜层上淀积二氧化硅薄膜层。
可选的，所述在所述DMOS器件上淀积富硅氧化物薄膜层的步骤，包括：
以硅烷和一氧化二氮为反应源，采用等离子体增强化学气相沉积工艺，在所述DMOS器件上淀积富硅氧化物薄膜层。
可选的，所述在所述富硅氧化物薄膜层上淀积二氧化硅薄膜层的步骤，包括：
以四氧乙基硅氧烷和臭氧为反应源，采用等离子体增强化学气相沉积工艺，在所述富硅氧化物薄膜层上淀积二氧化硅薄膜层。
可选的，所述富硅氧化物薄膜层的厚度为1000A至2000A。
可选的，所述二氧化硅薄膜层的厚度为7000A至11000A。
可选的，所述富硅氧化物薄膜层的折射率为1.54～1.65。
作为本申请的第二方面，提供一种DMOS器件的层间介质层，所述DMOS器件的层间介质层通过如本申请第一方面所述的DMOS器件层间介质层的制作方法制作而成。
本申请技术方案，至少包括如下优点：通过提供半导体DMOS器件；在所述DMOS器件上淀积富硅氧化物薄膜层；在所述富硅氧化物薄膜层上淀积二氧化硅薄膜层制作工艺，所形成的DMOS器件层间介质层，由于该层间介质层的富硅氧化物薄膜层中形成有硅原子悬挂键，在后段工艺及空气中形成的可移动离子如Na+/K+/Ca+等，向下移动至该富硅氧化物薄膜层时，该富硅氧化物薄膜层中的悬挂键能够捕捉上述可移动离子，起到杂质阻挡作用，防止对DMOS器件性能造成不利影响。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本申请一实施例提供的DMOS器件层间介质层的制作方法流程图；
图2示出了根据图1所示的DMOS器件层间介质层的制作方法流程，制作形成的层间介质层结构；
图3示出了在图2所示的层间介质层结构基础上，形成互连层后的器件剖面结构示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图1示出了本申请一实施例提供的DMOS器件层间介质层的制作方法流程图，参照图1，该DMOS器件层间介质层的制作方法包括以下步骤：
步骤S1：提供半导体DMOS器件。
该DMOS器件包括衬底，该衬底可以采用硅衬底，该硅衬底上生长形成外延层，该外延层中形成器件区，该器件区包括栅极、源极和漏极。
步骤S2：在所述DMOS器件上淀积富硅氧化物薄膜层。
在所述DMOS器件上淀积富硅氧化物薄膜层的过程中，可以以硅烷和一氧化二氮为反应源，采用等离子体增强化学气相沉积工艺，在所述DMOS器件上淀积富硅氧化物薄膜层，其反应式为：SiH4+N2O→SRO+副产物气体。
本实施例中形成的富硅氧化物薄膜层直接与DMOS器件的器件区接触，由于富硅氧化物薄膜层中的硅原子形成有悬挂键，在后段工艺及空气中形成的可移动离子如Na+/K+/Ca+等，向下移动至该富硅氧化物薄膜层时，该富硅氧化物薄膜层中的悬挂键能够捕捉上述可移动离子，起到杂质阻挡作用，防止对DMOS器件性能造成不利影响。
步骤S3：在所述富硅氧化物薄膜层上淀积二氧化硅薄膜层。
在所述富硅氧化物薄膜层上淀积二氧化硅薄膜层的过程中，可以以四氧乙基硅氧烷和臭氧为反应源，采用等离子体增强化学气相沉积工艺，在所述富硅氧化物薄膜层上淀积二氧化硅薄膜层，其反应式为：Si(OC2H5)4+O3→SiO2+副产物气体。
本实施例通过提供半导体DMOS器件；在所述DMOS器件上淀积富硅氧化物薄膜层；在所述富硅氧化物薄膜层上淀积二氧化硅薄膜层制作工艺，所形成的DMOS器件层间介质层，由于该层间介质层的富硅氧化物薄膜层中形成有硅原子悬挂键，在后段工艺及空气中形成的可移动离子如Na+/K+/Ca+等，向下移动至该富硅氧化物薄膜层时，该富硅氧化物薄膜层中的悬挂键能够捕捉上述可移动离子，起到杂质阻挡作用，防止对DMOS器件性能造成不利影响。
本实施例中，该富硅氧化物薄膜层的厚度为1000A至2000A，该二氧化硅薄膜层的厚度为7000A至11000A。富硅氧化物薄膜层的折射率为1.54～1.65。
图2示意出了根据图1所示的DMOS器件层间介质层的制作方法流程，制作形成的层间介质层结构。
从图2中可以看出，该DMOS器件100包括衬底110，该衬底110可以采用硅衬底，该硅衬底上生长形成外延层120，该外延层120中形成器件区121，该器件区121包括栅极G、源极S和漏极。富硅氧化物薄膜层200覆盖在该DMOS器件100的器件区121上，二氧化硅薄膜层220覆盖在该富硅氧化物薄膜层210上。
图3示意出了在图2所示的层间介质层结构基础上，形成互连层后的器件剖面结构示意图。
参照图3，该层间介质层200位于互连层和DMOS器件区100之间，该层间介质层200上开设有孔槽结构400，该孔槽结构400中填充有金属物质，该填充有金属物质的孔槽结构400向上与互连线接触300，向下与DMOS器件100的器件区121接触。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (7)
1.一种DMOS器件层间介质层的制作方法，其特征在于，所述DMOS器件层间介质层的制作方法包括：
提供半导体DMOS器件；
在所述DMOS器件上淀积富硅氧化物薄膜层；
在所述富硅氧化物薄膜层上淀积二氧化硅薄膜层。
2.如权利要求1所述的DMOS器件层间介质层的制作方法，其特征在于，所述在所述DMOS器件上淀积富硅氧化物薄膜层的步骤，包括：
以硅烷和一氧化二氮为反应源，采用等离子体增强化学气相沉积工艺，在所述DMOS器件上淀积富硅氧化物薄膜层。
3.如权利要求1所述的DMOS器件层间介质层的制作方法，其特征在于，所述在所述富硅氧化物薄膜层上淀积二氧化硅薄膜层的步骤，包括：
以四氧乙基硅氧烷和臭氧为反应源，采用等离子体增强化学气相沉积工艺，在所述富硅氧化物薄膜层上淀积二氧化硅薄膜层。
4.如权利要求1所述的DMOS器件层间介质层的制作方法，其特征在于，所述富硅氧化物薄膜层的厚度为1000A至2000A。
5.如权利要求1所述的DMOS器件层间介质层的制作方法，其特征在于，所述二氧化硅薄膜层的厚度为7000A至11000A。
6.如权利要求1所述的DMOS器件层间介质层的制作方法，其特征在于，所述富硅氧化物薄膜层的折射率为1.54～1.65。
7.一种DMOS器件的层间介质层，其特征在于，所述DMOS器件的层间介质层通过如权利要求1至权利要求6中任一项所述的DMOS器件层间介质层的制作方法制作而成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011463387.6A CN112635329A (zh) | 2020-12-14 | 2020-12-14 | Dmos器件的层间介质层及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011463387.6A CN112635329A (zh) | 2020-12-14 | 2020-12-14 | Dmos器件的层间介质层及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112635329A true CN112635329A (zh) | 2021-04-09 |
Family
ID=75312582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011463387.6A Pending CN112635329A (zh) | 2020-12-14 | 2020-12-14 | Dmos器件的层间介质层及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112635329A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN105097776A (zh) * | 2014-04-29 | 2015-11-25 | 无锡华润上华半导体有限公司 | 绝缘体上硅器件及其金属间介质层结构和制造方法 |
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