JP2907765B6 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板に複数個のＭＯＳ ＦＥＴ等の素子が形成された半導体装置に関する。
【０００２】
【従来の技術】
例えば、ＮチャンネルＭＯＳ型ＦＥＴ（電界効果トランジスタ）あるいはバイポーラ・トランジスタを有するＩＣ（集積回路）やＬＳＩ（大規模集積回路）等の半導体装置において、半導体基板上にＡｓＳＧ（砒素シリケート・ガラス）等より成るリフロー膜を形成し、さらにこのリフロー膜上に直接あるいはＳｉＯ2層を介してプラズマＳｉＮ（窒化シリコン）膜を形成した構造が知られている。
【０００３】
すなわち、図３はこのような半導体装置の一例として、ＮチャンネルＭＯＳ型ＦＥＴ３０，３０を有するＩＣあるいはＬＳＩの一部を示している。この第３図において、例えばＮ型シリコン半導体基板３１の表面に臨んでＰ型領域３２が形成され、このＰ型領域３２の表面に臨んで上記ＦＥＴ素子３０，３０のソース、ドレイン領域となるＮ+型領域が拡散法等により形成されている。ここで、Ｐ型領域３２の表面には選択酸化法等によりＳｉ０2の絶縁保護層膜３３を形成し、この保護層膜３３上にＰｏｌｙ−Ｓｉ（多結晶シリコン）より成るゲート電極３４や配線電極３５等を形成した後、ＰＳＧ（燐シリケート・ガラス），ＢＰＳＧ（ホウ素・燐シリケート・ガラス），ＡｓＳＧ（アンチモン・シリケート・ガラス）のリフロー膜３６を形成している。この例えばＡｓＳＧのリフロー膜３６は、比較的低温でリフロー処理が行え、Ａｌ（アルミニウム）電極３５等を形成したときのＡｌの腐食やマイグレーションによる悪影響が少なく配線の信頼性が高い等の特徴を有している。次に、ＡｓＳＧリフロー膜３６上に、必要に応じてＡｌ電極３７等を形成した後、表面安定化（パシベーション）用のＳｉＮ（窒化シリコン）膜３８をプラズマＣＶＤ法により被着形成する。このプラズマＳｉＮ膜３８は、耐湿性や化学的安定性あるいは物理的安定性に優れ、また比較的低温で被着形成が行えるという利点を有している。
【０００４】
【発明が解決しようとする課題】
ところで、このようなＡｓＳＧリフロー膜３６上にプラズマＳｉＮ膜３８を積層形成した構造において、いわゆるフォーミング・アニールを例えば３５０〜４５０℃の温度範囲で３０分〜１２０分程度行うと、基板のＳｉとＳｉＯ2絶縁保護膜３３との界面に存在する電荷の密度ＱSSが著しく増大し、特に各ＦＥＴ素子３０，３０間の素子分離領域３９の界面電荷密度ＱSSが増大することによって、素子間の絶縁分離が有効に行えなくなる。すなわち、通常のＱSSの値は１〜５×１０10ｃｍ-2程度であるのに対し、上記構成におけるＱSSの値は１〜５×１２12ｃｍ-2にも達し、素子分離領域３９が略導通状態に近くなってしまう。
【０００５】
これは、プラズマＳｉＮ膜３８が〔Ｈ〕（水素）を５〜２０ａｔｍ％と比較的多量に含んでいる・、及び上記リフロー膜３６となるＡｓＳＧあるいはＳｂＳＧ等をＣＶＤ形成するときのソース・ガスにＡｓＣｌ2やＳｂＣｌ2等のＣｌ（塩素）系ガスを用いている点が原因となって、上記アニール処理時に、プラズマＳｉＮ膜３８の〔Ｈ〕が移動し、途中のリフロー膜３６に捕えられることなくＳｉ（基板）―ＳｉＯ2（保護層）界面にまで到達して電荷として蓄積され、いわゆるフィールド反転現象が生じて上記素子分離領域のＳｉ―ＳｉＯ2界面に疑似的なＮチャンネル形成されてしまうからと考えられている。
【０００６】
なお、光ＣＶＤ法やスパッタリング等により被着形成されたＳｉＮ（窒化シリコン）膜にも水素が含まれており、上述したプラズマＳｉＮ膜と同様な悪影響が生じ得る。
【０００７】
また、配線電極にＡｌ（アルミニウム）を用いる場合には、層間絶縁膜によるＡｌ腐食を防止することが必要とされる。
【０００８】
本発明は、このような実情に鑑み、ＡｓＳＧ等のシリケート・ガラスによりリフロー膜と、水素を含む窒化シリコン膜とが積層形成された半導体装置における基板と保護層との界面の電荷密度の増大を抑えるとともに、Ａｌ配線電極等の腐食を防止可能な半導体装置の提供を目的とする。
【０００９】
【課題を解決するための手段】
上述の問題点を解決するために本発明の半導体装置は、半導体基板に形成した保護膜上に砒素シリケート・ガラスからなるリフロー膜、燐の含有量が５重量％以下のシリケート・ガラス膜を層間絶縁膜とするアルミニウムの多層配線、及びプラズマＣＶＤ法により成膜され水素を含む窒化シリコン膜が順次形成されてなり、上記保護膜と砒素シリケートガラスからなるリフロー膜の間に保護膜と接して膜厚１００〜５００オングストロームの窒化シリコン膜が形成されていることを特徴としている。
【００１０】
ここで、保護膜と接して形成される窒化シリコン膜の膜厚は、１００〜５００オングストロームとすることが好ましい。このように非常に薄い膜とすることで、この窒化シリコン膜に含まれる水素がわずかなものとなり、その悪影響を回避することができる。
【００１１】
本発明では、保護膜と窒化シリコン膜との間に、５重量％以下のＰＳＧ膜とＳｉＮ膜とを設けたことにより、半導体基板と保護膜との界面に存在する電荷密度ＱSSの増大を防止できるとともに、Ａｌ（アルミニウム）配線電極の腐食も防止できる。
【００１２】
また、保護膜と窒化シリコンとの間に、薄膜のＳｉＮ膜を保護膜上に設けたことにより、半導体基板と保護膜との界面に存在する電荷密度ＱSS及び素子分離領域の界面電荷密度の増大を防止することができる。
【００１３】
【発明の実施の形態】
以下、本発明に係る好ましい実施例について、図面を参照にしながら説明する。
【００１４】
図１は本発明の第１の実施例の要部を示す略断面図であり、Ｓｉ半導体基板１のＰ型領域の表面に臨んで、Ｎ型のソース領域２Ｓ及びドレイン領域２Ｄが例えば拡散法等によりそれぞれ複数組形成されている。これらのソース領域２Ｓとドレイン領域２Ｄとで挟まれた能動領域の上方には、膜厚の薄いＳｉＯ2等より成るゲート絶縁膜３Ｇを介してＰｏｌｙ―Ｓｉ（多結晶シリコン）より成るゲート電極４Ｇが形成されている。ここで、ゲート絶縁膜３Ｇについては、Ｓｉ基板表面に対して例えば選択酸化法を施すことにより、他の部分の膜厚の厚い（例えば３０００〜８０００オングストローム程度の）フィールド絶縁膜３Ｆとともに形成すれば良い。フィールド絶縁膜３Ｆには、必要に応じて例えばＰｏｌｙ―Ｓｉより成る配線電極４を形成しておけば良い。これらのゲート絶縁膜３Ｇ及びフィールド絶縁膜３Ｆより成る絶縁保護膜３上には、ＳｉＮ（窒化シリコン）薄膜５がプラズマＣＶＤ法等により被着形成される。このＳｉＮ薄膜５は、約１００オングストロームの厚みとすることが望ましい。このＳｉＮ薄膜５上には、ＡｓＳＧ（砒素シリケート・ガラス）が例えばＣＶＤ法により３０００〜８０００オングストローム程度の厚みに被着形成され、その後、例えば９００℃、１０分間程度の加熱によるリフロー処理（あるいはガラス・フロー処理）が施されて、ＡｓＳＧリフロー膜６が形成されている。このリフロー処理は、上記加熱時のガラスの流動現象を利用して、エッチング縁部等の段部の傾斜をゆるくし、断線等を防止するためのものである。
【００１５】
なお、例えばこのリフロー処理前の上記ＡｓＳＧ被着形成後には、ソース、ドレイン各電極７Ｓ，７Ｄが形成されることにより、ＮチャンネルＭＯＳ型ＦＥＴ（電界効果トランジスタ）の素子が形成されるわけである。
【００１６】
次に、ＡｓＳＧ膜６を例えば層間絶縁膜として用い、このＡｓＳＧ膜６上に必要に応じてＡｌ（アルミニウム）等より成る配線電極８ａを形成した後、ＰＳＧ（燐シリケート・ガラス）を例えばＣＶＤ法により被着形成することにより、ＰＳＧ膜９を形成している。この時のＰＳＧ膜９の厚みは３０００〜８０００オングストロームとしており、Ｐ（燐）の濃度は５重量％以下としている。
【００１７】
次に、ＰＳＧ膜９上に、必要に応じてＡｌ等より成る配線電極８ｂを形成した後、プラズマＣＶＤ法によりＳｉＮ（窒化シリコン）膜１０を例えば７５００〜１２０００オングストローム（０．７５〜１．２μｍ）程度の厚さに被着形成する。
【００１８】
このように、最上層のプラズマＳｉＮ膜１０とＳｉＯ2等の絶縁保護層３との間に、Ｐ（燐）濃度が５重量％以下のＰＳＧ膜９と膜厚が約１００オングストローム程度から５００オングストローム以下の範囲のＳｉＮ薄膜５とを設けた構造によれば、絶縁保護膜３のフィールド絶縁膜３ＦとＳｉ基板１との界面電荷密度ＱSSの増大を抑制することができるのみならず、ＰＳＧ膜９のＰ濃度が比較的低いため、Ａｌ配線電極８ａ，８ｂ等の腐食を防止することができる。また、ＰＳＧ膜を用いているため、ＣＶＤ形成したＳｉＯ2膜に比べて、ストレスの大幅な低減ができ減圧ＣＶＤ法によるＰＳＧ膜の形成の導入も可能となって、多層配線に好適である。
【００１９】
次に、図２は本発明の第２の実施例の要部を示す概略断面図であり、Ｓｉ基板１１上に熱酸化法により形成されたＳｉＯ2より成る絶縁保護膜１２上には、Ｐｏｌｙ―Ｓｉ等より成る配線電極１３が形成され、この上に膜厚が１００オングストローム程度以上５００オングストローム以下のＳｉＮ薄膜１４がプラズマＣＶＤ法等により被着形成される。このＳｉＮ薄膜１４上にＰ（燐）濃度が５重量％以下のＰＳＧ膜１５が１０００オングストローム〜３０００オングストローム程度の厚みに被着形成され、このＰＳＧ膜１５上にＡｓＳＧ膜１６が３０００オングストローム〜８０００オングストローム程度の厚みに被着形成され、リフロー処理される。ＡｓＳＧリフロー膜１６上には、必要に応じてＡｌ等の配線電極１７を形成した後、Ｐ（燐）濃度が５重量％以下のＰＳＧ膜１８を被着形成する。このＰＳＧ膜１８上に、必要に応じてＡｌ等の配線電極１９を形成した後、プラズマＣＶＤ法によりＳｉＮ膜２０を７５００〜１２０００オングストローム（０．７５〜１．２μｍ）程度の膜厚に被着形成する。
【００２０】
この第２の実施例においても、前述した第１の実施例と同様に、絶縁保護膜１２とＳｉ基板１１との界面の電荷密度の増大を抑制でき、Ａｌ配線電極１７，１８の腐食を防止できる。
【００２１】
なお、本発明は、上述の実施例に限定されるものではなく、リフロー膜としては、ＡｓＳＧ膜以外にもＰＳＧ膜、ＢＰＳＧ（ホウ素・燐シリケート・ガラス）膜、ＳｂＳＧ（アンチモン・シリケート）膜や、これら多層構造を用いることができる。また、最上層のプラズマＳｉＮ膜の代わりに、光ＣＶＤ法やスパッタリング法等により形成された水素を含むＳｉＮ膜を用いた場合にも本発明を適用できることは勿論である。
【００２２】
【発明の効果】
本発明の半導体装置によれば、半導体基板と絶縁保護膜との間の界面電荷密度ＱSSの増大を抑制すると同時に、Ａｌ配線電極の腐食を防止でき、また、ＣＶＤ法によるＳｉＯ2膜を層間絶縁膜とする場合に比べてストレスの大幅な低減を図ることができる。また、減圧ＣＶＤ法によるＰＳＧ膜形成工程の導入も可能となり、多層配線に適用して好ましいものである。
【図面の簡単な説明】
【図１】本発明の第１の実施例の要部を示す概略断面図である。
【図２】本発明の第２の実施例の要部を示す概略断面図である。
【図３】従来例を示す概略断面部である。
【符号の説明】
１、１１ Ｓｉ基板
３、１２ 絶縁保護膜
５、１４ ＳｉＮ薄膜
６、１６ ＡｓＳＧ膜
９、１５、１８ ＰＳＧ膜
８ａ、８ｂ、１７、１９ Ａｌ配線電極
【発明の属する技術分野】
本発明は、半導体基板に複数個のＭＯＳ ＦＥＴ等の素子が形成された半導体装置に関する。
【０００２】
【従来の技術】
例えば、ＮチャンネルＭＯＳ型ＦＥＴ（電界効果トランジスタ）あるいはバイポーラ・トランジスタを有するＩＣ（集積回路）やＬＳＩ（大規模集積回路）等の半導体装置において、半導体基板上にＡｓＳＧ（砒素シリケート・ガラス）等より成るリフロー膜を形成し、さらにこのリフロー膜上に直接あるいはＳｉＯ2層を介してプラズマＳｉＮ（窒化シリコン）膜を形成した構造が知られている。
【０００３】
すなわち、図３はこのような半導体装置の一例として、ＮチャンネルＭＯＳ型ＦＥＴ３０，３０を有するＩＣあるいはＬＳＩの一部を示している。この第３図において、例えばＮ型シリコン半導体基板３１の表面に臨んでＰ型領域３２が形成され、このＰ型領域３２の表面に臨んで上記ＦＥＴ素子３０，３０のソース、ドレイン領域となるＮ+型領域が拡散法等により形成されている。ここで、Ｐ型領域３２の表面には選択酸化法等によりＳｉ０2の絶縁保護層膜３３を形成し、この保護層膜３３上にＰｏｌｙ−Ｓｉ（多結晶シリコン）より成るゲート電極３４や配線電極３５等を形成した後、ＰＳＧ（燐シリケート・ガラス），ＢＰＳＧ（ホウ素・燐シリケート・ガラス），ＡｓＳＧ（アンチモン・シリケート・ガラス）のリフロー膜３６を形成している。この例えばＡｓＳＧのリフロー膜３６は、比較的低温でリフロー処理が行え、Ａｌ（アルミニウム）電極３５等を形成したときのＡｌの腐食やマイグレーションによる悪影響が少なく配線の信頼性が高い等の特徴を有している。次に、ＡｓＳＧリフロー膜３６上に、必要に応じてＡｌ電極３７等を形成した後、表面安定化（パシベーション）用のＳｉＮ（窒化シリコン）膜３８をプラズマＣＶＤ法により被着形成する。このプラズマＳｉＮ膜３８は、耐湿性や化学的安定性あるいは物理的安定性に優れ、また比較的低温で被着形成が行えるという利点を有している。
【０００４】
【発明が解決しようとする課題】
ところで、このようなＡｓＳＧリフロー膜３６上にプラズマＳｉＮ膜３８を積層形成した構造において、いわゆるフォーミング・アニールを例えば３５０〜４５０℃の温度範囲で３０分〜１２０分程度行うと、基板のＳｉとＳｉＯ2絶縁保護膜３３との界面に存在する電荷の密度ＱSSが著しく増大し、特に各ＦＥＴ素子３０，３０間の素子分離領域３９の界面電荷密度ＱSSが増大することによって、素子間の絶縁分離が有効に行えなくなる。すなわち、通常のＱSSの値は１〜５×１０10ｃｍ-2程度であるのに対し、上記構成におけるＱSSの値は１〜５×１２12ｃｍ-2にも達し、素子分離領域３９が略導通状態に近くなってしまう。
【０００５】
これは、プラズマＳｉＮ膜３８が〔Ｈ〕（水素）を５〜２０ａｔｍ％と比較的多量に含んでいる・、及び上記リフロー膜３６となるＡｓＳＧあるいはＳｂＳＧ等をＣＶＤ形成するときのソース・ガスにＡｓＣｌ2やＳｂＣｌ2等のＣｌ（塩素）系ガスを用いている点が原因となって、上記アニール処理時に、プラズマＳｉＮ膜３８の〔Ｈ〕が移動し、途中のリフロー膜３６に捕えられることなくＳｉ（基板）―ＳｉＯ2（保護層）界面にまで到達して電荷として蓄積され、いわゆるフィールド反転現象が生じて上記素子分離領域のＳｉ―ＳｉＯ2界面に疑似的なＮチャンネル形成されてしまうからと考えられている。
【０００６】
なお、光ＣＶＤ法やスパッタリング等により被着形成されたＳｉＮ（窒化シリコン）膜にも水素が含まれており、上述したプラズマＳｉＮ膜と同様な悪影響が生じ得る。
【０００７】
また、配線電極にＡｌ（アルミニウム）を用いる場合には、層間絶縁膜によるＡｌ腐食を防止することが必要とされる。
【０００８】
本発明は、このような実情に鑑み、ＡｓＳＧ等のシリケート・ガラスによりリフロー膜と、水素を含む窒化シリコン膜とが積層形成された半導体装置における基板と保護層との界面の電荷密度の増大を抑えるとともに、Ａｌ配線電極等の腐食を防止可能な半導体装置の提供を目的とする。
【０００９】
【課題を解決するための手段】
上述の問題点を解決するために本発明の半導体装置は、半導体基板に形成した保護膜上に砒素シリケート・ガラスからなるリフロー膜、燐の含有量が５重量％以下のシリケート・ガラス膜を層間絶縁膜とするアルミニウムの多層配線、及びプラズマＣＶＤ法により成膜され水素を含む窒化シリコン膜が順次形成されてなり、上記保護膜と砒素シリケートガラスからなるリフロー膜の間に保護膜と接して膜厚１００〜５００オングストロームの窒化シリコン膜が形成されていることを特徴としている。
【００１０】
ここで、保護膜と接して形成される窒化シリコン膜の膜厚は、１００〜５００オングストロームとすることが好ましい。このように非常に薄い膜とすることで、この窒化シリコン膜に含まれる水素がわずかなものとなり、その悪影響を回避することができる。
【００１１】
本発明では、保護膜と窒化シリコン膜との間に、５重量％以下のＰＳＧ膜とＳｉＮ膜とを設けたことにより、半導体基板と保護膜との界面に存在する電荷密度ＱSSの増大を防止できるとともに、Ａｌ（アルミニウム）配線電極の腐食も防止できる。
【００１２】
また、保護膜と窒化シリコンとの間に、薄膜のＳｉＮ膜を保護膜上に設けたことにより、半導体基板と保護膜との界面に存在する電荷密度ＱSS及び素子分離領域の界面電荷密度の増大を防止することができる。
【００１３】
【発明の実施の形態】
以下、本発明に係る好ましい実施例について、図面を参照にしながら説明する。
【００１４】
図１は本発明の第１の実施例の要部を示す略断面図であり、Ｓｉ半導体基板１のＰ型領域の表面に臨んで、Ｎ型のソース領域２Ｓ及びドレイン領域２Ｄが例えば拡散法等によりそれぞれ複数組形成されている。これらのソース領域２Ｓとドレイン領域２Ｄとで挟まれた能動領域の上方には、膜厚の薄いＳｉＯ2等より成るゲート絶縁膜３Ｇを介してＰｏｌｙ―Ｓｉ（多結晶シリコン）より成るゲート電極４Ｇが形成されている。ここで、ゲート絶縁膜３Ｇについては、Ｓｉ基板表面に対して例えば選択酸化法を施すことにより、他の部分の膜厚の厚い（例えば３０００〜８０００オングストローム程度の）フィールド絶縁膜３Ｆとともに形成すれば良い。フィールド絶縁膜３Ｆには、必要に応じて例えばＰｏｌｙ―Ｓｉより成る配線電極４を形成しておけば良い。これらのゲート絶縁膜３Ｇ及びフィールド絶縁膜３Ｆより成る絶縁保護膜３上には、ＳｉＮ（窒化シリコン）薄膜５がプラズマＣＶＤ法等により被着形成される。このＳｉＮ薄膜５は、約１００オングストロームの厚みとすることが望ましい。このＳｉＮ薄膜５上には、ＡｓＳＧ（砒素シリケート・ガラス）が例えばＣＶＤ法により３０００〜８０００オングストローム程度の厚みに被着形成され、その後、例えば９００℃、１０分間程度の加熱によるリフロー処理（あるいはガラス・フロー処理）が施されて、ＡｓＳＧリフロー膜６が形成されている。このリフロー処理は、上記加熱時のガラスの流動現象を利用して、エッチング縁部等の段部の傾斜をゆるくし、断線等を防止するためのものである。
【００１５】
なお、例えばこのリフロー処理前の上記ＡｓＳＧ被着形成後には、ソース、ドレイン各電極７Ｓ，７Ｄが形成されることにより、ＮチャンネルＭＯＳ型ＦＥＴ（電界効果トランジスタ）の素子が形成されるわけである。
【００１６】
次に、ＡｓＳＧ膜６を例えば層間絶縁膜として用い、このＡｓＳＧ膜６上に必要に応じてＡｌ（アルミニウム）等より成る配線電極８ａを形成した後、ＰＳＧ（燐シリケート・ガラス）を例えばＣＶＤ法により被着形成することにより、ＰＳＧ膜９を形成している。この時のＰＳＧ膜９の厚みは３０００〜８０００オングストロームとしており、Ｐ（燐）の濃度は５重量％以下としている。
【００１７】
次に、ＰＳＧ膜９上に、必要に応じてＡｌ等より成る配線電極８ｂを形成した後、プラズマＣＶＤ法によりＳｉＮ（窒化シリコン）膜１０を例えば７５００〜１２０００オングストローム（０．７５〜１．２μｍ）程度の厚さに被着形成する。
【００１８】
このように、最上層のプラズマＳｉＮ膜１０とＳｉＯ2等の絶縁保護層３との間に、Ｐ（燐）濃度が５重量％以下のＰＳＧ膜９と膜厚が約１００オングストローム程度から５００オングストローム以下の範囲のＳｉＮ薄膜５とを設けた構造によれば、絶縁保護膜３のフィールド絶縁膜３ＦとＳｉ基板１との界面電荷密度ＱSSの増大を抑制することができるのみならず、ＰＳＧ膜９のＰ濃度が比較的低いため、Ａｌ配線電極８ａ，８ｂ等の腐食を防止することができる。また、ＰＳＧ膜を用いているため、ＣＶＤ形成したＳｉＯ2膜に比べて、ストレスの大幅な低減ができ減圧ＣＶＤ法によるＰＳＧ膜の形成の導入も可能となって、多層配線に好適である。
【００１９】
次に、図２は本発明の第２の実施例の要部を示す概略断面図であり、Ｓｉ基板１１上に熱酸化法により形成されたＳｉＯ2より成る絶縁保護膜１２上には、Ｐｏｌｙ―Ｓｉ等より成る配線電極１３が形成され、この上に膜厚が１００オングストローム程度以上５００オングストローム以下のＳｉＮ薄膜１４がプラズマＣＶＤ法等により被着形成される。このＳｉＮ薄膜１４上にＰ（燐）濃度が５重量％以下のＰＳＧ膜１５が１０００オングストローム〜３０００オングストローム程度の厚みに被着形成され、このＰＳＧ膜１５上にＡｓＳＧ膜１６が３０００オングストローム〜８０００オングストローム程度の厚みに被着形成され、リフロー処理される。ＡｓＳＧリフロー膜１６上には、必要に応じてＡｌ等の配線電極１７を形成した後、Ｐ（燐）濃度が５重量％以下のＰＳＧ膜１８を被着形成する。このＰＳＧ膜１８上に、必要に応じてＡｌ等の配線電極１９を形成した後、プラズマＣＶＤ法によりＳｉＮ膜２０を７５００〜１２０００オングストローム（０．７５〜１．２μｍ）程度の膜厚に被着形成する。
【００２０】
この第２の実施例においても、前述した第１の実施例と同様に、絶縁保護膜１２とＳｉ基板１１との界面の電荷密度の増大を抑制でき、Ａｌ配線電極１７，１８の腐食を防止できる。
【００２１】
なお、本発明は、上述の実施例に限定されるものではなく、リフロー膜としては、ＡｓＳＧ膜以外にもＰＳＧ膜、ＢＰＳＧ（ホウ素・燐シリケート・ガラス）膜、ＳｂＳＧ（アンチモン・シリケート）膜や、これら多層構造を用いることができる。また、最上層のプラズマＳｉＮ膜の代わりに、光ＣＶＤ法やスパッタリング法等により形成された水素を含むＳｉＮ膜を用いた場合にも本発明を適用できることは勿論である。
【００２２】
【発明の効果】
本発明の半導体装置によれば、半導体基板と絶縁保護膜との間の界面電荷密度ＱSSの増大を抑制すると同時に、Ａｌ配線電極の腐食を防止でき、また、ＣＶＤ法によるＳｉＯ2膜を層間絶縁膜とする場合に比べてストレスの大幅な低減を図ることができる。また、減圧ＣＶＤ法によるＰＳＧ膜形成工程の導入も可能となり、多層配線に適用して好ましいものである。
【図面の簡単な説明】
【図１】本発明の第１の実施例の要部を示す概略断面図である。
【図２】本発明の第２の実施例の要部を示す概略断面図である。
【図３】従来例を示す概略断面部である。
【符号の説明】
１、１１ Ｓｉ基板
３、１２ 絶縁保護膜
５、１４ ＳｉＮ薄膜
６、１６ ＡｓＳＧ膜
９、１５、１８ ＰＳＧ膜
８ａ、８ｂ、１７、１９ Ａｌ配線電極
Claims (1)
- 半導体基板に形成した保護膜上に砒素シリケート・ガラスからなるリフロー膜、燐の含有量が５重量％以下のシリケート・ガラス膜を層間絶縁膜とするアルミニウムの多層配線、及びプラズマＣＶＤ法により成膜され水素を含む窒化シリコン膜が順次形成されてなり、
上記保護膜と砒素シリケートガラスからなるリフロー膜の間に保護膜と接して膜厚１００〜５００オングストロームの窒化シリコン膜が形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1995304970A JP2907765B6 (ja) | 1995-10-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1995304970A JP2907765B6 (ja) | 1995-10-30 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60067717A Division JPH0691074B2 (ja) | 1985-03-30 | 1985-03-30 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH09139383A JPH09139383A (ja) | 1997-05-27 |
| JP2907765B2 JP2907765B2 (ja) | 1999-06-21 |
| JP2907765B6 true JP2907765B6 (ja) | 2011-02-09 |
Family
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