JP2002134614A - 半導体装置 - Google Patents
半導体装置Info
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- semiconductor device
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 水素を含む窒化シリコン膜とが積層形成され
た半導体装置における基板と保護膜との界面の電荷密度
の増大を抑え、Ａｌ配線電極の腐蝕を防止する。 【解決手段】半導体基板１に形成した保護膜３上に水素
を含む第１の窒化シリコン膜１０がパシベーション膜と
して積層形成されてなる半導体装置において、保護膜３
と第１の窒化シリコン膜１０の間に、膜厚が１００〜５
００Åの第２の窒化シリコン膜５により保護膜３を覆う
ように形成したものである。
た半導体装置における基板と保護膜との界面の電荷密度
の増大を抑え、Ａｌ配線電極の腐蝕を防止する。 【解決手段】半導体基板１に形成した保護膜３上に水素
を含む第１の窒化シリコン膜１０がパシベーション膜と
して積層形成されてなる半導体装置において、保護膜３
と第１の窒化シリコン膜１０の間に、膜厚が１００〜５
００Åの第２の窒化シリコン膜５により保護膜３を覆う
ように形成したものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板に複数個の
ＭＯＳ ＦＥＴ等の素子が形成された半導体装置に関す
る。
ＭＯＳ ＦＥＴ等の素子が形成された半導体装置に関す
る。
【０００２】
【従来の技術】例えば、ＮチャンネルＭＯＳ型ＦＥＴ
（電界効果トランジスタ）あるいはバイポーラ・トラン
ジスタを有するＩＣ（集積回路）やＬＳＩ（大規模集積
回路）等の半導体装置において、半導体基板上にＡｓＳ
Ｇ（砒素シリケート・ガラス）あるいはＳｂＳＧ（アン
チモン・シリケート・ガラス）等より成るリフロー膜を
形成し、さらにこのリフロー膜上に直接あるいはＳｉＯ
２層を介してプラズマＳｉＮ（窒化シリコン）膜を形成
した構造が知られている。
（電界効果トランジスタ）あるいはバイポーラ・トラン
ジスタを有するＩＣ（集積回路）やＬＳＩ（大規模集積
回路）等の半導体装置において、半導体基板上にＡｓＳ
Ｇ（砒素シリケート・ガラス）あるいはＳｂＳＧ（アン
チモン・シリケート・ガラス）等より成るリフロー膜を
形成し、さらにこのリフロー膜上に直接あるいはＳｉＯ
２層を介してプラズマＳｉＮ（窒化シリコン）膜を形成
した構造が知られている。
【０００３】すなわち、図３はこのような半導体装置の
一例として、ＮチャンネルＭＯＳ型ＦＥＴ素子３０，３
０を有するＩＣあるいはＬＳＩの一部を示している。こ
の図３において、例えばＮ型シリコン半導体基板３１の
表面に臨んでＰ型領域３２が形成され、このＰ型領域３
２の表面に臨んで上記ＦＥＴ素子３０，３０のソース、
ドレイン領域となるＮ＋型領域が拡散法等により形成さ
れている。
一例として、ＮチャンネルＭＯＳ型ＦＥＴ素子３０，３
０を有するＩＣあるいはＬＳＩの一部を示している。こ
の図３において、例えばＮ型シリコン半導体基板３１の
表面に臨んでＰ型領域３２が形成され、このＰ型領域３
２の表面に臨んで上記ＦＥＴ素子３０，３０のソース、
ドレイン領域となるＮ＋型領域が拡散法等により形成さ
れている。
【０００４】ここで、Ｐ型領域３２の表面には選択酸化
法等によりＳｉＯ２の絶縁保護膜３３を形成し、この保
護膜３３上にＰｏｌｙ−Ｓｉ（多結晶シリコン）より成
るゲート電極３４や配線電極３５等を形成した後、ＰＳ
Ｇ（燐シリケート・ガラス）、ＢＰＳＧ（ホウ素・燐シ
リケート・ガラス）、ＡｓＳＧ（アンチモン・シリケー
ト・ガラス）のリフロー膜３６を形成している。この例
えばＡｓＳＧのリフロー膜３６は、比較的低温でリフロ
ー処理が行え、Ａｌ（アルミニウム）電極３５等を形成
したときのＡｌの腐蝕やマイグレーションによる悪影響
が少なく配線の信頼性が高い等の特徴を有している。
法等によりＳｉＯ２の絶縁保護膜３３を形成し、この保
護膜３３上にＰｏｌｙ−Ｓｉ（多結晶シリコン）より成
るゲート電極３４や配線電極３５等を形成した後、ＰＳ
Ｇ（燐シリケート・ガラス）、ＢＰＳＧ（ホウ素・燐シ
リケート・ガラス）、ＡｓＳＧ（アンチモン・シリケー
ト・ガラス）のリフロー膜３６を形成している。この例
えばＡｓＳＧのリフロー膜３６は、比較的低温でリフロ
ー処理が行え、Ａｌ（アルミニウム）電極３５等を形成
したときのＡｌの腐蝕やマイグレーションによる悪影響
が少なく配線の信頼性が高い等の特徴を有している。
【０００５】次に、ＡｓＳＧリフロー膜３６上に、必要
に応じてＡｌ電極３７等を形成した後、表面安定化（パ
シベーション）用のＳｉＮ（窒化シリコン）膜３８をプ
ラズマＣＶＤ法により被着形成する。このプラズマＳｉ
Ｎ膜３８は、耐湿性や化学的安定性あるいは物理的安定
性に優れ、また比較的低温で被着形成が行えるという利
点を有している。
に応じてＡｌ電極３７等を形成した後、表面安定化（パ
シベーション）用のＳｉＮ（窒化シリコン）膜３８をプ
ラズマＣＶＤ法により被着形成する。このプラズマＳｉ
Ｎ膜３８は、耐湿性や化学的安定性あるいは物理的安定
性に優れ、また比較的低温で被着形成が行えるという利
点を有している。
【０００６】
【発明が解決しようとする課題】ところで、このような
ＡｓＳＧリフロー膜３６上にプラズマＳｉＮ膜３８を積
層形成した構造において、いわゆるフォーミング・アニ
ール処理を例えば３５０〜４５０℃の温度範囲で３０分
〜１２０分程度行うと、基板のＳｉとＳｉＯ２絶縁保護
膜３３との界面に存在する電荷の密度ＱＳＳが著しく増
大し、特に各ＦＥＴ素子３０，３０間の素子分離領域３
９の界面電荷密度Ｑｓｓが増加することによって、素子
間の絶縁分離が有効に行えなくなる。すなわち、通常の
Ｑｓｓの値は１〜５×１０１０ｃｍ−２程度であるのに
対し、上記構成におけるＱｓｓの値は１〜５×１２１２
ｃｍ−２にも達し、素子分離領域３９が略導通状態に近
くなってしまう。
ＡｓＳＧリフロー膜３６上にプラズマＳｉＮ膜３８を積
層形成した構造において、いわゆるフォーミング・アニ
ール処理を例えば３５０〜４５０℃の温度範囲で３０分
〜１２０分程度行うと、基板のＳｉとＳｉＯ２絶縁保護
膜３３との界面に存在する電荷の密度ＱＳＳが著しく増
大し、特に各ＦＥＴ素子３０，３０間の素子分離領域３
９の界面電荷密度Ｑｓｓが増加することによって、素子
間の絶縁分離が有効に行えなくなる。すなわち、通常の
Ｑｓｓの値は１〜５×１０１０ｃｍ−２程度であるのに
対し、上記構成におけるＱｓｓの値は１〜５×１２１２
ｃｍ−２にも達し、素子分離領域３９が略導通状態に近
くなってしまう。
【０００７】これは、プラズマＳｉＮ膜３８が［Ｈ］
（水素）を５〜２０ａｔｍ％と比較的多量に含んでいる
点が原因となって、上記アニール処理時に、プラズマＳ
ｉＮ膜３８の［Ｈ］が移動し、途中のリフロー膜３６に
捕らえられることなくＳｉ（基板）−ＳｉＯ２（保護
膜）界面にまで到達して電荷として蓄積され、いわゆる
フィールド反転現象が生じて上記素子分離領域のＳｉ-
ＳｉＯ２界面に擬似的なＮチャンネルが形成されてしま
うからと考えられている。
（水素）を５〜２０ａｔｍ％と比較的多量に含んでいる
点が原因となって、上記アニール処理時に、プラズマＳ
ｉＮ膜３８の［Ｈ］が移動し、途中のリフロー膜３６に
捕らえられることなくＳｉ（基板）−ＳｉＯ２（保護
膜）界面にまで到達して電荷として蓄積され、いわゆる
フィールド反転現象が生じて上記素子分離領域のＳｉ-
ＳｉＯ２界面に擬似的なＮチャンネルが形成されてしま
うからと考えられている。
【０００８】なお、光ＣＶＤ法やスパッタリング等によ
り被着形成されたＳｉＮ（窒化シリコン）膜にも水素が
含まれており、上述したプラズマＳｉＮ膜と同様な悪影
響が生じ得る。
り被着形成されたＳｉＮ（窒化シリコン）膜にも水素が
含まれており、上述したプラズマＳｉＮ膜と同様な悪影
響が生じ得る。
【０００９】また、配線電極にＡｌ（アルミニウム）を
用いる場合には、層間絶縁膜によるＡｌ腐蝕を防止する
ことが必要とされる。
用いる場合には、層間絶縁膜によるＡｌ腐蝕を防止する
ことが必要とされる。
【００１０】本発明は、このような実情に鑑み、水素を
含む窒化シリコン膜とが積層形成された半導体装置にお
ける基板と保護膜との界面の電荷密度の増大を抑えるこ
とが可能な半導体装置を提供することを目的とし、さら
にはＡｌ配線電極等の腐蝕を防止することが可能な半導
体装置を提供することを目的とする。
含む窒化シリコン膜とが積層形成された半導体装置にお
ける基板と保護膜との界面の電荷密度の増大を抑えるこ
とが可能な半導体装置を提供することを目的とし、さら
にはＡｌ配線電極等の腐蝕を防止することが可能な半導
体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上述の問題点を解決する
ために、本発明は、半導体基板に形成した保護膜上に水
素を含む第１の窒化シリコン膜がパシベーション膜とし
て積層形成されてなる半導体装置において、上記保護膜
と上記第１の窒化シリコン膜の間に、膜厚が１００〜５
００オングストロームの第２の窒化シリコン膜を上記保
護膜を覆うように形成したものである。
ために、本発明は、半導体基板に形成した保護膜上に水
素を含む第１の窒化シリコン膜がパシベーション膜とし
て積層形成されてなる半導体装置において、上記保護膜
と上記第１の窒化シリコン膜の間に、膜厚が１００〜５
００オングストロームの第２の窒化シリコン膜を上記保
護膜を覆うように形成したものである。
【００１２】
【作用】保護膜と上記第１の窒化シリコン膜の間に、保
護膜を覆うように形成された膜厚が１００〜５００オン
グストロームの第２の窒化シリコン膜により、半導体基
板と保護膜との界面に存在する電荷密度Ｑｓｓの増大を
防止するとともに、アルミニウム配線電極の腐食を防止
する。
護膜を覆うように形成された膜厚が１００〜５００オン
グストロームの第２の窒化シリコン膜により、半導体基
板と保護膜との界面に存在する電荷密度Ｑｓｓの増大を
防止するとともに、アルミニウム配線電極の腐食を防止
する。
【００１３】
【実施例】以下、本発明に係る好ましい実施例につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１４】図１は、本発明に係る半導体装置の要部を
示す概略断面図であり、Ｓｉ半導体基板１のＰ型領域の
表面に臨んで、Ｎ型のソース領域２Ｓ及びドレイン領域
２Ｄが、例えば拡散法等によりそれぞれ複数組形成され
ている。これらのソース領域２Ｓとドレイン領域２Ｄと
で挟まれた能動領域の上方には、膜厚の薄いＳｉＯ2等
より成るゲート絶縁膜３Ｇを介してＰｏｌｙ-Ｓｉ（多
結晶シリコン）よりなるゲート電極４Ｇが形成されてい
る。
示す概略断面図であり、Ｓｉ半導体基板１のＰ型領域の
表面に臨んで、Ｎ型のソース領域２Ｓ及びドレイン領域
２Ｄが、例えば拡散法等によりそれぞれ複数組形成され
ている。これらのソース領域２Ｓとドレイン領域２Ｄと
で挟まれた能動領域の上方には、膜厚の薄いＳｉＯ2等
より成るゲート絶縁膜３Ｇを介してＰｏｌｙ-Ｓｉ（多
結晶シリコン）よりなるゲート電極４Ｇが形成されてい
る。
【００１５】ここで、ゲート絶縁膜３Ｇについては、Ｓ
ｉ基板表面に対して例えば選択酸化法を施すことによ
り、他の部分の膜厚の厚い、例えば３０００〜８０００
Å程度のフィールド絶縁膜３Ｆとともに形成すればよ
い。フィールド絶縁膜３Ｆには、必要に応じて例えばＰ
ｏｌｙ−Ｓｉより成る配線電極４Ｗを形成しておけばよ
い。これらのゲート絶縁膜３Ｇ及びフィールド絶縁膜３
Ｆより成る絶縁保護膜３上には、ＳｉＮ（窒化シリコ
ン）薄膜５がプラズマＣＶＤ法や減圧ＣＶＤ法等により
被着形成される。このＳｉＮ薄膜５は、約１００Å程度
あるいはそれ以上で、ストレス等を考慮して５００Å以
下の厚みとすることが好ましい。このＳｉＮ薄膜５上に
は、ＡｓＳＧ（砒素シリケート・ガラス）が例えばＣＶ
Ｄ法により３０００〜８０００Å程度の厚みに被着形成
され、その後、例えば９００℃、１０分間程度の加熱に
よるリフロー処理（あるいはガラス・フロー処理）が施
されて、ＡｓＳＧリフロー膜６が形成されている。この
リフロー処理は、上記加熱時のガラスの流動現象を利用
して、エッチング緑部等の段部の傾斜をゆるくし、断線
等を防止するためのものである。
ｉ基板表面に対して例えば選択酸化法を施すことによ
り、他の部分の膜厚の厚い、例えば３０００〜８０００
Å程度のフィールド絶縁膜３Ｆとともに形成すればよ
い。フィールド絶縁膜３Ｆには、必要に応じて例えばＰ
ｏｌｙ−Ｓｉより成る配線電極４Ｗを形成しておけばよ
い。これらのゲート絶縁膜３Ｇ及びフィールド絶縁膜３
Ｆより成る絶縁保護膜３上には、ＳｉＮ（窒化シリコ
ン）薄膜５がプラズマＣＶＤ法や減圧ＣＶＤ法等により
被着形成される。このＳｉＮ薄膜５は、約１００Å程度
あるいはそれ以上で、ストレス等を考慮して５００Å以
下の厚みとすることが好ましい。このＳｉＮ薄膜５上に
は、ＡｓＳＧ（砒素シリケート・ガラス）が例えばＣＶ
Ｄ法により３０００〜８０００Å程度の厚みに被着形成
され、その後、例えば９００℃、１０分間程度の加熱に
よるリフロー処理（あるいはガラス・フロー処理）が施
されて、ＡｓＳＧリフロー膜６が形成されている。この
リフロー処理は、上記加熱時のガラスの流動現象を利用
して、エッチング緑部等の段部の傾斜をゆるくし、断線
等を防止するためのものである。
【００１６】なお、このリフロー処理前のＡｓＳＧ被着
形成後には、ソース、ドレイン各領域２Ｓ，２Ｄに対す
るコンタクト用の窓開け処理が施され、ソース、ドレイ
ン各電極７Ｓ，７Ｄが形成されることにより、Ｎチャン
ネルＭＯＳ型ＦＥＴ（電界効果トランジスタ）の素子が
形成される。
形成後には、ソース、ドレイン各領域２Ｓ，２Ｄに対す
るコンタクト用の窓開け処理が施され、ソース、ドレイ
ン各電極７Ｓ，７Ｄが形成されることにより、Ｎチャン
ネルＭＯＳ型ＦＥＴ（電界効果トランジスタ）の素子が
形成される。
【００１７】次に、ＡｓＳＧ膜６を例えば層間絶縁膜と
して用い、このＡｓＳＧ膜６上に必要に応じてＡｌ（ア
ルミニウム）等より成る配線電極８ａを形成した後、Ｐ
ＳＧ（燐シリケート・ガラス）を例えばＣＶＤ法等によ
り被着形成することにより、ＰＳＧ膜９を形成してい
る。このときのＰＳＧ膜９の厚みは３０００〜８０００
Åとしており、Ｐ（燐）の濃度は５重量％以下としてい
る。
して用い、このＡｓＳＧ膜６上に必要に応じてＡｌ（ア
ルミニウム）等より成る配線電極８ａを形成した後、Ｐ
ＳＧ（燐シリケート・ガラス）を例えばＣＶＤ法等によ
り被着形成することにより、ＰＳＧ膜９を形成してい
る。このときのＰＳＧ膜９の厚みは３０００〜８０００
Åとしており、Ｐ（燐）の濃度は５重量％以下としてい
る。
【００１８】次に、ＰＳＧ膜９上に、必要に応じてＡｌ
等より成る配線電極８ｂを形成した後、プラズマＣＶＤ
法によりＳｉＮ（窒化シリコン）膜１０を例えば７５０
０〜１２０００Å（０．７５〜１．２μｍ）程度の厚さ
に被着形成する。
等より成る配線電極８ｂを形成した後、プラズマＣＶＤ
法によりＳｉＮ（窒化シリコン）膜１０を例えば７５０
０〜１２０００Å（０．７５〜１．２μｍ）程度の厚さ
に被着形成する。
【００１９】このように、最上層のプラズマＳｉＮ膜１
０とＳｉＯ２等の絶縁保護膜３との間に、Ｐ（燐）濃度
が５重量％以下のＰＳＧ膜９と膜厚が約１００Å程度か
ら５００Å以下の範囲のＳｉＮ薄膜５とを設けた構造に
よれば、絶縁保護膜３のフィールド絶縁膜３ＦとＳｉ基
板１との界面電荷密度Ｑｓｓの増大を抑制することがで
きるのみならず、ＰＳＧ膜９のＰ濃度が比較的低いた
め、Ａｌ配線電極８ａ，８ｂ等の腐食を防止することが
できる。また、ＰＳＧ膜を用いているため、ＣＶＤ形成
したＳｉＯ２膜に比べて、ストレスの大幅な低減がで
き、減圧ＣＶＤ法によるＰＳＧ膜の形成の導入も可能と
なって、多層配線に好適である。さらに、この例では、
ＳｉＮ薄膜５とＰＳＧ膜９とが接していないので、Ｓｉ
Ｎ薄膜にクラックが発生することもない。
０とＳｉＯ２等の絶縁保護膜３との間に、Ｐ（燐）濃度
が５重量％以下のＰＳＧ膜９と膜厚が約１００Å程度か
ら５００Å以下の範囲のＳｉＮ薄膜５とを設けた構造に
よれば、絶縁保護膜３のフィールド絶縁膜３ＦとＳｉ基
板１との界面電荷密度Ｑｓｓの増大を抑制することがで
きるのみならず、ＰＳＧ膜９のＰ濃度が比較的低いた
め、Ａｌ配線電極８ａ，８ｂ等の腐食を防止することが
できる。また、ＰＳＧ膜を用いているため、ＣＶＤ形成
したＳｉＯ２膜に比べて、ストレスの大幅な低減がで
き、減圧ＣＶＤ法によるＰＳＧ膜の形成の導入も可能と
なって、多層配線に好適である。さらに、この例では、
ＳｉＮ薄膜５とＰＳＧ膜９とが接していないので、Ｓｉ
Ｎ薄膜にクラックが発生することもない。
【００２０】次に、図２は、本発明に係る半導体装置の
他の例を示す要部概略断面図であり、Ｓｉ基板１１上に
熱酸化法により形成されたＳｉＯ２より成る絶縁保護膜
１２上には、Ｐｏｌｙ−Ｓｉ等より成る配線電極１３が
形成され、この上に膜厚が１００Å程度以上５００Å以
下のＳｉＮ薄膜１４がプラズマＣＶＤ法や減圧ＣＶＤ法
等により被着形成される。このＳｉＮ薄膜１４上にＰ
（燐）濃度が５重量％以下のＰＳＧ膜１５が１０００Å
〜３０００Å程度の厚みに被着形成され、このＰＳＧ膜
１５上にＡｓＳＧ膜１６が３０００Å〜８０００Å程度
の厚みに被着形成され、リフロー処理される。
他の例を示す要部概略断面図であり、Ｓｉ基板１１上に
熱酸化法により形成されたＳｉＯ２より成る絶縁保護膜
１２上には、Ｐｏｌｙ−Ｓｉ等より成る配線電極１３が
形成され、この上に膜厚が１００Å程度以上５００Å以
下のＳｉＮ薄膜１４がプラズマＣＶＤ法や減圧ＣＶＤ法
等により被着形成される。このＳｉＮ薄膜１４上にＰ
（燐）濃度が５重量％以下のＰＳＧ膜１５が１０００Å
〜３０００Å程度の厚みに被着形成され、このＰＳＧ膜
１５上にＡｓＳＧ膜１６が３０００Å〜８０００Å程度
の厚みに被着形成され、リフロー処理される。
【００２１】ＡｓＳＧリフロー膜１６上には、必要に応
じてＡｌ等の配線電極１７を形成した後、Ｐ（燐）濃度
が５重量％以下のＰＳＧ膜１８を被着形成する。このＰ
ＳＧ膜１８上に、必要に応じてＡｌ等の配線電極１９を
形成した後、プラズマＣＶＤ法によりＳｉＮ膜２０を７
５００Å〜１２０００Å（０．７５μｍ〜１．２μｍ）
程度の膜厚に被着形成する。
じてＡｌ等の配線電極１７を形成した後、Ｐ（燐）濃度
が５重量％以下のＰＳＧ膜１８を被着形成する。このＰ
ＳＧ膜１８上に、必要に応じてＡｌ等の配線電極１９を
形成した後、プラズマＣＶＤ法によりＳｉＮ膜２０を７
５００Å〜１２０００Å（０．７５μｍ〜１．２μｍ）
程度の膜厚に被着形成する。
【００２２】この図２に示す半導体装置においても、前
述したものと同様に、絶縁保護膜１２とＳｉ基板１１と
の界面の電荷密度の増大を抑制でき、Ａｌ配線電極１
７，１８の腐食を防止できる。
述したものと同様に、絶縁保護膜１２とＳｉ基板１１と
の界面の電荷密度の増大を抑制でき、Ａｌ配線電極１
７，１８の腐食を防止できる。
【００２３】なお、本発明は、上述の実施例のみに限定
されるものではなく、リフロー膜としてはＡｓＳＧ膜以
外にもＰＳＧ膜、ＢＰＳＧ（ホウ素・燐シリケート・ガ
ラス）膜、ＳｂＳＧ（アンチモン・シリケート・ガラ
ス）膜や、これらの多層構造を用いることができる。ま
た、最上層のプラズマＳｉＮ膜の代わりに、光ＣＶＤ法
やスパッタリング法等により形成された水素を含むＳｉ
Ｎを用いた場合にも本発明を適用できることは勿論であ
る。
されるものではなく、リフロー膜としてはＡｓＳＧ膜以
外にもＰＳＧ膜、ＢＰＳＧ（ホウ素・燐シリケート・ガ
ラス）膜、ＳｂＳＧ（アンチモン・シリケート・ガラ
ス）膜や、これらの多層構造を用いることができる。ま
た、最上層のプラズマＳｉＮ膜の代わりに、光ＣＶＤ法
やスパッタリング法等により形成された水素を含むＳｉ
Ｎを用いた場合にも本発明を適用できることは勿論であ
る。
【００２４】
【発明の効果】上述したように、本発明に係る半導体装
置によれば、半導体基板と絶縁保護膜との間の界面電荷
密度Ｑｓｓの増大を抑制すると同時に、Ａｌ配線電極の
腐食を防止でき、また、ＣＶＤ法によるＳｉＯ２膜を層
間絶縁膜とする場合に比べてストレスの大幅な低減を図
ることができる。また、減圧ＣＶＤ法によるＰＳＧ膜形
成工程の導入も可能となり、多層配線に適用して好まし
いものである。
置によれば、半導体基板と絶縁保護膜との間の界面電荷
密度Ｑｓｓの増大を抑制すると同時に、Ａｌ配線電極の
腐食を防止でき、また、ＣＶＤ法によるＳｉＯ２膜を層
間絶縁膜とする場合に比べてストレスの大幅な低減を図
ることができる。また、減圧ＣＶＤ法によるＰＳＧ膜形
成工程の導入も可能となり、多層配線に適用して好まし
いものである。
【００２５】さらに、本発明に係る半導体装置によれ
ば、ＰＳＧ膜とＳｉＮ薄膜が直接接触することで起きる
ＳｉＮ薄膜のクラックを防ぐことができる。
ば、ＰＳＧ膜とＳｉＮ薄膜が直接接触することで起きる
ＳｉＮ薄膜のクラックを防ぐことができる。
【図１】本発明に係る半導体装置の一例を示す要部概略
断面図である。
断面図である。
【図２】本発明に係る半導体装置の他の例を示す要部概
略断面図である。
略断面図である。
【図３】従来例を示す概略断面図である。
１，１１ Ｓｉ基板、 ３，１２ 絶縁保護膜、 ５，
１４ ＳｉＮ薄膜、６，１６ ＡｓＳＧ膜、 ９，１
５，１８ ＰＳＧ膜、 ８ａ，８ｂ，１７，１９ Ａｌ
配線電極
１４ ＳｉＮ薄膜、６，１６ ＡｓＳＧ膜、 ９，１
５，１８ ＰＳＧ膜、 ８ａ，８ｂ，１７，１９ Ａｌ
配線電極
フロントページの続き (72)発明者 矢元 久良 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 4M104 BB02 EE06 EE12 EE15 EE17 GG09 GG14 GG15 HH20 5F033 HH04 HH08 QQ74 QQ75 RR06 RR12 RR13 RR14 RR15 SS08 SS11 SS13 SS14 SS15 TT02 XX17 XX18 5F058 BA05 BC08 BD01 BD02 BD06 BD10 BF02 BF04 BF07 BJ02 5F140 AA00 AA16 AB01 BA01 BF01 BF04 BK26 CA03 CA06 CB01 CC01 CC03 CC04 CC05 CC07 CC08 CC11 CC12 CC13 CC20
Claims (1)
- 【請求項１】 半導体基板に形成した保護膜上に水素を
含む第１の窒化シリコン膜がパシベーション膜として積
層形成されてなる半導体装置において、 上記保護膜と上記第１の窒化シリコン膜の間に、膜厚が
１００〜５００オングストロームの第２の窒化シリコン
膜が上記保護膜を覆うように形成され、 上記第２の窒化シリコン膜と上記第１の窒化シリコン膜
の間に燐の含有量が５重量％以下であるシリケート・ガ
ラス膜が少なくとも一層形成されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001229743A JP2002134614A (ja) | 2001-07-30 | 2001-07-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001229743A JP2002134614A (ja) | 2001-07-30 | 2001-07-30 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01221799A Division JP3237640B2 (ja) | 1999-01-20 | 1999-01-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002134614A true JP2002134614A (ja) | 2002-05-10 |
Family
ID=19062046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001229743A Pending JP2002134614A (ja) | 2001-07-30 | 2001-07-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002134614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103515417A (zh) * | 2012-06-29 | 2014-01-15 | 台湾积体电路制造股份有限公司 | 钝化方案 |
-
2001
- 2001-07-30 JP JP2001229743A patent/JP2002134614A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103515417A (zh) * | 2012-06-29 | 2014-01-15 | 台湾积体电路制造股份有限公司 | 钝化方案 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020903 |