KR950007960B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 금속배선구조를 도시한 단면도.
제2도는 종래의 금속배선구조를 나타낸 사진.
제3도는 본 발명의 금속배선구조를 도시한 단면도.
제4도는 본 발명의 금속배선구조를 나타낸 사진.
제5a도 내지 제5c도는 본 발명의 일실시예를 도시한 단면도.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 텅스텐을 이용한 금속배선구조 및 금속배선공정에 관한 것이다.
종래 64MDRAM급 이상의 반도체소자의 제조시 금속배선에 텅스텐막을 적용하는데 있어서 금속배선막의 하지층을 형성하는 CVD(Chemical Vapor Deposition)-산화막에 보이드(Void)가 생기는 문제가 있었다.
제1도에 도시한 종래의 금속배선구조를 참조하여 상기 문제점을 설명한다.
반도체기판(1)에 형성된 소자(도시하지 않음)의 보호등을 목적으로 예컨대 BPSG(Borophosphosilicate Glass)와 같은 CVD-산화막(5)을 증착하고 상기 CVD-산화막(5)을 플로우(Flow)시키기 위해 800℃이상의 온도에서 열처리한 후, 텅스텐막 증착을 위한 밀착층(Glue layer)(7)을 증착하고 텅스텐 금속배선(9)을 형성한 다음 다시 CVD-산화막(11)을 상기 텅스텐 금속배선위에 증착하고 800℃이상의 온도에서 열처리한다. 여기서 미설명부호 3은 예컨대 HTO(High Temperature Oxide)와 같은 절연층을 나타낸다.
상기한 바와 같이 종래방법에 의해 텅스텐금속배선을 형성한 후 금속배선위에 CVD-산화막을 증착하고 800℃이상의 온도에서 열처리를 진행하면 텅스텐막의 높은 열응력으로 인해 텅스텐금속배선 아래의 CVD-산화막내에 보이드가 생성된다(제2도 참조). 이와 같이 CVD-산화막 내에 보이드가 생성되면 후속공정이 매우 어려워지고, 소자의 신뢰성이 저하되게 된다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 텅스텐을 이용한 반도체소자의 금속배선형성시 금속배선 하지층에 형성되는 보이드를 방지하는 금속배선구조 및 금속배선형성방법을 제공하는데 그 목적이 있다. 상기 목적을 달성하기 위해 본 발명은 텅스텐을 이용하여 금속배선을 형성하는 반도체장치에 있어서, 반도체소자가 형성되어 있는 반도체기판상에 CVD-산화막이 형성되고, 상기 CVD-산화막위에 텅스텐밀착층 및 텅스텐금속배선이 형성되고, 상기 텅스텐밀착층위에 텅스텐밀착층 및 텅스텐금속배선이 형성되며, 상기 텅스텐밀착층의 하부 및 텅스텐금속배선의 상부에 제1열응력완충막과 제2열응력완충막이 각각 형성되고, 상기 제2열응력완충막위에 CVD-산화막이 형성되어 있는 것을 특징으로 하는 반도체장치 및 이를 제조하기 위한 방법으로서 텅스텐을 이용하여 금속배선을 형성하는 반도체장치의 제조방법에 있어서, 반도체소자가 형성된 반도체기판상에 CVD-산화막을 형성한 다음 상기 CVD-산화막위에 제1열응력완충막을 형성하고 상기 제1열응력완충막 위에 텅스텐밀착층과 텅스텐금속배선을 차례로 형성한 후, 상기 텅스텐금속배선위에 제2열응력완충막을 형성하고 상기 제2열응력완충막위에 다시 CVD-산화막을 증착하고 열처리 하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
이하, 첨부된 도면을 참조해서 본 발명을 상세히 설명한다.
제3도는 본 발명에 의한 금속배선구조를 도시한 단면도이다.
본 발명의 금속배선은 반도체기판(1)에 형성된 소자(도시하지 않음)를 보호하기 위하여 형성된 CVD-산화막(5)위에 텅스텐밀착층(7)과 텅스텐(9)을 사이에 두고 상부와 하부에 제1열응력완충막(6)과 제2열응력완충막(10)이 형성되어 있는 구조로 되어 있다. 상기 제1 및 제2열응력완충막(6,10)은 PE-SiH4산화막(Plasma Enhanced-SiH4SiO2) 또는 TEOS-산화막(Tetraorthosilicate-SiO2)과 같은 Compressive Stress를 갖는 막을 사용하여 형성한다.
상기와 같이 텅스텐 밀착층 및 텅스텐막의 상하에 열응력완충막을 형성함으로써 텅스텐의 열응력을 완화시켜 텅스텐금속배선 아래의 CVD-산화막내에 보이드가 생성되는 것을 방지할 수 있다(제4도 참조).
제5a도 내지 제5c도를 참조하여 본 발명에 의한 텅스텐금속배선을 DRAM의 비트선에 적용시킨 일실시예의 방법을 설명한다.
먼저, 제5a도에 도시한 바와 같이 반도체기판(1)에 게이트전극(2), 소오스/드레인(8A,8B)으로 이루어진 트랜지스터와 커패시터(도시하지 않음)등의 소자를 형성한 후, 이를 보호하기 위하여 HTO(3) 및 CVD-산화막(5)을 증착하고, CVD-산화막(5)위에 제1열응력완충막(6), 예컨대 PE-SiH4산화막을 500Å~2,000Å 두께로 형성한다. 이어서 상기 트랜지스터의 드레인영역(8B)에 콘택개구부를 형성한다.
다음에 제5b도에 도시한 바와 같이 콘택개구부가 형성된 반도체기판상에 텅스텐밀착층(7)과 텅스텐금속배선(9)을 형성한다.
이어서 제5c도에 도시한 바와 같이 텅스텐금속배선(9)위에 제2열응력완충막(10), 예컨대 PE-SiH4산화막을 500Å~2,000Å두께로 형성한 후, 상기 제2열응력완충막(10)위에 CVD-산화막(11)을 증착하고 열처리한다.
이상 상술한 바와 같이 본 발명에 의하면, 텅스텐을 금속배선으로 사용할 경우 텅스텐의 큰 열응력때문에 발생하는 텅스텐금속배선 아래의 CVD-산화막내 보이드의 생성을 방지할 수 있음에 따라 소자의 신뢰성을 향상시킬 수 있으며, 현재 DRAM의 비트선으로 사용되는 WSix를 비저항이 낮은 텅스텐으로 대체할 수 있어 소자의 동작속도를 증대시킬 수 있게 된다.
Claims (5)
- 텅스텐을 이용하여 금속배선을 형성하는 반도체장치에 있어서, 반도체소자가 형성되어 있는 반도체기판상에 CVD-산화막이 형성되고, 상기 CVD-산화막위에 텅스텐밀착층 및 텅스텐금속배선이 형성되며, 상기 텅스텐밀착층의 하부 및 텅스텐금속배선의 상부에 제1열응력완충막과 제2열응력완충막이 각각 형성되고, 상기 제2열응력완충막위에 CVD-산화막이 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제1 및 제2열응력완충막은 PE-SiH4산화막 또는 TEOS산화막임을 특징으로 하는 반도체장치.
- 텅스텐을 이용하여 금속배선을 형성하는 반도체장치의 제조방법에 있어서, 반도체소자가 형성된 반도체기판상에 CVD-산화막을 형성한 다음 상기 CVD-산화막위에 제1열응력완충막을 형성하고 상기 제1열응력완충막위에 텅스텐밀착층과 텅스텐금속배선을 차례로 형성한 후, 상기 텅스텐금속배선 위에 제2열응력완충막을 형성하고 상기 제2열완충막위에 다시 CVD-산화막을 증착하고 열처리하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제3항에 있어서, 상기 제1 및 제2열응력완충막은 PE-SiH4산화막 또는 TEOS산화막으로 형성함으로 특징으로 하는 반도체장치의 제조방법.
- 제4항에 있어서, 상기 제1 및 제2열응력완충막은 각각 500Å~2,000Å 두께로 형성함을 특징으로 하는 반도체장치의 제조방법.
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