KR950007958B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR950007958B1
KR950007958B1 KR1019920010609A KR920010609A KR950007958B1 KR 950007958 B1 KR950007958 B1 KR 950007958B1 KR 1019920010609 A KR1019920010609 A KR 1019920010609A KR 920010609 A KR920010609 A KR 920010609A KR 950007958 B1 KR950007958 B1 KR 950007958B1
Authority
KR
South Korea
Prior art keywords
film
bpsg
tungsten
metal wiring
semiconductor device
Prior art date
Application number
KR1019920010609A
Other languages
English (en)
Other versions
KR940001277A (ko
Inventor
신유균
고광만
김영선
Original Assignee
삼성전자주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 김광호 filed Critical 삼성전자주식회사
Priority to KR1019920010609A priority Critical patent/KR950007958B1/ko
Publication of KR940001277A publication Critical patent/KR940001277A/ko
Application granted granted Critical
Publication of KR950007958B1 publication Critical patent/KR950007958B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268

Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도는 종래의 금속배선구조를 도시한 단면도.
제2도는 본 발명의 금속배선구조를 도시한 단면도.
제3도는 본 발명의 일실시예를 도시한 단면도.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 텅스텐을 이용한 금속배선공정에 관한 것이다.
종래 64M DRAM급 이상의 반도체소자의 제조시 금속배선에 텅스텐막을 적용하는데 있어서 금속배선막의 하지층을 형성하는 BPSG(Borophospho silicate Glass)막에 보이드(Void)가 생기는 문제가 있었다.
제1도에 도시한 종래의 금속배선구조를 참조하여 상기 문제점을 설명한다.
반도체기판(1)상에 소자(도시하지 않음)를 형성하고 이를 보호할 목적으로 BPSG(3)를 증착한 후 800℃이상의 온도에서 플로우(flow)시킨다. 이어서 텅스텐막 형성을 위한 밀착층(Glue layer)으로서 TiN(4)을 증착하고 이 위에 텅스텐금속배선(5)을 형성한 다음, 다시 BPSG(6)를 증착하고 800℃이상의 온도에서 플로우시킨다.
상기한 바와 같이 종래 방법에 의해 텅스텐금속배선(5)을 형성한 후 금속배선위에 BPSG(6)를 증착하고 800℃이상의 온도에서 플로우를 진행하면 밀착층(4)과 텅스텐막(5)의 높은 열응력으로 인해 금속배선 아래의 BPSG막(3)에 보이드가 생성된다.
막의 열응력은 다음식으로 표현된다.
[수학식 1]
여기에서, σth : 막의 열응력
E : 증착된 막의 영의 계수(Young's modulus)
ν : 증착된 막의 포와손비(Poisson's ratio
αf : 증착된 막의 열팽창계수
αo : 기판의 열팽창계수
△T : 막 형성온도와 응력측정온도 차이
상기한 식에 나타난 바와 같이 증착된 막의 영의 계수와 열팽창계수가 크면 열응력이 크게 되는데 상기 종래방법에서 밀착층으로 사용한 TiN의 영의 계수와 열팽창계수는 각각 2.5dyne/㎠, 9.5ppm/℃로 매우 크기 때문에 이에 따라 열응력도 매우 크다. 따라서 텅스텐 금속배선에 TiN을 밀착층으로 사용하면 텅스텐 열응력에 의한 BPSG막내 보이드생성을 촉진하게 된다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 텅스텐막을 반도체소자의 금속배선으로 사용함에 있어 낮은 열응력을 갖는 막을 밀착층으로 사용하여 BPSG막내 보이드의 생성을 방지하는데에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 텅스텐을 이요하여 금속배선을 형성하는 반도체장치의 제조방법에 있어서, 반도체소자가 형성된 반도체기판상에 BPSG막을 형성한 후 다음 상기 BPSG막위에 열응력이 낮은 막으로 밀착층을 형성하고 상기 밀착층위에 텅스텐금속배선을 형성한 후, 다시 BPSG를 증착하고 플로우시키는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 열응력이 낮은 밀착층은 폴리실리콘, TiSi2또는 폴리실리콘/TiN, 폴리실리콘/TiSi2, 폴리실리콘/WSi2등의 낮은 열응력을 갖는 단일막 또는 이중막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
제2도에 본 발명에 의한 금속배선구조를 도시하였다.
본 발명은 반도체기판(1)위에 형성된 소자(도시되지 않음)를 보호하기 위하여 BPSG(3)를 증착한 다음 열응력이 낮은 폴리실리콘, TiSi2또는 폴리실리콘/TiN, 폴리실리콘/TiSi2, 폴리실리콘/WSi2와 같은 단일막 또는 이중막중의 어느 하나를 이용하여 밀착층(14)을 형성하고 이 말착층막에 텅스텐을 증착하여 금속배선을 형성한 후, 다시 BPSG(6)를 증착하고 플로우하여 보이드가 없는 BPSG(3)를 얻는다.
아래의 표에 본 발명에서 밀착층으로 사용한 막들의 영의 계수와 열팽창계수를 종래기술에서 밀착층으로 사용한 TiN막과 비교하여 나타내었다.
[표 1]
상기한 표에 나타난 바와 같이 본 발명에 밀착층으로 사용한 막들의 영의 계수 및 열팽창계수는 종래의 TiN막보다 작다. 따라서 열응력도 낮기 때문에 밀착층 하부의 BPSG막에 보이드가 생성되는 것을 방지할 수 있다.
제3도를 참조하여 본 발명의 일실시예를 설명하면 다음과 같다.
제3도는 본 발명에 의한 텅스텐금속배선을 DRAM의 비트선에 적용시킨 것으로, 반도체기판(1)상에 게이트전극(8), 소오스/드레인(9,10)으로 이루어진 트랜지스터와 커페시터(도시하지 않음)등의 소자를 형성한 후, 이를 보호하기 위하여 HTO(2), BPSG(3)를 증착한다.
이어서, 상기 증착된 BPSG(3)를 플로우시킨 다음 드레인영역(10)상의 BPSG (3)를 식각하여 콘택홀을 형성한다.
다음에 밀착층(14)으로서 TiSi2를 CVD(Chemical Vapor Deposition)법 또는 스퍼터(Sputter)법을 이용하여 상기 콘택홀이 형성된 BPSG(3)상에 증착한 후 이 TiSi2위에 텅스텐(5)을 증착하여 금속배선을 형성한다.
이어서 상기 텅스텐금속배선위에 다시 BPSG(6)를 증착하고 플로우시킨다.
이상 상술한 바와 같이 본 발명에 의하면, 열응력이 낮은 막을 밀착층으로 사용하여 텅스텐금속배선을 형성함으로써 텅스텐의 열응력을 완화시텨 금속배선 하부의 BPSG에 보이드가 생성되는 것을 방지할 수 있으므로 반도체소자의 신뢰성 향상을 도모할 수 있다.

Claims (2)

  1. 텅스텐을 이용하여 금속배선을 형성하는 반도체장치의 제조방법에 있어서, 반도체소자가 형성된 반도체기판상에 BPSG막을 형성한 다음 상기 BPSG막위에 열응력이 낮은 막으로 밀착층을 형성하고 상기 밀착층위에 텅스텐금속배선을 형성한 후, 다시 BPSG를 증착하고 플로우시키는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 밀착층은 폴리실리콘, TiSi2또는 폴리실리콘/TiN, 폴리실리콘/TiSi2, 폴리실리콘/WSi2등의 단일막 또는 이중막으로 형성함을 특징으로 하는 반도체장치의 제조방법.
KR1019920010609A 1992-06-18 1992-06-18 반도체장치의 제조방법 KR950007958B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920010609A KR950007958B1 (ko) 1992-06-18 1992-06-18 반도체장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920010609A KR950007958B1 (ko) 1992-06-18 1992-06-18 반도체장치의 제조방법

Publications (2)

Publication Number Publication Date
KR940001277A KR940001277A (ko) 1994-01-11
KR950007958B1 true KR950007958B1 (ko) 1995-07-21

Family

ID=19334884

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920010609A KR950007958B1 (ko) 1992-06-18 1992-06-18 반도체장치의 제조방법

Country Status (1)

Country Link
KR (1) KR950007958B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101595546B1 (ko) * 2014-10-07 2016-02-19 동국대학교 산학협력단 시각 피로도 측정 장치, 방법 및 컴퓨터프로그램

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100301425B1 (ko) * 1999-06-22 2001-11-01 박종섭 텅스텐 폴리사이드 구조의 반도체장치의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101595546B1 (ko) * 2014-10-07 2016-02-19 동국대학교 산학협력단 시각 피로도 측정 장치, 방법 및 컴퓨터프로그램

Also Published As

Publication number Publication date
KR940001277A (ko) 1994-01-11

Similar Documents

Publication Publication Date Title
US5563104A (en) Reduction of pattern sensitivity in ozone-teos deposition via a two-step (low and high temperature) process
US5223455A (en) Method of forming refractory metal film
US5310695A (en) Interconnect structure in semiconductor device and method for making the same
US5688718A (en) Method of CVD TiN barrier layer integration
JPH05504867A (ja) 集積回路の製造にモリブデン・プラグを使用するプロセス強化
KR940010214A (ko) 반도체 소자의 금속콘택 형성방법
KR950007958B1 (ko) 반도체장치의 제조방법
US5804498A (en) Method of making an underlayer to reduce pattern sensitivity of ozone-TEOS
US6054771A (en) Interconnection system in a semiconductor device
KR100275113B1 (ko) 반도체장치의강유전체캐패시터제조방법
JP2695324B2 (ja) 半導体装置の製造方法
JP2554634B2 (ja) 半導体装置の製造方法
US5946599A (en) Method of manufacturing a semiconductor IC device
KR100463236B1 (ko) 반도체소자의 베리어메탈
KR100543653B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR950007960B1 (ko) 반도체장치 및 그 제조방법
JP3295108B2 (ja) 半導体装置の製造方法
KR100237016B1 (ko) 반도체 소자의 금속배선 제조방법
KR0176197B1 (ko) 반도체 소자의 금속 배선층 형성 방법
KR950025868A (ko) 반도체 소자의 비트라인 형성방법
KR940009606B1 (ko) 반도체 소자의 비트라인 제조방법
JPH0669445A (ja) 半導体メモリ装置の製造方法
KR100247643B1 (ko) 금속 배선 형성용 반응 챔버 및 이를 이용한 반도체 소자의 금속배선 형성방법
KR940009636B1 (ko) 캐패시터의 플레이트 구조
KR100252915B1 (ko) 반도체소자의 배선구조 및 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060630

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee