KR100197980B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 다층 금속 배선 구조를 갖는 반도체 소자의 제조방법에 관한 것으로, 후속 공정의 열처리 공정으로 인하여 소자 내부로 불순물이 침투하여 드레인과 소오스 간의 절연성이 저하되거나 파괴되는 현상을 방지하기 위하여, 다층 금속 배선 사이에 형성되는 실리콘-리치 산화막이 포함된 층간절연막을 형성함으로써 층간절연막의 굴절율을 향상시켜 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 제조 방법
제1도는 종래 기술에 의한 금속배선 층간절연막이 적용된 2층 금속배선 구조의 CMOS 단면도.
제2도는 본 발명의 실시예에 의해 층간절연막이 적용된 2층 금속배선 구조의 CMOS 단면도.
제3도는 절연막의 굴절율과 절연파괴 임계전압과의 관계를 도시한 그래프도.
제4도는 절연막의 굴절율과 MOSFET의 핫 캐리어 동작수명과의 관계를 도시한 그래프도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 웰
3 : 소자분리막 4a, 4b, 4c : 게이트 전극
5a, 5b : 소오스 6a, 6b : 드레인
7 : BPSG막 8 : 제1층 금속배선
9a, 19a : 제1산화막 9b, 19b : SOG 막
9c, 19c : 제2산화막 19d : 실리콘 리치 산화막
10 : 제2층 금속배선 11 : 보호막
3' : 게이트산화막
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 다층 금속배선 사이에 형성되는 층간절연막의 굴절률을 증가시키므로써, 필드극성반전(Field inversion)현상을 방지하는 반도체 소자의 제조 방법에 관한 것이다.
종래의 다층의 금속배선 구조를 갖는 CMOS소자에서 SOG(Spin On Glass)를 사용한 층간절연막 평탄화 방법에 있어서, 마지막 층의 금속배선을 형성한 후 SiNx 보호막을 증착한다. 이때, 후속 열공정에 의해 SOG막과 SiNx 막에 포함된 H, OH, H2O 등이 소자 내부로 침투하여 기생 MOSFET의 드레인과 소오스간의 절연상이 저하되거나 파괴되는 필드극성반전 현상이 발생된다.
따라서, 드레인과 소오스간의 임계전압이 저하되고 누설전류가 증가하여 소자의 안정된 동작을 보장할 수 없는 문제가 발생한다.
종패 기술로 제조된 2층 금속배선 구조의 CMOS 소자의 형성방법을 제1도를 참조하면 다음과 같다.
반도체기판(1)에 P웰(2)을 형성하고, 상기 P웰의 표면에 게이트 산화막(3')과 필드산화막(3)을 형성한 다음, 그 상부에 게이트(4a, 4b, 4c)를 각각 형성하고 불순물을 기판으로 이온주입하여 드레인(5a, 5b)과 소오스(6a, 6b)을 형성하므로 인하여, 두 개의 정상적인 MOSFET(4b, 5a, 6b 또는 4c, 5b, 6a)와 기생 MOSFET(4a, 5a, 6a)가 형성된다. 그리고, 상기 전체 구조 상부에 BPSG막(7)을 증착하고 평탄화한 후 상기 BPSG막(7)의 소정부분에 제1층 금속배선(8)을 형성한다.
그리고, 전체구조 상부에 층간절연막(9a)을 증착하고, 평탄화용 층간 절연막(9b), 상부 층간절연막(9c)을 순차적으로 적층하고, 그 상부에 제2층 금속배선(10)을 형성한 다음, 그 상부에 SINx로 표면 보호막(11)을 형성한 것이다.
상기 하부 층간절연막(9a)은 PECVD 방법으로 제1산화막(9a)을 증착하고, 평탄화용 층간절연막(9b)는 SOG막으로 도포하고, 경화시킨 다음 상부 층간 절연막(9c)는 PECVD 방법으로 제2산화막을 증착한다.
그러나, SINx로 이루어진 표면 보호막을 증착하고 열처리하는 공정으로 인하여 n-채널 기생 MOSFET의 드레인(5a)과 소오스(6a) 간에 필드극성반전 현상이 발생하게 되는 문제점이 있다.
이러한 현상의 발생은 보호막(11) 내부의 수소가 아래쪽으로 확산돠어 SOG막(9b) 내부의 OH, CH3, H2O 등과 상호작용을 일으켜 반응물을 생성하고, 생성된 반응물은 층간절연막(9a)을 통과하여 소자 내부로 침투한다. 또, SOG막(9b) 내부의 OH, H2O 도 층간절연막(9a)을 통과하여 소자 내부로 침투하여 도우너(donor)형 불순물로 작용하거나 필드산화막(3)에 포지티브 전하(positive charge)를 유발하기 때문이다.
즉, 상기 필드극성반전 현상은 하부 층간절연막이 공정중에 생성되는 불순물이 소자내부로 침투하는 것을 차단하지 못하기 때문에 일어나는 현상으로써, 이로 인하여 n-채널 기생 MOSFET의 드레인과 소오스 간의 임계전압이 저하되고, 누설전류가 증가되어 결국 반도체 소자의 특성을 저하하고 동작불량을 유발하게 된다.
따라서, 본 발명에서는 하부 층간절연막의 특성을 향상시켜 기생 MOSFET의 드레인과 소오스간의 필드극성반전 현상을 방지하므로써, 소자의 신뢰성을 향상하는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은, 반도체기판 상부의 다층 금속배선 형성공정시 특성이 향상된 층간 절연막을 형성하는 반도체소자의 제조 방법에 있어서, 평탄화절연막 상부에 제1층 금속배선을 형성하는 단계와, 상기 제1층 금속배선 상부에 실리콘-리치 산화막을 형성하는 단계와, 전체표면상부에 평탄화된 SOG막을 도포하는 단계와, 상기 SOG막 상부에 산화막을 증착하는 단계와, 상기 산화막 상부에 제2층 금속배선을 형성하는 단계와, 전체표면상부에 보호막을 형성하는 단계를 포함하는 것을 제1특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은, 반도체기판 상부의 다층 금속배선 형성공정시 특성이 향상된 층간절연막을 형성하는 반도체소자의 제조 방법에 있어서, 평탄화절연막 상부에 제1층 금속배선을 형성하는 단계와, 상기 제1층 금속배선 상부에 제1산화막을 형성하는 단계와, 상기 제1산화막 상부에 실리콘-리치 산화막을 형성하는 단계와, 전체표면상부에 평탄화된 SOG막을 도포하는 단계와, 상기 SOG막 상부에 제2산화막을 증착하는 단계와, 상기 산화막 상부에 제2층 금속배선을 형성하는 단계와, 전체표면상부에 보호막을 형성하는 단계를 포함하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 의한 상세한 설명을 하기로 한다.
제2도는 본 발명의 실시예에 의한 반도체소자의 제조 방법을 도시한 단면도이다.
먼저, 반도체기판(1)에 P웰(2)을 형성하고, 상기 P웰의 표면에 게이트 산화막(3')과 필드산화막(3)을 형성한 다음, 그 상부에 게이트(4a, 4b, 4c)를 각각 형성하고 불순물을 기판으로 이온주입하여 드레인(5a, 5b)과 소오스(6a, 6b)을 형성하므로 인하여, 두 개의 정상적인 MOSFET(4b, 5a, 6b 또는 4c, 5b, 6a)와 기생 MOSFET(4a, 5a, 6a)가 형성된다.
상기 전체 구조 상부에 BPSG막(7)으로 평탄화절연막을 형성하고, 상기 BPSG막(7)의 소정부분에 제1층 금속배선(8)을 형성한다.
그리고, 전체 구조 상부에 하부 층간 절연막으로 제1산화막(19a)과 실리콘 리치(Si-rich) 산화막(19d)을 적층시켜 형성한다.
그 다음에, 그 상부에 평탄화용 층간 절연막으로 SOG막(19b)을 도포하고 이를 경화시킨 다음, 상기 SOG막(19b) 상부에 상부 층간 절연막으로 제2산화막(19c)을 증착한다.
그리고, 그 상부에 제2층 금속배선(10)을 형성한 다음, 그 상부에 SINx로 표면 보호막(11)을 증착한 후 열처리한다.
상기 제1, 제2 산화막(19a, 19c)는 PECVD 방법으로 증착한다.
상기 실리콘-리치 산화막(19d) 대신에 실리콘 질화산화막으로 형성하여도 동일한 효과를 얻을 수 있다.
상기 실리콘-리치 산화막은 통상의 PECVD법에 의한 실리콘산화막증착에 있어서, Si 소오스인 SiH4의 유입량을 증가시키고, O의 소오스인 N2O 양을 감소시켜 증착한다. 그리고, N2O 에 대한 SiH4의 입력비가 증가함에 따라 막의 굴절율이 1.55 이상으로 증가하게 된다. 막의 응력상태는 RF 파우어를 조절하여 -0.5 내지 -1.5 dyne/㎠의 압축 응력 상태로 한다.
상기 실리콘 질화 산화막은 통상의 PECVD 법에 의하여 증착되며 SiH4/N2O/NH3/N2의 반응기체를 사용하여 증착된다. 또, 막의 응력상태는 RF 파우어를 조절하여 -0.5 내지 -1.5 dyne/㎠ 로 한다. 이때, NH3/N2O/N2의 유입비가 증가함에 따라 막의 굴절율이 1.68 이상으로 증가하게 된다.
본 발명의 다른 실시예는 하부 층간 절연막으로 제1산화막과 실리콘 리치 산화막을 형성하는 대신에 하부 층간 절연막으로 실리콘 리치 산화막만 사용하는 것이다.
이는, 소자의 집적도가 증가함에 따라 제1금속배선의 간격이 감소하게 된다. 현재 256M DRAM급 소자의 경우는 제1층 금속배선의 간격이 0.4㎛ 이하이다.
따라서 제1산화막과 실리콘-리치 산화막을 적층하면, 금속배선간격이 너무 좁아져서 SOG막의 도포가 어렵기 때문이다.
제3도는 절연막의 굴절율과 소오스(n+)와 드레인(n+)간의 절연파괴 임계전압과의 관계를 도시한 그래프도로서, 굴절률이 높아짐에 따라 소오스와 드레인 절연파괴 임계전압이 증가함을 알 수 있다. 종래 기술의 제1산화막의 굴절율은 1.47 정도지만, 본 발명의 실리콘 리치 산화막은 1.55 내지 1.65 로 측정되며 실리콘 리치 산화막의 응력은 -0.5 내지 -1.5 dyne/㎠ 으로 측정된다.
또한, 실리콘 질화산화막은 1.68 내지 1.8 로 측정되며, 응력은 -0.5 내지 -1.5 dyne/㎠ 으로 측정된다.
제4도는 절연막의 굴절률과 MOSFET의 핫 캐리어 동작수명과의 관계를 도시한 그래프도로서, 굴절률이 높은 경우에 핫 캐리어 동작수명이 증가됨을 알 수 있다.
상술한 바와 같이 본 발명의 반도체소자의 제조방법은 실리콘 리치 산화막 또는 실리콘 질화 산화막을 하부 층간절연막으로 사용하여 기생 MOSFET의 드레인과 소오스간의 필드극성반전현상을 방지하므로써, 소자의 신뢰성을 향상하는 이점을 제공한다.

Claims (4)

  1. 반도체기판 상부의 다층 금속배선 형성공정시 특성이 향상된 층간절연막을 형성하는 반도체소자의 제조 방법에 있어서, 평탄화절연막 상부에 제1층 금속배선을 형성하는 단계와, 상기 제1층 금속배선 상부에 실리콘-리치 산화막을 형성하는 단계와, 전체표면상부에 평탄화된 SOG막을 도포하는 단계와, 상기 SOG막 상부에 산화막을 증착하는 단계와, 상기 산화막 상부에 제2층 금속배선을 형성하는 단계와, 전체표면상부에 보호막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 실리콘-리치 산화막은 PECVD법에 의하여 Si 소오스인 SiH4의 유입량을 증가시키고, O의 소오스인 N2O 양을 감소시켜 증착되며, 막의 응력상태는 -0.5 내지 -1.5 dyne/㎠으로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 반도체기판 상부의 다층 금속배선 형성공정시 특성이 향상된 층간절연막을 형성하는 반도체소자의 제조 방법에 있어서, 평탄화절연막 상부에 제1층 금속배선을 형성하는 단계와, 상기 제1층 금속배선 상부에 제1산화막을 형성하는 단계와, 상기 제1산화막 상부에 실리콘-리치 산화막을 형성하는 단계와, 전체표면상부에 평탄화된 SOG막을 도포하는 단계와, 상기 SOG막 상부에 제2산화막을 증착하는 단계와, 상기 산화막 상부에 제2층 금속배선을 형성하는 단계와, 전체표면상부에 보호막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 실리콘-리치 산화막은 PCEVD법에 의하여 Si 소오스인 SiH4의 유입량을 증가시키고, O의 소오스인 N2O 양을 감소시켜 증착되며, 막의 응력상태는 -0.5 내지 -1.5 dyne/㎠으로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002313968A (ja) * 2001-02-08 2002-10-25 Seiko Epson Corp 半導体装置およびその製造方法
JP5110783B2 (ja) 2004-10-28 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
CN111725180A (zh) * 2020-07-23 2020-09-29 华虹半导体(无锡)有限公司 用于功率mos器件的层间介质层结构及其制作方法
CN112635329A (zh) * 2020-12-14 2021-04-09 华虹半导体(无锡)有限公司 Dmos器件的层间介质层及其制作方法
CN115745417A (zh) * 2022-11-08 2023-03-07 福建华佳彩有限公司 一种使用在铟镓锌氧化物上的氮氧化硅成膜方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer
US5003062A (en) * 1990-04-19 1991-03-26 Taiwan Semiconductor Manufacturing Co. Semiconductor planarization process for submicron devices

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GB9619116D0 (en) 1996-10-23
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