JPH05343541A - 半導体素子の構造 - Google Patents
半導体素子の構造Info
- Publication number
- JPH05343541A JPH05343541A JP14938992A JP14938992A JPH05343541A JP H05343541 A JPH05343541 A JP H05343541A JP 14938992 A JP14938992 A JP 14938992A JP 14938992 A JP14938992 A JP 14938992A JP H05343541 A JPH05343541 A JP H05343541A
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- Japan
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- insulating film
- film
- layer
- interlayer insulating
- intermediate insulating
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Abstract
(57)【要約】
【目的】 本発明は、多層構造を有する半導体素子にお
ける絶縁膜、特に中間絶縁膜にO3 −TEOS膜、層間
絶縁膜にPE−TEOS膜を使用した構造に関するもの
で、この膜は低ストレスではあるが、膜中に含まれるO
H基による影響でトランジスタの寿命が劣化するという
問題点を解決することを目的とするものである。 【構成】 前記目的のため本発明は、中間絶縁膜(O3
−TEOS)5と層間絶縁膜(PE−TEOS)9との
間に耐湿性の層(例えばシリコン窒化膜)6を形成した
ものである。
ける絶縁膜、特に中間絶縁膜にO3 −TEOS膜、層間
絶縁膜にPE−TEOS膜を使用した構造に関するもの
で、この膜は低ストレスではあるが、膜中に含まれるO
H基による影響でトランジスタの寿命が劣化するという
問題点を解決することを目的とするものである。 【構成】 前記目的のため本発明は、中間絶縁膜(O3
−TEOS)5と層間絶縁膜(PE−TEOS)9との
間に耐湿性の層(例えばシリコン窒化膜)6を形成した
ものである。
Description
【0001】
【産業上の利用分野】この発明は、多層配線構造を有す
る半導体素子における、主に絶縁膜の構造に関するもの
である。
る半導体素子における、主に絶縁膜の構造に関するもの
である。
【0002】
【従来の技術】図2は、従来の多層配線構造をもつ半導
体素子の一例の断面図である。
体素子の一例の断面図である。
【0003】Si基板21上にフィールド酸化膜22を
例えばLOCOS(選択酸化)法により形成する。その
後、トランジスタのゲート酸化膜23,ゲート電極24
等を形成し、その後、絶縁膜層25を例えばBPSG
(ボロン・リン・シリケートガラス)膜等で形成し、コ
ンタクトホール26を開孔する。その後、CVD(化学
的気相成長)法によりW(タングステン)をコンタクト
ホール26に埋め込み、第1Al層27を形成する。そ
の後、層間絶縁膜28を形成し、スルーホール29を開
孔し、第2Al層30を形成する。層間絶縁膜28はか
ってはSOG(スピン・オン・グラス)塗布液をプラズ
マ酸化膜ではさむPE−SiO/SOG/PE−SiO
積層構造であったが、デバイスの縮小化により最近では
低ストレスで段差被覆性が優れているO3 −TEOS
(テトラエキシトラン)/PE−TEOS積層構造によ
り形成するようになった。
例えばLOCOS(選択酸化)法により形成する。その
後、トランジスタのゲート酸化膜23,ゲート電極24
等を形成し、その後、絶縁膜層25を例えばBPSG
(ボロン・リン・シリケートガラス)膜等で形成し、コ
ンタクトホール26を開孔する。その後、CVD(化学
的気相成長)法によりW(タングステン)をコンタクト
ホール26に埋め込み、第1Al層27を形成する。そ
の後、層間絶縁膜28を形成し、スルーホール29を開
孔し、第2Al層30を形成する。層間絶縁膜28はか
ってはSOG(スピン・オン・グラス)塗布液をプラズ
マ酸化膜ではさむPE−SiO/SOG/PE−SiO
積層構造であったが、デバイスの縮小化により最近では
低ストレスで段差被覆性が優れているO3 −TEOS
(テトラエキシトラン)/PE−TEOS積層構造によ
り形成するようになった。
【0004】
【発明が解決しようとする課題】以上述べたように、デ
バイスの縮小化により層間絶縁膜を従来のPE−SiO
/SOG/PE−SiO積層構造から最近はO3 −TE
OS/PE−TEOS積層構造により形成するようにな
った。しかしながら、図3に示すように、O3 −TEO
S/PE−TEOSは従来のPE−SiO/SOG/P
E−SiOよりトランジスタの寿命の劣化が見られる。
この原因の1つとして、従来のPE−SiO膜とPE−
TEOS膜の膜質の差が挙げられる。膜ストレス値はP
E−SiO膜が1×109 dyne/cm2 であるのに対し、
PE−TEOS膜は3×108 dyne/cm2 と従来より低
ストレスな膜であり、第1Al層のストレスマイグレー
ションに対し非常に有効な膜である。しかしながら、膜
中のSi−OH基の吸収係数はPE−SiO膜は1×1
02 であるのに対しPE−TEOS膜は、2×102と
従来より膜中に存在するOH基が多い。このOH基が、
その後の熱処理等により絶縁膜層を通り抜けトランジス
タ部近傍にトラップされ、トランジスタの寿命の劣化を
引き起こす一原因になっていると考えられる。
バイスの縮小化により層間絶縁膜を従来のPE−SiO
/SOG/PE−SiO積層構造から最近はO3 −TE
OS/PE−TEOS積層構造により形成するようにな
った。しかしながら、図3に示すように、O3 −TEO
S/PE−TEOSは従来のPE−SiO/SOG/P
E−SiOよりトランジスタの寿命の劣化が見られる。
この原因の1つとして、従来のPE−SiO膜とPE−
TEOS膜の膜質の差が挙げられる。膜ストレス値はP
E−SiO膜が1×109 dyne/cm2 であるのに対し、
PE−TEOS膜は3×108 dyne/cm2 と従来より低
ストレスな膜であり、第1Al層のストレスマイグレー
ションに対し非常に有効な膜である。しかしながら、膜
中のSi−OH基の吸収係数はPE−SiO膜は1×1
02 であるのに対しPE−TEOS膜は、2×102と
従来より膜中に存在するOH基が多い。このOH基が、
その後の熱処理等により絶縁膜層を通り抜けトランジス
タ部近傍にトラップされ、トランジスタの寿命の劣化を
引き起こす一原因になっていると考えられる。
【0005】この発明は以上述べた、低ストレスの膜を
層間絶縁膜層に用いた場合のトランジスタの劣化の問題
点を除去するため、中間絶縁膜層と層間絶縁膜の間に耐
湿性の優れた層を間に狭み層間絶縁膜層からのOH基を
トランジスタ部にトラップさせるのを防ぎ、トランジス
タ寿命の優れた素子を提供することを目的とする。
層間絶縁膜層に用いた場合のトランジスタの劣化の問題
点を除去するため、中間絶縁膜層と層間絶縁膜の間に耐
湿性の優れた層を間に狭み層間絶縁膜層からのOH基を
トランジスタ部にトラップさせるのを防ぎ、トランジス
タ寿命の優れた素子を提供することを目的とする。
【0006】
【課題を解決するための手段】この発明は前記目的のた
め、外層配線構造をもつ半導体素子において、中間絶縁
膜層と層間絶縁膜層との間に耐湿性の優れた層(例えば
窒化シリコン膜)を設けたものである。
め、外層配線構造をもつ半導体素子において、中間絶縁
膜層と層間絶縁膜層との間に耐湿性の優れた層(例えば
窒化シリコン膜)を設けたものである。
【0007】
【作用】前述のように本発明は、中間絶縁膜と層間絶縁
膜の間に耐湿の優れた層を狭んだ構造としたので、層間
絶縁膜中に含まれているOH基やH基等が中間絶縁膜を
通り抜けるのを上記の層で止めてしまう。従って、トラ
ンジスタ近傍へのトラップがなくなり、PE−TEOS
膜のように低ストレスな膜を用いてもトランジスタの寿
命の劣化が起こらなくなることが期待できる。
膜の間に耐湿の優れた層を狭んだ構造としたので、層間
絶縁膜中に含まれているOH基やH基等が中間絶縁膜を
通り抜けるのを上記の層で止めてしまう。従って、トラ
ンジスタ近傍へのトラップがなくなり、PE−TEOS
膜のように低ストレスな膜を用いてもトランジスタの寿
命の劣化が起こらなくなることが期待できる。
【0008】
【実施例】図1に、この発明の実施例を示す多層配線構
造をもつ半導体素子の製造工程図を示す。
造をもつ半導体素子の製造工程図を示す。
【0009】まず図1(a)に示す様に従来通り、Si
基板1上にフィールド酸化膜2を例えばLOCOS法に
より形成し、トランジスタのゲート酸化膜3,ゲート電
極4を形成し、その後、中間絶縁膜5を例えばBPSG
膜で形成する。
基板1上にフィールド酸化膜2を例えばLOCOS法に
より形成し、トランジスタのゲート酸化膜3,ゲート電
極4を形成し、その後、中間絶縁膜5を例えばBPSG
膜で形成する。
【0010】その後、図1(b)に示す様に、前記中間
絶縁膜5上に耐湿性に優れた層6(後述)を形成する。
絶縁膜5上に耐湿性に優れた層6(後述)を形成する。
【0011】その後、図1(c)に示すように、耐湿性
6,中間絶縁膜5の所定箇所にコンタクトホール7を開
孔する。
6,中間絶縁膜5の所定箇所にコンタクトホール7を開
孔する。
【0012】その後は図1(d)に示すように従来通
り、CVD法によりWをコンタクトホール7に埋め込
み、第1Al層8を形成する。その後、層間絶縁膜9と
してO3−TEOS/PE−TEOS積層膜を形成し、
スルーホール10を開孔後、第2Al層11を形成す
る。
り、CVD法によりWをコンタクトホール7に埋め込
み、第1Al層8を形成する。その後、層間絶縁膜9と
してO3−TEOS/PE−TEOS積層膜を形成し、
スルーホール10を開孔後、第2Al層11を形成す
る。
【0013】耐湿性の優れた層6としては、例えば、窒
化シリコン膜をLP−CVD法により形成する方法や、
中間絶縁膜5を形成後Nをインプランテーションにより
中間絶縁膜5の表面近傍に打ち込み、その後700℃程
度の熱処理により表面を窒化させる方法などがある。窒
化シリコン膜や窒素を多く含む酸化膜は最終保護膜とし
て用いられている事でわかるように耐湿性に優れてお
り、層間絶縁膜中のOH等が中間絶縁膜に達するのを止
める効果がある。
化シリコン膜をLP−CVD法により形成する方法や、
中間絶縁膜5を形成後Nをインプランテーションにより
中間絶縁膜5の表面近傍に打ち込み、その後700℃程
度の熱処理により表面を窒化させる方法などがある。窒
化シリコン膜や窒素を多く含む酸化膜は最終保護膜とし
て用いられている事でわかるように耐湿性に優れてお
り、層間絶縁膜中のOH等が中間絶縁膜に達するのを止
める効果がある。
【0014】
【発明の効果】以上説明したようにこの発明によれば、
中間絶縁膜と層間絶縁膜の間に耐湿の優れた層を狭んだ
構造としたので、層間絶縁膜中に含まれているOH基や
H基等が中間絶縁膜を通り抜けるのを上記の層で止めて
しまう。従って、トランジスタ近傍へのトラップがなく
なり、PE−TEOS膜のように低ストレスな膜を用い
てもトランジスタの寿命の劣化が起こらなくなることが
期待できる。
中間絶縁膜と層間絶縁膜の間に耐湿の優れた層を狭んだ
構造としたので、層間絶縁膜中に含まれているOH基や
H基等が中間絶縁膜を通り抜けるのを上記の層で止めて
しまう。従って、トランジスタ近傍へのトラップがなく
なり、PE−TEOS膜のように低ストレスな膜を用い
てもトランジスタの寿命の劣化が起こらなくなることが
期待できる。
【図1】本発明の実施例
【図2】従来例
【図3】層間絶縁膜によるトランジスタ寿命説明図
1 基板 5 中間絶縁膜 6 耐湿性層 9 層間絶縁膜
Claims (1)
- 【請求項1】 多層配線構造を有する半導体素子の構造
として、 中間絶縁膜としてのO3 −TEOS膜と層間絶縁膜とし
てのPE−TEOS膜との間に、耐湿性の層を有するこ
とを特徴とする半導体素子の構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14938992A JPH05343541A (ja) | 1992-06-09 | 1992-06-09 | 半導体素子の構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14938992A JPH05343541A (ja) | 1992-06-09 | 1992-06-09 | 半導体素子の構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05343541A true JPH05343541A (ja) | 1993-12-24 |
Family
ID=15474061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14938992A Pending JPH05343541A (ja) | 1992-06-09 | 1992-06-09 | 半導体素子の構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05343541A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06169021A (ja) * | 1992-11-30 | 1994-06-14 | Nec Corp | 半導体装置及びその製造方法 |
US5592024A (en) * | 1993-10-29 | 1997-01-07 | Kabushiki Kaisha Toshiba | Semiconductor device having a wiring layer with a barrier layer |
US6071784A (en) * | 1997-08-29 | 2000-06-06 | Advanced Micro Devices, Inc. | Annealing of silicon oxynitride and silicon nitride films to eliminate high temperature charge loss |
CN103219235A (zh) * | 2013-04-03 | 2013-07-24 | 无锡华润上华科技有限公司 | 一种改善高压器件晶体管漏电的方法 |
-
1992
- 1992-06-09 JP JP14938992A patent/JPH05343541A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06169021A (ja) * | 1992-11-30 | 1994-06-14 | Nec Corp | 半導体装置及びその製造方法 |
US5592024A (en) * | 1993-10-29 | 1997-01-07 | Kabushiki Kaisha Toshiba | Semiconductor device having a wiring layer with a barrier layer |
US6794286B2 (en) | 1993-10-29 | 2004-09-21 | Kabushiki Kaisha Toshiba | Process for fabricating a metal wiring and metal contact in a semicondutor device |
US6071784A (en) * | 1997-08-29 | 2000-06-06 | Advanced Micro Devices, Inc. | Annealing of silicon oxynitride and silicon nitride films to eliminate high temperature charge loss |
CN103219235A (zh) * | 2013-04-03 | 2013-07-24 | 无锡华润上华科技有限公司 | 一种改善高压器件晶体管漏电的方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010918 |