JPH09139383A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09139383A JPH09139383A JP30497095A JP30497095A JPH09139383A JP H09139383 A JPH09139383 A JP H09139383A JP 30497095 A JP30497095 A JP 30497095A JP 30497095 A JP30497095 A JP 30497095A JP H09139383 A JPH09139383 A JP H09139383A
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- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 半導体基板と保護膜との界面の電荷の密度を
低下させ、配線材の腐食を防止する。 【解決手段】 半導体基板に形成した保護膜上に、少な
くとも一層の不純物を含むシリケート・ガラス膜と、水
素を含む窒化シリコン膜とを有する半導体装置におい
て、上記保護膜とシリケート・ガラス膜の間に保護膜と
接して窒化シリコン膜を形成するとともに、この窒化シ
リコン膜と上記水素を含む窒素シリコン膜の間に燐の含
有量が５重量％以下のシリケート・ガラス膜を少なくと
も一層形成する。保護膜と接して形成される窒化シリコ
ン膜の膜厚は、１００〜５００オングストロームであ
る。
低下させ、配線材の腐食を防止する。 【解決手段】 半導体基板に形成した保護膜上に、少な
くとも一層の不純物を含むシリケート・ガラス膜と、水
素を含む窒化シリコン膜とを有する半導体装置におい
て、上記保護膜とシリケート・ガラス膜の間に保護膜と
接して窒化シリコン膜を形成するとともに、この窒化シ
リコン膜と上記水素を含む窒素シリコン膜の間に燐の含
有量が５重量％以下のシリケート・ガラス膜を少なくと
も一層形成する。保護膜と接して形成される窒化シリコ
ン膜の膜厚は、１００〜５００オングストロームであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板に複数
個のＭＯＳ ＦＥＴ等の素子が形成された半導体装置に
関する。
個のＭＯＳ ＦＥＴ等の素子が形成された半導体装置に
関する。
【０００２】
【従来の技術】例えば、ＮチャンネルＭＯＳ型ＦＥＴ
（電界効果トランジスタ）あるいはバイポーラ・トラン
ジスタを有するＩＣ（集積回路）やＬＳＩ（大規模集積
回路）等の半導体装置において、半導体基板上にＡｓＳ
Ｇ（砒素シリケート・ガラス）等より成るリフロー膜を
形成し、さらにこのリフロー膜上に直接あるいはＳｉＯ
2層を介してプラズマＳｉＮ（窒化シリコン）膜を形成
した構造が知られている。
（電界効果トランジスタ）あるいはバイポーラ・トラン
ジスタを有するＩＣ（集積回路）やＬＳＩ（大規模集積
回路）等の半導体装置において、半導体基板上にＡｓＳ
Ｇ（砒素シリケート・ガラス）等より成るリフロー膜を
形成し、さらにこのリフロー膜上に直接あるいはＳｉＯ
2層を介してプラズマＳｉＮ（窒化シリコン）膜を形成
した構造が知られている。
【０００３】すなわち、図３はこのような半導体装置の
一例として、ＮチャンネルＭＯＳ型ＦＥＴ３０，３０を
有するＩＣあるいはＬＳＩの一部を示している。この第
３図において、例えばＮ型シリコン半導体基板３１の表
面に臨んでＰ型領域３２が形成され、このＰ型領域３２
の表面に臨んで上記ＦＥＴ素子３０，３０のソース、ド
レイン領域となるＮ+型領域が拡散法等により形成され
ている。ここで、Ｐ型領域３２の表面には選択酸化法等
によりＳｉ０2の絶縁保護層膜３３を形成し、この保護
層膜３３上にＰｏｌｙ−Ｓｉ（多結晶シリコン）より成
るゲート電極３４や配線電極３５等を形成した後、ＰＳ
Ｇ（燐シリケート・ガラス），ＢＰＳＧ（ホウ素・燐シ
リケート・ガラス），ＡｓＳＧ（アンチモン・シリケー
ト・ガラス）のリフロー膜３６を形成している。この例
えばＡｓＳＧのリフロー膜３６は、比較的低温でリフロ
ー処理が行え、Ａｌ（アルミニウム）電極３５等を形成
したときのＡｌの腐食やマイグレーションによる悪影響
が少なく配線の信頼性が高い等の特徴を有している。次
に、ＡｓＳＧリフロー膜３６上に、必要に応じてＡｌ電
極３７等を形成した後、表面安定化（パシベーション）
用のＳｉＮ（窒化シリコン）膜３８をプラズマＣＶＤ法
により被着形成する。このプラズマＳｉＮ膜３８は、耐
湿性や化学的安定性あるいは物理的安定性に優れ、また
比較的低温で被着形成が行えるという利点を有してい
る。
一例として、ＮチャンネルＭＯＳ型ＦＥＴ３０，３０を
有するＩＣあるいはＬＳＩの一部を示している。この第
３図において、例えばＮ型シリコン半導体基板３１の表
面に臨んでＰ型領域３２が形成され、このＰ型領域３２
の表面に臨んで上記ＦＥＴ素子３０，３０のソース、ド
レイン領域となるＮ+型領域が拡散法等により形成され
ている。ここで、Ｐ型領域３２の表面には選択酸化法等
によりＳｉ０2の絶縁保護層膜３３を形成し、この保護
層膜３３上にＰｏｌｙ−Ｓｉ（多結晶シリコン）より成
るゲート電極３４や配線電極３５等を形成した後、ＰＳ
Ｇ（燐シリケート・ガラス），ＢＰＳＧ（ホウ素・燐シ
リケート・ガラス），ＡｓＳＧ（アンチモン・シリケー
ト・ガラス）のリフロー膜３６を形成している。この例
えばＡｓＳＧのリフロー膜３６は、比較的低温でリフロ
ー処理が行え、Ａｌ（アルミニウム）電極３５等を形成
したときのＡｌの腐食やマイグレーションによる悪影響
が少なく配線の信頼性が高い等の特徴を有している。次
に、ＡｓＳＧリフロー膜３６上に、必要に応じてＡｌ電
極３７等を形成した後、表面安定化（パシベーション）
用のＳｉＮ（窒化シリコン）膜３８をプラズマＣＶＤ法
により被着形成する。このプラズマＳｉＮ膜３８は、耐
湿性や化学的安定性あるいは物理的安定性に優れ、また
比較的低温で被着形成が行えるという利点を有してい
る。
【０００４】
【発明が解決しようとする課題】ところで、このような
ＡｓＳＧリフロー膜３６上にプラズマＳｉＮ膜３８を積
層形成した構造において、いわゆるフォーミング・アニ
ールを例えば３５０〜４５０℃の温度範囲で３０分〜１
２０分程度行うと、基板のＳｉとＳｉＯ2絶縁保護膜３
３との界面に存在する電荷の密度ＱSSが著しく増大し、
特に各ＦＥＴ素子３０，３０間の素子分離領域３９の界
面電荷密度ＱSSが増大することによって、素子間の絶縁
分離が有効に行えなくなる。すなわち、通常のＱSSの値
は１〜５×１０10ｃｍ-2程度であるのに対し、上記構成
におけるＱSSの値は１〜５×１２12ｃｍ-2にも達し、素
子分離領域３９が略導通状態に近くなってしまう。
ＡｓＳＧリフロー膜３６上にプラズマＳｉＮ膜３８を積
層形成した構造において、いわゆるフォーミング・アニ
ールを例えば３５０〜４５０℃の温度範囲で３０分〜１
２０分程度行うと、基板のＳｉとＳｉＯ2絶縁保護膜３
３との界面に存在する電荷の密度ＱSSが著しく増大し、
特に各ＦＥＴ素子３０，３０間の素子分離領域３９の界
面電荷密度ＱSSが増大することによって、素子間の絶縁
分離が有効に行えなくなる。すなわち、通常のＱSSの値
は１〜５×１０10ｃｍ-2程度であるのに対し、上記構成
におけるＱSSの値は１〜５×１２12ｃｍ-2にも達し、素
子分離領域３９が略導通状態に近くなってしまう。
【０００５】これは、プラズマＳｉＮ膜３８が〔Ｈ〕
（水素）を５〜２０ａｔｍ％と比較的多量に含んでいる
・、及び上記リフロー膜３６となるＡｓＳＧあるいはＳ
ｂＳＧ等をＣＶＤ形成するときのソース・ガスにＡｓＣ
ｌ2やＳｂＣｌ2等のＣｌ（塩素）系ガスを用いている点
が原因となって、上記アニール処理時に、プラズマＳｉ
Ｎ膜３８の〔Ｈ〕が移動し、途中のリフロー膜３６に捕
えられることなくＳｉ（基板）―ＳｉＯ2（保護層）界
面にまで到達して電荷として蓄積され、いわゆるフィー
ルド反転現象が生じて上記素子分離領域のＳｉ―ＳｉＯ
2界面に疑似的なＮチャンネル形成されてしまうからと
考えられている。
（水素）を５〜２０ａｔｍ％と比較的多量に含んでいる
・、及び上記リフロー膜３６となるＡｓＳＧあるいはＳ
ｂＳＧ等をＣＶＤ形成するときのソース・ガスにＡｓＣ
ｌ2やＳｂＣｌ2等のＣｌ（塩素）系ガスを用いている点
が原因となって、上記アニール処理時に、プラズマＳｉ
Ｎ膜３８の〔Ｈ〕が移動し、途中のリフロー膜３６に捕
えられることなくＳｉ（基板）―ＳｉＯ2（保護層）界
面にまで到達して電荷として蓄積され、いわゆるフィー
ルド反転現象が生じて上記素子分離領域のＳｉ―ＳｉＯ
2界面に疑似的なＮチャンネル形成されてしまうからと
考えられている。
【０００６】なお、光ＣＶＤ法やスパッタリング等によ
り被着形成されたＳｉＮ（窒化シリコン）膜にも水素が
含まれており、上述したプラズマＳｉＮ膜と同様な悪影
響が生じ得る。
り被着形成されたＳｉＮ（窒化シリコン）膜にも水素が
含まれており、上述したプラズマＳｉＮ膜と同様な悪影
響が生じ得る。
【０００７】また、配線電極にＡｌ（アルミニウム）を
用いる場合には、層間絶縁膜によるＡｌ腐食を防止する
ことが必要とされる。
用いる場合には、層間絶縁膜によるＡｌ腐食を防止する
ことが必要とされる。
【０００８】本発明は、このような実情に鑑み、ＡｓＳ
Ｇ等のシリケート・ガラスによりリフロー膜と、水素を
含む窒化シリコン膜とが積層形成された半導体装置にお
ける基板と保護層との界面の電荷密度の増大を抑えると
ともに、Ａｌ配線電極等の腐食を防止可能な半導体装置
の提供を目的とする。
Ｇ等のシリケート・ガラスによりリフロー膜と、水素を
含む窒化シリコン膜とが積層形成された半導体装置にお
ける基板と保護層との界面の電荷密度の増大を抑えると
ともに、Ａｌ配線電極等の腐食を防止可能な半導体装置
の提供を目的とする。
【０００９】
【課題を解決するための手段】上述の問題点を解決する
ために本発明の半導体装置は、半導体基板に形成した保
護膜上に、少なくとも一層の不純物を含むシリケート・
ガラス膜と、水素を含む窒化シリコン膜とを有する半導
体装置において、上記保護膜とシリケート・ガラス膜の
間に保護膜と接して窒化シリコン膜が形成されるととも
に、この窒化シリコン膜と上記水素を含む窒素シリコン
膜の間に燐の含有量が５重量％以下のシリケート・ガラ
ス膜が少なくとも一層形成されていることを特徴として
いる。
ために本発明の半導体装置は、半導体基板に形成した保
護膜上に、少なくとも一層の不純物を含むシリケート・
ガラス膜と、水素を含む窒化シリコン膜とを有する半導
体装置において、上記保護膜とシリケート・ガラス膜の
間に保護膜と接して窒化シリコン膜が形成されるととも
に、この窒化シリコン膜と上記水素を含む窒素シリコン
膜の間に燐の含有量が５重量％以下のシリケート・ガラ
ス膜が少なくとも一層形成されていることを特徴として
いる。
【００１０】ここで、保護膜と接して形成される窒化シ
リコン膜の膜厚は、１００〜５００オングストロームと
することが好ましい。このように非常に薄い膜とするこ
とで、この窒化シリコン膜に含まれる水素がわずかなも
のとなり、その悪影響を回避することができる。
リコン膜の膜厚は、１００〜５００オングストロームと
することが好ましい。このように非常に薄い膜とするこ
とで、この窒化シリコン膜に含まれる水素がわずかなも
のとなり、その悪影響を回避することができる。
【００１１】本発明では、保護膜と窒化シリコン膜との
間に、５重量％以下のＰＳＧ膜とＳｉＮ膜とを設けたこ
とにより、半導体基板と保護膜との界面に存在する電荷
密度ＱSSの増大を防止できるとともに、Ａｌ（アルミニ
ウム）配線電極の腐食も防止できる。
間に、５重量％以下のＰＳＧ膜とＳｉＮ膜とを設けたこ
とにより、半導体基板と保護膜との界面に存在する電荷
密度ＱSSの増大を防止できるとともに、Ａｌ（アルミニ
ウム）配線電極の腐食も防止できる。
【００１２】また、保護膜と窒化シリコンとの間に、薄
膜のＳｉＮ膜を保護膜上に設けたことにより、半導体基
板と保護膜との界面に存在する電荷密度ＱSS及び素子分
離領域の界面電荷密度の増大を防止することができる。
膜のＳｉＮ膜を保護膜上に設けたことにより、半導体基
板と保護膜との界面に存在する電荷密度ＱSS及び素子分
離領域の界面電荷密度の増大を防止することができる。
【００１３】
【発明の実施の形態】以下、本発明に係る好ましい実施
例について、図面を参照にしながら説明する。
例について、図面を参照にしながら説明する。
【００１４】図１は本発明の第１の実施例の要部を示す
略断面図であり、Ｓｉ半導体基板１のＰ型領域の表面に
臨んで、Ｎ型のソース領域２Ｓ及びドレイン領域２Ｄが
例えば拡散法等によりそれぞれ複数組形成されている。
これらのソース領域２Ｓとドレイン領域２Ｄとで挟まれ
た能動領域の上方には、膜厚の薄いＳｉＯ2等より成る
ゲート絶縁膜３Ｇを介してＰｏｌｙ―Ｓｉ（多結晶シリ
コン）より成るゲート電極４Ｇが形成されている。ここ
で、ゲート絶縁膜３Ｇについては、Ｓｉ基板表面に対し
て例えば選択酸化法を施すことにより、他の部分の膜厚
の厚い（例えば３０００〜８０００オングストローム程
度の）フィールド絶縁膜３Ｆとともに形成すれば良い。
フィールド絶縁膜３Ｆには、必要に応じて例えばＰｏｌ
ｙ―Ｓｉより成る配線電極４を形成しておけば良い。こ
れらのゲート絶縁膜３Ｇ及びフィールド絶縁膜３Ｆより
成る絶縁保護膜３上には、ＳｉＮ（窒化シリコン）薄膜
５がプラズマＣＶＤ法等により被着形成される。このＳ
ｉＮ薄膜５は、約１００オングストロームの厚みとする
ことが望ましい。このＳｉＮ薄膜５上には、ＡｓＳＧ
（砒素シリケート・ガラス）が例えばＣＶＤ法により３
０００〜８０００オングストローム程度の厚みに被着形
成され、その後、例えば９００℃、１０分間程度の加熱
によるリフロー処理（あるいはガラス・フロー処理）が
施されて、ＡｓＳＧリフロー膜６が形成されている。こ
のリフロー処理は、上記加熱時のガラスの流動現象を利
用して、エッチング縁部等の段部の傾斜をゆるくし、断
線等を防止するためのものである。
略断面図であり、Ｓｉ半導体基板１のＰ型領域の表面に
臨んで、Ｎ型のソース領域２Ｓ及びドレイン領域２Ｄが
例えば拡散法等によりそれぞれ複数組形成されている。
これらのソース領域２Ｓとドレイン領域２Ｄとで挟まれ
た能動領域の上方には、膜厚の薄いＳｉＯ2等より成る
ゲート絶縁膜３Ｇを介してＰｏｌｙ―Ｓｉ（多結晶シリ
コン）より成るゲート電極４Ｇが形成されている。ここ
で、ゲート絶縁膜３Ｇについては、Ｓｉ基板表面に対し
て例えば選択酸化法を施すことにより、他の部分の膜厚
の厚い（例えば３０００〜８０００オングストローム程
度の）フィールド絶縁膜３Ｆとともに形成すれば良い。
フィールド絶縁膜３Ｆには、必要に応じて例えばＰｏｌ
ｙ―Ｓｉより成る配線電極４を形成しておけば良い。こ
れらのゲート絶縁膜３Ｇ及びフィールド絶縁膜３Ｆより
成る絶縁保護膜３上には、ＳｉＮ（窒化シリコン）薄膜
５がプラズマＣＶＤ法等により被着形成される。このＳ
ｉＮ薄膜５は、約１００オングストロームの厚みとする
ことが望ましい。このＳｉＮ薄膜５上には、ＡｓＳＧ
（砒素シリケート・ガラス）が例えばＣＶＤ法により３
０００〜８０００オングストローム程度の厚みに被着形
成され、その後、例えば９００℃、１０分間程度の加熱
によるリフロー処理（あるいはガラス・フロー処理）が
施されて、ＡｓＳＧリフロー膜６が形成されている。こ
のリフロー処理は、上記加熱時のガラスの流動現象を利
用して、エッチング縁部等の段部の傾斜をゆるくし、断
線等を防止するためのものである。
【００１５】なお、例えばこのリフロー処理前の上記Ａ
ｓＳＧ被着形成後には、ソース、ドレイン各電極７Ｓ，
７Ｄが形成されることにより、ＮチャンネルＭＯＳ型Ｆ
ＥＴ（電界効果トランジスタ）の素子が形成されるわけ
である。
ｓＳＧ被着形成後には、ソース、ドレイン各電極７Ｓ，
７Ｄが形成されることにより、ＮチャンネルＭＯＳ型Ｆ
ＥＴ（電界効果トランジスタ）の素子が形成されるわけ
である。
【００１６】次に、ＡｓＳＧ膜６を例えば層間絶縁膜と
して用い、このＡｓＳＧ膜６上に必要に応じてＡｌ（ア
ルミニウム）等より成る配線電極８ａを形成した後、Ｐ
ＳＧ（燐シリケート・ガラス）を例えばＣＶＤ法により
被着形成することにより、ＰＳＧ膜９を形成している。
この時のＰＳＧ膜９の厚みは３０００〜８０００オング
ストロームとしており、Ｐ（燐）の濃度は５重量％以下
としている。
して用い、このＡｓＳＧ膜６上に必要に応じてＡｌ（ア
ルミニウム）等より成る配線電極８ａを形成した後、Ｐ
ＳＧ（燐シリケート・ガラス）を例えばＣＶＤ法により
被着形成することにより、ＰＳＧ膜９を形成している。
この時のＰＳＧ膜９の厚みは３０００〜８０００オング
ストロームとしており、Ｐ（燐）の濃度は５重量％以下
としている。
【００１７】次に、ＰＳＧ膜９上に、必要に応じてＡｌ
等より成る配線電極８ｂを形成した後、プラズマＣＶＤ
法によりＳｉＮ（窒化シリコン）膜１０を例えば７５０
０〜１２０００オングストローム（０．７５〜１．２μ
ｍ）程度の厚さに被着形成する。
等より成る配線電極８ｂを形成した後、プラズマＣＶＤ
法によりＳｉＮ（窒化シリコン）膜１０を例えば７５０
０〜１２０００オングストローム（０．７５〜１．２μ
ｍ）程度の厚さに被着形成する。
【００１８】このように、最上層のプラズマＳｉＮ膜１
０とＳｉＯ2等の絶縁保護層３との間に、Ｐ（燐）濃度
が５重量％以下のＰＳＧ膜９と膜厚が約１００オングス
トローム程度から５００オングストローム以下の範囲の
ＳｉＮ薄膜５とを設けた構造によれば、絶縁保護膜３の
フィールド絶縁膜３ＦとＳｉ基板１との界面電荷密度Ｑ
SSの増大を抑制することができるのみならず、ＰＳＧ膜
９のＰ濃度が比較的低いため、Ａｌ配線電極８ａ，８ｂ
等の腐食を防止することができる。また、ＰＳＧ膜を用
いているため、ＣＶＤ形成したＳｉＯ2膜に比べて、ス
トレスの大幅な低減ができ減圧ＣＶＤ法によるＰＳＧ膜
の形成の導入も可能となって、多層配線に好適である。
０とＳｉＯ2等の絶縁保護層３との間に、Ｐ（燐）濃度
が５重量％以下のＰＳＧ膜９と膜厚が約１００オングス
トローム程度から５００オングストローム以下の範囲の
ＳｉＮ薄膜５とを設けた構造によれば、絶縁保護膜３の
フィールド絶縁膜３ＦとＳｉ基板１との界面電荷密度Ｑ
SSの増大を抑制することができるのみならず、ＰＳＧ膜
９のＰ濃度が比較的低いため、Ａｌ配線電極８ａ，８ｂ
等の腐食を防止することができる。また、ＰＳＧ膜を用
いているため、ＣＶＤ形成したＳｉＯ2膜に比べて、ス
トレスの大幅な低減ができ減圧ＣＶＤ法によるＰＳＧ膜
の形成の導入も可能となって、多層配線に好適である。
【００１９】次に、図２は本発明の第２の実施例の要部
を示す概略断面図であり、Ｓｉ基板１１上に熱酸化法に
より形成されたＳｉＯ2より成る絶縁保護膜１２上に
は、Ｐｏｌｙ―Ｓｉ等より成る配線電極１３が形成さ
れ、この上に膜厚が１００オングストローム程度以上５
００オングストローム以下のＳｉＮ薄膜１４がプラズマ
ＣＶＤ法等により被着形成される。このＳｉＮ薄膜１４
上にＰ（燐）濃度が５重量％以下のＰＳＧ膜１５が１０
００オングストローム〜３０００オングストローム程度
の厚みに被着形成され、このＰＳＧ膜１５上にＡｓＳＧ
膜１６が３０００オングストローム〜８０００オングス
トローム程度の厚みに被着形成され、リフロー処理され
る。ＡｓＳＧリフロー膜１６上には、必要に応じてＡｌ
等の配線電極１７を形成した後、Ｐ（燐）濃度が５重量
％以下のＰＳＧ膜１８を被着形成する。このＰＳＧ膜１
８上に、必要に応じてＡｌ等の配線電極１９を形成した
後、プラズマＣＶＤ法によりＳｉＮ膜２０を７５００〜
１２０００オングストローム（０．７５〜１．２μｍ）
程度の膜厚に被着形成する。
を示す概略断面図であり、Ｓｉ基板１１上に熱酸化法に
より形成されたＳｉＯ2より成る絶縁保護膜１２上に
は、Ｐｏｌｙ―Ｓｉ等より成る配線電極１３が形成さ
れ、この上に膜厚が１００オングストローム程度以上５
００オングストローム以下のＳｉＮ薄膜１４がプラズマ
ＣＶＤ法等により被着形成される。このＳｉＮ薄膜１４
上にＰ（燐）濃度が５重量％以下のＰＳＧ膜１５が１０
００オングストローム〜３０００オングストローム程度
の厚みに被着形成され、このＰＳＧ膜１５上にＡｓＳＧ
膜１６が３０００オングストローム〜８０００オングス
トローム程度の厚みに被着形成され、リフロー処理され
る。ＡｓＳＧリフロー膜１６上には、必要に応じてＡｌ
等の配線電極１７を形成した後、Ｐ（燐）濃度が５重量
％以下のＰＳＧ膜１８を被着形成する。このＰＳＧ膜１
８上に、必要に応じてＡｌ等の配線電極１９を形成した
後、プラズマＣＶＤ法によりＳｉＮ膜２０を７５００〜
１２０００オングストローム（０．７５〜１．２μｍ）
程度の膜厚に被着形成する。
【００２０】この第２の実施例においても、前述した第
１の実施例と同様に、絶縁保護膜１２とＳｉ基板１１と
の界面の電荷密度の増大を抑制でき、Ａｌ配線電極１
７，１８の腐食を防止できる。
１の実施例と同様に、絶縁保護膜１２とＳｉ基板１１と
の界面の電荷密度の増大を抑制でき、Ａｌ配線電極１
７，１８の腐食を防止できる。
【００２１】なお、本発明は、上述の実施例に限定され
るものではなく、リフロー膜としては、ＡｓＳＧ膜以外
にもＰＳＧ膜、ＢＰＳＧ（ホウ素・燐シリケート・ガラ
ス）膜、ＳｂＳＧ（アンチモン・シリケート）膜や、こ
れら多層構造を用いることができる。また、最上層のプ
ラズマＳｉＮ膜の代わりに、光ＣＶＤ法やスパッタリン
グ法等により形成された水素を含むＳｉＮ膜を用いた場
合にも本発明を適用できることは勿論である。
るものではなく、リフロー膜としては、ＡｓＳＧ膜以外
にもＰＳＧ膜、ＢＰＳＧ（ホウ素・燐シリケート・ガラ
ス）膜、ＳｂＳＧ（アンチモン・シリケート）膜や、こ
れら多層構造を用いることができる。また、最上層のプ
ラズマＳｉＮ膜の代わりに、光ＣＶＤ法やスパッタリン
グ法等により形成された水素を含むＳｉＮ膜を用いた場
合にも本発明を適用できることは勿論である。
【００２２】
【発明の効果】本発明の半導体装置によれば、半導体基
板と絶縁保護膜との間の界面電荷密度ＱSSの増大を抑制
すると同時に、Ａｌ配線電極の腐食を防止でき、また、
ＣＶＤ法によるＳｉＯ2膜を層間絶縁膜とする場合に比
べてストレスの大幅な低減を図ることができる。また、
減圧ＣＶＤ法によるＰＳＧ膜形成工程の導入も可能とな
り、多層配線に適用して好ましいものである。
板と絶縁保護膜との間の界面電荷密度ＱSSの増大を抑制
すると同時に、Ａｌ配線電極の腐食を防止でき、また、
ＣＶＤ法によるＳｉＯ2膜を層間絶縁膜とする場合に比
べてストレスの大幅な低減を図ることができる。また、
減圧ＣＶＤ法によるＰＳＧ膜形成工程の導入も可能とな
り、多層配線に適用して好ましいものである。
【図１】本発明の第１の実施例の要部を示す概略断面図
である。
である。
【図２】本発明の第２の実施例の要部を示す概略断面図
である。
である。
【図３】従来例を示す概略断面部である。
１、１１ Ｓｉ基板 ３、１２ 絶縁保護膜 ５、１４ ＳｉＮ薄膜 ６、１６ ＡｓＳＧ膜 ９、１５、１８ ＰＳＧ膜 ８ａ、８ｂ、１７、１９ Ａｌ配線電極
Claims (2)
- 【請求項１】 半導体基板に形成した保護膜上に、少な
くとも一層の不純物を含むシリケート・ガラス膜と、水
素を含む窒化シリコン膜とを有する半導体装置におい
て、 上記保護膜とシリケート・ガラス膜の間に保護膜と接し
て窒化シリコン膜が形成されるとともに、この窒化シリ
コン膜と上記水素を含む窒素シリコン膜の間に燐の含有
量が５重量％以下のシリケート・ガラス膜が少なくとも
一層形成されていることを特徴とする半導体装置。 - 【請求項２】 保護膜と接して形成される窒化シリコン
膜の膜厚が１００〜５００オングストロームであること
を特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1995304970A JP2907765B6 (ja) | 1995-10-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1995304970A JP2907765B6 (ja) | 1995-10-30 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60067717A Division JPH0691074B2 (ja) | 1985-03-30 | 1985-03-30 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH09139383A true JPH09139383A (ja) | 1997-05-27 |
| JP2907765B2 JP2907765B2 (ja) | 1999-06-21 |
| JP2907765B6 JP2907765B6 (ja) | 2011-02-09 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005310915A (ja) * | 2004-04-19 | 2005-11-04 | Denso Corp | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348474A (en) * | 1976-10-15 | 1978-05-01 | Hitachi Ltd | Electronic parts |
| JPS5685829A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Passivation structure for semiconductor device |
| JPS58207640A (ja) * | 1982-05-28 | 1983-12-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59117133A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置 |
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348474A (en) * | 1976-10-15 | 1978-05-01 | Hitachi Ltd | Electronic parts |
| JPS5685829A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Passivation structure for semiconductor device |
| JPS58207640A (ja) * | 1982-05-28 | 1983-12-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59117133A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置 |
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|---|---|---|---|---|
| JP2005310915A (ja) * | 2004-04-19 | 2005-11-04 | Denso Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2907765B2 (ja) | 1999-06-21 |
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| A02 | Decision of refusal |
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