TWI459466B - 半導體裝置之製造方法 - Google Patents
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Description
本發明係關於半導體裝置,特別係關於藉由氮氧化矽膜的插入而具有氫捕捉機能的半導體裝置。
為達裝置的高集聚化與高機能化便朝佈線構造多層化演進。具多層佈線的半導體裝置係例如形成下層鋁佈線之後,再於下層鋁佈線上利用CVD(Chemical Vapor Deposition;化學氣相沉積)或SOG(Spin On Glass),形成氧化矽膜的層間絕緣膜,然後再於氧化矽膜上形成上層鋁佈線。
因為佈線構造的多層化將導致元件表面梯度部複雜化及高寬深比化,且將形成斷線的肇因,因而就從提升佈線良率與提高可靠度的觀點,平坦化與平滑化將屬重要環節。目前為達平坦化與平滑化均使用TEOS(Tetra Ethoxy Silane)/O3
氧化膜或SOG膜等。
但是,因為此種利用CVD或SOG所形成的氧化矽膜,將含有大量的水分(H2
O或OH),因而裝置的可靠度(特別係MOSFET的抗熱載子性)將惡化。為抑制因源自TEOS/O3
氧化膜的水分而造成劣化情況,便有TEOS/O3
氧化膜下沉積著ECR(Electron Cyclotron Resonance)-SiO2
膜,使ECR-SiO2
膜中所存在的多數懸空鍵捕捉源自TEOS/O3
氧化膜中的水分,便能防止水分滲入裝置中(參照:下山展弘等5位,「因TEOS/O3
氧化膜中的水分而造成抗熱載子性劣化、及使用ECR-SiO2
膜的劣化防止法」,SDM92-33,pp.51-56)。
再者,為解決此種因水分所衍生的問題,便有利用電漿CVD在第1佈線上沉積氧化膜,俾將從其上層的絕緣膜所脫離之水分封住的方法。在1.5Torr的低壓下,使用SiH4
、N2
O氣體並利用電漿CVD所形成的SiO2
膜、及降低TEOS/O3
流量比並利用電漿CVD所形成的TEOS膜,將可封住水分俾抑制MOSFET的抗熱載子性惡化(參照:Kimiaki Shimokawa et al.,"Water Desorption Control of Interlayer Dielectrics to Reduce MOSFET Hot Carrier Degradation,"IEICE TRANS.ELECTRON.,VOL.E77-C,NO.3,MARCH 1994,pp.473-479)。
另一方面,已知富Si且富N的電漿CVD膜,將封住源自SOG膜等層間絕緣膜的水分。此膜係在低壓下添加N2
氣體,並利用SiH4
與N2
O氣體便可輕易的形成,具有吸收水分並釋放出氫的機能(參照:Peter Lee et al.,"MOISTURE TRAPPING AND PINHOLE SUPPRESSION BY THE USE OF HIGH REFRACTIVE INDEX PECVD SIO2
THIN FILM,"VMIC Conference,June 7-8,1994,ISMIC-103/94/0299.pp.299-301)。
再者,有報告指出:在具有藉使用含Si-H鍵之原料氣體而由CVD所形成絕緣膜的半導體裝置中,藉由將絕緣膜中的Si-H鍵結量設定在0.6×102 1
cm- 3
以下,且將N濃度設定在3×102 1
cm- 3
以上,便將提升耐濕性,經完成半導體裝置之後,水分將不致到達鋁等金屬佈線處,而可提升半導體裝置的可靠度。此絕緣膜係形成於佈線上並使用為表面保護膜(參照日本專利特開平09-289209號公報)。
再者,已知有在下金屬佈線上,依序形成:富Si氧化膜、Si氧化膜、SOG膜及氧化膜的半導體裝置。屬於層間絕緣膜的富Si氧化膜將形成於金屬佈線上並使用為保護膜。此半導體裝置將確保熱載子的可靠度,且半導體元件的動作特性較高(參照日本專利特開平09-129625號公報)。
在由CVD或SOG所形成的氧化矽膜中因為含有大量的水分,因而裝置的可靠度將降低。為能解決此水分的問題,便有利用以TEOS、SiH4
、O2
、N2
O、Ar等為原料氣體的電漿CVD法,形成層間絕緣膜的P-SiO膜之方法。此外,尚有藉由以SiH4
、N2
O等為原料氣體的CCP(Capacitively Coupled Plasma;電容式電漿)CVD,形成P-SiO膜的方法。藉由該等方法,從由CVD或SOG所形成的層間絕緣膜中脫離出並欲滲入下層的水分,將可利用P-SiO膜封住。
然而,近年裝置朝微細化演進,為能在絕緣膜上將佈線高度H、與鄰接佈線間距離W的比H/W達1.0以上的窄間距鋁佈線間埋藏,便取代上述CVD或SOG,改為採用HDP(High Density Plasma:高密度電漿)CVD。HDP-CVD係對基板側施加RF(radio frequncy:高頻)偏壓,藉由積極的拉入離子便可大幅提升埋藏性能,但是在利用HDP-CVD所施行的成膜過程中,從SiH4
所解離的氫離子(H+
)將因RF偏壓而漂移並侵入下層,導致發生裝置劣化的新問題。此外,將因偏壓而導致侵入下層氧化膜中的氫變為多量,因而下層必須形成具有氫捕捉機能的膜。
本發明之課題在於提供一種當利用HDP-CVD等形成層間絕緣膜之際,可將所發生的氫離子去除而無氫離子影響的半導體裝置。
本發明之半導體裝置係在已形成閘極的半導體基板上,具備有:接觸層、金屬佈線及層間絕緣膜。層間絕緣膜係使用含氫原子的原料氣體,由經施加偏壓的電漿CVD形成於金屬佈線上,並在金屬佈線與層間絕緣膜的下層具有氮氧化矽膜。
氮氧化矽膜最好形成於金屬佈線正下方、或閘極的蝕刻終止膜正上方、或接觸層內。氮氧化矽膜係可使用含有N2
O或O2
中之任一者、與SiH4
的原料氣體,並利用電漿CVD形成,將可形成Si為34原子數%~40原子數%、O為48原子數%~60原子數%、N為5原子數%~12原子數%的氮氧化矽膜。
氮氧化矽膜最好為在450℃以上施行熱處理而植入N、B、P或As,Si-H鍵結的H最好利用依FT-IR法在8×102 1
原子數/cm3
以下,尤以1×102 1
原子數/cm3
以下為佳。此外,依FT-IR法的Si-O鍵結尖峰係1020cm- 1
以上且1075cm- 1
以下,最好屬於未能檢測出Si-N鍵結的尖峰(波數835cm- 1
)的膜。
氮氧化矽膜最好具有拉張應力,且厚度在100nm以上、600nm以下。此外,層間絕緣膜亦可由高密度電漿CVD形成,且複數層形成金屬佈線與層間絕緣膜,便可提供多層型半導體裝置。另外,亦可適用於具備有:通道絕緣膜、控制電極、浮置電極及第1金屬佈線的半導體裝置,且第1金屬佈線高度H、與鄰接佈線間距離W的比H/W達1.0以上的所有半導體裝置。
依照本發明,當在金屬佈線上形成層間絕緣膜之際,將捕捉所解離的氫離子,便可抑制因氫離子而造成抗熱載子性劣化、NBTI耐性劣化及通道絕緣膜劣化的狀況。特別係可防止因MOSFET裝置的抗熱載子性劣化、或因AND、NOR型快閃記憶體的通道氧化膜劣化,而造成臨限值變動、或防止MRAM等需要400℃以下低溫製程的裝置等遭受氫離子不良影響。
相關本發明之上述及其他目的、特徵、佈局及優點,從所附關聯圖式理解到相關本發明下述詳細說明中應可清楚明瞭。
本發明半導體裝置的典型例係如圖1所示。如圖1所示,此半導體裝置特徵在於:在已形成閘極1的半導體基板2上,具備有:接觸層3、金屬佈線4及層間絕緣膜5,且在金屬佈線4與層間絕緣膜5的下層設有氮氧化矽膜6。若使用SiH4
等含氫原子的原料氣體,並利用經施加偏壓的電漿CVD在金屬佈線4上形成層間絕緣膜5,在成膜過程中將因偏壓而使氫離子漂移並侵入下層。本發明中,在金屬佈線4與層間絕緣膜5下層,因為設有具氫離子捕捉效果的氮氧化矽膜,因而將可防範因氫離子導致裝置劣化於未然。此外,在金屬佈線與層間絕緣膜形成複數層的多層型半導體裝置中,氮氧化矽膜亦可有效的捕捉氫離子,因而將可提高裝置的可靠度。
隨裝置的微細化,在將佈線間間距趨於狹窄的90nm節點以下之金屬佈線間埋藏方面有採用HDP-CVD,但是因為在利用HDP-CVD進行成膜時,將對基板側施加高頻偏壓,因而從SiH4
所解離的大量氫離子將侵入下層。依照本發明的話,即便在利用HDP-CVD所形成之層間絕緣膜時亦可有效的捕捉氫離子,便可防止侵入於閘絕緣膜中。所以,將可抑制抗熱載子性劣化、NBTI耐性劣化及通道絕緣膜劣化。
本發明對所有的半導體裝置均屬有效,特別係對NOR型或AND型等快閃記憶體裝置,為能埋藏窄間距的鋁佈線,而必須利用HDP-CVD來形成層間絕緣膜的半導體裝置亦屬有效。此外,例如MRAM(Magnetic RAM)與PRAM(Phase change RAM),以及該等混載的半導體裝置之類,之適用於400℃以下低溫製程的產品之中,因為不僅在依HDP-CVD所形成的層間絕緣膜中,其他層間膜中所含的氫量亦將增加,因而本發明便將成為特別有效。
圖6A~圖6C所示係AND型快閃記憶體裝置採用本發明的例子。圖6A係記憶體部,圖6B係選擇電晶體部,圖6C係週邊電路。記憶體部係如圖6A所示,由:通道絕緣膜61、控制電極64及浮置電極63所構成,且設有:輔助電極62與氮氧化矽膜65。此外,選擇電晶體部係如圖6B所示,具備有:W製第1金屬佈線66及Al製第2金屬佈線69,該等金屬佈線66、69係利用接觸窗(contact via)60a耦接,且在與下層的佈線之間則利用接觸窗60b耦接。此外,藉由使用含氫氣的原料氣體並利用經施加偏壓的電漿CVD,在第1金屬佈線66上形成層間絕緣膜67a,並在第1金屬佈線66正下方形成氮氧化矽膜65。如圖6B所示,在為能埋藏第1金屬佈線66高度H、與相鄰接佈線間之距離W的比H/W在1.0以上的窄間距上佈線,而必須利用HDP-CVD形成層間絕緣膜的半導體裝置,本發明亦屬有效。週邊電路係如圖6C所示,舉例來說,在接觸層(TEOS膜)68b上設有氮氧化矽膜65,且在層間膜(p-TEOS膜)68a上形成層間絕緣膜(HDP-CVD膜)67b。
氮氧化矽膜係,為將從層間絕緣膜侵入於下層的氫離子捕捉,因而設置於層間絕緣膜的下層。此外,即便在層間絕緣膜下方且金屬佈線上方形成氮氧化矽膜,仍可捕捉來自層間絕緣膜的氫離子,但是在此態樣中,若佈線間的間距變狹窄,在施行普通的CVD時將於氮氧化矽膜中發生孔隙,因而將無法因應佈線的窄間距化。所以,本發明的半導體裝置中,氮氧化矽膜形成於層間絕緣膜與金屬佈線的下層。
具體而言,如圖1所示,將氮氧化矽膜6形成於金屬佈線4正下方。或如圖2所示,將氮氧化矽膜26形成於閘極21的蝕刻終止膜27正上方。或如圖3所示,將氮氧化矽膜36形成於接觸層33a、33b內。該等任一態樣均同樣的將發揮氫離子捕捉機能,但是形成於金屬佈線正下方的態樣,就在接觸層中形成電極用接觸洞之際的蝕刻容易性觀點將屬較佳態樣。
圖7A與圖7B所示係在氮氧化矽膜75與接觸層71中形成電極用接觸洞72之後的態樣。圖7A所示係,為能將氮氧化矽膜75形成於金屬佈線正下方,而形成於接觸層71正上方的態樣,圖7B所示係將氮氧化矽膜75形成於接觸層71內的態樣。如圖7A所示,當將氮氧化矽膜75形成於接觸層71正上方的情況時,接觸洞72的形成係首先對氮氧化矽膜75施行蝕刻處理而開口(第1步驟),接著再對由TEOS等氧化膜所構成的接觸層71施行蝕刻處理而開口(第2步驟)。因為氮氧化矽膜75與接觸層71的蝕刻速率不同,因而依此便分為2個步驟進行蝕刻。另一方面,如圖7B所示,將氮氧化矽膜75形成於接觸層71內的情況時,接觸洞的形成係便必須切換為:接觸層(TEOS等氧化膜)的蝕刻、氮氧化矽膜的蝕刻、及接觸層的蝕刻等3個步驟,導致蝕刻步驟便複雜,將如圖7B所示,容易發生接觸洞開口不良的狀況。所以,如圖7A所示,建議最好將氮氧化矽膜75形成於接觸層71正上方。
圖8A與圖8B所示係,為將第1金屬佈線與第2金屬佈線耦接而蝕刻形成接觸窗之後的態樣。如圖8B所示,隨裝置的微細化,將無法避免第1金屬佈線86偏移無法對準介層窗(via)83的狀況,在偏移的地方將發生狹縫狀突穿87,導致爾後在形成W插塞時將發生短路的不良狀況。但是,因為氮氧化矽膜85的蝕刻速率較慢於其他氧化膜,因而將如圖8A所示,藉由在第1佈線86正下方插入氮氧化矽膜85,即便出現介層窗83偏移狀況,氮氧化矽膜85將發揮蝕刻終止膜的機能,便可防止對接觸層81發生突穿狀況。
在製造上亦可考慮在形成接觸層並形成電極之後,再形成由TEOS層與氮氧化矽膜等所構成的SV(Stacked Via)層,於SV層中埋藏著電極,經與接觸層內的電極相接合之後,在於其上面形成金屬佈線的方法。但是,該方法將有較難對準SV層內之電極且製造步驟數增加的問題。所以,經形成接觸層與氮氧化矽膜之後,才形成接觸洞並形成電極,然後再於其上形成金屬佈線的態樣,就容易製造且可降低製造成本的觀點將屬較佳態樣。
氮氧化矽膜係由SiON組成所構成,若Si變多,則氮氧化矽膜內未鍵結狀態的Si比例將變大,就氫離子捕捉機能變大的觀點將屬較佳狀況。由此觀點,本發明氮氧化矽膜的組成最好為Si:34原子數%~40原子數%、O:48原子數%~60原子數%、N:5原子數%~12原子數%。該種組成的氮氧化矽膜係可使用含有N2
O或O2
中任一者、與SiH4
的原料氣體,並利用電漿CVD便可形成。
若氮氧化矽膜係使用含SiH4
原料氣體並利用電漿CVD形成,便將產生Si-H鍵結,就提高氫離子捕捉機能的觀點,Si-H鍵結的H最好依FT-IR法在8×102 1
原子數/cm3
以下,尤以4×102 1
原子數/cm3
以下為佳,更以1×102 1
原子數/cm3
以下為特佳。捕捉氫離子的氫離子陷阱區係在形成氮氧化矽膜之後,再藉由施行熱處理便可增加,將可抑制所捕捉到的氫離子被再度釋放出,可大幅提升氫離子捕捉機能。加熱溫度最好在450℃以上,尤以600℃以上為佳,更以700℃以上為佳。
氫離子陷阱區亦可藉由對氮氧化矽膜施行N、B、P或As的離子注入而增加區域。此外,亦可藉由使氮氧化矽膜形成拉張應力而增加區域。此外,尚有諸如:增加懸空鍵密度、X線照射或UV照射等方式均可增加氫離子陷阱區。藉由該等方法,便可獲得Si-H鍵結的H依FT-IR法在1×102 1
原子數/cm3
以下的氮氧化矽膜。此外,將可形成依FT-IR法的Si-O鍵結尖峰在1020cm- 1
以上、1075cm- 1
以下,且無檢測出Si-N鍵結尖峰(波數835cm- 1
)的氮氧化矽膜,該氮氧化矽膜就氫離子捕捉能力較大的觀點將屬較佳狀況。
圖4A與圖4B所示係氮氧化矽膜依FT-IR法所獲得的數據。圖4A所示係未處理物的FT-IR數據,圖4B所示係經在約800℃下施行熱處理的氮氧化矽膜數據。在約800℃下施行熱處理的氮氧化矽膜,Si-H鍵結的H依FT-IR法為0.8×102 1
原子數/cm3
,Si-O鍵結的尖峰依FT-IR法係在1020cm- 1
以上、1075cm- 1
以下,且未檢測出Si-N鍵結的尖峰(波數835cm- 1
)。
氮氧化矽膜的較佳厚度雖依氮氧化矽膜的化學組成等而異,一般就氫離子捕捉機能較高的觀點,最好在100nm以上,尤以250nm以上為佳。另一方面,雖氮氧化矽膜越厚,捕捉機能將越增加,但是若過厚則將容易發生龜裂,因而最好在600nm以下,尤以350nm以下為佳。
本實施例所製得半導體裝置的構造如圖1與圖5所示。圖1所示係為能容易掌握本發明,且為能較容易與圖2、圖3所示半導體裝置進行比較,便僅圖示圖5中所示構成要件中的基本構件。
如圖5所示,首先在半導體基板52上形成p型井52a,再於p型井52a表面上形成場氧化膜58。接著,在p型井52a上形成閘氧化膜58c,再於閘氧化膜58c上形成閘極51,在閘極51側面形成間隙壁51a。
在閘極51上形成蝕刻終止膜57的SiN膜之後,再以閘極51與間隙壁51a為遮罩,植入不純物離子,便在閘極51二側形成源極區域58a與汲極區域58b。然後,形成接觸層53的TEOS膜,並在接觸層53上形成氮氧化矽膜56。
氮氧化矽膜56係使用SiH4
(流量100cm3
/分)與N2
O(流量1L/分)為原料氣體,並利用電漿CVD形成,然後在N2
環境中於450℃中施行熱處理。此氮氧化矽膜係具有Si:37原子數%、O:55原子數%、N:9原子數%的組成,且Si-H鍵結的H依FT-IR法為6×102 1
原子數/cm3
,厚度為250nm。
接著,在氮氧化矽膜56上形成由Al所構成的金屬佈線54,而在於金屬佈線54上形成層間絕緣膜55。層間絕緣膜55係使用SiH4
(流量100cm3
/分)、O2
(流量100cm3
/分)及Ar(流量100cm3
/分)為原料氣體,利用HDP-CVD形成。HDP-CVD係施加13.56MHz的高頻偏壓並依1kW實施。
若利用HDP-CVD形成層間絕緣膜55,在形成過程中從SiH4
所解離出的氫離子將因高頻偏壓而漂移並侵入於下層。依照SIMS(Secondary Ion Mass Spectroscopy:二次離子質譜儀),侵入下層的氫離子為1×102 1
原子數/cm3
以上。但是,本實施例中,若在金屬佈線正下方形成氮氧化矽膜,便無法確認到侵入下層的氫離子。
實施例1中,如圖1所示,將氮氧化矽膜6形成於金屬佈線4正下方。相對於此,本實施例則如圖2所示,將氮氧化矽膜26形成於閘極21的蝕刻終止膜27正上方。換句話說,本實施例中,在已形成閘極21的半導體基板22上,形成:蝕刻終止膜27、氮氧化矽膜26、接觸層23、金屬佈線24及層間絕緣膜25,除依此的層構造順序不同之外,其餘均如同實施例1般的製得半導體裝置。
所製得半導體裝置中,氮氧化矽膜係具有Si:38原子數%、O:53原子數%、N:10原子數%的組成,且Si-H鍵結的H依FT-IR法為5×102 1
原子數/cm3
,厚度為300nm。依SIMS,本實施例並無法確認到從氮氧化矽膜侵入下層的氫離子。
實施例1中,如圖1所示,將氮氧化矽膜6形成於金屬佈線4正下方。相對於此,本實施例則如圖3所示,將氮氧化矽膜36形成於接觸層33a、33b內。換句話說,本實施例係在已形成閘極31的半導體基板32上,形成:蝕刻終止膜37、接觸層33b、氮氧化矽膜36、接觸層33a、金屬佈線34及層間絕緣膜35,除依此的層構造順序不同之外,其餘均如同實施例1般的製得半導體裝置。
所製得半導體裝置中,氮氧化矽膜係具有Si:36原子數%、O:52原子數%、N:10原子數%的組成,且Si-H鍵結的H依FT-IR法為7×102 1
原子數/cm3
,厚度為280nm。依SIMS,在本實施例中並無法確認到從氮氧化矽膜侵入下層的氫離子。
雖針對本發明進行詳細說明,惟其僅止於例示而已,並不僅侷限於此,應可清楚明白發明精神與範圍係依所附申請專利範圍限制的。
1、21、31、51...閘極
2、22、32、52...半導體基板
3、23、33a、33b、53、71...接觸層
4、24、34、54...金屬佈線
5、25、35、55、67a...層間絕緣膜
6、26、36、56、65、75、85...氮氧化矽膜
27、37、57...蝕刻終止膜
51a...間隙壁
52a...p型井
58...場氧化膜
58a...源極區域
58b...汲極區域
58c...閘氧化膜
60a、60b...接觸窗
61...通道絕緣膜
62...輔助電極
63...浮置電極
64...控制電極
66...第1金屬佈線
67b...層間絕緣膜(HDP-CVD膜)
68a...層間膜(p-TEOS膜)
68b...接觸層(TEOS膜)
69...第2金屬佈線
72...電極用接觸洞
83...介層窗
86...第1佈線
87...突穿
圖1為實施例1中所製得本發明半導體裝置的構造概念圖。
圖2為實施例2中所製得本發明半導體裝置的構造概念圖。
圖3為實施例3中所製得本發明半導體裝置的構造概念圖。
圖4A為未處理氮氧化矽膜依FT-IR法所獲得的數據圖。
圖4B為在約800℃下施行熱處理的氮氧化矽膜依FT-IR法所獲得的數據圖。
圖5為實施例1中所製得本發明半導體裝置的構造概念圖。
圖6A為於本發明中之AND型快閃記憶體裝置的記憶體部構造概念圖。
圖6B為該裝置的選擇電晶體部構造概念圖。
圖6C為該裝置的週邊電路構造概念圖。
圖7A為當將氮氧化矽膜形成於金屬佈線正下方時,在氮氧化矽膜與接觸層中形成電極用接觸洞之後的態樣概念圖。
圖7B為當在接觸層內形成氮氧化矽膜時,在氮氧化矽膜與接觸層中形成電極用接觸洞之後的態樣概念圖。
圖8A為在第1金屬佈線正下方形成氮氧化矽膜,且為形成將第1金屬佈線與第2金屬佈線耦接之接觸窗,而施行蝕刻後的態樣概念圖。
圖8B為未在第1金屬佈線正下方形成氮氧化矽膜,且為形成將第1金屬佈線與第2金屬佈線耦接之接觸窗,而施行蝕刻後的態樣概念圖。
1...閘極
2...半導體基板
3...接觸層
4...金屬佈線
5...層間絕緣膜
6...氮氧化矽膜
Claims (20)
- 一種半導體裝置之製造方法,其特徵在於,包含有:準備半導體基板(2)之步驟;於上述半導體基板(2)之主面上形成複數閘極(1)之步驟;以覆蓋上述半導體基板(2)之主面及上述閘極(1)的方式,而形成第1層間絕緣膜(3)之步驟;於上述第1層間絕緣膜(3)上形成氮氧化矽膜(6)之步驟;於上述氮氧化矽膜(6)上形成複數金屬佈線(4)之步驟;及於上述氮氧化矽膜(6)及上述金屬佈線(4)上,形成與上述第1層間絕緣膜(3)不同之第2層間絕緣膜(5)之步驟;上述氮氧化矽膜(6)為平坦膜,上述第2層間絕緣膜(5)係使用含氫原子的原料氣體,透過經施加偏壓的電漿CVD而形成,上述第1層間絕緣膜係不進行偏壓施加而形成。
- 如申請專利範圍第1項之半導體裝置之製造方法,其中,更進一步包含在形成上述氮氧化矽膜(6)之步驟後且形成上述金屬佈線(4)前,於上述第1層間絕緣膜(3)與上述氮氧化矽膜(6)形成複數接觸層之步驟,上述接觸層在形成上述金屬佈線(4)之步驟中係與各上述金屬佈線(4)接觸。
- 如申請專利範圍第2項之半導體裝置之製造方法,其 中,上述金屬佈線(4)之一係藉由上述接觸層(63)之一而與上述半導體基板(2)連接,上述金屬佈線(4)其他之一係藉由上述接觸層其他之一而與上述閘極(1)連接。
- 如申請專利範圍第2項之半導體裝置之製造方法,其中,形成上述複數接觸層之步驟係包含有:為了形成第1接觸洞而蝕刻上述氮氧化矽膜(6)之步驟;為了形成連續於上述第1接觸洞之第2接觸洞而蝕刻上述第1層間絕緣膜(3)之步驟;及於上述第1接觸洞與上述第2接觸洞形成上述接觸層之步驟;而上述金屬佈線(4)各底面與上述氮氧化矽膜(6)之上表面直接接觸。
- 如申請專利範圍第1項之半導體裝置之製造方法,其中,上述氮氧化矽膜(6)係形成於上述金屬佈線(4)正下方。
- 如申請專利範圍第1項之半導體裝置之製造方法,其中,上述氮氧化矽膜(26)係形成於上述閘極(21)的蝕刻終止膜(27)正上方。
- 如申請專利範圍第1項之半導體裝置之製造方法,其中,上述氮氧化矽膜(36)與上述金屬佈線(34)之間係形成有第3絕緣層(33b)。
- 如申請專利範圍第1項之半導體裝置之製造方法,其中,上述氮氧化矽膜係利用電漿CVD而形成。
- 如申請專利範圍第8項之半導體裝置之製造方法,其中,上述氮氧化矽膜係利用含有N2 O或O2 之任一者、與SiH4 的原料氣體而形成。
- 如申請專利範圍第9項之半導體裝置之製造方法,其中,上述氮氧化矽膜係Si:34原子數%~40原子數%、O:48原子數%~60原子數%、N:5原子數%~12原子數%。
- 如申請專利範圍第1項之半導體裝置之製造方法,其中,上述氮氧化矽膜係以450℃以上施行熱處理。
- 如申請專利範圍第1項之半導體裝置之製造方法,其中,上述氮氧化矽膜係Si-H鍵結的H依FT-IR法為8×1021 原子數/cm3 以下。
- 如申請專利範圍第1項之半導體裝置之製造方法,其中,上述氮氧化矽膜係植入有N、B、P或As。
- 如申請專利範圍第1項之半導體裝置之製造方法,其中,上述氮氧化矽膜係Si-H鍵結的H依FT-IR法為1×1021 原子數/cm3 以下,而依FT-IR法的Si-O鍵結尖峰為1020cm-1 以上且1075cm-1 以下,依FT-IR法並未檢測出Si-N鍵結的尖峰(835cm-1 )。
- 如申請專利範圍第14項之半導體裝置之製造方法,其中,上述氮氧化矽膜係具有拉張應力。
- 如申請專利範圍第1項之半導體裝置之製造方法,其中,上述氮氧化矽膜係厚度為100nm以上且600nm以下。
- 如申請專利範圍第1項之半導體裝置之製造方法,其中,上述第2層間絕緣膜係利用高密度電漿CVD而形成。
- 如申請專利範圍第1項之半導體裝置之製造方法,其中,上述金屬佈線與上述第2層間絕緣膜係形成複數層。
- 如申請專利範圍第1項之半導體裝置之製造方法,其中,上述半導體裝置係具備有通道絕緣膜(61)、控制電極(64)、浮置電極(63)及第1金屬佈線(66);而該第1金屬佈線(66)係佈線高度H與相鄰接佈線間之距離W的比H/W在1.0以上。
- 如申請專利範圍第1項之半導體裝置之製造方法,其中,上述金屬佈線係佈線高度H與相鄰接佈線間之距離W的比H/W在1.0以上。
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