KR20080098681A - 로우 케이 스페이서를 사용하여 상호 연결 라인 대 라인 커패시턴스를 감소하는 방법 - Google Patents

로우 케이 스페이서를 사용하여 상호 연결 라인 대 라인 커패시턴스를 감소하는 방법 Download PDF

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Abstract

반도체 장치 내에서 라인 대 라인 커패시턴스를 줄이는 방법 및 이와 같은 장치를 설명에 대하여 개시한다. 장치는 에칭 차단 물질과 도전 층 사이에 배치된 스페이서 층을 포함한다. 스페이서층을 사용하여 도전층으로부터 에칭 차단층을 분리시킴으로써, 반도체 장치에서 라인 대 라인 커패시턴스를 상당히 줄일 수 있다.
반도체 장치(semiconductor device), 유전 상수(dielectric constant), 스페이서층(spacer layer), 에칭 차단층(etch stop layer), 라인 대 라인 커패시턴스(line to line capacitance)

Description

로우 케이 스페이서를 사용하여 상호 연결 라인 대 라인 커패시턴스를 감소하는 방법{METHOD OF REDUCING INTERCONNECT LINE TO LINE CAPACITANCE BY USING A LOW K SPACER}
본 발명의 실시예는 일반적으로 반도체 공정에 관한 것이며, 좀 더 구체적으로는, 로우 K 스페이서를 사용하여 상호 연결 라인 대 라인 커패시턴스를 감소하는 방법에 관한 것이다.
밀폐 에칭 차단층(hermetic etch stop layer) 및 금속층과 같이, 장치 내부에서 인접한 층들로 인한, 백엔드 라인 대 라인 커패시턴스 때문에, 몇몇 반도체 장치의 성능이 저하된다. 현재는 에칭 차단층의 유전 상수를 줄임으로써, 또는 층간 유전체(inter layer dielectric)의 유전 상수를 줄임으로써 라인 대 라인 커패시턴스를 감소시킨다. 에칭 차단층의 밀도를 줄임으로써 에칭 차단층의 유전 상수를 줄일 수 있는데, 이는 층의 밀폐도를 낮추고, 적절한 구리 확산 장벽(copper diffusion barrier)으로서의 에칭 차단층을 손상시킨다. 층간 유전체의 유전 상수를 줄이기 위해서는, 로우 k 유전 물질이 화학적, 기계적 안정성이 좋지 못하여 상당한 정도의 집적 난관과 신뢰성 위험도를 감수하면서 백엔드 전체를 다시 설계하여야 할 수도 있다.
한정하고자 하는 것이 아니라 예시하고자 하는 첨부 도면을 참조하여 본 발명의 실시예를 이하에서 설명한다. 도면에서 동일한 참조 번호는 유사한 요소를 지칭한다.
도 1은 본 발명의 실시예에 따른, 도전층(conductive layers), 덮개층(capping layers), 스페이서층(spacer layers), 및 에칭 차단층(etch stop layers)을 포함하는 반도체 장치의 백엔드를 도시하는 단면도.
도 2는 본 발명의 실시예에 따른, 도전층, 덮개층, 및 스페이서/에칭 차단 복합층을 포함하는 반도체 장치의 백엔드를 도시하는 단면도.
도 3은 본 발명의 실시예를 형성하는 두 가지 방법의 흐름도.
도 4A 내지 4F는 본 발명의 실시예에 따른, 덮개층, 스페이서층, 및 에칭 차단층을 포함하는 반도체 장치를 형성하는 방법을 도시한 도면.
도 5A 내지 5D는 본 발명의 실시예에 따른, 덮개층, 스페이서층, 및 에칭 차단층을 포함하는 반도체 장치를 형성하는 방법을 도시하는 도면.
상호 연결 라인 대 라인 커패시턴스를 감소시키기 위하여 로우 k 스페이서를 구비하는 장치 및 그 제작 방법의 실시예를 설명한다.
이하에서 상세히 설명할 것이지만, 반도체 장치 백엔드의 상호 연결 라인 대 라인 커패시턴스를 줄이기 위하여, 도전층 및 에칭 차단층 사이에 스페이서층이 배치된다. 스페이서층은, 에칭 차단층이 외부 요소 및 물질로부터 밀폐되는 밀봉(hermetic seal)을 도전층에 제공하는 것을 보조할 수 있다. 하지만, 스페이서층은 에칭 차단층에서 필요한 것과 같이 비교적 높은 유전 상수 없이도 충분히 기능할 수 있다. 스페이서와 에칭 차단층의 물성을 가지는, 복합층은 개별적인 스페이스층 및 에칭 차단층을 대체하여 도전층을 적절히 밀봉하고 상호 연결 라인 대 라인 커패시턴스를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 단면도이다. 도시된 바와 같이, 장치(100)는 유전 물질로 된 제1, 제2, 및 제3 영역(101, 102, 110), 비아(109), 제1 및 제2 도전층(106, 107), 및 접착층(105)을 포함한다. 유전 물질로 된 제1, 제2, 및 제3 영역(101, 102, 110)은 이산화규소, 질화규소, 또는 전류를 도전하지 않는 임의의 물질을 포함할 수 있다. 유전 물질로 된 제1, 제2, 및 제3 영역(101, 102, 110)은 동일한 물질을 포함할 수도 있고 상이한 물질을 포함할 수도 있다. 제1 및 제2 도전층(106, 107)은 유전 물질로 된 제1, 제2 영역에 매립되고, 장치(100)에서 전류의 이동을 가능하게 할 수 있다. 제1 및 제2 도전층(106, 107)은 구리, 알루미늄, 또는 전류의 이동을 가능하게 하는 임의의 물질을 포함할 수 있다. 접착층(105)은 제1 및 제2 도전층(106, 107)의 경계부를 둘러싸서, 유전 물질로 된 제1, 제2, 및 제3 영역(101, 102, 110)으로부터 도전성 물질을 분리시킬 수 있다. 접착층(105)은 티타늄, 질화 티타늄, 또는 제1 및 제2 도전층(106, 107)이 접착될 수 있는 임의의 물질을 포함할 수 있다.
도 1은 본 발명의 실시예에 따른, 제1 도전층(106) 상에 배치된 덮개층(108)을 도시한다. 실시예에서, 덮개층(108)은 도전층(106)의 도전 물질의 금속 전자 이동(electro-migration)을 개선할 수 있다. 예를 들어, 제1 도전층(106)이 구리를 포함할 때, 덮개층(108)은 장치(100) 내에서 제1 도전층(106)으로 정의된 영역 내에서의 구리 확산을 개선한다. 덮개층(108)은 제1 도전층(106)의 상면 경계를 둘러싸는(contain) 기능을 할 수도 있는데, 이는 제1 도전층(106)에 인접하여 또는 그 주위에의 후속하여 패턴되는 층과의 상호작용을 방지한다. 덮개층(108)은 제1 도전층(106)의 상면 경계를 적절히 둘러싸기 위하여 5-100 나노미터 범위의 단면 두께를 가질 수 있고, 실시예에서, 덮개층(108)은 50 나노미터의 단면 두께를 가질 수 있다. 덮개층(108)은 제1 도전층(106)의 상면 경계를 둘러쌀 수 있는 임의의 물질을 포함할 수 있다. 예를 들어, 덮개층(108)은 텅스텐, 티타늄, 탄탈륨, 또는 하프늄과 같은 내화성 물질(refractory material)을 포함할 수 있으며, 다만 이에 한정되는 것은 아니다. 실시예에서, 덮개층(108)은 텅스텐을 포함한다.
본 발명의 실시예에 따르면, 에칭 차단층(104)은 장치(100) 내의 제1 도전층(106) 위에 배치될 수 있다. 에칭 차단층(104)은 제1 도전층(106)과 같은 도전층을 패터닝하는 동안, 장치(100) 내에서 에칭 장벽으로서 기능을 수행할 수 있다. 에칭 차단층(104)은 에칭 차단층(104) 위의 물질이 아래 물질로 노출되는 것을 방지하는 밀폐식 밀봉으로서 기능할 수도 있다. 실시예에서, 에칭 차단층(104)의 밀도는 다른 물질, 습기, 또는 외부 요소로부터 제1 도전층(106)을 밀봉할 수 있을 만큼 충분하여야 한다. 에칭 차단층(104)과 같은, 대부분의 물질 대부분은 그 밀도에 있어 해당 물질의 유전 상수 특성과 상호 관련된다. 예를 들어, 고밀도의 물질은 대체로 높은 유전 상수를 가지며, 저밀도의 물질은 대체로 낮은 유전 상수를 가진다. 유사하게, 에칭 차단층(104)은 대략 4.5 이상의 높은 유전 상수를 가진다. 실시예에서, 에칭 차단층(104)의 유전 상수는 약 4.5이다.
에칭 차단층(104)은 질화 규소, 탄소 도핑 질화 규소, 탄화 규소, 또는 질소 도핑 탄화 규소 등과 같이 유전 상수가 4.5 이상인 임의의 물질을 포함할 수 있다. 실시예에서, 에칭 차단층(104)은 탄화 규소를 포함한다. 에칭 차단층(104)도 도전층 형성 중에 에칭 장벽으로서 기능을 수행하기 위해, 또는 둘러싸고 있는 요소들로부터 도전층을 밀봉하기 위해 적절한 두께를 가져야 한다. 에칭 차단층(104)은 7.5-100 나노미터 범위의 두께를 가질 수 있다. 실시예에서, 에칭 차단층(104)은 대략 25 나노미터의 두께를 가진다.
스페이서층(103)은 도 1에 도시된 것처럼, 덮개층(108), 도전층(106), 및 유전 물질의 제1 영역(101) 상에 배치될 수 있다. 스페이서층(103)은 제1 도전층(106)으로부터 에칭 차단층(104)을 분리시킬 수 있는데, 이는 본 발명의 실시예에 따른 장치(100) 내의 라인 대 라인 커패시턴스를 감소시킬 수 있다. 스페이서층(103)은 장치(100) 내의 라인 대 라인 커패시턴스를 상당히 감소시키기에 적당한 임의의 두께를 가질 수 있다. 예를 들어, 스페이서층(103)의 두께는 50-100 나노미터 범위 안에 들 수 있다. 실시예에서, 스페이서층(103)의 두께는 대략 50 나노미터이다. 에칭 차단층(104)이 제2 도전층(107)에 가까워져 장치(100) 내에서 라인 대 라인 커패시턴스를 불러올 정도로, 스페이서층(103)이 두꺼우면 결코 안된다.
스페이서층(103)은 이산화 규소, 질화 규소, 탄소 도핑 이산화물, 또는 불소 도핑 이산화물과 같이, 에칭 차단층(104)과 도전층(106)을 분리시키기에 적합한 임의의 물질을 포함할 수 있고, 실시예에서 스페이서층(103)은 탄소 도핑 산화 물질을 포함한다. 스페이서층(103)은 제1 도전층(106)이 인접 물질에 노출되지 않게 밀봉되도록 에칭 차단층(104)을 보조할 수도 있다. 스페이서층(103)의 유전 상수가 에칭 차단층(104)의 유전 상수만큼 높지는 않을 수 있지만, 에칭 차단층(104)의 도움으로 도전층(106)이 적절히 밀봉될 수 있다. 예를 들어, 스페이서층(103)의 유전 상수는 대략 3.9 또는 그 이하이며, 실시예에서 스페이서층(103)의 유전 상수는 대략 3.9이다.
도 2에 도시된 실시예에서, 장치(200)는 스페이서 및 에칭 차단 물질로 된 구배(gradient)를 포함하는 복합층(203)을 포함한다. 실시예에서, 복합층(203)의 스페이서부(208)는 덮개층(206)에 인접하고, 에칭 차단부(211)는 제2 도전층(207)에 인접하다. 실시예에서, 복합층(203)은 스페이서층(103) 및 에칭 차단층(104) 모두의 기능을 수행할 수 있다. 복합층(203)은 구리 형성 중에 장벽으로서의 기능을 수행하며, 도전층(205)을 실질적으로 밀봉하고, 장치(200) 내의 라인 대 라인 커패시턴스를 감소시키기 위하여 제1 도전층(205)으로부터 에칭 차단부(211)를 분리시키기에 적절한 단면 두께를 가질 수 있다. 예를 들어, 복합층(203)의 두께는 대략 60-200 나노미터의 범위에 들 수 있다. 실시예에서, 복합층(203)의 두께는 대략 100 나노미터이다. 복합층(203)과 함께, 장치(200)는 유전 물질로 된 제1, 제2, 및 제3 영역(201, 202, 210), 제1 및 제2 도전층(205, 107), 접착층(204), 덮개층(206), 및 비아(209)를 더 포함할 수 있다.
복합층(203) 내에서 에칭 차단부(211) 및 스페이서부(208)의 분배는 다양할 수 있다. 예를 들어, 에칭 차단부(211)는 복합층(203) 내에서 30% 내지 70%의 범위에 들 수 있다. 실시예에서, 에칭 차단부(211) 및 스페이서부(208)의 분배는 대략 각각 70%, 30%이다.
복합층(203)은 유전 상수 특성에 의해 물질의 구배(gradient)를 특징지을 수 있다. 예를 들어, 에칭 차단부(211)는 4.5 이상의 유전 상수를 가질 수 있고, 스페이서부(208)는 3.9 이하의 유전 상수를 가질 수 있으며, 실시예에서 에칭 차단부(211)의 유전 상수는 대략 4.5이고, 스페이서부(208)의 유전 상수는 대략 3.9이다.
실시예에서, 제1 도전층(106) 위에 배치되는 스페이서층(103)과 에칭 차단층(104)을 장치(100)가 포함하도록 하는 적절한 임의의 공정에 의해서 장치(100)가 제조될 수 있다. 도 3에 도시된 실시예에서, 장치(100)는 흐름도(300)에 도시된 두 공정 중 하나에 의해서 형성될 수 있다. 제1 공정은 흐름도(300)에서 단계(301, 302, 303, 304)를 포함하는 것으로 정의될 수 있고, 제2 공정은 단계(301, 302, 305)를 포함하는 것으로 정의될 수 있다.
도 4A 내지 4F에 도시된 실시예에서, 장치(100)는 흐름도(300)에 정의된 제1 공정에 따라 제조될 수 있다. 도 4A는 흐름도(300)에 정의된 제1 공정의 시작을 도시하는 것으로, 유전 물질의 제1 영역(101)을 보여준다. 실시예에서, 유전 물질의 제1 영역(101)은 이산화 규소, 또는 전기적으로 도전성 있는 물질을 절연시킬 수 있는 임의의 유전 물질을 포함할 수 있다. 실시예에서, 유전 물질의 제1 영역(101)은 화학 증착법(CVD), 플라즈마 향상 화학 증착범(PECVD), 또는 고밀도 플라즈마 화학 증착법(HDP CVD)과 같은 성막 공정에 의해 형성될 수 있으며, 다만 이에 한정되는 것은 아니다. 실시예에 따르면, 접착층(105) 및 제1 도전층(106)이 유전 물질의 제1 영역(101) 내에 성막된다.
접착층(105) 및 도전층(106)은 기술 분야에서 알려진 임의의 방법으로 제조될 수 있다. 예를 들어, 접착층(105)은 증착(evaporation), 스퍼터링 또는 CVD 공정에 의해 형성될 수 있다. 도전층(106)은 감법 에칭(substractive etch) 또는 다마신 공정(damascene process)에 의해 형성될 수 있다. 실시예에서, 접착층(105)은 스퍼터링에 의해, 도전층(106)은 다마신 공정에 의해 형성될 수 있다.
그 다음으로, 도 4B에 도시된 실시예에서, 덮개층(108)이 제1 도전층(106) 상에 형성된다. 덮개층(108)은 증착, 스퍼터링, 또는 무전해 증착(electroless deposition) 등과 같이 기술분야에 알려진 임의의 적절한 공정에 의해 형성될 수 있으며, 다만 이에 한정되는 것은 아니고, 실시예에서는 덮개층(108)이 무전해 증착 공정(electroless deposition process)에 의해 대부분 제1 도전층(106) 상에 덮개층(108)이 형성되고 유전 물질의 제1 영역(101) 상에는 덮개층(108)이 형성되지 않도록 형성될 수 있다.
스페이서층(103)은 도 4C에 도시된 바와 같이, 덮개층(108), 유전 물질로 된 제1 영역(101), 접착층(105), 및 제1 도전층(106) 위에 형성될 수 있다. 스페이서층(103)은 증착, 스퍼터링, 또는 CVD 공정에 의해 형성될 수 있고, 실시예에서 스페이서층(103)은 CVD 공정에 의해 형성될 수 있다.
다음으로, 도 4D에 도시된 실시예에서, 에칭 차단층(104)은 스페이서층(103) 상에 형성될 수 있다. 에칭 차단층(104)은 급속 열처리 공정 또는 화학적 증착법 등과 같이 기술분야에 알려진 임의의 적절한 공정에 의해 형성될 수 있고, 다만 이에 한정되는 것은 아니다. 실시예에서, 스페이서층(103) 위에 대략 25 나노미터의 에칭 차단층(104)이 성막되도록, 화학적 증착 공정에 의해 에칭 차단층(104)이 형성된다.
장치(100) 내에 복수의 도전층이 형성될 수 있다. 실시예에서, 에칭 차단층(104) 위에 유전 물질로 된 제2 영역(102)이 형성될 수 있다. 유전 물질로 된 제2 영역(102)은 유전 물질로 된 제1 영역(101)을 형성하는데 사용된 것과 비슷한 공정기술을 사용하여 형성될 수 있고, 실시예에서 유전 물질로 된 제2 영역(102)은 CVD 공정에 의해 형성된다.
그 다음으로, 도 4F에 도시된 바와 같이, 제2 도전층(107)이 유전 물질로 된 제2 영역(102)에 형성될 수 있고, 실시예에서, 제2 도전층(107)은 다마신 공정에 의해 유전 물질로 된 제2 영역(102) 내에 형성될 수 있다. 도 4F에 도시된 바와 같이, 우선 유전 물질로 된 제2 영역(102) 내에 비아(109)가 형성된다. 덮개층(108)의 일부가 도시된 바와 같이 에칭되도록, 비아(109)는 유전 물질로 된 제2 영역(102)을 통과하여 도전층(106) 상부면까지 개구를 에칭함으로써 형성될 수 있다. 실시예에서, 접착층(105)이 비아(109) 내에 형성되며, 이어서 비아(109)의 남은 영역 내에 도전 물질이 형성된다. 비아(109)는 텅스텐과 같이(단, 이에 한정되는 것은 아님) 제1 및 제2 도전층(106, 107)을 전기적으로 결합시킬 수 있는 임의의 물질을 포함할 수 있다.
실시예에서, 유전 물질로 된 제3 영역(110)이 비아(109), 및 유전 물질로 된 제2 영역(102) 위에 형성된다. 실시예에서, 유전 물질로 된 제3 영역(110)은 유전 물질로 된 제1 및 제2 영역(106, 107)을 형성하는데 사용된 것과 유사한 공정기술을 사용하여 형성될 수 있고, 실시예에서 유전 물질로 된 제3 영역(110)은 화학적 증착 공정에 의해 형성될 수 있다.
유전 물질로 된 제3 영역(110)이 형성된 후, 다마신 공정에 의해 제2 도전층(107)이 내부에 형성될 수 있다. 유전 물질로 된 제3 영역(110) 내에 형성된 후, 제2 도전층(107)은 화학 기계적 연마 기술에 의해 평탄화될 수 있다.
장치(200)는 도 5A 내지 5D에 도시된 흐름도(300)에 정의된 제2 공정에 의해 제조될 수 있다. 도 5A 내지 5B는 도 4A 내지 4B와 실질적으로 유사하며, 이들은 유전 물질로 된 제1 영역(101), 접착층(105), 제1 도전층(106), 덮개층(108)의 형성을 도시한다.
하지만, 도 5C에 도시된 바와 같이, 제2 공정은 복합층(203)이 형성된다는 점에서 제1 공정과 다르며, 복합층은 덮개층(108) 위에 에칭 차단부(211) 및 스페이서부(208)를 포함한다. 복합층(203)이 에칭 차단 및 스페이서 물질의 구배를 포함하도록 하는 임의의 적절한 공정에 의해 복합층(203)이 형성될 수 있다. 복합층(203)은 급속 열처리 공정 기법에 의해 형성될 수 있다. 예를 들어, 탄소 도핑 산화 물질이 스페이서부(208)로서 형성될 수 있도록, RTP 챔버 내에서 탄소 및 이산화 규소가 장치(200)로 도입될 수 있다. 스페이서부(208)가 형성된 후, 스페이서부(208) 위에 에칭 차단부(202)로서 탄화 규소 물질이 형성되도록, 챔버로부터 산소 가스가 제거된다.
복합층(203)이 형성된 후, 흐름도(300)에 정의된 제2 공정은 제1 공정과 다시 통합된다. 도 5D에 도시된 바와 같이, 접착층(204), 유전 물질로 된 제2 및 제3 영역(202, 210), 제2 도전층(207), 및 비아(209)가 이어서 형성된다.
전술한 명세서에서, 본 발명에 대한 구체적인 예시적인 실시예를 설명하였다. 하지만, 이와 같은 실시예에는 다양한 변경과 변화가 가해질 수 있음을 이해할 것이다. 따라서 본 명세서와 도면은 발명을 한정하는 것이 아니라 예시적인 것으로 이해되어야 한다.

Claims (20)

  1. 제1 도전층(conductive layer);
    상기 제1 도전층 위에 배치된 덮개층(capping layer);
    상기 덮개층 위에 배치된 스페이서층(spacer layer); 및
    상기 스페이서층 위에 배치된 에칭 차단층(etch stop layer)
    을 포함하는 장치.
  2. 제1항에 있어서,
    상기 덮개층은 실질적으로 상기 제1 도전층 상에 배치된 장치.
  3. 제1항에 있어서,
    상기 덮개층의 단면 두께는 5nm 내지 100nm 범위에 속하는 장치.
  4. 제1항에 있어서,
    상기 스페이서층은 3.9 이하의 유전 상수를 가지는 장치.
  5. 제1항에 있어서,
    상기 스페이서층은 이산화 규소, 탄소 도핑 산화물, 질화 규소, 및 불소 도핑 산화물로 이루어진 그룹에서 선택되는 장치.
  6. 제1항에 있어서,
    상기 스페이서층의 단면 두께는 50nm 내지 100nm 범위에 속하는 장치.
  7. 제1항에 있어서,
    상기 에칭 차단층은 약 4.5 이상의 유전 상수를 가지는 장치.
  8. 제1항에 있어서,
    상기 에칭 차단층은 질화 규소, 탄소 도핑 질화 규소, 탄화 규소, 및 질소 도핑 탄화 규소로 이루어진 그룹에서 선택되는 장치.
  9. 제1항에 있어서,
    상기 에칭 차단층의 단면 두께는 7.5nm 내지 100nm 범위에 속하는 장치.
  10. 제1 도전층; 및
    상기 제1 도전층 상에 배치된 복합층(composite layer)을 포함하는 장치로서,
    상기 복합층은 제1 물질 및 제2 물질의 구배(gradient)를 포함하고,
    상기 제1 물질의 유전 상수는 상기 제2 물질의 유전 상수보다 작은,
    장치.
  11. 제10항에 있어서,
    상기 복합층의 상기 제1 물질부 일부는 상기 제1 도전층에 인접한 장치.
  12. 제10항에 있어서,
    상기 복합층은 실질적으로 동등한 분배의 상기 제1 물질 및 상기 제2 물질을 포함하는 장치.
  13. 제10항에 있어서,
    상기 제1 물질은 3.9 이하의 유전 상수를 갖고, 상기 제2 물질은 4.5 이상의 유전 상수를 갖는 장치.
  14. 제10항에 있어서,
    상기 복합층의 단면 두께는 대략 60nm인 장치.
  15. 유전 물질의 제1 영역에 제1 도전층을 형성하는 단계; 및
    상기 제1 도전층 상에 복합층을 형성하는 단계를 포함하며,
    상기 복합층은 제1 물질 및 제2 물질의 구배를 포함하는 방법.
  16. 제15항에 있어서,
    상기 도전층을 형성한 후, 그리고 상기 복합층을 형성하기 전에, 덮개층을 형성하는 단계를 더 포함하는 방법.
  17. 제15항에 있어서,
    상기 덮개층을 형성하는 단계는 무전해 증착 공정(electro-less deposition process)을 포함하는 방법.
  18. 제15항에 있어서,
    상기 제1 물질 및 상기 제2 물질은 화학적 증착 공정에 의해 형성되는 방법.
  19. 제15항에 있어서,
    상기 제1 물질 및 상기 제2 물질은 단일의 증착 챔버 내에서 형성되는 방법.
  20. 제15항에 있어서,
    상기 구배는 상기 제2 물질보다 더 큰 상기 제1 물질 부분을 포함하는, 방법.
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