KR20060052334A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20060052334A
KR20060052334A KR1020050102452A KR20050102452A KR20060052334A KR 20060052334 A KR20060052334 A KR 20060052334A KR 1020050102452 A KR1020050102452 A KR 1020050102452A KR 20050102452 A KR20050102452 A KR 20050102452A KR 20060052334 A KR20060052334 A KR 20060052334A
Authority
KR
South Korea
Prior art keywords
silicon oxynitride
film
oxynitride film
semiconductor device
metal wiring
Prior art date
Application number
KR1020050102452A
Other languages
English (en)
Inventor
다다시 야마구찌
고유 아사이
마히또 사와다
기요떼루 고바야시
다쯔노리 무라따
사또시 시미즈
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20060052334A publication Critical patent/KR20060052334A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

HDP-CVD 등에 의해 층간 절연막(5)을 형성할 때에 발생하는 수소 이온을 제거하여, 디바이스에의 수소 이온의 영향을 해소하기 위해, 게이트 전극(1)을 형성한 반도체 기판(2) 상에, 컨택트층(3)과, 금속 배선(4)과, 층간 절연막(5)을 구비하는 반도체 장치로서, 층간 절연막(5)은, 수소 원자를 포함하는 원료 가스를 이용하여, 바이어스 인가한 플라즈마 CVD에 의해 금속 배선(4) 상에 형성하고, 금속 배선(4) 및 층간 절연막(5)의 하층에 실리콘 산질화막(6)을 갖는 것을 특징으로 한다.
수소 이온, 컨택트층, 원료 가스, 층간 절연막

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 제1 실시예에서 제조한 본 발명의 반도체 장치의 구조를 도시하는 개념도.
도 2는 제2 실시예에서 제조한 본 발명의 반도체 장치의 구조를 도시하는 개념도.
도 3은 제3 실시예에서 제조한 본 발명의 반도체 장치의 구조를 도시하는 개념도.
도 4a는 미처리의 실리콘 산질화막의 FT-IR법에 의한 데이터를 도시하는 도면.
도 4b는 약 800℃에서 열 처리한 실리콘 산질화막의 FT-IR법에 의한 데이터를 도시하는 도면.
도 5는 제1 실시예에서 제조한 본 발명의 반도체 장치의 구조를 도시하는 개념도.
도 6a는 본 발명에서의 AND형 플래시 메모리 디바이스의 메모리부의 구조를 도시하는 개념도.
도 6b는 상기 디바이스의 선택 트랜지스터부의 구조를 도시하는 개념도.
도 6c는 상기 디바이스의 주변 회로의 구조를 도시하는 개념도.
도 7a는 실리콘 산질화막을 금속 배선의 바로 아래에 형성한 경우에, 실리콘 산질화막과 컨택트층에 전극용의 컨택트 홀을 형성한 후의 양태를 도시하는 개념도.
도 7b는 실리콘 산질화막을 컨택트층 내에 형성한 경우에, 실리콘 산질화막과 컨택트층에 전극용의 컨택트 홀을 형성한 후의 양태를 도시하는 개념도.
도 8a는 제1 금속 배선의 바로 아래에 실리콘 산질화막을 형성하고, 제1 금속 배선과 제2 금속 배선을 접속하기 위한 컨택트 비아 형성용으로 에칭을 한 후의 양태를 도시하는 개념도.
도 8b는 제1 금속 배선의 바로 아래에 실리콘 산질화막을 형성하지 않고, 제1 금속 배선과 제2 금속 배선을 접속하기 위한 컨택트 비아 형성용으로 에칭을 한 후의 양태를 도시하는 개념도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 게이트 전극
2 : 반도체 기판
3 : 컨택트층
4 : 금속 배선
<특허 문헌1> 일본 특개평09-289209호 공보
<특허 문헌2> 일본 특개평09-129625호 공보
<비특허 문헌1> 下山展弘 외5명, 「TEOS/O3 산화막 내의 수분에 의한 핫 캐리어 내성 열화와 ECR-SiO2 막을 이용한 열화 방지법」, SDM92-33, pp.51-56
<비특허 문헌2> Kimiaki Shimokawa et al., "Water Desorption Control of Interlayer Dielectrics to Reduce MOSFET Hot Carrier Degradation," IEICE TRANS. ELECTRON., VOL. E77-C, NO.3, MARCH 1994, pp.473-479
<비특허 문헌3> Peter Lee et al., "MOISTURE TRAPPING AND PINHOLE SUPPRESSION BY THE USE OF HIGH REFRACTIVE INDEX PECVD SIO2 THIN FILM," VMIC Conference, June 7-8, 1994, ISMIC-103/94/0299.pp.299-301
본 발명은, 반도체 장치에 관한 것으로, 특히 실리콘 산질화막의 삽입에 의해, 수소 트랩 기능을 갖는 반도체 장치에 관한 것이다.
디바이스의 고집적화 및 고기능화를 도모하기 위해, 배선 구성의 다층화가 진행되고 있다. 다층 배선을 갖는 반도체 장치는, 예를 들면 하층 알루미늄 배선을 형성한 후, 하층 알루미늄 배선 상에, CVD(Chemical Vapor Deposition ; 화학 기상 성장) 또는 SOG(Spin 0n Glass)에 의해, 층간 절연막으로서 실리콘 산화막을 형성하고, 실리콘 산화막 상에 상층 알루미늄 배선을 형성한다.
배선 구성의 다층화는, 소자의 표면 단차부의 복잡화 및 고 어스팩트비화를 초래하여, 단선의 원인이 되기 때문에, 배선 수율의 향상 및 신뢰성을 높이는 관점 으로부터, 평탄화 및 평활화가 중요하다. 현재, 평탄화 및 평활화를 위해, TEOS(Tetra Ethoxy Silane)/O3 산화막 또는 SOG막 등이 사용되고 있다.
그러나, 이러한 CVD 또는 SOG에 의해 형성되는 실리콘 산화막은, 다량의 수분(H2O 또는 OH)을 포함하고 있기 때문에, 디바이스의 신뢰성, 특히 MOSFET의 핫 캐리어 내성이 열화한다. TEOS/O3 산화막으로부터의 수분에 의한 열화를 억지하기 위해서는, ECR(Electron Cyclotron Resonance) - Si02 막을 TEOS/O3 산화막 아래에 퇴적하고, ECR-SiO2막 내에 다수 존재하는 댕글링 본드가, TEOS/O3 산화막으로부터의 수분을 포획하고, 디바이스에의 수분의 침입을 방지할 수 있다고 한다(비특허 문헌1 참조).
또한, 이 수분에 의한 문제를 해결하기 위해, 플라즈마 CVD에 의해 제1 배선 상에 산화막을 퇴적하고, 그 상층에 있는 절연막으로부터 이탈하는 수분을 블록하는 방법이 있다. 1.5 Torr의 저압 하, SiH4, N2O 가스를 이용하여 플라즈마 CVD에 의해 형성한 SiO2막, 및 TEOS/O3의 유량비를 내려 플라즈마 CVD에 의해 형성한 TEOS 막은, 수분을 블록하여, MOSFET의 핫 캐리어 내성의 열화를 억제할 수 있다고 한다(비특허 문헌2 참조).
한편, Si 리치하고 N 리치한 플라즈마 CVD막은, SOG막 등의 층간 절연막으로부터의 수분을 블록하는 것이 알려져 있다. 이 막은, 저압 하, N2 가스를 첨가하 여, SiH4와 N2O 가스에 의해 용이하게 형성할 수 있어, 수분을 흡수하고, 수소를 방출하는 기능을 갖는다(비특허 문헌3 참조).
또한, Si-H 결합을 갖는 원료 가스를 이용하여 CVD에 의해 형성되는 절연막을 갖는 반도체 장치에서, 절연막 내의 Si-H 결합량을 0.6 × 1021㎝-3 이하로 하고, N 농도를 3 × 1021㎝-3 이상으로 함으로써, 내습성이 향상되어, 반도체 장치의 완성후, 수분이 알루미늄 등의 금속 배선에 도달하지 않게 되어, 반도체 장치의 신뢰성을 향상시킬 수 있다고 보고되고 있다. 이 절연막은, 배선 상에 형성하고, 또는 패시베이션막으로서 사용한다(특허 문헌1 참조).
또한, 하부 금속 배선 상에, Si 리치 산화막과, Si 산화막과, SOG막과 산화막을 순서대로 형성하는 반도체 장치가 알려져 있다. 층간 절연막인 Si 리치 산화막은, 금속 배선 상에 형성되거나, 또는 패시베이션막으로서 사용한다. 이 반도체 장치는, 핫 캐리어의 신뢰성이 확보되고, 반도체 소자의 동작 특성이 높다고 한다(특허 문헌2 참조).
CVD 또는 SOG에 의해 형성되는 실리콘 산화막에는, 다량의 수분을 포함하고 있기 때문에, 디바이스의 신뢰성이 저하한다. 이 수분의 문제를 해결하기 위해, TEOS, SiH4, O2, N2O, Ar 등을 원료 가스로서 플라즈마 CVD법에 의해, 층간 절연막으로서 P-SiO막을 형성하는 방법이 있다. 또한, SiH4, N2O 등을 원료 가스로서 CCP(Capacitively Coupled Plasma ; 용량 결합 플라즈마) CVD에 의해, P-SiO막을 형성하는 방법이 있다. 이들 방법에 의해, CVD 또는 SOG에 의해 형성된 층간 절연막으로부터 이탈하여, 하층으로 칩입하려는 수분을 P-SiO막에 의해 블록할 수 있다.
그러나, 최근 디바이스의 미세화가 진행되어, 배선의 높이 H와, 인접하는 배선 간의 거리 W와의 비 H/W가 1.0 이상으로 되는 협 피치 알루미늄 배선 간을 절연막에 의해 매립하기 위하여, 상기한 CVD 또는 SOG 대신에, HDP(High Density Plasma ; 고밀도 플라즈마) CVD가 채용되고 있다. HDP-CVD는, 기판측에 RF(radio frequncy ; 고주파) 바이어스를 인가하여, 이온을 적극적으로 인입함으로써, 매립 성능을 비약적으로 향상시킬 수 있지만, HDP-CVD에 의한 성막 과정에서, SiH4로부터 해리한 수소 이온(H+)이 RF 바이어스에 의해 드리프트되고, 하층에 침입하여, 디바이스를 열화시킨다고 하는 문제가 새롭게 발생한다. 또한, 바이어스에 의해, 하층 산화막에 침입하는 수소는 다량으로 되어, 하층에 수소의 트랩 기능을 갖는 막을 형성할 필요가 있다.
본 발명의 과제는, HDP-CVD 등에 의해 층간 절연막을 형성할 때에 발생하는 수소 이온을 제거하여, 수소 이온의 영향이 없는 반도체 장치를 제공하는 것에 있다.
본 발명의 반도체 장치는, 게이트 전극을 형성한 반도체 기판 상에, 컨택트층과, 금속 배선과, 층간 절연막을 구비한다. 층간 절연막은, 수소 원자를 포함하 는 원료 가스를 이용하여, 바이어스 인가한 플라즈마 CVD에 의해 금속 배선 상에 형성하고, 금속 배선 및 층간 절연막의 하층에 실리콘 산질화막을 갖는 것을 특징으로 한다.
실리콘 산질화막은, 금속 배선의 바로 아래에, 또는 게이트 전극의 에치 스토퍼막의 바로 위에나, 또는 컨택트층 내에 형성하는 것이 바람직하다. 실리콘 산질화막은, N2O 또는 O2 중 어느 한 쪽과, SiH4를 포함하는 원료 가스를 이용하여, 플라즈마 CVD에 의해 형성할 수 있고, Si가 34 원자수% ∼ 40 원자수%, O가 48 원자수% ∼ 60 원자수%, N이 5 원자수% ∼ 12 원자수%인 실리콘 산질화막을 형성할 수 있다.
실리콘 산질화막은, 450℃ 이상에서 열 처리를 하여, N, B, P 또는 As를 주입하는 양태가 바람직하고, Si-H 결합의 H는 FT-IR법에 의해 8 × 1021 원자수/㎤ 이하가 바람직하며, 1 × 1O21 원자수/㎤ 이하가 보다 바람직하다. 또한, FT-IR법에 의해 Si-O 결합의 피크가 1020㎝-1 이상 1075㎝-1 이하에 있고, Si-N 결합의 피크(파수 835㎝-1)가 검출되지 않는 막이 적합하다.
실리콘 산질화막은, 인장 응력을 갖고, 두께가 100㎚ 이상 600㎚ 이하의 것이 바람직하다. 또한, 층간 절연막은, 고밀도 플라즈마 CVD에 의해 형성하고, 금속 배선과 층간 절연막을 복수층 형성하고, 다층형의 반도체 장치를 제공할 수 있다. 또한, 터널 절연막과, 제어 전극과, 부유 전극과, 제1 금속 배선을 구비하는 반도체 장치로서, 제1 금속 배선의 높이 H와, 인접하는 배선 간의 거리 W와의 비 H/W가, 1.0 이상인 반도체 장치 전반에 적용할 수 있다.
본 발명에 따르면, 금속 배선 상에 층간 절연막을 형성할 때에 해리하는 수소 이온을 트랩하여, 수소 이온에 의한 핫 캐리어 내성의 열화, NBTI 내성의 열화 및 터널 절연막의 열화를 억제할 수 있다. 특히, MOSFET 디바이스의 핫 캐리어 내성의 열화, AND, NOR형 플래시 메모리의 터널 산화막의 열화에 의한 임계값 변동, 또는 MRAM 등의 400℃ 이하의 저온 프로세스를 필요로 하는 디바이스 등에의 수소 이온의 악영향을 방지할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 분명해질 것이다.
본 발명의 반도체 장치의 전형적인 예를 도 1에 도시한다. 도 1에 도시한 바와 같이 이 반도체 장치는, 게이트 전극(1)을 형성한 반도체 기판(2) 상에, 컨택트층(3)과, 금속 배선(4)과, 층간 절연막(5)을 구비하고, 금속 배선(4) 및 층간 절연막(5)의 하층에 실리콘 산질화막(6)을 갖는 것을 특징으로 한다. 층간 절연막(5)을, SiH4 등의 수소 원자를 포함하는 원료 가스를 이용하여, 바이어스 인가한 플라즈마 CVD에 의해 금속 배선(4) 상에 형성하면, 성막 과정에서 바이어스에 의해 수소 이온이 드리프트하여, 하층에 침입한다. 본 발명에서는, 금속 배선(4) 및 층간 절연막(5)의 하층에, 수소 이온의 트랩 효과를 갖는 실리콘 산질화막을 구비하기 때문에, 수소 이온에 의한 디바이스의 열화를 미연에 방지할 수 있다. 또한, 금속 배선과 층간 절연막이 복수층 형성되는 다층형의 반도체 장치에서도, 실리콘 산질화막이 수소 이온을 효과적으로 트랩하여, 디바이스의 신뢰성을 높일 수 있다.
디바이스의 미세화에 수반하여, 배선 간 피치가 좁게 되는 90㎚ 노드 이후의 금속 배선 간의 매립에는 HDP-CVD가 이용되어, HDP-CVD에 의한 성막에서는, 기판측에 고주파 바이어스를 인가하기 위하여, SiH4로부터 해리한 다량의 수소 이온이 하층에 침입한다. 본 발명에 따르면, HDP-CVD에 의한 층간 절연막의 형성 시에서도 유효하게 수소 이온을 트랩하여, 게이트 절연막에의 침입을 방지할 수 있다. 따라서, 핫 캐리어 내성의 열화, NBTI 내성의 열화 및 터널 절연막의 열화를 억제할 수 있다.
본 발명은, 반도체 장치 전반에 있어서 유효하지만, 특히 NOR 형 또는 AND형 등의 플래시 메모리 디바이스에서, 협 피치로 알루미늄 배선을 매립하기 위하여 HDP-CVD에 의해 층간 절연막을 형성할 필요가 있는 반도체 장치에서도 유효하다. 또한, 예를 들면 MRAM(Magnetic RAM) 및 PRAM(Phase Change RAM) 및 이들을 혼재하는 반도체 장치와 같이, 400℃ 이하의 저온 프로세스를 적용하는 제품에서는, HDP-CVD에 의한 층간 절연막뿐만 아니라, 다른 층간막에 포함되는 수소량이 증가하기 때문에, 특히 본 발명은 유효하다.
도 6a ∼ 도 6c에, AND형 플래시 메모리 디바이스에 본 발명을 적용한 예를 도시한다. 도 6a는 메모리부이고, 도 6b는 선택 트랜지스터부이고, 도 6c는 주변 회로이다. 메모리부는, 도 6a에 도시한 바와 같이 터널 절연막(61)과, 제어 전극 (64)과, 부유 전극(63)에 의해 구성되며, 어시스트 전극(62)과 실리콘 산질화막(65)을 구비한다. 또한, 선택 트랜지스터부는, 도 6b에 도시한 바와 같이 W제의 제1 금속 배선(66)과, Al제의 제2 금속 배선(69)을 갖고, 이들 금속 배선(66, 69)은, 컨택트 비아(60a)에 의해 접속되고, 또한 하층의 배선과의 사이가 컨택트 비아(60b)에 의해 접속되어 있다. 또한, 수소 가스를 포함하는 원료 가스를 이용하여 바이어스 인가한 플라즈마 CVD에 의해 제1 금속 배선(66) 상에 층간 절연막(67a)이 형성되고, 제1 금속 배선(66)의 바로 아래에 실리콘 산질화막(65)이 형성되어 있다. 도 6b에 도시한 바와 같이, 제1 금속 배선(66)의 높이 H와, 인접하는 배선 간의 거리 W와의 비 H/W가, 1.O 이상의 협 피치로 배선을 매립하기 위하여, HDP-CVD에 의해 층간 절연막을 형성할 필요가 있는 반도체 장치에서도 본 발명은 유효하다. 주변 회로는, 도 6c에 도시한 바와 같이 컨택트층(TEOS 막)(68b) 상에 실리콘 산질화막(65)을 구비하고, 또한 층간막(p-TEOS 막)(68a) 상에 층간 절연막(HDP-CVD막)(67b)을 형성한 것을 예시한다.
실리콘 산질화막은, 층간 절연막으로부터 하층에 침입하는 수소 이온을 트랩하기 위해, 층간 절연막의 하층에 설치한다. 또한, 층간 절연막의 하방이고 금속 배선의 상방에, 실리콘 산질화막을 형성해도, 층간 절연막으로부터의 수소 이온을 트랩할 수 있지만, 이러한 양태에서는, 배선 간 피치가 좁게 되면, 통상의 CVD에서는 실리콘 산질화막에 보이드가 발생하기 때문에, 배선의 협 피치화에 대응할 수 없다. 따라서, 본 발명의 반도체 장치에서, 실리콘 산질화막은, 층간 절연막 및 금속 배선의 하층에 형성한다.
구체적으로는, 도 1에 도시한 바와 같이 실리콘 산질화막(6)을 금속 배선(4)의 바로 아래에 형성한다. 또는, 도 2에 도시한 바와 같이 실리콘 산질화막(26)을 게이트 전극(21)의 에치 스토퍼막(27)의 바로 위에 형성한다. 또는, 도 3에 도시한 바와 같이 실리콘 산질화막(36)을 컨택트층(33a, 33b) 내에 형성한다. 이들의 어느 한 양태에서도, 마찬가지의 수소 이온 트랩 기능을 발휘하지만, 금속 배선의 바로 아래에 형성하는 양태는, 컨택트층에 전극용의 컨택트 홀을 형성할 때의 에칭이 용이하게 되는 점에서 바람직하다.
도 7a와 도 7b는, 실리콘 산질화막(75)과 컨택트층(71)에 전극용의 컨택트 홀(72)을 형성한 후의 양태를 도시한다. 도 7a는, 실리콘 산질화막(75)을 금속 배선의 바로 아래에 형성하기 때문에, 컨택트층(71)의 바로 위에 형성한 양태를 도시하고, 도 7b는 실리콘 산질화막(75)을 컨택트층(71) 내에 형성한 양태를 도시한다. 도 7a에 도시한 바와 같이 실리콘 산질화막(75)을 컨택트층(71)의 바로 위에 형성한 경우, 컨택트 홀(72)의 형성은, 우선 실리콘 산질화막(75)을 에칭하여 개구하고(제1 스텝), 다음으로 TEOS 등의 산화막으로 이루어지는 컨택트층(71)을 에칭하여 개구한다(제2 스텝). 실리콘 산질화막(75)과 컨택트층(71)은, 에칭 레이트가 상이하기 때문에, 이와 같이 2개의 스텝으로 나눠 에칭한다. 한편, 도 7b에 도시한 바와 같이 실리콘 산질화막(75)을 컨택트층(71) 내에 형성한 경우, 컨택트 홀의 형성은, 컨택트층(TEOS 등의 산화막)의 에칭과, 실리콘 산질화막의 에칭과, 컨택트층의 에칭의 3개의 스텝으로 전환할 필요가 있어, 에칭 공정이 복잡하게 되어, 도 7b에 도시한 바와 같이 컨택트 홀의 개구 불량이 발생하기 쉽다. 따라서, 도 7a에 도시 한 바와 같이 실리콘 산질화막(75)을 컨택트층(71)의 바로 위에 형성하는 양태가 바람직하다.
도 8a와 도 8b는, 제1 금속 배선과 제2 금속 배선을 접속하기 위한 컨택트 비아 형성용에 에칭을 한 후의 양태를 도시한다. 도 8b에 도시한 바와 같이 디바이스의 미세화에 수반하여, 제1 금속 배선(86)에 깎아진 비아(83)의 어긋남을 회피할 수 없게 되어, 어긋난 부분에서 슬릿 형상의 천공(87)이 발생하고, 그 후의 W 플러그 형성 시에 단락 불량이 발생한다. 그러나, 실리콘 산질화막(85)의 에칭 레이트는 다른 산화막보다 느리기 때문에, 도 8a에 도시한 바와 같이 제1 배선(86)의 바로 아래에 실리콘 산질화막(85)을 삽입함으로써, 비아(83)의 어긋남이 있어도, 실리콘 산질화막(85)이 에치 스토퍼막으로서 기능하여, 컨택트층(81)에의 천공을 방지할 수 있다.
제조 상에서는, 컨택트층을 형성하고, 전극을 형성한 후, TEOS층과 실리콘 산질화막 등으로 이루어지는 SV(Stacked Via)층을 형성하고, SV층에 전극을 매립하여, 컨택트층 내의 전극과 접합한 후, 그 위에 금속 배선을 형성하는 방법도 생각할 수 있다. 그러나, 이러한 방법은, SV층 내에 전극을 움푹 들어가게 형성하는 것이 어려워, 제조 공정수가 증가한다고 하는 문제가 있다. 따라서, 컨택트층과 실리콘 산질화막을 형성한 후, 컨택트 홀을 형성하고, 전극을 형성하고, 그 위에 금속 배선을 형성하는 양태가, 제조가 용이하여, 제조 코스트를 저감할 수 있는 점에서 바람직하다.
실리콘 산질화막은, SiON의 조성으로 이루어지지만, Si가 많아지면, 실리콘 산질화막 내에서의 미결합 상태의 Si의 비율이 커지고, 수소 이온의 트랩 기능이 커지는 점에서 바람직하다. 이러한 관점으로부터, 본 발명의 실리콘 산질화막은, Si가 34 원자수% ∼ 40 원자수%이고, O이 48 원자수% ∼ 60 원자수%이고, N이 5 원자수% ∼ 12 원자수%인 조성이 바람직하다. 이러한 조성의 실리콘 산질화막은, N2O 또는 O2 중 어느 한 쪽과, SiH4를 포함하는 원료 가스를 이용하여, 플라즈마 CVD에 의해 형성할 수 있다.
실리콘 산질화막은, SiH4을 포함하는 원료 가스를 이용하여 플라즈마 CVD에 의해 형성하면, Si-H 결합이 발생하지만, 수소 이온 트랩 기능을 높이는 점에서, Si-H 결합의 H는, FT-IR법에 의해 8 × 1021 원자수/㎤ 이하로 하는 것이 바람직하고, 4 × 1O21 원자수/㎤ 이하가 보다 바람직하며, 1 × 1O21 원자수/㎤ 이하가 특히 바람직하다. 수소 이온을 트랩하는 수소 이온 트랩 사이트는, 실리콘 산질화막의 형성 후, 열 처리를 실시함으로써 증가시킬 수 있어, 트랩한 수소 이온의 재방출을 억제하고, 수소 이온 트랩 기능을 비약적으로 향상시킬 수 있다. 가열 온도는, 450℃ 이상이 바람직하고, 600℃ 이상이 보다 바람직하며, 700℃ 이상이 특히 바람직하다.
수소 이온 트랩 사이트는, 실리콘 산질화막 내에, N, B, P 또는 As를 이온 주입함으로써도 증가시킬 수 있다. 또한, 실리콘 산질화막에 인장 응력을 형성함으로써도 증가시킬 수 있다. 그 외, 댕글링 본드 밀도의 증가, X선 조사 또는 UV 조사 등에 따라서도 수소 이온 트랩 사이트를 증가시킬 수 있다. 이들 방법에 의해, Si-H 결합의 H가, FT-IR법에 의해 1 × 1021 원자수/㎤ 이하의 실리콘 산질화막을 얻을 수 있다. 또한, FT-IR법에 의해 Si-O 결합의 피크가 1020㎝-1 이상 1075㎝-1 이하에 있고, Si-N 결합의 피크(파수 835㎝-1)가 검출되지 않는 실리콘 산질화막을 형성할 수 있어, 이러한 실리콘 산질화막은, 수소 이온 트랩 능력이 크다는 점에서 바람직하다.
도 4a와 도 4b에, 실리콘 산질화막의 FT-IR법에 의한 데이터를 도시한다. 도 4a는 미처리품의 FT-IR 데이터이고, 도 4b는 약 800℃에서 열 처리한 실리콘 산질화막의 데이터이다. 약 800℃에서 열 처리한 실리콘 산질화막에서는, Si-H 결합의 H가 FT-IR법에 의해 0.8 × 1021 원자수/㎤이고, Si-O 결합의 피크가 FT-IR법에 의해 1020㎝-1 이상 1075㎝-1 이하에 있어, Si-N 결합의 피크(파수 835㎝-1)가 검출되지 않는다.
실리콘 산질화막의 바람직한 두께는, 실리콘 산질화막의 화학 조성 등에 따라 상이하지만, 일반적으로는 수소 이온 트랩 기능이 높다는 점에서, 1OOnm 이상이 바람직하고, 250㎚ 이상이 보다 바람직하다. 한편, 실리콘 산질화막은 두꺼울수록 트랩 기능은 증대하지만, 두껍게 하면, 크랙이 발생되기 쉬워지기 때문에, 600㎚ 이하가 바람직하고, 350㎚ 이하가 보다 바람직하다.
제1 실시예
본 실시예에서 제조한 반도체 장치의 구조를 도 1 및 도 5에 도시한다. 도 1은, 본 발명을 파악하기 쉽고, 또한 도 2 및 도 3에 도시하는 반도체 장치와 비교하기 쉽도록, 도 5에 도시하는 구성 요소 중 기본적인 것만을 도시한다.
도 5에 도시한 바와 같이, 우선 반도체 기판(52) 상에, p형 웰(52a)을 형성하고, p형 웰(52a)의 표면에 필드 산화막(58)을 형성하였다. 다음으로, p형 웰(52a) 상에, 게이트 산화막(58c)과, 게이트 산화막(58c) 상에 게이트 전극(51)을 형성하고, 게이트 전극(51)의 측면에, 측벽 스페이서(51a)를 형성하였다.
게이트 전극(51) 상에 에치 스토퍼막(57)으로서, SiN 막을 형성한 후, 게이트 전극(51)과 측벽 스페이서(51a)를 마스크로 하여, 불순물 이온을 주입하여, 게이트 전극(51)의 양측에, 소스 영역(58a)와 드레인 영역(58b)을 형성하였다. 그 후, 컨택트층(53)으로서 TEOS막을 형성하고, 컨택트층(53) 상에, 실리콘 산질화막(56)을 형성하였다.
실리콘 산질화막(56)은, 원료 가스로서 SiH4(유량 100㎤/분)와 N2O(유량 1L/분)을 이용하여, 플라즈마 CVD에 의해 형성하고, 그 후 N2 분위기 하에서, 450℃에서 열 처리하였다. 이 실리콘 산질화막은, Si가 37 원자수%, O이 55 원자수%, N이 9 원자수%의 조성을 갖고, Si-H 결합의 H가 FT-IR법에 의해 6 × 1021 원자수/㎤이고, 두께는 250㎚이었다.
다음으로, 실리콘 산질화막(56) 상에, Al로 이루어지는 금속 배선(54)을 형성하고, 금속 배선(54) 상에 층간 절연막(55)을 형성하였다. 층간 절연막(55)은, 원료 가스로서 SiH4(유량 10O㎤/분)과 O2(유량 10O㎤/분)와 Ar(유량 10O㎤/분)을 이용하여, HDP-CVD에 의해 형성하였다. HDP-CVD는, 13.56㎒의 고주파 바이어스를 인가하여, 1㎾에서 행하였다.
HDP-CVD에 의해 층간 절연막(55)을 형성하면, 형성 과정에서 SiH4로부터 해리한 수소 이온이, 고주파 바이어스에 의해 드리프트하여, 하층에 침입한다. SIMS(Secondary Ion Mass Spectroscopy : 2차 이온 질량 분석)에 따르면, 하층에 침입하는 수소 이온은 1 × 1O21 원자수/㎤ 이상이었다. 그러나, 본 실시예에서, 금속 배선의 바로 아래에 실리콘 산질화막을 형성하면, 하층에 침입하는 수소 이온은 확인할 수 없었다.
제2 실시예
제1 실시예에서는, 도 1에 도시한 바와 같이 실리콘 산질화막(6)을 금속 배선(4)의 바로 아래에 형성하였다. 이것에 대하여, 본 실시예에서는, 도 2에 도시한 바와 같이 실리콘 산질화막(26)을 게이트 전극(21)의 에치 스토퍼막(27)의 바로 위에 형성하였다. 즉, 본 실시예에서는, 게이트 전극(21)을 형성한 반도체 기판(22) 상에, 에치 스토퍼막(27)과, 실리콘 산질화막(26)과, 컨택트층(23)과, 금속 배선(24)과, 층간 절연막(25)을 형성하고, 이와 같이 층 구성의 순서가 상위한 것 이외에는, 제1 실시예와 마찬가지로 하여 반도체 장치를 제조하였다.
제조한 반도체 장치에서, 실리콘 산질화막은, Si가 38 원자수%, O가 53 원자 수%, N이 10 원자수%의 조성을 갖고, Si-H 결합의 H가 FT-IR법에 의해 5 × 1021 원자수/㎤이고, 두께는 300㎚이었다. SIMS에 의해, 본 실시예에서는, 실리콘 산질화막으로부터 하층에 침입하는 수소 이온은 확인할 수 없었다.
제3 실시예
제1 실시예에서는, 도 1에 도시한 바와 같이 실리콘 산질화막(6)을 금속 배선(4)의 바로 아래에 형성하였다. 이것에 대하여, 본 실시예에서는 도 3에 도시한 바와 같이 실리콘 산질화막(36)을 컨택트층(33a, 33b) 내에 형성하였다. 즉, 본 실시예에서는, 게이트 전극(31)을 형성한 반도체 기판(32) 상에, 에치 스토퍼막(37)과, 컨택트층(33b)과, 실리콘 산질화막(36)과, 컨택트층(33a)과, 금속 배선(34)과, 층간 절연막(35)을 형성하고, 이와 같이 층 구성의 순서가 상위한 것 이외에는, 제1 실시예와 마찬가지로 하여 반도체 장치를 제조하였다.
제조한 반도체 장치에서, 실리콘 산질화막은, Si가 36 원자수%, O가 52 원자수%, N이 10 원자수%의 조성을 갖고, Si-H 결합의 H가 FT-IR법에 의해 7 × 1021 원자수/㎤이고, 두께는 280㎚이었다. SIMS에 의해, 본 실시예에서는, 실리콘 산질화막으로부터 하층에 침입하는 수소 이온은 확인할 수 없었다.
이상, 본 발명에 따르면 HDP-CVD 등에 의해 층간 절연막을 형성할 때에 발생하는 수소 이온을 제거하여, 수소 이온의 영향을 받지 않는 반도체 장치를 제공할 수 있다.
본 발명을 상세하게 설명하여 왔지만, 이것은 예시를 위한 것일 뿐이며, 한정해서는 안되며, 발명의 정신과 범위는 첨부하는 청구의 범위에 의해서만 한정되는 것임을 분명히 이해해 주길 바란다.

Claims (16)

  1. 게이트 전극(1)을 형성한 반도체 기판(2) 상에, 컨택트층(3)과, 금속 배선(4)과, 층간 절연막(5)을 포함하는 반도체 장치로서,
    상기 층간 절연막(5)은, 수소 원자를 포함하는 원료 가스를 이용하여, 바이어스 인가한 플라즈마 CVD에 의해 상기 금속 배선(4) 상에 형성되고,
    상기 금속 배선(4) 및 상기 층간 절연막(5)의 하층에 실리콘 산질화막(6)을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 실리콘 산질화막(6)은, 상기 금속 배선(4)의 바로 아래에 형성된 반도체 장치.
  3. 제1항에 있어서,
    상기 실리콘 산질화막(26)은, 상기 게이트 전극(21)의 에치 스토퍼막(27)의 바로 위에 형성된 반도체 장치.
  4. 제1항에 있어서,
    상기 실리콘 산질화막(36)은, 상기 컨택트층(33a, 33b) 내에 형성된 반도체 장치.
  5. 제1항에 있어서,
    상기 실리콘 산질화막은, 플라즈마 CVD에 의해 형성된 반도체 장치.
  6. 제5항에 있어서,
    상기 실리콘 산질화막은, N2O 또는 O2 중 어느 한 쪽과, SiH4를 포함하는 원료 가스에 의해 형성된 반도체 장치.
  7. 제6항에 있어서,
    상기 실리콘 산질화막은, Si가 34 원자수% ∼ 40 원자수%, O가 48 원자수% ∼ 60 원자수%, N이 5 원자수% ∼ 12 원자수%인 반도체 장치.
  8. 제1항에 있어서,
    상기 실리콘 산질화막은, 450℃ 이상에서 열 처리를 한 반도체 장치.
  9. 제1항에 있어서,
    상기 실리콘 산질화막은, Si-H 결합의 H가 FT-IR법에 의해 8×1021 원자수/㎤ 이하인 반도체 장치.
  10. 제1항에 있어서,
    상기 실리콘 산질화막은, N, B, P 또는 As를 주입한 반도체 장치.
  11. 제1항에 있어서,
    상기 실리콘 산질화막은, Si-H 결합의 H가 FT-IR법에 의해 1 × 1O21 원자수/㎤ 이하이고, FT-IR법에 의해 Si-O 결합의 피크가 1O20㎝-1 이상 1075㎝-1 이하에 있고, FT-IR법에 의해 Si-N 결합의 피크(835㎝-1)가 검출되지 않는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 실리콘 산질화막은, 인장 응력을 갖는 반도체 장치.
  13. 제1항에 있어서,
    상기 실리콘 산질화막은, 두께가 100㎚ 이상, 600㎚ 이하인 반도체 장치.
  14. 제1항에 있어서,
    상기 층간 절연막은, 고밀도 플라즈마 CVD에 의해 형성된 반도체 장치.
  15. 제1항에 있어서,
    상기 금속 배선과 상기 층간 절연막이 복수층 형성된 반도체 장치.
  16. 제1항에 있어서,
    상기 반도체 장치는, 터널 절연막(61)과, 제어 전극(64)과, 부유 전극(63)과, 제1 금속 배선(66)을 포함하고, 상기 제1 금속 배선(66)은, 배선의 높이 H와, 인접하는 배선 간의 거리 W와의 비 H/W가 1.0 이상인 것을 특징으로 하는 반도체 장치.
KR1020050102452A 2004-10-28 2005-10-28 반도체 장치 KR20060052334A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004313358 2004-10-28
JPJP-P-2004-00313358 2004-10-28
JP2005249333A JP5110783B2 (ja) 2004-10-28 2005-08-30 半導体装置
JPJP-P-2005-00249333 2005-08-30

Publications (1)

Publication Number Publication Date
KR20060052334A true KR20060052334A (ko) 2006-05-19

Family

ID=36260819

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050102452A KR20060052334A (ko) 2004-10-28 2005-10-28 반도체 장치

Country Status (4)

Country Link
US (3) US20060091451A1 (ko)
JP (1) JP5110783B2 (ko)
KR (1) KR20060052334A (ko)
TW (1) TWI459466B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7463422B2 (en) * 2004-01-14 2008-12-09 Carl Zeiss Smt Ag Projection exposure apparatus
JP5110783B2 (ja) * 2004-10-28 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
DE202007001431U1 (de) * 2007-01-31 2007-05-16 Infineon Technologies Austria Ag Halbleiteranordnung und Leistungshalbleiterbauelement
JP4886021B2 (ja) * 2008-12-16 2012-02-29 エルピーダメモリ株式会社 半導体装置及びその製造方法
US8318584B2 (en) * 2010-07-30 2012-11-27 Applied Materials, Inc. Oxide-rich liner layer for flowable CVD gapfill
TWI545652B (zh) 2011-03-25 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2013054823A1 (en) * 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10418646B2 (en) * 2014-09-23 2019-09-17 Lg Chem, Ltd. Composite membrane containing ion transfer polymer and method for preparing same
TWI548000B (zh) * 2014-12-22 2016-09-01 力晶科技股份有限公司 半導體元件及其製作方法
CN106449977A (zh) * 2016-10-27 2017-02-22 深圳大学 一种近红外光控存储器及其制造方法
CN109148272B (zh) * 2017-06-16 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846188A (ja) * 1994-07-28 1996-02-16 Sony Corp 半導体装置
JP3047343B2 (ja) 1994-07-30 2000-05-29 日本電気株式会社 半導体装置の製造方法
US6705323B1 (en) * 1995-06-07 2004-03-16 Conceptus, Inc. Contraceptive transcervical fallopian tube occlusion devices and methods
KR100197980B1 (ko) * 1995-09-14 1999-06-15 김영환 반도체 소자의 제조방법
JP3432997B2 (ja) * 1996-04-23 2003-08-04 株式会社東芝 半導体装置に使用する絶縁膜
JP3098474B2 (ja) * 1997-10-31 2000-10-16 日本電気株式会社 半導体装置の製造方法
US6437424B1 (en) * 1999-03-09 2002-08-20 Sanyo Electric Co., Ltd. Non-volatile semiconductor memory device with barrier and insulating films
US6100137A (en) * 1999-08-12 2000-08-08 Vanguard International Semiconductor Corporation Etch stop layer used for the fabrication of an overlying crown shaped storage node structure
US6774489B2 (en) * 2000-08-29 2004-08-10 Texas Instruments Incorporated Dielectric layer liner for an integrated circuit structure
JP2002353307A (ja) * 2001-05-25 2002-12-06 Toshiba Corp 半導体装置
JP2003100755A (ja) * 2001-09-27 2003-04-04 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6649514B1 (en) * 2002-09-06 2003-11-18 Lattice Semiconductor Corporation EEPROM device having improved data retention and process for fabricating the device
JP4489345B2 (ja) * 2002-12-13 2010-06-23 株式会社ルネサステクノロジ 半導体装置の製造方法
JP5110783B2 (ja) * 2004-10-28 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20110092037A1 (en) 2011-04-21
US7875539B2 (en) 2011-01-25
US8084343B2 (en) 2011-12-27
JP5110783B2 (ja) 2012-12-26
TWI459466B (zh) 2014-11-01
TW200620470A (en) 2006-06-16
US20060091451A1 (en) 2006-05-04
US20090017614A1 (en) 2009-01-15
JP2006156952A (ja) 2006-06-15

Similar Documents

Publication Publication Date Title
KR20060052334A (ko) 반도체 장치
US8828830B2 (en) Semiconductor device having STI with nitride liner and UV light shielding film
US7741224B2 (en) Plasma treatment and repair processes for reducing sidewall damage in low-k dielectrics
US6838300B2 (en) Chemical treatment of low-k dielectric films
KR100593446B1 (ko) 유기성 플루오라이드 계열 완충 용액을 사용해서 반도체장치를 제조하는 방법들
US7186640B2 (en) Silicon-rich oxide for copper damascene interconnect incorporating low dielectric constant dielectrics
US20040152336A1 (en) Semiconductor device and its manufacturing method
US6444593B1 (en) Surface treatment of low-K SiOF to prevent metal interaction
US7300862B2 (en) Method for manufacturing semiconductor device
KR101142334B1 (ko) 반도체 소자 및 그의 제조방법
JPH06163521A (ja) 半導体装置の製造方法
KR100219102B1 (ko) 신뢰성있는 반도체 소자를 제조하기 위한 방법
US10453797B2 (en) Interconnection structures and fabrication methods thereof
KR102450406B1 (ko) 로우-k 스페이서를 제공하는 방법
KR100389041B1 (ko) 에이치에스큐막을 층간절연막으로 사용하는 배선 형성 방법
KR100313785B1 (ko) 반도체소자의 층간절연막 형성방법
KR100483202B1 (ko) 반도체 소자의 제조 방법
KR100272661B1 (ko) 반도체디바이스의층간절연막형성방법
KR100593210B1 (ko) 반도체 소자의 컨택 홀형성방법
KR101005740B1 (ko) 반도체 소자의 구리배선 형성방법
KR100815940B1 (ko) 반도체 소자 및 그 형성 방법
KR20060038154A (ko) 응착력이 향상된 반도체 배선 제조 방법
KR19990041983A (ko) 다층 금속 배선용 절연막을 구비한 반도체 장치의 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application