KR101142334B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 기생 캐패시턴스의 증가 없이 수소의 투과를 방지할 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 반도체 기판 상에 형성된 도전 패턴과, 상기 도전 패턴의 측벽 상에 형성되며, 다수의 기공을 갖는 막을 포함하는 절연막 및 상기 각 기공의 표면에 형성된 투과방지막을 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 기생 캐패시턴스를 감소시키고 수소의 투과를 방지할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 게이트는 게이트 절연막과 게이트 도전막 및 상기 게이트 도전막 상에 형성되는 게이트 하드마스크막의 적층막으로 이루어진다. 그리고, 상기 게이트의 양측벽에는 산화막과 질화막을 포함하는 스페이서가 형성되며, 게이트 양측의 반도체 기판의 표면 내에는 소오스 영역 및 드레인 영역이 형성된다.
그러나, 전술한 종래 기술의 경우에는 상기 게이트와 스페이서 및 소오스 영역과 드레인 영역을 형성한 후에 층간 절연막을 형성하고, 상기 층간 절연막을 상기 게이트의 하드마스크막이 노출되도록 CMP(Chemical Mechanical Polishing)함에 따라, 상기 스페이서의 상단부가 노출된다. 특히, 상기 스페이서의 산화막 부분이 노출되면 노출된 산화막 부분을 통해 수소가 투과되어, 상기 수소가 소오스 영역 및 드레인 영역의 보론 이온과 결합하여 게이트의 특성이 저하된다.
한편, 상기 산화막을 통한 수소의 투과 현상은 스페이서 형성시 질화막의 두께를 증가시킴으로써 어느 정도 개선할 수 있으나, 이 경우에는 상기 질화막의 유전율이 산화막에 비해 상대적으로 더 크므로 질화막의 두께가 증가됨에 따라 기생 캐패시턴스가 증가되어 반도체 소자의 동작 속도가 감소된다. 또한, 상기 질화막은 게이트에 인장 응력을 가하는 물질이기 때문에, 상기 질화막으로 인해 게이트에 인장 응력이 인가되면 게이트의 커런트가 감소되어 반도체 소자의 특성 및 신뢰성이 열화된다.
그래서, 기생 캐패시턴스의 증가 없이 수소의 투과 현상을 방지할 수 있는 방법이 필요한 실정이다.
본 발명은 기생 캐패시턴스의 증가 없이 수소의 투과를 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 반도체 기판 상에 형성된 도전 패턴과, 상기 도전 패턴의 표면 상에 형성되며, 다수의 기공을 갖는 막을 포함하는 절연막 및 상기 각 기공의 표면에 형성된 투과방지막을 포함한다.
상기 도전 패턴은 게이트, 비트라인 및 금속배선 중 어느 하나를 포함한다.
상기 절연막은 상기 도전 패턴의 측벽 상에 형성된다.
상기 절연막은, 상기 도전 패턴의 측벽 상에 형성된 질화막 및 상기 질화막 상에 형성되며, 다수의 기공을 갖는 산화막을 포함한다.
상기 투과방지막은 질화계막을 포함한다.
상기 질화계막은 실리콘 질화막, 티타늄 질화막, 산화 질화막 및 질화된 알류미늄 산화막 중 적어도 하나를 포함한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 도전 패턴을 형성하는 단계와, 상기 도전 패턴의 표면 상에 다수의 기공을 갖는 막을 포함하는 절연막을 형성하는 단계 및 상기 각 기공의 표면에 투과방지막을 형성하는 단계를 포함한다.
상기 도전 패턴은 게이트, 비트라인 및 금속배선 중 어느 하나를 포함한다.
상기 절연막을 형성하는 단계는, 상기 도전 패턴의 표면 및 반도체 기판 상에 질화막을 형성하는 단계와, 상기 질화막 상에 산화막을 형성하는 단계 및 상기 산화막 내에 다수의 기공이 형성되도록, 상기 산화막에 대해 번-아웃(Burn-Out) 공정을 수행하는 단계를 포함한다.
상기 산화막은 SOD(Spin-On Dielectric) 공정 또는 졸-겔(sol-gel) 공정으로 형성한다.
상기 SOD 공정은 HSQ(Hydrogen Silsesquioxsne)과 NH3 및 H2O를 사용하여 수 행하고, 상기 졸-겔 공정은 TEOS(Tetra Ethyl Ortho Silicate)를 사용하여 수행한다.
상기 번-아웃 공정은 300～600℃의 온도 조건에서 10～180분 동안 수행한다.
상기 투과방지막은 질화계막으로 형성한다.
상기 질화계막은 실리콘 질화막, 티타늄 질화막, 산화 질화막 및 질화된 알류미늄 산화막 중 적어도 하나를 포함한다.
상기 기공이 1～99㎚의 직경을 가질 경우, 상기 기공의 표면에 형성되는 투과방지막은 ALD 공정으로 형성한다.
상기 ALD 공정은 100～300℃의 온도 조건 및 50～200mTorr의 압력 조건에서 수행한다.
상기 기공이 100～500㎚의 직경을 가질 경우, 상기 기공의 표면에 형성되는 투과방지막은 CVD 공정으로 형성한다.
상기 CVD 공정은 250～500℃의 온도 조건 및 10～500mTorr의 압력 조건에서 수행한다.
상기 투과방지막을 형성하는 단계 후, 상기 절연막이 상기 도전 패턴의 측벽에 잔류되도록 에치백하는 단계를 더 포함한다.
본 발명은 게이트 측벽에 기공을 갖는 산화막을 포함한 스페이서를 형성하고 상기 기공의 표면에 질화계막으로 투과방지막을 형성함으로써, 상기 스페이서를 통해 수소가 투과되는 것을 방지할 수 있으며, 이를 통해, 본 발명은 수소가 소오스 영역 및 드레인 영역 내의 보론 이온과 결합되어 게이트의 특성이 저하되는 것을 억제할 수 있다.
또한, 본 발명은 산화막의 기공 표면에 투과방지막을 형성함으로써, 상기 수소의 투과 현상을 방지하기 위해 질화막의 두께를 증가시킬 필요가 없으며, 그래서, 본 발명은 기생 캐패시턴스의 증가 및 게이트의 커런트 감소 없이 수소의 투과 현상을 효과적으로 방지할 수 있다.
그러므로, 본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도로서, 도시된 바와 같이, 반도체 기판(100) 상에 게이트 절연막(102), 폴리실리콘막(104)과 금속계막(106) 및 게이트 하드마스크막(108)의 다층 구조를 포함하는 게이트(110)가 형성되어 있으며, 상기 게이트 절연막(102)과 폴리실리콘막(104)의 측벽에만 선택적으로 제1 산화막(112)이 형성되어 있다. 상기 제1 산화막(112) 및 상기 게이트(110)의 측벽에 스페이서 절연막(120)이 형성되어 있다. 상기 절연막(120)은 상기 제1 산화막(112)과 상기 게이트(110)의 측벽 및 게이트(110) 양측의 반도체 기판(100) 부분 상에 형성된 제1 질화막(114)과 상기 제1 질화막(114) 상에 형성되며 다수의 기공(P)을 갖는 제2 산화막(116)을 포함한다. 상기 기공(P)은 상기 제2 산화막(116) 내에서 서로 연결되어 있다. 상기 제2 산화막(116)의 각 기공(P)의 표 면에 투과방지막(118)이 형성되어 있다. 상기 투과방지막(118)은 질화계막을 포함하며, 예컨대, 실리콘 질화막, 티타늄 질화막, 산화 질화막 및 질화된 알류미늄 산화막 중 적어도 하나를 포함한다. 그리고, 상기 게이트(110) 양측의 반도체 기판(100) 표면 내에 소오스 영역 및 드레인 영역(122)이 형성되어 있다.
본 발명의 실시예에 따른 반도체 소자는, 게이트(110)의 측벽에 다수의 기공(P)을 갖는 제2 산화막(116)을 포함한 절연막(120)을 구비하고 있으며, 상기 각 기공(P)의 표면에는 질화계막으로 이루어진 투과방지막(118)이 형성됨에 따라, 상기 제2 산화막(116) 부분을 통해 수소가 투과되는 것을 방지할 수 있다. 그래서, 본 발명은 수소가 소오스 영역 및 드레인 영역(122) 내의 보론 이온과 결합되어 게이트(110)의 특성이 저하되는 것을 억제할 수 있다.
또한, 본 발명은 제2 산화막(116)의 각 기공(P) 표면에 투과방지막(118)을 형성함으로써, 수소의 투과 현상을 방지하기 위해 스페이서 절연막(120) 중 하나인 제1 질화막(114)의 두께를 증가시킬 필요가 없다. 그래서, 본 발명은 유전율이 산화막 대비 상대적으로 더 큰 제1 질화막(114)의 두께를 증가시킬 필요가 없으므로, 상기 제1 질화막(114)의 두께 증가에 따라 유발되는 기생 캐패시턴스의 증가 없이 수소의 투과 현상을 효과적으로 방지할 수 있을 뿐 아니라 상기 기생 캐패시턴스의 증가로 인해 야기되는 반도체 소자의 동작 속도가 감소되는 문제를 방지할 수 있다.
게다가, 본 발명은 게이트(110)에 인장 응력을 가하는 제1 질화막(114)의 두께를 증가시킬 필요가 없으므로, 상기 제1 질화막(114)으로 인해 게이트(110)에 인 가되는 인장 응력을 최소화할 수 있으며, 이를 통해, 본 발명은 게이트(110)의 커런트가 감소되는 것을 방지하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
한편, 본 발명의 실시예는 게이트(110)와 게이트 측벽의 절연막(120)에만 적용되는 것이 아니며, 도시하지는 않았으나, 비트라인과 비트라인 표면의 절연막 및 금속배선과 금속배선 표면의 절연막 등 반도체 소자의 도전 패턴 및 상기 도전 패턴 표면의 절연막에 모두 적용 가능하다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 게이트 절연막(102), 폴리실리콘막(104)과 금속계막(106) 및 게이트 하드마스크막(108)을 형성한 다음, 상기 막들(102, 104, 106, 108)을 식각하여 게이트 절연막(102), 폴리실리콘막(104)과 금속계막(106) 및 게이트 하드마스크막(108)의 다층 구조를 포함하는 게이트(110)를 형성한다. 이때, 상기 게이트 절연막(102)과 폴리실리콘막(104)의 측벽에만 선택적으로 제1 산화막(112)을 형성하는 것도 가능하다.
도 2b를 참조하면, 상기 제1 산화막(112)과 게이트(110)의 표면 및 상기 게이트(110) 양측의 반도체 기판(100) 부분 상에 제1 질화막(114)을 형성한다. 그리고 나서, 상기 제1 질화막(114) 상에 제2 산화막(116)을 형성한다. 상기 제2 산화막(116)은, 바람직하게, 300～1000Å 정도의 두께로 형성한다.
상기 제2 산화막(116)은, 예컨대, SOD(Spin-On Dielectric) 공정 또는 졸- 겔(sol-gel) 공정으로 형성한다. 상기 SOD 공정은 HSQ(Hydrogen Silsesquioxsne)과 NH3 및 H2O를 사용하여 수행하며, 100～200℃ 정도의 온도 조건 및 상압의 압력 조건에서 진행되는 베이킹 과정을 포함한다. 상기 졸-겔 공정은 TEOS(Tetra Ethyl Ortho Silicate)를 사용하여 수행한다.
도 2c를 참조하면, 상기 제2 산화막(116) 내에 다수의 기공(P)이 형성되도록, 상기 제2 산화막(116)에 대해 번-아웃(Burn-Out) 공정을 수행한다. 상기 번-아웃 공정은, 예컨대, 300～600℃ 정도의 온도 조건에서 약 10～180분 동안 수행한다. 이때, 상기 번-아웃 공정을 통해 제2 산화막(116) 내에 서로 연결된 형태로 다수의 기공(P)들이 형성된다.
도 2d를 참조하면, 상기 제2 산화막(116)의 각 기공(P)의 표면에 투과방지막(118)을 형성한다. 상기 투과방지막(118)은 질화계막으로 형성하며, 예컨대, 실리콘 질화막, 티타늄 질화막, 산화 질화막 및 질화된 알류미늄 산화막 중 적어도 하나의 막으로 형성한다. 상기 투과방지막(118)은 서로 연결된 기공(P)들의 표면을 따라 상기 제2 산화막(116)의 기공(P) 표면을 포함한 제2 산화막(116)과 제1 질화막(114)의 표면 상에 전체적으로 형성된다.
여기서, 상기 투과방지막(118)은 상기 기공(P)의 크기에 따라 ALD(Atomic Layer Deposition) 또는 CVD(Chemical Vapor Deposition) 방식으로 형성된다. 자세하게, 상기 기공(P)이 수～수십㎚ 정도, 예컨대, 1～99㎚ 정도의 직경을 갖는다면, 상기 기공(P)의 표면에 형성되는 투과방지막(118)은 ALD 공정으로 형성하며, 이때, 상기 ALD 공정은 100～300℃ 정도의 온도 조건 및 50～200mTorr 정도의 압력 조건에서 수행한다. 그리고, 상기 기공(P)이 수백㎚ 정도, 예컨대, 100～500㎚ 정도의 직경을 갖는다면, 상기 기공(P)의 표면에 형성되는 투과방지막(118)은 CVD 공정, 예컨대, PECVD 공정으로 형성하며, 이때, 상기 PECVD 공정은 250～500℃ 정도의 온도 조건 및 10～500mTorr 정도의 압력 조건에서 수행한다.
또한, 본 발명의 실시예에서는 상기 투과방지막(118)의 형성시 ALD 공정 또는 CVD 공정 중 어느 하나의 공정을 선택해서 형성할 수 있도록, 상기 제2 산화막(116) 내의 기공(P) 크기를 조절하는 것이 가능하다. 예컨대, 상기 제2 산화막(P)을 졸-겔 공정을 통해 형성하는 경우에는 상기 졸-겔 공정시 사용되는 계면 활성제의 pH가 낮을수록, 상기 졸-겔 공정시의 압력이 낮을수록, 온도가 높을 수록 기공(P)의 크기를 증가시킬 수 있으며, 상기 제2 산화막(116)을 SOD 공정을 통해 형성하는 경우에는 베이킹 공정을 포함한 후처리 공정시의 온도가 높을수록 기공(P)의 크기를 증가시킬 수 있다.
도 2e를 참조하면, 상기 제1 질화막(114)과 제2 산화막(116)이 상기 게이트(110)의 측벽에만 잔류되도록, 상기 투과방지막(118)이 형성된 반도체 기판(100)의 결과물에 대해 에치백(Etch Back) 공정을 수행한다. 그 결과, 게이트(100)의 측벽에 제1 질화막(114)과 제2 산화막(116)을 포함하는 스페이서 절연막(120)이 형성된다. 또한, 상기 에치백 공정시 제1 질화막(114)과 제2 산화막(116)의 표면 상에 형성된 투과방지막(118) 부분이 제거되고, 상기 투과방지막(118)은 제2 산화막(116) 내의 기공(P) 표면에만 잔류된다.
도 2f를 참조하면, 상기 스페이서 절연막(120)이 형성된 게이트(110) 양측의 반도체 기판(100) 부분 내에 소오스 영역 및 드레인 영역(122)을 형성한다. 상기 소오스 영역 및 드레인 영역(122)은, 예컨대, 보론 이온을 사용하는 이온주입 공정을 통해 형성한다.
도 2g를 참조하면, 상기 스페이서 절연막(120), 게이트(110), 소오스 영역 및 드레인 영역(122)이 형성된 반도체 기판(100)의 결과물 상에 제3 산화막(124)과 제2 질화막(126)을 차례로 형성한다. 상기 제3 산화막(124)과 제2 질화막(126)은 후속 공정시 게이트(110)를 보호하는 역할을 하며, 상기 스페이서 절연막(120)을 포함한 게이트(110)의 프로파일을 따라 형성된다.
도 2h를 참조하면, 상기 제2 질화막(126) 상에 상기 게이트(110) 간 공간이 매립되도록 층간 절연막(128)을 형성한다. 그리고 나서, 상기 게이트(110)의 상면, 즉, 게이트 하드마스크막(108)이 노출되도록 CMP(Chemical Mechanical Polishing) 공정을 수행한다. 상기 CMP 공정시 층간 절연막(128), 제2 질화막(126), 제3 산화막(124) 및 스페이서 절연막(120)의 일부 두께가 제거된다.
여기서, 본 발명의 실시예에서는, 상기 CMP 공정시 스페이서 절연막(120)이 연마되어 제2 산화막(116) 부분이 노출되더라도, 사익 제2 산화막(116) 내 기공(P)이 있으며 상기 각 기공(P)의 표면에 투과방지막(118)이 형성되어 있으므로, 후속 공정시 상기 노출된 제2 산화막(116) 부분을 통해 수소가 투과되어 게이트(110) 특성이 저하되는 것을 방지할 수 있다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
본 발명의 실시예에서는, 게이트의 측벽에 다수의 기공을 갖는 제2 산화막을 포함한 스페이서 절연막을 형성하고 상기 제2 산화막의 각 기공 표면에 질화계막으로 이루어진 투과방지막을 형성함으로써, 후속 공정시 제2 산화막 부분을 통해 수소가 투과되는 것을 방지할 수 있다. 그래서, 본 발명은 투과된 수소가 소오스 영역 및 드레인 영역 내의 보론 이온과 결합하여, 게이트의 특성이 저하되는 것을 억제할 수 있다.
또한, 본 발명의 실시예에서는 제2 산화막의 각 기공 표면에 투과방지막을 형성하는 것을 통해 수소 투과 현상을 방지함으로써, 상기 수소 투과 현상을 방지하기 위해 스페이서 절연막 중 하나인 제1 질화막을 두껍게 형성할 필요가 없다. 그래서, 본 발명은 유전율이 산화막 대비 상대적으로 더 큰 제1 질화막의 두께 증가에 따라 유발되는 기생 캐패시턴스의 증가 없이 수소 투과 현상을 효과적으로 방지할 수 있을 뿐 아니라 상기 기생 캐패시턴스의 증가로 인해 야기되는 반도체 소자의 동작 속도가 감소되는 문제를 방지할 수 있다.
게다가, 본 발명은 게이트에 인장 응력을 가하는 제1 질화막을 두껍게 형성할 필요가 없으므로, 두꺼운 제1 질화막으로 인해 게이트에 인가되는 인장 응력을 최소화할 수 있으며, 이를 통해, 본 발명은 게이트의 커런트가 감소되는 것을 방지하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
한편, 본 발명의 실시예는 게이트와 게이트 측벽의 스페이서 절연막에만 적용되는 것이 아니며, 도시하지는 않았으나, 비트라인과 비트라인 표면의 절연막 및 금속배선과 금속배선 표면의 절연막 등 반도체 소자의 도전 패턴 및 상기 도전 패턴 표면의 절연막에 모두 적용 가능하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 게이트 절연막
104 : 폴리실리콘막 106 : 금속계막
108 : 게이트 하드마스크막 110 : 게이트
112 : 제1 산화막 114 : 제1 질화막
116 : 제2 산화막 P : 기공
118 : 투과방지막 120 : 스페이서 절연막
122 : 소오스 영역 및 드레인 영역 124 : 제3 산화막
126 : 제2 질화막 128 : 층간 절연막
Claims (19)
- 반도체 기판 상에 형성된 도전 패턴;상기 도전 패턴의 측벽 상에 형성되며, 다수의 기공을 갖는 막을 포함하는 절연막; 및상기 각 기공의 표면에 형성된 투과방지막;을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 도전 패턴은 게이트, 비트라인 및 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자.
- 삭제
- 제 1 항에 있어서,상기 절연막은,상기 도전 패턴의 측벽 상에 형성된 질화막; 및상기 질화막 상에 형성되며, 다수의 기공을 갖는 산화막;을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 투과방지막은 질화계막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 5 항에 있어서,상기 질화계막은 실리콘 질화막, 티타늄 질화막, 산화 질화막 및 질화된 알류미늄 산화막 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 도전 패턴을 형성하는 단계;상기 도전 패턴의 표면 상에 다수의 기공을 갖는 막을 포함하는 절연막을 형성하는 단계;상기 각 기공의 표면에 투과방지막을 형성하는 단계;및상기 절연막이 상기 도전 패턴의 측벽에 잔류되도록 에치백하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 도전 패턴은 게이트, 비트라인 및 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 절연막을 형성하는 단계는,상기 도전 패턴의 표면 및 반도체 기판 상에 질화막을 형성하는 단계;상기 질화막 상에 산화막을 형성하는 단계; 및상기 산화막 내에 다수의 기공이 형성되도록, 상기 산화막에 대해 번-아웃(Burn-Out) 공정을 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 산화막은 SOD(Spin-On Dielectric) 공정 또는 졸-겔(sol-gel) 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 SOD 공정은 HSQ(Hydrogen Silsesquioxsne)과 NH3 및 H2O를 사용하여 수행하고, 상기 졸-겔 공정은 TEOS(Tetra Ethyl Ortho Silicate)를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 번-아웃 공정은 300～600℃의 온도 조건에서 10～180분 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 투과방지막은 질화계막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 질화계막은 실리콘 질화막, 티타늄 질화막, 산화 질화막 및 질화된 알류미늄 산화막 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 기공이 1～99㎚의 직경을 가질 경우, 상기 기공의 표면에 형성되는 투과방지막은 ALD 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 ALD 공정은 100～300℃의 온도 조건 및 50～200mTorr의 압력 조건에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 기공이 100～500㎚의 직경을 가질 경우, 상기 기공의 표면에 형성되는 투과방지막은 CVD 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 CVD 공정은 250～500℃의 온도 조건 및 10～500mTorr의 압력 조건에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
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