JP3668222B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係わり、特に、低誘電率膜を層間絶縁膜として用いた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置における配線部分の遅延を低減するためには、層間絶縁膜の比誘電率を低減することが望まれる。十分に小さい比誘電率を確保するには、例えば、層間絶縁膜中に空間、すなわちポアを形成してポーラス絶縁膜を作製するという手法が挙げられる。有機シリコン膜の場合、ポアの平均径が２〜３ｎｍ程度であれば比誘電率を２．５以下にすることは可能である。
【０００３】
ポア径が大きいほど絶縁膜の比誘電率は低下するものの、配線の信頼性は低下するおそれがある。例えば、最大径が４ｎｍ以上の大きなポアを有するポーラス絶縁膜では、ダマシン法により金属配線を形成する際に次のような不都合が生じる。こうした絶縁膜に溝が加工されると、比較的大きなポアが溝側壁に露出して凹部となり、連続したバリアメタル膜を形成することが困難となる。その結果、配線の信頼性が大きく損なわれるおそれがある（例えば、特許文献１参照）。
【０００４】
一方、ポーラス絶縁膜におけるポアの平均径が１ｎｍ以下の場合には、比誘電率を十分に低減することが困難となる。
【０００５】
【特許文献１】
特開２００２−２４６３８３号公報
【０００６】
【発明が解決しようとする課題】
そこで本発明は、比誘電率が十分に低い絶縁膜を有し、信頼性の高い半導体装置を提供することを目的とする。
【０００７】
また本発明は、バリアメタルのバリア特性の劣化を招かずに、十分に低い比誘電率を有する絶縁膜を形成し得る半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の一態様は、半導体基板上に、有機シリコン膜および有機絶縁膜から選択されるポーラス絶縁膜を形成する工程と、前記ポーラス絶縁膜に凹部を形成する工程と、前記凹部に導電材料を埋め込んで、プラグおよび配線層の少なくとも一方を形成する工程とを具備し、前記ポーラス絶縁膜に対し、電子ビームを照射してポアの径を拡大することを特徴とする半導体装置の製造方法を提供する。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１３】
（実施形態１）
図１は、本発明の一実施形態にかかる半導体装置の製造方法を表わす断面図である。
【００１４】
まず、図１（ａ）に示すように、素子（図示せず）が形成された半導体基板１上にポーラス絶縁膜２を形成する。ポーラス絶縁膜２は、有機絶縁膜および有機シリコン膜のいずれでもよく、塗布法またはＣＶＤ法により形成することができる。具体的には、有機絶縁膜としては、例えばポリアリーレンおよびポリアリーレンポリエーテルが挙げられ、有機シリコン膜としては、例えばメチルシルセスキオキサン（ＭＳＱ）、ポリメチルシロキサン（ＭＳＸ）等が挙げられる。
【００１５】
例えば、塗布法によりＭＳＱ膜のようなポーラス絶縁膜２を成膜する場合には、重量平均分子量１０万〜１０００万程度のものを、アルコール系溶媒などの有機溶媒に溶解してなる溶液材料（ワニス）が用いられる。ワニスを半導体基板１上に塗布し、２００〜５００℃で１０〜１２０分程度加熱して溶媒を揮発させることによって、比誘電率が２．５以下のポーラス絶縁膜２が形成される。
【００１６】
得られたポーラス絶縁膜２中の個々のポアは、完全に独立して存在するのではなく、隣接するいくつかのポアが微細な空隙により連通して表面に達している。こうしたポアの径は断面ＴＥＭにより観察することができ、図１（ａ）に示すように、最大径が４ｎｍ以上の大径ポア３が存在することがある。
【００１７】
引き続いた工程において、こうした大径ポア３の存在する個所に溝が設けられると、溝側壁にはポア径に相当する大きさの凹部が生じてバリアメタル膜を連続して形成することが困難となる。
【００１８】
本実施形態においては、ポーラス絶縁膜２に溝を加工する前に、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）−ＣＶＤ装置を用いた酸化還元反応により大径ポア３を最適な大きさに縮小する。
【００１９】
まず、ポーラス絶縁膜２が形成された半導体基板１を成膜チャンバー内に設置し、２００〜５００℃程度、例えば４００℃に基板を加熱しつつ、０．１〜１０Ｔｏｒｒ、例えば５Ｔｏｒｒの条件で、酸化性ガスと還元性ガスとを交互に導入する。
【００２０】
酸化性ガスとしては、Ｏ2、Ｎ2Ｏ、Ｃｌ2、Ｆ2、Ｏ3、およびＷＦ6からなる群から選択される少なくとも１種を用いることができ、還元性ガスとしては、ＳｉＨ4、Ｈ2、およびＨＦからなる群から選択される少なくとも１種が挙げられる。これら２種類のガスは、任意に組み合わせて用いることができ、その流量は、１０〜５００ｓｃｃｍ程度、例えば１００ｓｃｃｍとすることができる。
【００２１】
酸化性ガスとしてＯ2ガス、還元性ガスとしてＳｉＨ4ガスを用いる場合には、例えば、ＳｉＨ4ガスを１００ｓｃｃｍの流量で３０秒間導入した後、Ａｒガスで３０秒間パージする。次いで、Ｏ2ガスを１００ｓｃｃｍの流量で３０秒間導入した後、Ａｒガスで３０秒間パージする。こうしたＳｉＨ4、Ａｒ、Ｏ2、Ａｒの導入によって１サイクルが行なわれる。各ガスの導入時間は、５〜６０秒の間で選択すればよい。
【００２２】
Ａｒガスでのパージにより、チャンバー内のＳｉＨ4ガスは排出されるが、ポーラス絶縁膜２のポア内部に充填されたＳｉＨ4ガスは、吸着によりその内壁に付着する。次いでＯ2ガスが導入されると、ポア内部に残留したＳｉＨ4ガスとＯ2ガスとが反応し、図１（ｂ）に示すように、生成物としてのシリコン酸化物（ＳｉＯ2）４がポア内壁に堆積する。
【００２３】
有機絶縁膜または有機シリコン膜からなるポーラス絶縁膜（第１の絶縁膜）９のポア３の少なくとも一部には、反応生成物（第２の絶縁膜）４の層が形成されたといえる。
【００２４】
こうして反応生成物４をポア内壁に堆積することによって、ポア３の最大径を３ｎｍ以下に低減することができる。最大径が３ｎｍ以下であれば、溝加工後に溝側壁に露出したところで、バリアメタル膜の形成に悪影響を及ぼさない。前述の条件のサイクルを５０回繰り返すことによって、５ｎｍのポアが２ｎｍまで縮小できることが確認された。
【００２５】
ここで、処理後のポーラス絶縁膜２におけるポアサイズの分布を図２のグラフに示す。図２（ａ）は処理前の分布を表わし、図２（ｂ）は処理後の分布を表わす。ガスが導入されやすく吸着量も多いことから、反応生成物４は、より大きな径を有するポア３の内壁に優先的に堆積する。したがって、処理後には４ｎｍ以上の大径ポアは存在しないことが、図２（ｂ）に明確に示されている。
【００２６】
ポーラス絶縁膜２においては、表面近傍の方がガスの透過性が高いので、内部より表面近傍のポア内への反応生成物４の堆積量を多くすることができる。図３には、絶縁膜２の表面近傍および内部について、処理によるポアサイズの変化を示した。図３（ａ）は、全膜厚の２０％程度の表面近傍におけるポアサイズ分布を表わし、図３（ｂ）は、半分程度の膜厚におけるポアサイズの分布を表わす。いずれのグラフにも、処理前のポアサイズ分布（図２（ａ））を、曲線ａとして示してある。処理後のポアサイズ分布は、表面近傍では、曲線ｂで表わされるように１ｎｍ付近に極大を有し、平均径は１．０ｎｍ程度である。一方、内部におけるポアサイズ分布は、曲線ｃで表わされるように１．５ｎｍ付近に極大を有し、平均径は１．３ｎｍ程度である。このように、絶縁膜中のポア３の平均径は内部よりも表面近傍で小さくなる。
【００２７】
表面近傍のポア３の平均径が内部よりも小さくなることによって、硬さや密度が増加するので、絶縁膜２の機械的強度および化学的強度が高められる。その結果、溝加工に使用されたレジストを剥離するためのアッシャー時、さらには、プラグや配線層を溝へ埋め込むための研磨処理時における耐性も向上する。
【００２８】
しかも、ポア３の最大径が３ｎｍ以下に縮小されているので、処理後のポーラス絶縁膜２に配線やコンタクト形成のための溝加工により凹部が生じたところで、バリアメタル膜の形成に影響を及ぼすことはない。したがって、図１（ｃ）に示すように、溝内に連続したバリアメタル膜５をＴａやＴａＮにより形成して、Ｃｕ配線６を埋め込むことが可能となる。
【００２９】
（実施形態２）
酸化還元反応によって、溝加工後のポーラス絶縁膜の大径ポアを縮小することも可能である。
【００３０】
図４は、実施形態２にかかる半導体装置の製造方法を表わす断面図である。
【００３１】
前述の実施形態１の場合と同様の手法により、図４（ａ）に示すように半導体基板１上にポーラス絶縁膜２を形成する。このとき、ポーラス絶縁膜２中には、最大径４ｎｍ以上の大径ポア３が存在することがある。
【００３２】
本実施形態においては、こうしたポーラス絶縁膜２に溝８が形成される。これによって図４（ｂ）に示すように、溝８の側壁にはポア径に相当する大きさの凹部１２が生じる。
【００３３】
凹部１２が生じたポーラス絶縁膜２を有する半導体基板１は、前述と同様の成膜チャンバー内に設置して同様に加熱しつつ、酸化性ガスと還元性ガスとをチャンバー内に交互に導入する。本実施形態で処理されるポーラス絶縁膜２においては、凹部１２が溝８の側壁に露出しているので、この凹部１２を選択的に埋めるように条件を変更すればよい。チャンバー内の圧力をより高くするとともに、各ガスの導入時間をより短くすることによって、溝側壁に露出したポアを選択的に埋めることができる。チャンバー内の圧力は１〜５０Ｔｏｒｒ程度、例えば１０Ｔｏｒｒとし、酸化性ガス、還元性ガス、およびパージガスの導入時間は、１０〜３０秒程度、例えば１０秒とすることによって、達成することができる。
【００３４】
このように溝加工後のポーラス絶縁膜２に処理を行なうことによって、内部のポア径は特に縮小することなく、溝側面の凹部を埋めることができる。したがって、図４（ｃ）に示すように溝８内に連続したバリアメタル膜５をＴａやＴａＮにより形成して、Ｃｕ配線６を埋め込むことが可能となる。すでに説明したように、反応生成物７は、絶縁膜２の内部のポア３よりも表面近傍のポア３に優先して堆積するので、得られた絶縁膜２においては、表面近傍のポア３に加えて埋め込まれた配線層近傍のポア３が小さくなる。
【００３５】
本実施形態の方法においては、溝側壁に露出した凹部を堆積物で選択的に充填することができ、絶縁膜内部のポア径は大径のまま維持することが可能である。このため、絶縁膜の比誘電率を低く保てる点で有利である。
【００３６】
（実施形態３）
図５は、実施形態３にかかる半導体装置の製造方法を表わす断面図である。
【００３７】
図５（ａ）に示すように、素子（図示せず）が形成された半導体基板１上にポーラス絶縁膜９を形成して溝を設け、バリアメタル膜５を介してＣｕ配線６を埋め込む。ポーラス絶縁膜９は、ＣＨ3基を含有する有機シリコン膜（例えば、ＭＳＱ膜、ＭＳＸ膜など）、有機絶縁膜（例えば、ポリアリーレン、ポリアリーレンポリエーテルなど）により形成することができる。
【００３８】
塗布法によりＭＳＱ膜のようなポーラス絶縁膜９を形成する場合、条件によっては、平均径が１ｎｍ以下という微小なポア１０が絶縁膜中に生じることがある。例えば、ＭＳＱ膜の場合、重量平均分子量１００〜１万程度のものを、アルコール系溶媒などの有機溶媒に溶解してなる溶液材料（ワニス）を用い、ワニスを半導体基板１上に塗布し、２００〜５００℃で１０〜１２０分程度加熱して溶媒を揮発させることによって成膜するときである。
【００３９】
また、ＣＶＤ法によりポーラス絶縁膜９を形成する場合でも、条件によっては、平均径が１ｎｍ以下という微小なポア１０が絶縁膜中に生じることがある。このときの絶縁膜９の代表的な成膜条件は、平行平板型プラズマＣＶＤ装置を用いて、例えば、成膜温度：３５０℃、トリメチルシランＳｉＨ（ＣＨ3）3／Ｈｅ／酸素＝６００／１００／２００ｓｃｃｍ、圧力：４Ｔｏｒｒ、ＲＦパワー：４００Ｗである。
【００４０】
こうしたポーラス絶縁膜９では、ポア１０の平均径が小さいことから、溝加工によってポアが側面に露出したところで、バリアメタルの埋め込み不良等の問題が生じるおそれはない。したがって、信頼性の高い配線を形成することが可能であるものの、比誘電率を十分に低下させることができず、比誘電率は２．５以上となる。
【００４１】
そこで、本実施形態においては、電子線（ＥＢ）を照射することにより絶縁膜内のポア内壁をエッチングして、ポア径を拡大する。有機シリコン膜の場合には、Ｎ2ガスまたはＯ2ガスを１００〜１００００ｓｃｃｍ、例えば１０００ｓｃｃｍの流量で導入しつつ、次のような条件で行なうことができる。加速電圧は１〜２０ｋＶ、例えば１０ｋＶとし、圧力は０．１〜１００Ｔｏｒｒ、例えば１０Ｔｏｒｒとし、ドーズ量は１０〜２００００μＣ／ｃｍ2、例えば６００μＣ／ｃｍ2とすることができる。有機絶縁膜の場合には、Ｎ2ガスおよびＯ2ガスに加えて、Ｈ2ガス中で行なってもよい。
【００４２】
例えばＮ2雰囲気中でＥＢを照射することによって、ポア内に導入されたＮ2ガスが電子線により励起されてラジカル化し、有機シリコン膜のＣＨ3基が除去されてポア内壁はエッチングされる。その結果、図５（ｂ）に示すように拡大されたポア１１が得られる。有機絶縁膜の場合には、膜中のＣ（カーボン）が除去されることによって、ポア１０が拡大される。
【００４３】
ＥＢ照射前後におけるポアサイズの分布の変化を、図６に示す。図６（ａ）は照射前におけるポアサイズの分布であり、平均径は１ｎｍ以下と小さい。ＥＢ照射によりポア径が全体的に拡大され、図６（ｂ）に示すように平均径で２〜３ｎｍ程度のポアが得られる。その結果、比誘電率を２．５以下に低減することができる。
【００４４】
特に、上述した例においては、ＥＢ照射は配線を埋め込んだ後に行なわれるので、大きなポアが生じてもバリアメタル膜の埋め込み特性に何ら問題を引き起こすことはない。むしろ、絶縁膜の比誘電率を低下させるためには、ポアは大きいほど有利である。したがって、５ｎｍ以上のポアが形成されてもよく、この場合には、比誘電率を２以下に低減することが可能である。
【００４５】
なお、ポア内壁のエッチング量は、ＥＢのドーズ量によって制御することができ、ドーズ量を多くするとエッチング量が増加する。したがって、ドーズ量を変化させることによって、任意のサイズまでポア径を拡大することができる。例えば、拡大後のポアの最大径を３ｎｍ程度に抑える場合には、より少ないドーズ量、例えば３００μＣ／ｃｍ2程度とすればよい。加速電圧や圧力といった残りの条件は、前述と同等とすることができる。
【００４６】
こうした手法は、配線を埋め込む前、具体的には溝加工前あるいは溝加工後の絶縁膜に適用して、平均径１ｎｍ以下のポアを最大３ｎｍ程度に拡大することが可能となる。拡大後のポアの最大径が３ｎｍ以下に制御されるので、溝に側壁に露出して凹部が生じたところで、バリアメタルの埋め込み特性を劣化させることはない。しかも、絶縁膜の比誘電率を２．５以下に低減することもできる。
【００４７】
【発明の効果】
以上詳述したように、本発明によれば、比誘電率が十分に低い絶縁膜を有し、信頼性の高い半導体装置が提供される。また本発明によれば、バリアメタルのバリア特性の劣化を招かずに、十分に低い比誘電率を有する絶縁膜を形成し得る半導体装置の製造方法が提供される。
【００４８】
本発明は、多層配線構造、特にダマシン配線構造を有する半導体装置の製造に極めて有効に用いられ、その工業的価値は絶大である。
【図面の簡単な説明】
【図１】実施形態１にかかる半導体装置の製造方法を表わす工程断面図。
【図２】ポーラス絶縁膜中のポアサイズの分布を示すグラフ図。
【図３】ポーラス絶縁膜中のポアサイズの分布を示すグラフ図。
【図４】実施形態２にかかる半導体装置の製造方法を表わす工程断面図。
【図５】実施形態３にかかる半導体装置の製造方法を表わす工程断面図。
【図６】ポーラス絶縁膜中のポアサイズの分布を示すグラフ図。
【符号の説明】
１…Ｓｉ基板
２…ポーラス絶縁膜
３…大径ポア
４…反応生成物
５…バリアメタル膜
６…Ｃｕ配線
７…反応生成物
８…溝
９…比誘電率２．５以上のポーラス絶縁膜
１０…小径ポア
１１…拡大されたポア
１２…凹部

Claims (4)

  1. 半導体基板上に、有機シリコン膜および有機絶縁膜から選択されるポーラス絶縁膜を形成する工程と、
    前記ポーラス絶縁膜に凹部を形成する工程と、
    前記凹部に導電材料を埋め込んで、プラグおよび配線層の少なくとも一方を形成する工程とを具備し、
    前記ポーラス絶縁膜に対し、電子ビームを照射してポアの径を拡大することを特徴とする半導体装置の製造方法。
  2. 前記半導体基板上に形成された電子ビーム照射前の前記ポーラス絶縁膜のポアの平均径は、１ｎｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ポーラス絶縁膜に対し、電子ビームを照射してポアの径を拡大することは、前記凹部に導電材料を埋め込んだ後に行なわれることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記導電材料を埋め込んでプラグおよび配線層の少なくとも一方を形成する工程は、バリアメタル膜を介してＣｕ層を堆積する工程を含むことを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4434146B2 (ja) * 2003-11-28 2010-03-17 日本電気株式会社 多孔質絶縁膜及びその製造方法並びに多孔質絶縁膜を用いた半導体装置
JP4257252B2 (ja) * 2004-04-01 2009-04-22 株式会社東芝 半導体装置の製造方法
CN1787186A (zh) * 2004-12-09 2006-06-14 富士通株式会社 半导体器件制造方法
JP5355892B2 (ja) 2005-09-16 2013-11-27 ルネサスエレクトロニクス株式会社 配線構造並びに半導体装置及びその製造方法
JP2007266460A (ja) 2006-03-29 2007-10-11 Rohm Co Ltd 半導体装置およびその製造方法
DE102006018027A1 (de) * 2006-04-19 2007-10-25 Robert Bosch Gmbh Mikromechanisches Bauelement mit Waferdurchkontaktierung sowie entsprechendes Herstellungsverfahren
JP2008010441A (ja) * 2006-06-27 2008-01-17 Toshiba Corp シリコン酸化膜の形成方法
US7541297B2 (en) * 2007-10-22 2009-06-02 Applied Materials, Inc. Method and system for improving dielectric film quality for void free gap fill
US8058183B2 (en) * 2008-06-23 2011-11-15 Applied Materials, Inc. Restoring low dielectric constant film properties
KR101142334B1 (ko) * 2009-06-04 2012-05-17 에스케이하이닉스 주식회사 반도체 소자 및 그의 제조방법
CN102412142A (zh) * 2011-04-29 2012-04-11 上海华力微电子有限公司 一种超低介电常数薄膜及预防超低介电常数薄膜损伤的方法
CN102364669A (zh) * 2011-09-15 2012-02-29 上海华力微电子有限公司 超低介电常数薄膜铜互连的制作方法
ITTO20120976A1 (it) * 2012-11-09 2014-05-10 St Microelectronics Srl Procedimento per la fabbricazione di un cappuccio per una struttura di incapsulamento di dispositivi elettronici e cappuccio per una struttura di incapsulamento di dispositivi elettronici
US9773698B2 (en) * 2015-09-30 2017-09-26 International Business Machines Corporation Method of manufacturing an ultra low dielectric layer
US10544330B2 (en) * 2017-01-20 2020-01-28 Honeywell International Inc. Gap filling dielectric materials

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6558747B2 (en) 1999-09-29 2003-05-06 Kabushiki Kaisha Toshiba Method of forming insulating film and process for producing semiconductor device
US6420441B1 (en) * 1999-10-01 2002-07-16 Shipley Company, L.L.C. Porous materials
US6482733B2 (en) 2000-05-15 2002-11-19 Asm Microchemistry Oy Protective layers prior to alternating layer deposition
JP2001351916A (ja) 2000-06-07 2001-12-21 Matsushita Electric Ind Co Ltd シリコン酸化膜の形成方法
US6936551B2 (en) * 2002-05-08 2005-08-30 Applied Materials Inc. Methods and apparatus for E-beam treatment used to fabricate integrated circuit devices
US7098149B2 (en) * 2003-03-04 2006-08-29 Air Products And Chemicals, Inc. Mechanical enhancement of dense and porous organosilicate materials by UV exposure
US6875709B2 (en) * 2003-03-07 2005-04-05 Taiwan Semiconductor Manufacturing Comapny, Ltd. Application of a supercritical CO2 system for curing low k dielectric materials
US6737365B1 (en) * 2003-03-24 2004-05-18 Intel Corporation Forming a porous dielectric layer

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