JP2003100755A

JP2003100755A - 半導体装置及びその製造方法

Info

Publication number: JP2003100755A
Application number: JP2001296856A
Authority: JP
Inventors: Susumu Matsumoto; 晋松本; Satoshi Ueda; 聡上田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-09-27
Filing date: 2001-09-27
Publication date: 2003-04-04

Abstract

(57)【要約】【課題】弗素を含んだ低誘電率絶縁膜を用い、且つ、
エレクトロマイグレーション耐性の向上が図れる半導体
装置及びその製造方法を提供する。【解決手段】半導体基板１０１と、該半導体基板１０
１の上に形成された配線層の下地層となる絶縁膜１０２
と、該絶縁膜１０２の上に形成されたＡｌＣｕ膜からな
る下層配線１０３とを備えている。下層配線１０３及び
絶縁膜１０２上には、ＳｉリッチＳｉＯ₂膜１０４Ａ
と、弗素を含んだＳｉＯ₂（ＦＳＧ）膜１０４Ｂと、プ
ラズマＳｉＯ₂膜１０４Ｃと、プラズマＳｉＯＮ膜１０
４Ｄとが順次形成されており、これらの４層膜により第
１の層間絶縁膜１０４が構成されている。従って、下層
配線１０３とＦＳＧ膜１０４Ｂとの間に形成されている
ＳｉリッチＳｉＯ₂膜１０４Ａによって、ＦＳＧ膜１０
４Ｂから下層配線１０３への弗素の拡散が防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に低誘電率絶縁膜を用いた多層配
線におけるエレクトロマイグレーション耐性を向上させ
た多層配線構造を有する半導体装置及びその製造方法に
関するものである。

【０００２】

【従来の技術】近年、半導体集積回路装置（ＬＳＩ）に
おいては、素子の動作速度の高速化に伴い、層間絶縁膜
として低誘電率絶縁膜を用いて、隣接する配線間の容量
及び積層された配線間の容量を低減することが必須とな
ってきている。さらに、その構成要素の微細化が進み、
金属配線の断面積が減少することによって、電流密度が
増加してきている。例えば、アルミニウム（Ａｌ）配線
では、電流密度の増大に伴いＡｌ配線を構成するＡｌ原
子が電子の流れる方向へ流される。このＡｌ原子が流さ
れることによってボイドが成長し、且つ、抵抗が上昇す
ることにより不良に至るという、いわゆるエレクトロマ
イグレーション（ＥＭ）が、半導体装置の構成要素を微
細化するに際して顕著な問題となってきている。

【０００３】以下、従来の多層配線構造を有する半導体
装置及びその製造方法について、図１３（ａ）〜（ｃ）
を参照しながら説明する。

【０００４】まず、図１３（ａ）に示す工程で、半導体
基板７０１の上に形成された絶縁膜７０２の上に、厚み
が２０ｎｍのチタニウム（Ｔｉ）膜７０３Ａと、厚みが
５０ｎｍの窒化チタン（ＴｉＮ）膜７０３Ｂと、アルミ
ニウム（Ａｌ）に微量の銅（Ｃｕ）が含まれた厚みが４
００ｎｍのＡｌＣｕ膜７０３Ｃと、Ｔｉ膜（図示せず）
と、ＴｉＮ膜７０３Ｅとを順次堆積して、第１の積層膜
を形成する。その後、第１の積層膜に対してフォトリソ
グラフィ及びドライエッチングによるパターニングと熱
処理とを行って、第１の積層膜からなる下層配線７０３
を形成する。このとき、熱処理によって、ＡｌＣｕ膜７
０３ＣとＴｉＮ膜７０３Ｅとの間に介在していたＴｉ膜
が、ＡｌＣｕ膜７０３Ｃと反応してＡｌ₃Ｔｉ層７０３
Ｄが形成される。

【０００５】次に、図１３（ｂ）に示す工程で、下層配
線７０３を含む絶縁膜７０２の上に、高密度プラズマ化
学気相成長（ＨＤＰ−ＣＶＤ）法により、弗素（Ｆ）を
含んだ酸化膜（ＦＳＧ膜）７０４Ａを堆積した後、プラ
ズマＣＶＤ法により、ＴＥＯＳを原料とした酸化膜７０
４Ｂを形成し、その後化学機械研磨法（ＣＭＰ）によ
り、平坦化を行う。その後、厚み３００ｎｍのプラズマ
ＳｉＯＮ膜７０４Ｃを形成して、ＦＳＧ膜７０４Ａ、酸
化膜７０４Ｂ及びプラズマＳｉＯＮ膜７０４Ｃからなる
層間絶縁膜７０４を形成する。

【０００６】その後、フォトリソグラフィ及びドライエ
ッチングを行い、層間絶縁膜７０４を貫通して、ＴｉＮ
膜７０３Ｅに達するヴィアホールを形成する。さらに、
ヴィアホールの底面上に形成されている自然酸化膜をア
ルゴン（Ａｒ）プラズマにより除去してから、ヴィアホ
ール領域を含む層間絶縁膜７０４の上に、スパッタ法に
よりＴｉ膜７０５Ａ及びＴｉＮ膜７０５Ｂを順次堆積し
て密着層７０５を形成する。その後、ＣＶＤ法により、
ヴィアホールの内部及び層間絶縁膜７０４の上にタング
ステン（Ｗ）膜７０６を堆積する。その後、ＣＭＰ法に
より、層間絶縁膜７０４上に形成されているＷ膜７０６
と、ＴｉＮ膜７０５Ｂと、Ｔｉ膜７０５Ａとを除去し
て、ヴィアホールの内部のみに残存させて、Ｗプラグ７
０７を形成する。

【０００７】次に図１３（ｃ）に示す工程で、Ｗプラグ
７０７を含む層間絶縁膜７０４上に、Ｔｉ膜７０８Ａ、
ＴｉＮ膜７０８Ｂ、ＡｌＣｕ膜７０８Ｃ、Ｔｉ膜（図示
せず）、及びＴｉＮ膜７０８Ｅを順次堆積して第２の積
層膜を形成する。その後、第２の積層膜に対してフォト
リソグラフィ及びドライエッチングによるパターニング
と熱処理とを行って、第２の積層膜からなる上層配線７
０８を形成する。このときも、Ｔｉ膜とＡｌＣｕ膜７０
８Ｃとの反応によって、Ａｌ₃Ｔｉ層７０８Ｄが生成さ
れる。

【０００８】その後、層間絶縁膜７０４と同様に、上層
配線７０８を含む層間絶縁膜７０４上にＦＳＧ膜７０９
Ａ及びプラズマ酸化膜７０９Ｂを順次成膜した後、ＣＭ
Ｐ法により平坦化を行う。その後、全面に厚み３００ｎ
ｍのプラズマＳｉＯＮ膜７０９Ｃを成膜して、ＦＳＧ膜
７０９Ａ、プラズマ酸化膜７０９Ｂ及びプラズマＳｉＯ
Ｎ膜７０９Ｃからなる層間絶縁膜７０９を形成する。

【０００９】なお、上記ＦＳＧ膜は、低誘電率膜であ
り、これを適用することにより、比誘電率を３．５〜
３．９（ＳｉＯ₂では３．９〜４．３程度）にすること
ができ、ＬＳＩの高速化に有効である。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来の多層配線構造を有する半導体装置及びその製造方法
によると、以下のような不具合が生じることを、発明者
らは新たに見出した。

【００１１】図１４は、従来の多層配線構造におけるＥ
Ｍ寿命の評価結果である。この評価結果は、図１３
（ｃ）に示すような下層配線７０３上にＦＳＧ膜あるい
は弗素（Ｆ）を含まない酸化膜（ＵＳＧ膜：Undoped Si
licate Glass）を直接形成した状態で評価したものであ
り、図中において△はＦＳＧ膜におけるＥＭ寿命を示
し、●はＵＳＧ膜におけるＥＭ寿命を示す。

【００１２】この図からわかるように、ＵＳＧ膜を用い
た場合に比べ、Ｆを含んだＦＳＧ膜を用いた方がＥＭ寿
命が劣化している。これは、Ｔｉ膜７０３Ａ、ＴｉＮ膜
７０３Ｂ、ＡｌＣｕ膜７０３Ｃ、Ａｌ₃Ｔｉ層７０３Ｄ
及びＴｉＮ膜７０３Ｅからなる積層構造の下層配線７０
３上にＦＳＧ膜を形成した場合、ＡｌＣｕ膜７０３Ｃの
側面が直接ＦＳＧ膜に接するため、ＡｌＣｕ膜７０３Ｃ
の側壁部分にＡｌのフッ化物が形成され、これによって
ＥＭ耐性を劣化させていると考えられる。

【００１３】従って、図１３（ｃ）に示すような従来の
構造では、ＥＭ耐性が劣化するという課題がある。一
方、ＵＳＧ膜を用いた場合には、比誘電率が３．９〜
４．３程度であるため、ＬＳＩの高速化を図ることがで
きないという課題がある。

【００１４】上記課題に鑑み、本発明の目的は、低誘電
率膜であるＦＳＧ膜を用い、且つ、ＥＭ耐性の向上を図
ることができる多層配線構造を有する半導体装置及びそ
の製造方法を提供することにある。

【００１５】

【課題を解決するための手段】本発明の半導体装置は、
基板の下地絶縁膜の上に設けられた少なくともアルミニ
ウム合金膜を含む配線と、下地絶縁膜及び配線を覆う弗
素を含む弗素含有酸化膜とを有する半導体装置におい
て、配線と弗素含有酸化膜との間に、弗素の拡散を防止
するための拡散防止絶縁膜が形成されている。

【００１６】これにより、アルミニウム合金膜を含む配
線と弗素を含む弗素含有酸化膜との間に弗素の拡散を防
止するための拡散防止絶縁膜を形成することにより、弗
素含有酸化膜中の弗素の配線への拡散を阻止し、アルミ
ニウム合金膜の表面におけるＡｌのフッ化物の形成を有
効に防止することができるので、ＥＭ耐性の向上を図る
ことができる。

【００１７】上記配線は、アルミニウム合金膜からな
り、拡散防止絶縁膜は、アルミニウム合金膜の上面及び
側面の上に形成されている。

【００１８】また、上記配線は、アルミニウム合金膜の
上面上に設けられたバリアメタル膜を有し、拡散防止絶
縁膜は、少なくとも前記アルミニウム合金膜の側面上に
形成されている。

【００１９】また、上記配線は、下地絶縁膜に設けられ
た配線用溝部内に、アルミニウム合金膜の下面及び側面
がバリアメタル膜で囲まれるように埋め込まれており、
アルミニウム合金膜の上面上に、拡散防止絶縁膜が形成
されている。

【００２０】上記半導体装置において、バリアメタル膜
は、高融点金属又はその化合物である。また、拡散防止
絶縁膜は、シリコンがストイキオメトリよりも多い酸化
膜、シリコン酸窒化膜、シリコン窒化膜、窒化アルミニ
ウム膜、弗素を含まない酸化膜のうちの少なくとも１つ
の膜で形成されている。

【００２１】本発明の半導体装置の製造方法は、基板の
下地絶縁膜の上にアルミニウム合金膜を含む配線を形成
する工程（ａ）と、少なくとも配線の上に、弗素の拡散
を防止するための拡散防止絶縁膜を形成する工程（ｂ）
と、拡散防止絶縁膜が形成された基板の上に、弗素を含
む弗素含有酸化膜を形成する工程（ｃ）とを備えてい
る。

【００２２】これにより、アルミニウム合金膜を含む配
線の上に拡散防止絶縁膜を形成した後、拡散防止絶縁膜
の上に弗素含有酸化膜を形成することにより、弗素含有
酸化膜中の弗素の配線への拡散を阻止し、アルミニウム
合金膜の表面におけるＡｌのフッ化物の形成を有効に防
止することができるので、ＥＭ耐性の向上を図ることが
できる。

【００２３】上記配線は、第１のバリアメタル膜と、第
１のバリアメタル膜上に形成されたアルミニウム合金膜
と、アルミニウム合金膜上に形成された第２のバリアメ
タル膜を有し、工程（ｂ）では、少なくともアルミニウ
ム合金膜の側面上に拡散防止絶縁膜を形成する。

【００２４】また、上記工程（ｂ）では、基板上の全面
に拡散防止絶縁膜を形成した後、異方性エッチングによ
り拡散防止絶縁膜の全面エッチングを行って、配線の側
面上のみに拡散防止絶縁膜を残存させる。

【００２５】また、上記工程（ｂ）では、基板上の全面
に拡散防止絶縁膜を形成した後、異方性エッチングによ
り拡散防止絶縁膜の全面エッチングを行って、少なくと
も配線の上部角部に形成されている拡散防止絶縁膜のオ
ーバーハング部分をエッチングする。

【００２６】また、上記工程（ａ）では、前記下地絶縁
膜に配線用溝部を形成した後、配線用溝部内に、少なく
ともアルミニウム合金膜と該アルミニウム合金膜の側面
と底面を取り囲むバリアメタル膜とを埋め込んで配線を
形成する。

【００２７】上記半導体装置の製造方法において、バリ
アメタル膜は、高融点金属又はその化合物である。ま
た、拡散防止絶縁膜は、シリコンがストイキオメトリよ
りも多い酸化膜、シリコン酸窒化膜、シリコン窒化膜、
窒化アルミニウム膜、弗素を含まない酸化膜のうちの少
なくとも１つの膜で形成される。

【００２８】上記半導体装置の製造方法において、工程
（ｂ）の拡散防止絶縁膜として、シリコンがストイキオ
メトリよりも多い酸化膜を形成した後、同一装置内で連
続して上記工程（ｃ）の弗素含有酸化膜を形成する。

【００２９】また、上記工程（ｂ）では、アルミニウム
合金膜の露出している部分を窒化処理、または、酸化処
理を行って、窒化アルミニウム膜又はアルミナ膜からな
る拡散防止絶縁膜を形成する。

【００３０】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態に係る多層配線構造を有する半導体装置につ
いて、図１を参照しながら説明する。

【００３１】図１に示すように、本実施形態の半導体装
置は、複数の機能素子（ＭＩＳトランジスタなど）が形
成された半導体基板１０１と、該半導体基板１０１の上
に形成された配線層の下地層となる絶縁膜１０２と、該
絶縁膜１０２の上に形成された下層配線１０３とを備え
ている。下層配線１０３は、０．５〜２．０ｗｔ％の銅
を含むアルミニウム合金からなる厚み約４５０ｎｍのＡ
ｌＣｕ膜で構成されている。なお、この下地層である絶
縁膜１０２は、例えばＣＭＩＳデバイスのゲート電極を
覆う保護絶縁膜である。ただし、下地層である絶縁膜１
０２が、下層配線１０３と、下層配線１０３よりもさら
に下側の配線との間に介在する層間絶縁膜であってもよ
い。

【００３２】また、下層配線１０３及び絶縁膜１０２上
には、厚み約１０ｎｍのシリコン（Ｓｉ）リッチＳｉＯ
₂膜（ストイキオメトリよりシリコン組成が多い）１０
４Ａと、弗素（Ｆ）を含んだ厚み約６００ｎｍのＳｉＯ
₂（ＦＳＧ）膜１０４Ｂと、プラズマＳｉＯ₂膜１０４Ｃ
と、厚み約２００ｎｍのプラズマＳｉＯＮ膜１０４Ｄと
が順次形成されており、これらの４層膜により第１の層
間絶縁膜１０４が構成されている。そして、第１の層間
絶縁膜１０４を貫通して下層配線１０３に到達するヴィ
アホールが形成されており、このヴィアホール内にはタ
ングステン（Ｗ）プラグ１０７が埋め込まれている。こ
のＷプラグ１０７は、Ｗ膜１０６と、Ｗ膜と下地層間の
密着強度を高めるための密着層１０５とにより構成され
ている。密着層１０５は、ヴィアホールの内壁面に形成
された下層膜となるＴｉ膜１０５Ａと、Ｔｉ膜１０５Ａ
の上に形成された上層膜となるＴｉＮ膜１０５Ｂとによ
り構成されており、ＴｉＮ膜１０５Ｂ上にＷ膜１０６が
形成されている。

【００３３】そして、Ｗプラグ１０７及び第１の層間絶
縁膜１０４の上面はほぼ共通の平面を構成するように平
坦化されていて、Ｗプラグ１０７及び第１の層間絶縁膜
１０４の上には、Ｗプラグ１０７に電気的に接続され、
第１の層間絶縁膜１０４の上に沿って延びる上層配線１
０８が形成されている。この上層配線１０８は、厚み約
４５０ｎｍのＡｌＣｕ膜で構成されており、下層配線１
０３と同様な構成を有している。

【００３４】さらに、上層配線１０８及び第１の層間絶
縁膜１０４上には、第１の層間絶縁膜１０４と同様に、
厚み約１０ｎｍのＳｉリッチＳｉＯ₂膜１０９Ａと、厚
み約６００ｎｍのＦＳＧ膜１０９Ｂと、プラズマＳｉＯ
₂膜１０９Ｃと、厚み約２００ｎｍのプラズマＳｉＯＮ
膜１０９Ｄとが順次形成されており、これらの４層膜に
より第２の層間絶縁膜１０９が構成されている。

【００３５】ここで、本実施形態の特徴は、下層配線１
０３とＦＳＧ膜１０４Ｂとの間、あるいは、上層配線１
０８とＦＳＧ膜１０９Ｂとの間に、ＳｉリッチＳｉＯ₂
膜１０４Ａ、１０９Ａを形成し、このＳｉリッチＳｉＯ
₂膜１０４Ａ、１０９Ａによって、ＦＳＧ膜１０４Ｂ、
１０９Ｂが直接配線１０３、１０８に接触しないような
構成にしたことにある。

【００３６】次に、第１の実施形態に係る多層配線構造
を有する半導体装置の製造方法について説明する。図２
（ａ）〜（ｃ）は、第１の実施形態における半導体装置
の製造工程を示す断面図である。

【００３７】まず、図２（ａ）に示す工程で、複数のＭ
ＩＳトランジスタ等の機能素子が形成された半導体基板
１０１の上に絶縁膜１０２を形成した後、絶縁膜１０２
の上に、０．５〜２．０ｗｔ％のＣｕを含むアルミニウ
ム合金である厚み約４５０ｎｍのＡｌＣｕ膜からなる第
１の金属配線膜を形成する。その後、第１の金属配線膜
に対してフォトリソグラフィ及びドライエッチングによ
るパターニングを行って、第１の金属配線膜からなる下
層配線１０３を形成する。その後、半導体基板１０１に
対して、例えば窒素（Ｎ₂）及び水素（Ｈ₂）の混合ガス
雰囲気中で４００℃、１０分の熱処理を行う。

【００３８】次に、図２（ｂ）に示す工程で、下層配線
１０３及び絶縁膜１０２の上に、シラン（ＳｉＨ₄）と
酸素（Ｏ₂）を用いた高密度プラズマ化学気相成長（Ｈ
ＤＰ−ＣＶＤ）法によりＳｉリッチＳｉＯ₂膜１０４Ａ
を堆積する。このＳｉリッチＳｉＯ₂膜１０４Ａの厚み
は、下層配線１０３の上部及び側壁部において約１０ｎ
ｍ程度になるように形成する。その後、ＳｉリッチＳｉ
Ｏ₂膜１０４Ａ上に、ＨＤＰ−ＣＶＤ法によりＦＳＧ膜
１０４Ｂを堆積する。このＦＳＧ膜１０４Ｂの厚みは、
下層配線１０３が存在していない絶縁膜１０２の上方に
おいて約６００ｎｍ程度になるように形成する。この
際、原料ガスとして、ＳｉＨ₄ガスとＯ₂ガスとに４フッ
化シリコン（ＳｉＦ₄）を導入することにより、弗素
（Ｆ）の添加を行っている。このとき、高密度プラズマ
を用いることにより、高密度プラズマ中のイオンの衝撃
力を利用して、弗素を酸化膜１０４Ｂ内に、比較的高濃
度で、かつ、弗素とＳｉとの結合を安定化させた状態で
ドープすることができる。また、ＣＶＤを行いながら、
反応室内にアルゴン（Ａｒ）ガスを導入し、堆積されて
いく酸化膜のエッジをＡｒスパッタイオンにより削りな
がら堆積させることにより、特に微細な下層配線間への
ＦＳＧ膜１０４Ｂの埋込み性を向上させている。また、
ＳｉリッチＳｉＯ₂膜１０４Ａの堆積は、ＦＳＧ膜１０
４Ｂの堆積と同じガス種（ＳｉＦ₄を除く）を使用する
ため、ＦＳＧ膜１０４Ｂの堆積と同じチャンバー内で堆
積することができるので、工程数が削減できる。このと
き、まずＳｉＨ₄ガスとＯ₂ガスを用いてＳｉリッチＳｉ
Ｏ₂膜１０４Ａを堆積した後、続けてＳｉＨ₄ガスとＯ₂
ガスとからなる雰囲気にＳｉＦ₄ガスを導入することに
よってＦＳＧ膜１０４Ｂを堆積する。

【００３９】次に、図２（ｃ）に示す工程で、基板上
に、プラズマＣＶＤ法により、ＴＥＯＳを原料とした厚
み約１０００ｎｍのプラズマＳｉＯ₂膜１０４Ｃ（成膜
温度３５０℃）を形成した後、化学機械研磨法（ＣＭ
Ｐ）により、ＦＳＧ膜１０４Ｂの一部が露出するまで基
板上全面の平坦化を行う。このとき、ＦＳＧ膜１０４Ｂ
のうち下層配線１０３の上方に位置する部分の厚みが約
５００ｎｍ程度になるようにＣＭＰを行う。その後、４
００℃１０分のアニールを行い、吸湿によってＦＳＧ膜
１０４Ｂ中に含まれている水分をＦＳＧ膜１０４Ｂの露
出した表面から排出し、ＦＳＧ膜１０４Ｂの誘電率を安
定化させる。その後、ＦＳＧ膜１０４Ｂ及びプラズマＳ
ｉＯ₂膜１０４Ｃの上に、厚み約３００ｎｍのプラズマ
ＳｉＯＮ膜１０４Ｄ（成膜温度４００℃）を形成して、
ＳｉリッチＳｉＯ₂膜１０４Ａ、ＦＳＧ膜１０４Ｂ、プ
ラズマＳｉＯ₂膜１０４Ｃ及びプラズマＳｉＯＮ膜１０
４Ｄからなる第１の層間絶縁膜１０４を形成する。

【００４０】その後、図１に示す構成を得るために、フ
ォトリソグラフィ及びドライエッチングとを行って第１
の層間絶縁膜１０４を貫通して下層配線１０３に到達す
るヴィアホールを形成する。そして、ヴィアホールの底
面上に形成されている自然酸化膜をアルゴン（Ａｒ）プ
ラズマにより除去した後、ヴィアホールの側面及び底面
を含む層間絶縁膜１０４の上に、密着層１０５の下層膜
となるＴｉ膜１０５Ａをスパッタ法により形成し、該Ｔ
ｉ膜１０５Ａ上に密着層１０５の上層膜となるＴｉＮ膜
１０５ＢをＣＶＤ法により堆積し、その後、ヴィアホー
ルの内部及び第１の層間絶縁膜１０４の上に、Ｗ膜１０
６をＣＶＤ法により堆積する。

【００４１】その後、ＣＭＰ法により、第１の層間絶縁
膜１０４上に形成されたＷ膜１０６、ＴｉＮ膜１０５
Ｂ、Ｔｉ膜１０５Ａを除去して、これらの膜１０６、１
０５Ａ、１０５Ｂをヴィアホールの内部のみに残存させ
て、Ｗプラグ１０７を形成する。

【００４２】次に、第１の層間絶縁膜１０４上に、Ａｒ
プラズマによりＷプラグ１０７上の自然酸化膜を除去し
た後に、厚み約４５０ｎｍのＡｌＣｕ膜１０８からなる
第２の金属配線膜を堆積した後、該第２の金属配線膜に
対してフォトリソグラフィ及びドライエッチングによる
パターニングを行って、第２の金属配線膜からなる上層
配線１０８を形成する。その際またはその後に、半導体
基板１０１に対して、例えば窒素（Ｎ₂）及び水素
（Ｈ₂）の混合ガス雰囲気中で４００℃、１０分の熱処
理を行う。この熱処理によって、ダメージ回復及びコン
タクトの安定化を図る。

【００４３】ここで、密着層１０５を形成する前のＡｒ
プラズマや、上層配線１０８を形成する前のＡｒプラズ
マ、あるいはＷプラグ１０７を形成するためのＣＭＰに
よって、ＳｉＯＮ膜１０４Ｄは平均１００ｎｍ程度の厚
み分だけ削られるが、その後の厚みがばらつきを含めて
最低でも１００ｎｍ程度は残存するように、ＳｉＯＮ膜
１０４Ｄの堆積膜厚を予め厚く形成しておく。

【００４４】その後、層間絶縁膜１０４の形成と同様
に、上層配線１０８の上に、ＳｉリッチＳｉＯ₂膜１０
９Ａ、ＦＳＧ膜１０９Ｂ、プラズマＳｉＯ₂膜１０９Ｃ
及びプラズマＳｉＯＮ膜１０９Ｄからなる第２の層間絶
縁膜１０９を形成する。

【００４５】図３は、第１の実施形態に係る多層配線構
造と従来の多層配線構造とを比較したＥＭ寿命の累積度
数分布図である。図中において、○印は第１の実施形態
に示す多層配線構造において厚み１０ｎｍのＳｉリッチ
ＳｉＯ₂膜を形成したときのＥＭ寿命を示し、◇印は第
１の実施形態に示す多層配線構造において厚み２０ｎｍ
のＳｉリッチＳｉＯ₂膜を形成したときのＥＭ寿命を示
し、△印は比較のために従来の多層配線構造におけるＥ
Ｍ寿命を示す。

【００４６】この図３からわかるように、ＳｉリッチＳ
ｉＯ₂膜を形成した本発明構造は、ＳｉリッチＳｉＯ₂膜
を形成していない従来構造に比べて、ＥＭ寿命を向上す
ることができる。さらに、ＳｉリッチＳｉＯ₂膜は、膜
厚を厚くする方がＥＭ寿命の向上を図ることができる。

【００４７】図４は、第１の実施形態に係るＳｉリッチ
ＳｉＯ₂膜を形成する時のＲＦバイアスパワー依存性を
比較したＥＭ寿命の累積度数分布図である。図中におい
て、△印はＲＦバイアスパワーを０ＷにしてＳｉリッチ
ＳｉＯ₂膜を形成したときのＥＭ寿命を示し、○印はＲ
Ｆバイアスパワーを８００ＷにしてＳｉリッチＳｉＯ ₂
膜を形成したときのＥＭ寿命を示し、◇印はＲＦバイア
スパワーを１６００ＷにしてＳｉリッチＳｉＯ₂膜を形
成したときのＥＭ寿命を示す。

【００４８】この図４からわかるように、ＳｉリッチＳ
ｉＯ₂膜形成時のＲＦバイアスパワーは無くした方が、
ＥＭ寿命を向上することができる。これは、ＲＦバイア
スパワーは無くすることによって、ＳｉリッチＳｉＯ₂
膜の側壁におけるカバレッジが向上し、ＡｌＣｕ膜側面
にＳｉリッチＳｉＯ₂膜が厚く形成され、これによりＡ
ｌＣｕ膜の側面上からの弗素拡散が抑制されたためであ
る。

【００４９】なお、図３及び図４は、下層配線１０３、
１０８の配線幅が０．２６μｍ、ヴィアホール径が０．
２６μｍ、下層配線の膜厚が４５０ｎｍのヴィアチェー
ン構造を用いた場合のＥＭ試験結果であり、試験条件は
雰囲気温度２００℃で、試験電流は２ｍＡである。

【００５０】この第１の実施形態によれば、下層配線１
０３及び上層配線１０８の側面及び上面にはそれぞれＳ
ｉリッチＳｉＯ₂膜１０４Ａ、１０９Ａが形成されてお
り、上層配線１０８の下面にはプラズマＳｉＯＮ膜１０
４Ｄが形成されているため、ＦＳＧ膜１０４Ｂ、１０９
Ｂは、下層配線１０３及び上層配線１０８には直接接し
ない構成となる。従って、ＳｉリッチＳｉＯ₂膜１０４
Ａ、１０９Ａ及びプラズマＳｉＯＮ膜１０４Ｄが、ＦＳ
Ｇ膜１０４Ｂ、１０９Ｂからの弗素（Ｆ）拡散のバリア
膜となるため、下層配線１０３及び上層配線１０８への
弗素拡散が抑制される。これにより、ＡｌＣｕ膜１０
３、１０８の上面、下面及び側面のいずれの表面にもＡ
ｌのフッ化物が形成されないので、ＥＭ耐性を向上する
ことができる。また、ＳｉリッチＳｉＯ₂膜は、ＦＳＧ
膜と同じチャンバー内で形成できるため、成膜装置を変
える必要がなく、連続して形成することができるので、
製造時間の短縮を図ることができる。

【００５１】なお、上記第１の実施形態では、弗素の拡
散防止絶縁膜としてＳｉリッチＳｉＯ₂膜１０４Ａ、１
０９Ａを用いたが、この代わりに弗素の拡散を防止ある
いは抑制できる絶縁膜、例えばシリコン窒化（ＳｉＮ）
膜、シリコン酸窒化（ＳｉＯＮ）膜、窒化アルミニウム
膜（ＡｌＮ）、ＳｉＯ₂膜の単層膜、あるいは、Ｓｉリ
ッチＳｉＯ₂膜を含めたこれらの積層膜を用いても良
い。また、下層配線１０３及び上層配線１０８は、高融
点金属膜等との積層膜であってもよい。

【００５２】（第２の実施形態）本発明の第２の実施形
態に係る多層配線構造を有する半導体装置について、図
５を参照しながら説明する。

【００５３】図５に示すように、本実施形態の半導体装
置は、複数の機能素子（ＭＩＳトランジスタなど）が形
成された半導体基板１０１と、該半導体基板１０１の上
に形成された配線層の下地層となる絶縁膜１０２と、該
絶縁膜１０２の上に形成された下層配線２０３が形成さ
れている。下層配線２０３は、下側から順次形成され
た、厚み約２０ｎｍのＴｉ膜２０３Ａと、バリアメタル
となる厚み約２０ｎｍのＴｉＮ膜２０３Ｂと、厚み約４
５０ｎｍのＡｌＣｕ膜２０３Ｃと、Ａｌ₃Ｔｉ層２０３
Ｄ、及びバリアメタルとなる厚み約３０ｎｍのＴｉＮ膜
２０３Ｅとで構成されている。なお、Ａｌ₃Ｔｉ層２０
３Ｄは、ＡｌＣｕ膜２０３ＣとＴｉ膜（図示せず）との
反応によって生成されたものである。さらに、下層配線
２０３の少なくとも側壁部には、厚み約１０ｎｍのＳｉ
リッチＳｉＯ₂膜２０４Ａが形成されている。

【００５４】また、ＳｉリッチＳｉＯ₂膜２０４Ａを含
む下層配線２０３及び絶縁膜１０２上には、厚み約６０
０ｎｍのＦＳＧ膜２０４Ｂと、プラズマＳｉＯ₂膜２０
４Ｃと、厚み約２００ｎｍのプラズマＳｉＯＮ膜２０４
Ｄとが順次形成されており、ＳｉリッチＳｉＯ₂膜２０
４Ａを含むこれらの４層膜で第１の層間絶縁膜２０４が
構成されている。そして、第１の層間絶縁膜２０４を貫
通して下層配線２０３に到達するヴィアホールが形成さ
れており、このヴィアホール内にはＷプラグ１０７が埋
め込まれている。このＷプラグ１０７は、Ｗ膜１０６
と、Ｗ膜と下地層間の密着強度を高めるための密着層１
０５とにより構成されている。密着層１０５は、ヴィア
ホールの内壁面に形成された下層膜となるＴｉ膜１０５
Ａと、Ｔｉ膜１０５Ａの上に形成された上層膜となるＴ
ｉＮ膜１０５Ｂとにより構成されており、ＴｉＮ膜１０
５Ｂ上にＷ膜１０６が形成されている。

【００５５】そして、Ｗプラグ１０７及び第１の層間絶
縁膜２０４の上面はほぼ共通の平面を構成するように平
坦化されており、Ｗプラグ１０７及び第１の層間絶縁膜
２０４の上には、Ｗプラグ１０７に電気的に接続され、
第１の層間絶縁膜２０４の上に沿って延びる上層配線２
０８が形成されている。この上層配線２０８は、下地配
線２０３と同様な構成を有しており、下側から順次形成
された、厚み約２０ｎｍのＴｉ膜２０８Ａと、バリアメ
タルとなる厚み約２０ｎｍのＴｉＮ膜２０８Ｂと、厚み
約４５０ｎｍのＡｌＣｕ膜２０８Ｃと、Ａｌ₃Ｔｉ層２
０８Ｄと、バリアメタルとなる厚み約３０ｎｍのＴｉＮ
膜２０８Ｅとで構成されている。

【００５６】さらに、上層配線２０８及び第１の層間絶
縁膜２０４上には、第１の層間絶縁膜２０４と同様に、
少なくとも上層配線２０８の側壁部に形成されている厚
み約１０ｎｍのＳｉリッチＳｉＯ₂膜２０９Ａと、厚み
約６００ｎｍのＦＳＧ膜２０９Ｂと、プラズマＳｉＯ₂
膜２０９Ｃと、厚み約２００ｎｍのプラズマＳｉＯＮ膜
２０９Ｄとが順次形成されており、これらの４層膜によ
り第２の層間絶縁膜２０９が構成されている。

【００５７】次に、第２の実施形態に係る多層配線構造
を有する半導体装置の製造方法について説明する。図６
（ａ）〜（ｃ）は、第２の実施形態における半導体装置
の製造工程を示す断面図である。

【００５８】まず、図６（ａ）に示す工程で、複数のＭ
ＩＳトランジスタ等の機能素子が形成された半導体基板
１０１の上に絶縁膜１０２を形成した後、厚み約２０ｎ
ｍのＴｉ膜２０３Ａと、厚み約２０ｎｍのＴｉＮ膜２０
３Ｂと、厚み約４５０ｎｍのＡｌＣｕ膜２０３Ｃと、厚
み約５ｎｍのＴｉ膜（図示せず）と、厚み約３０ｎｍの
ＴｉＮ膜２０３Ｅとを順次堆積して、これらの膜からな
る第１の金属配線膜を形成する。その後、第１の金属配
線膜に対してフォトリソグラフィ及びドライエッチング
によるパターニングを行って、第１の金属配線膜からな
る下層配線２０３を形成する。その後、半導体基板１０
１に対して、例えば窒素（Ｎ₂）及び水素（Ｈ₂）の混合
ガス雰囲気中で４００℃、１０分の熱処理を行う。この
熱処理を行うことにより、膜厚の薄いＴｉ膜は全てがＡ
ｌＣｕ膜２０３Ｃと反応して、Ａｌ₃Ｔｉ層２０３Ｄと
なる。

【００５９】次に、図６（ｂ）に示す工程で、下層配線
２０３及び絶縁膜１０２上の全面に、シラン（Ｓｉ
Ｈ₄）と酸素（Ｏ₂）を用いたＨＤＰ−ＣＶＤ法によりＳ
ｉリッチＳｉＯ₂膜２０４Ａを堆積した後、Ｓｉリッチ
ＳｉＯ₂膜２０４Ａを異方性エッチングして、下層配線
２０３の側面上のみにＳｉリッチＳｉＯ₂膜２０４Ａを
残存させる。このとき、異方性エッチングを行わず、基
板上の全面にＳｉリッチＳｉＯ₂膜２０４Ａを形成して
おいても良い。このＳｉリッチＳｉＯ₂膜２０４Ａは、
下層配線２０３の側面上の厚みが約１０ｎｍ程度になる
ように形成する。その後、ＳｉリッチＳｉＯ₂膜２０４
Ａが形成されている下層配線２０３及び絶縁膜１０２上
に、ＨＤＰ−ＣＶＤ法によりＦＳＧ膜２０４Ｂを堆積す
る。このＦＳＧ膜２０４Ｂは、下層配線２０３が存在し
ていない絶縁膜１０２の上方において約６００ｎｍ程度
の膜厚になるように形成する。このＦＳＧ膜２０４Ｂ
は、第１の実施形態と同様な方法で形成する。

【００６０】次に、図６（ｃ）に示す工程で、ＦＳＧ膜
２０４Ｂ上に、プラズマＣＶＤ法により、ＴＥＯＳを原
料とした厚み約１０００ｎｍのプラズマＳｉＯ₂膜２０
４Ｃ（成膜温度３５０℃）を形成した後、ＣＭＰ法によ
り、ＦＳＧ膜２０４Ｂの一部が露出するまで基板上全面
の平坦化を行う。このとき、ＦＳＧ膜２０４Ｂのうち下
層配線２０３の上方に位置する部分の厚みが約５００ｎ
ｍになるようにＣＭＰを行う。その後、４００℃、１０
分のアニールを行い、吸湿によってＦＳＧ膜２０４Ｂ中
に含まれている水分をＦＳＧ膜２０４Ｂの露出した表面
から排出し、ＦＳＧ膜２０４Ｂの誘電率を安定化させ
る。その後、ＦＳＧ膜２０４Ｂ及びプラズマＳｉＯ₂膜
２０４Ｃの上に、厚み３００ｎｍのプラズマＳｉＯＮ膜
２０４Ｄ（成膜温度４００℃）を形成して、Ｓｉリッチ
ＳｉＯ₂膜２０４Ａ、ＦＳＧ膜２０４Ｂ、プラズマＳｉ
Ｏ₂膜２０４Ｃ及びプラズマＳｉＯＮ膜２０４Ｄからな
る第１の層間絶縁膜２０４を形成する。

【００６１】その後、図５に示す構成を得るために、フ
ォトリソグラフィ及びドライエッチングとを行って第１
の層間絶縁膜２０４を貫通して下層配線２０３に到達す
るヴィアホールを形成する。そして、ヴィアホールの底
面上に形成されている自然酸化膜をアルゴン（Ａｒ）プ
ラズマにより除去した後、ヴィアホールの側面及び底面
を含む層間絶縁膜２０４の上に、密着層１０５の下層膜
となるＴｉ膜１０５Ａをスパッタ法により形成し、該Ｔ
ｉ膜１０５Ａ上に密着層１０５の上層膜となるＴｉＮ膜
１０５ＢをＣＶＤ法により堆積し、その後、ヴィアホー
ルの内部及び第１の層間絶縁膜２０４の上に、Ｗ膜１０
６をＣＶＤ法により堆積する。この際、ヴィアホール開
口時のドライエッチング及び密着層スパッタ前のＡｒプ
ラズマ時に、下層配線２０３のＴｉＮ膜２０３Ｅは除去
しても、また完全に除去しなくてもどちらでもよい。

【００６２】その後、ＣＭＰ法により、第１の層間絶縁
膜２０４上に形成されたＷ膜１０６、ＴｉＮ膜１０５
Ｂ、Ｔｉ膜１０５Ａを除去して、これらの膜１０６、１
０５Ａ、１０５Ｂをヴィアホールの内部のみに残存させ
て、Ｗプラグ１０７を形成する。

【００６３】次に、Ｗプラグ１０７を含む第１の層間絶
縁膜２０４上に、ＡｒプラズマによりＷプラグ１０７上
の自然酸化膜を除去した後に、厚み約２０ｎｍのＴｉ膜
２０８Ａと、厚み約２０ｎｍのＴｉＮ膜２０８Ｂと、厚
み約４５０ｎｍのＡｌＣｕ膜２０８Ｃと、厚み約５ｎｍ
のＴｉ膜（図示せず）と、厚み約３０ｎｍのＴｉＮ膜２
０８Ｅとを順次堆積して、これらの膜からなる第２の金
属配線膜を形成する。その後、第２の金属配線膜に対し
てフォトリソグラフィ及びドライエッチングによるパタ
ーニングを行って、第２の金属配線膜からなる上層配線
２０８を形成する。その後、半導体基板１０１に対し
て、例えば窒素（Ｎ₂）及び水素（Ｈ₂）の混合ガス雰囲
気中で４００℃、１０分の熱処理を行う。この熱処理を
行うことにより、膜厚の薄いＴｉ膜は全てがＡｌＣｕ膜
２０８Ｃと反応して、Ａｌ₃Ｔｉ層２０８Ｄとなる。

【００６４】ここで、密着層１０５を形成する前のＡｒ
プラズマや、上層配線２０８を形成する前のＡｒプラズ
マ、あるいはＷプラグ１０７を形成するためのＣＭＰに
よって、プラズマＳｉＯＮ膜２０４Ｄは平均１００ｎｍ
程度の厚み分だけ削られるが、その後の厚みがばらつき
を含めて最低でも１００ｎｍ程度は残存するように、プ
ラズマＳｉＯＮ膜２０４Ｄの堆積膜厚を予め厚く形成し
ておく。

【００６５】その後、第１の層間絶縁膜２０４の形成と
同様に、上層配線２０８及び第１の層間絶縁膜２０４の
上に、ＳｉリッチＳｉＯ₂膜２０９Ａ、ＦＳＧ膜２０９
Ｂ、プラズマＳｉＯ₂膜２０９Ｃ及びプラズマＳｉＯＮ
膜２０９Ｄからなる第２の層間絶縁膜２０９を形成す
る。このとき、ＳｉリッチＳｉＯ₂膜２０９Ａは、上層
配線２０８の側面のみならず、上層配線２０８の上面お
よび第１の層間絶縁膜２０４上に形成されていても良
い。

【００６６】この第２の実施形態によれば、下層配線２
０３及び上層配線２０８のＡｌＣｕ膜２０３Ｃ及び２０
８Ｃは、その上面にはＴｉＮ膜２０３Ｅ、２０８Ｅが形
成されており、その下面にはＴｉＮ膜２０３Ｂ、２０８
Ｂが形成されており、その側面にはそれぞれＳｉリッチ
ＳｉＯ₂膜２０４Ａ、２０９Ａが形成されており、さら
に上層配線２０８の下面にはプラズマＳｉＯＮ膜２０４
Ｄが形成されているため、ＦＳＧ膜２０４Ｂ、２０９Ｂ
は、ＡｌＣｕ膜２０３Ｃ及び２０８Ｃには直接接触しな
い構成となる。従って、ＳｉリッチＳｉＯ₂膜２０４
Ａ、２０９Ａと、ＴｉＮ膜２０３Ｂ、２０３Ｅ、２０８
Ｂ、２０８Ｅと、プラズマＳｉＯＮ膜２０４Ｄとが、Ｆ
ＳＧ膜２０４Ｂ、２０９Ｂからの弗素（Ｆ）拡散のバリ
ア膜となるため、ＡｌＣｕ膜２０３Ｃ及び２０８Ｃへの
弗素拡散が抑制される。これにより、ＡｌＣｕ膜２０３
Ｃ及び２０８Ｃの上面、下面及び側面のいずれの表面に
もＡｌのフッ化物が形成されないので、ＥＭ耐性を向上
することができる。

【００６７】なお、上記第２の実施形態では、弗素の拡
散防止絶縁膜としてＳｉリッチＳｉＯ₂膜２０４Ａ、２
０９Ａを用いたが、この代わりに弗素の拡散を防止ある
いは抑制できる絶縁膜、例えばはシリコン窒化（Ｓｉ
Ｎ）膜、シリコン酸窒化（ＳｉＯＮ）膜、窒化アルミニ
ウム膜（ＡｌＮ）、ＳｉＯ₂膜の単層膜、あるいは、Ｓ
ｉリッチＳｉＯ₂膜を含めたこれらの積層膜を用いても
良い。

【００６８】また、バリアメタル膜２０３Ｂ、２０３
Ｅ、２０８Ｂ、２０８ＥとしてＴｉＮ膜を用いたが、こ
の代わりに弗素の拡散を防止あるいは抑制できる金属
膜、例えばＴａＮ膜等の他の金属膜を用いても良い。

【００６９】（第３の実施形態）本発明の第３の実施形
態に係る多層配線構造を有する半導体装置について、図
７を参照しながら説明する。

【００７０】図７に示すように、本実施形態の半導体装
置は、第２の実施形態の半導体装置と同様な構成を有し
ており、第２の実施形態の半導体装置とは、Ｓｉリッチ
ＳｉＯ₂膜３０４Ａ及び３０９Ａが全面に形成され、且
つ、下層配線２０３及び上層配線２０８の上面上の厚み
約２０ｎｍに対して、側面上の厚みが約５０ｎｍと厚く
形成されている点で異なっている。

【００７１】以下、第３の実施形態に係る多層配線構造
を有する半導体装置の製造方法について説明する。図８
（ａ）〜（ｃ）は、第３の実施形態における半導体装置
の製造工程を示す断面図である。

【００７２】まず、図８（ａ）に示す工程で、第２の実
施形態の図６（ａ）に示す工程と同様な方法によって、
半導体基板１０１上に、絶縁膜１０２と下層配線２０３
とを形成する。この下層配線２０３は、Ｔｉ膜２０３Ａ
と、ＴｉＮ膜２０３Ｂと、ＡｌＣｕ膜２０３Ｃと、Ａｌ
₃Ｔｉ層２０３Ｄと、ＴｉＮ膜２０３Ｅとで構成されて
いる。その後、下層配線２０３及び絶縁膜１０２上に、
ＳｉＨ₄とＯ₂を用いたＨＤＰ−ＣＶＤ法によりＳｉリッ
チＳｉＯ₂膜３０４Ａを約５０ｎｍ程度の厚みで形成す
る。このとき、下層配線２０３の上部角部には、Ｓｉリ
ッチＳｉＯ₂膜３０４Ａがオーバーハング形状に形成さ
れる。

【００７３】次に、図８（ｂ）に示す工程で、Ｓｉリッ
チＳｉＯ₂膜３０４Ａの全面を異方性ドライエッチング
により、下層配線２０３上の厚みが約２０ｎｍ程度なる
までエッチングする。このエッチングによって、Ｓｉリ
ッチＳｉＯ₂膜のオーバーハングした部分を除去するこ
とができる。

【００７４】次に、図８（ｃ）に示す工程で、第２の実
施形態の図６（ｃ）に示す工程と同様な方法によって、
ＦＳＧ膜３０４ＢとプラズマＳｉＯ₂膜３０４Ｃとプラ
ズマＳｉＯＮ膜３０４Ｄとを形成して、ＳｉリッチＳｉ
Ｏ₂膜３０４Ａを含むこれら４層膜からなる第１の層間
絶縁膜３０４を形成する。

【００７５】その後、図７に示す構成を得るために、第
２の実施形態と同様な方法によって、Ｗプラグ１０７及
び上層配線２０８を形成する。

【００７６】その後、第１の層間絶縁膜３０４と同様な
方法によって、上層配線２０８及び第１の層間絶縁膜３
０４上に、ＳｉリッチＳｉＯ₂膜３０９Ａ、ＦＳＧ膜３
０９Ｂ、ＳｉＯ₂膜３０９Ｃ及びプラズマＳｉＯＮ膜３
０９Ｄからなる第２の層間絶縁膜３０９を形成する。

【００７７】この第３の実施形態によれば、下層配線２
０３及び上層配線２０８の側面及び上面上には、Ｓｉリ
ッチＳｉＯ₂膜３０４Ａ及び３０９Ａが形成されてお
り、上層配線２０８の下面下にはプラズマＳｉＯＮ膜３
０４Ｄが形成されているため、ＦＳＧ膜３０４Ｂ及び３
０９Ｂからの弗素拡散が防止されるので、ＡｌＣｕ膜２
０３Ｃ及び２０９Ｃの表面にＡｌのフッ化物が形成され
ず、ＥＭ耐性を向上することができる。

【００７８】また、ＳｉリッチＳｉＯ₂膜３０４Ａ及び
３０９Ａは、膜厚を厚く形成しても、異方性ドライエッ
チングによりオーバーハング部分が削られてしまうの
で、その後のＦＳＧ膜形成時の埋め込み特性を劣化させ
ることもない。さらに、第２の実施形態に比べて、下層
配線２０３及び上層配線２０８の側面上に形成されるＳ
ｉリッチＳｉＯ₂膜の膜厚を厚くすることができるの
で、弗素拡散の防止効果が大きくなり、さらにＥＭ耐性
を向上することが可能である。

【００７９】また、上記第３の実施形態では、下層配線
及び上層配線においてその上層膜としてＴｉＮ膜２０３
Ｅ、２０８Ｅが形成されているため、ＳｉリッチＳｉＯ
₂膜を異方性ドライエッチングする際に、オーバーエッ
チがかかりすぎて、配線上部のＳｉリッチＳｉＯ₂膜が
全て除去され、側面上のみにＳｉリッチＳｉＯ₂膜が残
存する構成になっても、ＴｉＮ膜２０３Ｅ、２０８Ｅに
より弗素拡散を抑制することができるので、ＥＭ耐性を
劣化させることはない。

【００８０】なお、上記第３の実施形態では、弗素の拡
散防止絶縁膜としてＳｉリッチＳｉＯ₂膜３０４Ａ、３
０９Ａを用いたが、この代わりに弗素の拡散を防止ある
いは抑制できる絶縁膜、例えばはシリコン窒化（Ｓｉ
Ｎ）膜、シリコン酸窒化（ＳｉＯＮ）膜、窒化アルミニ
ウム膜（ＡｌＮ）、ＳｉＯ₂膜の単層膜、あるいは、Ｓ
ｉリッチＳｉＯ₂膜を含めたこれらの積層膜を用いても
良い。

【００８１】また、バリアメタル膜２０３Ｂ、２０３
Ｅ、２０８Ｂ、２０８ＥとしてＴｉＮ膜を用いたが、こ
の代わりに弗素の拡散を防止あるいは抑制できる金属
膜、例えばＴａＮ膜等の他の金属膜を用いても良い。

【００８２】（第４の実施形態）本発明の第４の実施形
態に係る多層配線構造を有する半導体装置について、図
９を参照しながら説明する。

【００８３】図９に示すように、本実施形態の半導体装
置は、第２の実施形態の半導体装置と同様な構成を有し
ており、第２の実施形態の半導体装置とは、Ｓｉリッチ
ＳｉＯ₂膜２０４Ａ及び２０９Ａの代わりに、厚み約１
０ｎｍ程度の窒化アルミニウム膜（ＡｌＮ）４１３及び
４１８をＡｌＣｕ膜２０３Ｃ及び２０９Ｃの側面上に形
成している点が異なっている。

【００８４】以下、第４の実施形態に係る多層配線構造
を有する半導体装置の製造方法について説明する。図１
０（ａ）〜（ｃ）は、第４の実施形態における半導体装
置の製造工程を示す断面図である。

【００８５】まず、図１０（ａ）に示す工程で、第２の
実施形態の図６（ａ）に示す工程と同様な方法によっ
て、半導体基板１０１上に、絶縁膜１０２と下層配線２
０３とを形成する。この下層配線２０３は、Ｔｉ膜２０
３Ａと、ＴｉＮ膜２０３Ｂと、ＡｌＣｕ膜２０３Ｃと、
Ａｌ₃Ｔｉ層２０３Ｄと、ＴｉＮ膜２０３Ｅとで構成さ
れている。

【００８６】次に、図１０（ｂ）に示す工程で、下層配
線２０３が形成されている半導体基板１０１を、アンモ
ニア（ＮＨ₃）雰囲気で熱処理することにより、ＡｌＣ
ｕ膜２０３Ｃの側面を選択的に窒化して、厚み約１０ｎ
ｍのＡｌＮ膜４１３を形成する。

【００８７】次に、図１０（ｃ）に示す工程で、第２の
実施形態の図６（ｃ）に示す工程と同様な方法によっ
て、ＦＳＧ膜４０４ＢとプラズマＳｉＯ₂膜４０４Ｃと
プラズマＳｉＯＮ膜４０４Ｄとを形成して、これら３層
膜４０４Ｂ、４０４Ｃ、４０４Ｄからなる第１の層間絶
縁膜４０４を形成する。

【００８８】その後、図９に示す構成を得るために、第
２の実施形態と同様な方法によって、Ｗプラグ１０７及
び上層配線２０８を形成する。

【００８９】その後、ＡｌＣｕ膜２０３Ｃの側面に形成
したＡｌＮ膜４１３と同様な方法によって、下層配線２
０８が形成されている半導体基板１０１をＮＨ₃雰囲気
で熱処理することにより、ＡｌＣｕ膜２０８Ｃの側面を
選択的に窒化して、厚み約１０ｎｍのＡｌＮ膜４１８を
形成する。

【００９０】その後、第１の層間絶縁膜４０４と同様な
方法によって、上層配線２０８及び第１の層間絶縁膜４
０４上に、ＦＳＧ膜４０９ＢとプラズマＳｉＯ₂膜４０
９ＣとプラズマＳｉＯＮ膜４０９Ｄとを形成して、これ
ら３層膜４０９Ｂ、４０９Ｃ、４０９Ｄからなる第２の
層間絶縁膜４０９を形成する。

【００９１】この第４の実施形態によれば、下層配線２
０３及び上層配線２０８のＡｌＣｕ膜２０３Ｃ及び２０
８Ｃは、その上面にはＴｉＮ膜２０３Ｅ、２０８Ｅが形
成されており、その下面にはＴｉＮ膜２０３Ｂ、２０８
Ｂが形成されており、その側面にはそれぞれＡｌＮ膜４
１３、４１８が形成されており、さらに上層配線２０８
の下面にはプラズマＳｉＯＮ膜４０４Ｄが形成されてい
るため、ＦＳＧ膜４０４Ｂ、４０９Ｂは、ＡｌＣｕ膜２
０３Ｃ及び２０８Ｃには直接接触しない構成になってい
る。従って、ＡｌＣｕ膜２０３Ｃ及び２０８ＣへのＦＳ
Ｇ膜４０４Ｂ及び４０９Ｂからの弗素拡散が防止される
ので、ＡｌＣｕ膜２０３Ｃ及び２０９Ｃの表面にＡｌの
フッ化物が形成されず、ＥＭ耐性を向上することができ
る。

【００９２】また、ＡｌＮ膜は、ＡｌＣｕ膜の側面を窒
化することにより形成するため、カバレージ不足を懸念
する必要がなく、微細化が進み、配線間のスペースが狭
くなっても、弗素拡散防止のために必要な十分な膜厚で
形成することができ、且つ、ＡｌＮ膜の形成によって配
線間のスペースを狭めることがないので、その後に形成
するＦＳＧ膜の埋め込み特性も良くなる。

【００９３】また、バリアメタル膜２０３Ｂ、２０３
Ｅ、２０８Ｂ、２０８ＥとしてＴｉＮ膜を用いたが、こ
の代わりに弗素の拡散を防止あるいは抑制できる金属
膜、例えばＴａＮ膜等の他の金属膜を用いても良い。

【００９４】（第５の実施形態）本発明の第５の実施形
態に係る多層配線構造を有する半導体装置について、図
１１を参照しながら説明する。

【００９５】図１１に示すように、本実施形態の半導体
装置は、複数の機能素子（ＭＩＳトランジスタなど）が
形成された半導体基板１０１と、該半導体基板１０１の
上に形成された配線層の下地層となる絶縁膜１０２と、
該絶縁膜１０２に形成された配線用溝部内に埋め込まれ
た下層配線５０３とを備えている。この下層配線５０３
は、下側から順次形成された、厚み約２０ｎｍのＴｉ膜
５０３Ａと、厚み約２０ｎｍのＴｉＮ膜５０３Ｂと、厚
み約４５０ｎｍのＡｌＣｕ膜５０３Ｃとで構成されてい
る。

【００９６】また、下層配線５０３及び絶縁膜１０２上
には、厚み約１０ｎｍのＳｉリッチＳｉＯ₂膜５０４Ａ
と、厚み約３００ｎｍのＦＳＧ膜５０４Ｂと、厚み約１
００ｎｍのプラズマＳｉＮ膜５０４Ｃとが順次形成され
ており、これらの３層膜で第１の層間絶縁膜５０４が構
成されている。そして、第１の層間絶縁膜５０４を貫通
して下層配線５０３に到達するヴィアホールが形成され
ており、このヴィアホール内にはＷプラグ１０７が埋め
込まれている。このＷプラグ１０７は、Ｗ膜１０６と、
Ｗ膜と下地層間の密着強度を高めるための密着層１０５
とにより構成されている。密着層１０５は、ヴィアホー
ルの内壁面に形成された下層膜となるＴｉ膜１０５Ａ
と、Ｔｉ膜１０５Ａの上に形成された上層膜となるＴｉ
Ｎ膜１０５Ｂとにより構成されており、ＴｉＮ膜１０５
Ｂ上にＷ膜１０６が形成されている。

【００９７】そして、Ｗプラグ１０７及び第１の層間絶
縁膜５０４の上には、厚み約５００ｎｍのＳｉＯ₂膜５
０７と、該ＳｉＯ₂膜５０７に形成された配線用溝部内
に埋め込まれた上層配線５０８とを備え、配線用溝部は
ＳｉＯ₂膜５０７を貫通してＷプラグ１０７に到達する
ように設けられており、上層配線５０８はＷプラグ１０
７を介して下層配線５０３に電気的に接続されている。
この上層配線５０８は、下層配線５０３と同様な構成を
有しており、下側から順次形成された、厚み約２０ｎｍ
のＴｉ膜５０８Ａと、厚み約２０ｎｍのＴｉＮ膜５８Ｂ
と、厚み約４５０ｎｍのＡｌＣｕ膜５０８Ｃとで構成さ
れている。

【００９８】さらに、上層配線５０８及びＳｉＯ₂膜５
０７上には、第１の層間絶縁膜５０４と同様に、厚み約
１０ｎｍのＳｉリッチＳｉＯ₂膜５０９Ａと、厚み約３
００ｎｍのＦＳＧ膜５０９Ｂと、厚み約１００ｎｍのプ
ラズマＳｉＮ膜５０９Ｃとが順次形成されており、これ
らの３層膜で第２の層間絶縁膜５０９が構成されてい
る。

【００９９】次に、第５の実施形態に係る多層配線構造
を有する半導体装置の製造方法について説明する。図１
２（ａ）〜（ｃ）は、第５の実施形態における半導体装
置の製造工程を示す断面図である。

【０１００】まず、図１２（ａ）に示す工程で、複数の
ＭＩＳトランジスタ等の機能素子が形成された半導体基
板１０１の上に絶縁膜１０２を形成した後、絶縁膜１０
２に配線用溝部を形成する。その後、配線用溝部を含む
絶縁膜１０２上に、厚み約２０ｎｍのＴｉ膜５０３Ａ
と、厚み約２０ｎｍのＴｉＮ膜５０３Ｂと、厚み約４５
０ｎｍのＡｌＣｕ膜５０３Ｃとを順次堆積した後、ＣＭ
Ｐ法により絶縁膜１０２上のこれらの膜５０３Ａ、５０
３Ｂ、５０３Ｃを除去して、配線用溝部内のみにこれら
の膜５０３Ａ、５０３Ｂ、５０３Ｃからなる下層配線５
０３を形成する。

【０１０１】次に、図１２（ｂ）に示す工程で、下層配
線５０３及び絶縁膜１０２の上に、ＳｉＨ₄とＯ₂を用い
たプラズマＣＶＤ法によりＳｉリッチＳｉＯ₂膜５０４
Ａを前記下層配線５０３の上部に約１０ｎｍ程度形成し
た後、ＨＤＰ−ＣＶＤ法によりＦＳＧ膜５０４Ｂを平坦
上で約３００ｎｍ程度堆積する。このとき、Ｓｉリッチ
ＳｉＯ₂膜５０４Ａの形成は、ＦＳＧ膜５０４Ｂの形成
と同じガス種（ＳｉＦ₄を除く）を使用するため、ＦＳ
Ｇ膜形成と同じチャンバー内でＦＳＧ膜を形成する前に
ＳｉＦ₄を流さなければ形成することができるので、工
程数を削減することができる。

【０１０２】次に、図１２（ｃ）に示す工程で、ＦＳＧ
膜５０４Ｂ上に厚み約１００ｎｍのプラズマＳｉＮ膜５
０４Ｃを形成して、これらの膜５０４Ａ〜５０４Ｃから
なる第１の層間絶縁膜５０４を形成する。その後、フォ
トリソグラフィ及びドライエッチングとを行って第１の
層間絶縁膜５０４を貫通して下層配線５０３に到達する
ヴィアホールを形成する。そして、ヴィアホールの底面
上に形成されている自然酸化膜をアルゴン（Ａｒ）プラ
ズマにより除去した後、ヴィアホールの側面及び底面を
含む層間絶縁膜５０４の上に、密着層１０５の下層膜と
なるＴｉ膜１０５Ａをスパッタ法により形成し、該Ｔｉ
膜１０５Ａ上に密着層１０５の上層膜となるＴｉＮ膜１
０５ＢをＣＶＤ法により堆積し、その後、ヴィアホール
の内部及び第１の層間絶縁膜５０４の上に、Ｗ膜１０６
をＣＶＤ法により堆積する。その後、ＣＭＰ法により、
第１の層間絶縁膜５０４上に形成されたＷ膜１０６、Ｔ
ｉＮ膜１０５Ｂ、Ｔｉ膜１０５Ａを除去して、これらの
膜１０６、１０５Ａ、１０５Ｂをヴィアホールの内部の
みに残存させて、Ｗプラグ１０７を形成する。

【０１０３】その後、図１１に示す構成を得るために、
Ｗプラグ１０７及び第１の層間絶縁膜５０４の上に、Ｔ
ＥＯＳを原料とした厚み約５００ｎｍのＳｉＯ₂膜５０
７を形成した後、ＳｉＯ₂膜５０７に配線用溝部を形成
する。この配線用溝部は、ＳｉＯ₂膜５０７を貫通して
Ｗプラグ１０７に到達するように設ける。その後、下層
配線５０３と同様な方法によって、配線用溝部内に厚み
約２０ｎｍのＴｉ膜５０８Ａと、厚み約２０ｎｍのＴｉ
Ｎ膜５０８Ｂと、厚み約４５０ｎｍのＡｌＣｕ膜５０８
Ｃとからなる上層配線５０８を形成する。その後、第１
の層間絶縁膜５０４と同様な方法によって、上層配線５
０８及びＳｉＯ₂膜５０７上に、厚み約１０ｎｍのＳｉ
リッチＳｉＯ₂膜５０９Ａと、厚み約３００ｎｍのＦＳ
Ｇ膜５０９Ｂと、厚み約１００ｎｍのプラズマＳｉＮ膜
５０９Ｃとを順次堆積して、これらの３層膜からなる第
２の層間絶縁膜５０９を形成する。

【０１０４】この第５の実施形態によれば、下層配線５
０３及び上層配線５０８のＡｌＣｕ膜５０３Ｃ及び５０
８Ｃは、その下面及び側面はＴｉＮ膜５０３Ｂ、５０８
Ｂで囲まれており、その上面にはＳｉリッチＳｉＯ₂膜
５０４Ａ、５０９Ａが形成されている。また、上層配線
５０８の下には、プラズマＳｉＮ膜５０４Ｃが形成され
ている。従って、ＦＳＧ膜５０４Ｂ、５０９Ｂは、Ａｌ
Ｃｕ膜５０３Ｃ及び５０８Ｃには直接接触していない構
成になっており、ＡｌＣｕ膜５０３Ｃ及び５０８Ｃへの
ＦＳＧ膜５０４Ｂ及び５０９Ｂからの弗素拡散が防止さ
れるので、ＡｌＣｕ膜５０３Ｃ及び５０８Ｃの表面にＡ
ｌのフッ化物が形成されず、ＥＭ耐性を向上することが
できる。

【０１０５】なお、上記第５の実施形態では、弗素の拡
散防止絶縁膜としてＳｉリッチＳｉＯ₂膜５０４Ａ、５
０９Ａを用いたが、この代わりに弗素の拡散を防止ある
いは抑制できる絶縁膜、例えばシリコン窒化（ＳｉＮ）
膜、シリコン酸窒化（ＳｉＯＮ）膜、窒化アルミニウム
膜（ＡｌＮ）、ＳｉＯ₂膜の単層膜、あるいは、Ｓｉリ
ッチＳｉＯ₂膜を含めたこれらの積層膜を用いても良
い。また、プラズマＳｉＮ膜５０４Ｃ、５０９Ｃの代わ
りに、ＳｉリッチＳｉＯ₂膜、ＳｉＯＮ膜、ＡｌＮなど
の弗素の拡散を防止あるいは抑制できる絶縁膜を用いて
も良い。

【０１０６】

【発明の効果】本発明の多層配線構造を有する半導体装
置及びその製造方法によると、ＡｌＣｕ膜を有する配線
とＦＳＧ膜との間には、ＦＳＧ膜からの弗素の拡散を防
止できるＳｉリッチＳｉＯ₂膜、ＳｉＯＮ膜などの拡散
防止絶縁膜、あるいは、ＴｉＮ膜などのバリアメタル膜
が形成されているため、ＦＳＧ膜からＡｌＣｕ膜への弗
素の拡散が抑制され、ＡｌＣｕ膜の上面、下面及び側面
のいずれの表面にもＡｌのフッ化物が形成されないの
で、ＥＭ耐性を向上することができる。

【０１０７】これにより、低誘電率膜であるＦＳＧ膜を
層間絶縁膜として用い、且つ、ＥＭ耐性の高い多層配線
構造を有する半導体装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置を示
す断面図

【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に
係る半導体装置の製造工程を示す断面図

【図３】本発明の第１の実施形態に係る多層配線構造と
従来の多層配線構造とを比較したＥＭ寿命の累積度数分
布図

【図４】本発明の第１の実施形態に係るＳｉリッチＳｉ
Ｏ₂膜を形成する時のＲＦバイアスパワー依存性を比較
したＥＭ寿命の累積度数分布図

【図５】本発明の第２の実施形態に係る半導体装置を示
す断面図

【図６】（ａ）〜（ｃ）は、本発明の第２の実施形態に
係る半導体装置の製造工程を示す断面図

【図７】本発明の第３の実施形態に係る半導体装置を示
す断面図

【図８】（ａ）〜（ｃ）は、本発明の第３の実施形態に
係る半導体装置の製造工程を示す断面図

【図９】本発明の第４の実施形態に係る半導体装置を示
す断面図

【図１０】（ａ）〜（ｃ）は、本発明の第４の実施形態
に係る半導体装置の製造工程を示す断面図

【図１１】本発明の第５の実施形態に係る半導体装置を
示す断面図

【図１２】（ａ）〜（ｃ）は、本発明の第５の実施形態
に係る半導体装置の製造工程を示す断面図

【図１３】（ａ）〜（ｃ）は、従来の半導体装置の製造
工程を示す断面図

【図１４】従来の多層配線構造におけるＥＭ寿命の累積
度数分布図

【符号の説明】

１０１半導体基板１０２絶縁膜１０３下層配線１０４第１の層間絶縁膜１０４ＡＳｉリッチＳｉＯ₂膜１０４ＢＦＳＧ膜１０４ＣプラズマＳｉＯ₂膜１０４ＤプラズマＳｉＯＮ膜１０５密着層１０５ＡＴｉ膜１０５ＢＴｉＮ膜１０６Ｗ膜１０７Ｗプラグ１０８上層配線１０９第２の層間絶縁膜１０９ＡＳｉリッチＳｉＯ₂膜１０９ＢＦＳＧ膜１０９ＣプラズマＳｉＯ₂膜１０９ＤプラズマＳｉＯＮ膜２０３下層配線２０３ＡＴｉ膜２０３ＢＴｉＮ膜２０３ＣＡｌＣｕ膜２０３ＤＡｌ₃Ｔｉ層２０３ＥＴｉＮ膜２０４第１の層間絶縁膜２０４ＡＳｉリッチＳｉＯ₂膜２０４ＢＦＳＧ膜２０４ＣプラズマＳｉＯ₂膜２０４ＤプラズマＳｉＯＮ膜２０８上層配線２０８ＡＴｉ膜２０８ＢＴｉＮ膜２０８ＣＡｌＣｕ膜２０８ＤＡｌ₃Ｔｉ層２０８ＥＴｉＮ膜２０９第２の層間絶縁膜２０９ＡＳｉリッチＳｉＯ₂膜２０９ＢＦＳＧ膜２０９ＣプラズマＳｉＯ₂膜２０９ＤプラズマＳｉＯＮ膜３０４第１の層間絶縁膜３０４ＡＳｉリッチＳｉＯ₂膜３０４ＢＦＳＧ膜３０４ＣプラズマＳｉＯ₂膜３０４ＤプラズマＳｉＯＮ膜３０９第２の層間絶縁膜３０９ＡＳｉリッチＳｉＯ₂膜３０９ＢＦＳＧ膜３０９ＣプラズマＳｉＯ₂膜３０９ＤプラズマＳｉＯＮ膜４０４第１の層間絶縁膜４０４ＢＦＳＧ膜４０４ＣプラズマＳｉＯ₂膜４０４ＤプラズマＳｉＯＮ膜４０９第２の層間絶縁膜４０９ＢＦＳＧ膜４０９ＣプラズマＳｉＯ₂膜４０９ＤプラズマＳｉＯＮ膜４１３ＡｌＮ膜４１８ＡｌＮ膜５０４第１の層間絶縁膜５０４ＡＳｉリッチＳｉＯ₂膜５０４ＢＦＳＧ膜５０４ＣプラズマＳｉＮ膜５０７ＳｉＯ₂膜５０９第２の層間絶縁膜５０９ＡＳｉリッチＳｉＯ₂膜５０９ＢＦＳＧ膜５０９ＣプラズマＳｉＮ膜

フロントページの続きＦターム(参考） 5F033 HH09 HH10 HH17 HH18 HH33 JJ18 JJ19 JJ33 KK09 KK10 KK17 KK18 KK33 MM01 MM05 MM08 MM12 MM13 NN06 NN07 PP06 PP15 QQ08 QQ09 QQ11 QQ14 QQ16 QQ37 QQ48 QQ69 QQ73 QQ78 QQ92 QQ94 RR04 RR05 RR06 RR08 RR11 RR20 SS01 SS02 SS04 SS15 SS19 SS26 TT02 TT08 XX05 XX24 XX28

Claims

【特許請求の範囲】

【請求項１】基板の下地絶縁膜の上に設けられた少な
くともアルミニウム合金膜を含む配線と、前記下地絶縁
膜及び前記配線を覆う弗素を含む弗素含有酸化膜とを有
する半導体装置において、前記配線と前記弗素含有酸化膜との間に、前記弗素の拡
散を防止するための拡散防止絶縁膜が形成されているこ
とを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前記配線は、アルミニウム合金膜からなり、前記拡散防止絶縁膜は、前記アルミニウム合金膜の上面
及び側面の上に形成されていることを特徴とする半導体
装置。
【請求項３】請求項１記載の半導体装置において、前記配線は、前記アルミニウム合金膜の上面上に設けら
れたバリアメタル膜を有し、前記拡散防止絶縁膜は、少なくとも前記アルミニウム合
金膜の側面上に形成されていることを特徴とする半導体
装置。
【請求項４】請求項１記載の半導体装置において、前記配線は、前記下地絶縁膜に設けられた配線用溝部内
に、前記アルミニウム合金膜の下面及び側面がバリアメ
タル膜で囲まれるように埋め込まれており、前記アルミニウム合金膜の上面上に、前記拡散防止絶縁
膜が形成されていることを特徴とする半導体装置。
【請求項５】請求項３又は４記載の半導体装置におい
て、前記バリアメタル膜は、高融点金属又はその化合物であ
ることを特徴とする半導体装置。
【請求項６】請求項１〜５のうちのいずれか１項に記
載の半導体装置において、前記拡散防止絶縁膜は、シリコンがストイキオメトリよ
りも多い酸化膜、シリコン酸窒化膜、シリコン窒化膜、
窒化アルミニウム膜、弗素を含まない酸化膜のうちの少
なくとも１つの膜からなることを特徴とする半導体装
置。
【請求項７】基板の下地絶縁膜の上にアルミニウム合
金膜を含む配線を形成する工程（ａ）と、少なくとも前記配線の上に、弗素の拡散を防止するため
の拡散防止絶縁膜を形成する工程（ｂ）と、前記拡散防止絶縁膜が形成された前記基板の上に、弗素
を含む弗素含有酸化膜を形成する工程（ｃ）とを備えて
いることを特徴とする半導体装置の製造方法。
【請求項８】請求項７記載の半導体装置の製造方法に
おいて、前記配線は、第１のバリアメタル膜と、前記第１のバリ
アメタル膜上に形成さされた前記アルミニウム合金膜
と、前記アルミニウム合金膜上に形成された第２のバリ
アメタル膜を有し、前記工程（ｂ）では、少なくとも前記アルミニウム合金
膜の側面上に前記拡散防止絶縁膜を形成することを特徴
とする半導体装置の製造方法。
【請求項９】請求項８記載の半導体装置の製造方法に
おいて、前記工程（ｂ）では、前記基板上の全面に前記拡散防止
絶縁膜を形成した後、異方性エッチングにより前記拡散
防止絶縁膜の全面エッチングを行って、前記配線の側面
上のみに前記拡散防止絶縁膜を残存させることを特徴と
する半導体装置の製造方法。
【請求項１０】請求項８記載の半導体装置の製造方法
において、前記工程（ｂ）では、前記基板上の全面に前記拡散防止
絶縁膜を形成した後、異方性エッチングにより前記拡散
防止絶縁膜の全面エッチングを行って、少なくとも前記
配線の上部角部に形成されている前記拡散防止絶縁膜の
オーバーハング部分をエッチングすることを特徴とする
半導体装置の製造方法。
【請求項１１】請求項７記載の半導体装置の製造方法
において、前記工程（ａ）では、前記下地絶縁膜に配線用溝部を形
成した後、前記配線用溝部内に、少なくとも前記アルミ
ニウム合金膜と該アルミニウム合金膜の側面と底面を取
り囲むバリアメタル膜とを埋め込んで前記配線を形成す
ることを特徴とする半導体装置の製造方法。
【請求項１２】請求項８〜１１のうちのいずれか１項
に記載の半導体装置の製造方法において、前記バリアメタル膜は、高融点金属又はその化合物であ
ることを特徴とする半導体装置の製造方法。
【請求項１３】請求項７〜１２のうちのいずれか１項
に記載の半導体装置の製造方法において、前記拡散防止絶縁膜は、シリコンがストイキオメトリよ
りも多い酸化膜、シリコン酸窒化膜、シリコン窒化膜、
窒化アルミニウム膜、弗素を含まない酸化膜のうちの少
なくとも１つの膜からなることを特徴とする半導体装置
の製造方法。
【請求項１４】請求項７、８、１１のうちのいずれか
１項に記載の半導体装置の製造方法において、前記工程（ｂ）の前記拡散防止絶縁膜として、シリコン
がストイキオメトリよりも多い酸化膜を形成した後、同
一装置内で連続して前記工程（ｃ）の弗素含有酸化膜を
形成することを特徴とする半導体装置の製造方法。
【請求項１５】請求項７、８、１１のうちのいずれか
１項に記載の半導体装置の製造方法において、前記工程（ｂ）では、前記アルミニウム合金膜の露出し
ている部分を窒化処理、または、酸化処理を行って、窒
化アルミニウム膜又はアルミナ膜からなる前記拡散防止
絶縁膜を形成することを特徴とする半導体装置の製造方
法。