KR101164688B1 - 게이트 스택 측벽 스페이서들을 제조하기 위한 방법 - Google Patents
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Abstract
약 3.0 내지 약 5.0의 전체 k값을 갖는 스페이서를 제조하기 위해 게이트 구조물상에 PECVD 프로세스(들)를 이용하여 실리콘 함유 물질들의 하나 이상의 층들을 증착함으로써 게이트 스택 상에 측벽 스페이서들을 형성하기 위한 방법이다. 실리콘 함유 물질들은 실리콘 카바이드, 산소 도핑된 실리콘 카바이드, 질소 도핑된 실리콘 카바이드, 탄소 도핑된 실리콘 질화물, 질소 도핑된 실리콘 옥시카바이드, 또는 이들의 조합물들일 수 있다. 증착은 플라즈마 강화 화학적 기상 증착 챔버 내에서 수행되며 증착 온도는 450℃ 미만이다. 이렇게 제조된 측벽 스페이서들은 양호한 캐패시티 저항 뿐만 아니라 뛰어난 구조적 안정성 및 밀봉특성을 제공한다.
Description
도 1은 본 발명의 일 실시예에 따라 형성된 게이트 구조물을 포함하는 트랜지스터를 나타낸다.
도 2는 PECVD 챔버 내에서 박막 증착의 프로세스 흐름도를 도시한다.
* 도면의 주요 부분에 대한 간단한 설명 *
100: 기판 102 : 필드 절연 영역
103 : 웰(well) 104 : 게이트 유전체층
106 : 전도성 게이트 전극층
본 발명의 실시예들은 일반적으로 반도체 기판들상의 게이트 스택들에 대한 측벽 스페이서들을 제조하기 위한 방법에 관한 것이다.
전형적으로 극초대규모 집적(ULSI) 회로들은 반도체 기판상에 형성되며 전자 장치 내에서 다양한 기능들을 수행하도록 협력하는 일 백만 개보다 많은 트랜지스터들을 포함한다. 이러한 트랜지스터들은 상보성 금속 산화 반도체(CMOS) 전계 효과 트랜지스터들을 포함할 수 있다.
CMOS 트랜지스터는 반도체 기판에 규정되는 소스 영역과 드레인 영역 사이에 배치되는 게이트 구조물을 포함한다. 일반적으로 게이트 구조물(스택)은 게이트 유전체 물질상에 형성된 게이트 전극을 포함한다. 게이트 전극은 트랜지스터를 턴온 또는 턴오프시키기 위해, 드레인 영역과 소스 영역 사이에 형성되는 채널 영역에서 게이트 유전체 아래의 전하 캐리어들의 흐름을 제어한다. 전형적으로 게이트 스택 부근에 스페이서층이 배치되며, 이는 게이트 스택의 양쪽 측면상에 측벽을 형성한다. 측벽 스페이서들은 소스와 드레인 콘택들 또는 상호접속부들로부터 게이트 전극을 전기적으로 절연시키고, 후속 프로세싱 단계들 동안 물리적 저하(degradation)로부터 게이트 스택을 보호하고, 게이트 금속을 보호하기 위해 산소 및 수분 배리어(moisture barrier)를 제공하는 것을 포함하여 몇 가지 기능들을 제공한다. 이러한 측벽 스페이서 배열의 일 예는 2003년 3월 25일자로 출원된 미국 특허 출원 번호 10/397,776호에 개시된다.
통상의 게이트 스택은 약 5 미만의 유전상수(k<5)들을 갖는 물질들로부터 형성되며 전형적으로 실리콘 질화물 스페이서에 의해 보호된다. 트랜지스터 크기들의 추가적인 감소는 10 초과의 유전상수(k>10)들을 갖는 게이트층들을 요구할 것으로 예상된다. 다음, 측벽 스페이서가 실리콘 질화물과 같이 비교적 높은(high)-k(k>7) 물질로부터 제작되는 경우, 완성된 게이트 전극을 포함하는 장치를 사용하는 동안 인접한 상호접속 라인들 사이에 과도한 신호 혼선이 발생할 수 있다. 극도로-낮은(low) k 물질들(k<3)이 스페이서층으로 사용될 수 있지만, 이들 물질들은 종종 후속하는 프로세싱 단계들을 견뎌내기 위해 필수적인 구조적 무결성(integrity) 및/또는 부식으로부터 게이트 금속을 보호하기 위해 필요한 산소 및 수분의 불침투성(imperviousness)이 부족하다.
추가적으로, 실리콘 질화물 스페이서를 준비하기 위해 사용되는 통상의 열적 화학적 기상 증착(CVD) 프로세스는 전형적으로 600℃ 초과인 높은 증착 온도를 요구한다. 높은 온도에서 증착된 질화물 스페이서는 매우 양호한 등각성(conformality)(예를 들어, ≥95%)을 갖는다; 그러나, 높은 증착 온도는 게이트 장치에 대해 큰 열적 주기를 야기시키며 0.09 미크론 기술 및 그 이상에 대해 발전된 장치 제조와 호환성이 없다.
따라서, 낮은 온도, 및 낮은(low) k 게이트 스택들에 대한 낮은(low) k 측벽 스페이서들이 요구되며, 여기서 측벽 스페이서는 구조적 안정성 및 밀봉특성(hermeticity)의 원하는 물리적 특성들을 갖는다.
따라서, 낮은 온도, 및 낮은(low) k 게이트 스택들에 대한 낮은(low) k 측벽 스페이서들이 요구되며, 여기서 측벽 스페이서는 구조적 안정성 및 밀봉특성(hermeticity)의 원하는 물리적 특성들을 갖는다.
본 발명은 450℃ 이하의 온도에서 약 3.0 내지 약 5.0의 전체 유전상수를 갖는 스페이서를 제조하기 위해 게이트 스택 상에서 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스(들)를 이용하여 실리콘 함유 물질들의 하나 이상의 층들을 증착함으로써 게이트 스택상에 측벽 스페이서들을 형성하기 위한 방법을 제공한다.
일 실시예에서, 게이트 전극용 측벽 스페이서를 형성하기 위한 방법은, 플라즈마 프로세스 챔버 내에 게이트 구조물을 갖는 기판을 위치시키는 단계, 플라즈마 프로세스 챔버 내로 프로세스 가스(들)를 흘려보내는 단계, 플라즈마 프로세스 챔버 내에서 플라즈마를 생성하는 단계, 및 450℃ 이하의 온도에서 게이트 구조물상에 실리콘 함유 물질들의 하나 이상의 층들을 증착하는 단계를 포함하며, 상기 실리콘 함유 물질들의 하나 이상의 층들은 약 3.0 내지 약 5.0의 전체 k 값을 갖는다.
다른 실시예에서, 게이트 전극용 측벽 스페이서를 형성하기 위한 방법은, 플라즈마 프로세스 챔버 내에 게이트 구조물을 갖는 기판을 위치시키는 단계, 플라즈마 프로세스 챔버 내로 프로세스 가스(들)를 흘려보내는 단계, 플라즈마 프로세스 챔버 내에서 플라즈마를 생성하는 단계, 게이트 구조물상에 실리콘 함유 물질들의 하나 이상의 층들을 증착하는 단계를 포함하며, 상기 실리콘 함유 물질들의 하나 이상의 층들은 약 3.0 내지 약 5.0의 전체 k 값을 가지며, 상기 실리콘 함유 물질들의 하나 이상의 층들은 실리콘 카바이드, 산소 도핑된 실리콘 카바이드, 질소 도핑된 실리콘 카바이드, 탄소 도핑된 실리콘 질화물, 질소 도핑된 실리콘 옥시카바이드, 및 이들의 조합물들로 이루어진 그룹에서 선택된다.
또 다른 실시예에서, 게이트 전극용 측벽 스페이서를 형성하기 위한 방법은, 플라즈마 프로세스 챔버 내에 게이트 구조물을 갖는 기판을 위치시키는 단계, 플라즈마 프로세스 챔버 내로 프로세스 가스(들)를 흘려보내는 단계, 플라즈마 프로세스 챔버 내에서 플라즈마를 생성하는 단계, 및 450℃ 이하의 온도에서 게이트 구조물상에 실리콘 함유 물질들의 하나 이상의 층들을 증착하는 단계를 포함하며, 상기 실리콘 함유 물질들의 하나 이상의 층들은 약 3.0 내지 약 5.0의 전체 k 값을 가지며, 상기 실리콘 함유 물질들의 하나 이상의 층들은 실리콘 카바이드, 산소 도핑된 실리콘 카바이드, 질소 도핑된 실리콘 카바이드, 탄소 도핑된 실리콘 질화물, 질소 도핑된 실리콘 옥시카바이드, 및 이들의 조합물들로 이루어진 그룹에서 선택된다.
본 발명의 상술된 특징들이 상세하게 이해될 수 있는 방식으로, 위에서 간략히 요약된 본 발명의 더 특정한 설명이 참조에 의해 실시예들에 포함될 수 있으며, 이들 중 일부는 첨부된 도면들에서 설명된다. 그러나, 본 발명은 다른 등가의 효과적인 실시예들을 인정할 수 있기 때문에, 첨부된 도면들은 단지 본 발명의 전형적인 실시예들을 기술하며, 따라서, 본 발명의 범주를 제한하는 것으로 고려되어서는 안된다는 것이 주의되어야 한다.
본 발명은 게이트 구조물에 실리콘-기반 막을 적용함에 의해 게이트 스택들에 대한 측벽 스페이서들을 형성하는 것을 포함한다. 소정 실시예들에서, 스페이서층은 게이트 유전체 부근에 실리콘 카바이드, 산소 도핑된 실리콘 카바이드, 질소 도핑된 실리콘 카바이드, 또는 탄소 도핑된 실리콘 질화물을 증착함으로써 형성된다. 다른 실시예에서, 스페이서층은 탄소 도핑된 실리콘 옥시질화물의 증착에 의해 형성된다.
도 1은 본 발명의 일 실시예에 따라 형성된 게이트 구조물을 갖는 트랜지스터를 나타낸다. 도 1을 참조로, 다수의 필드 절연 영역들(102)이 기판(100)(예를 들어, 실리콘 웨이퍼)에 형성된다. 다수의 필드 절연 영역들(102)은 하나의 전도성 타입(예를 들어, p-타입)의 웰(well; 103)을 다른 전도성 타입(예를 들어, n-타입)의 인접한 웰들(미도시)로부터 절연시킨다. 다음, 게이트 유전체층(104)이 기판(100) 및 절연 영역들(102)상에 형성된다. 전형적으로, 게이트 유전체층(104)은 실리콘 산화물(SiOn) 및/또는 실리콘 옥시질화물과 같은 물질의 층을 증착 또는 성장시킴으로써 형성될 수 있고, 이 물질들은 약 5.0 미만의 유전상수를 갖는 층을 형성한다. 게이트 유전체 기술에서의 최근 진보들은 게이트 유전체층(104)을 형성하는데 있어 보다 높은 유전상수(k>10)의 물질들이 바람직하다는 것을 나타낸다. 게이트 유전체층에 이용되는 적절한 물질들의 예들은, 이에 제한되지는 않지만, 금속 산화물들(Al2O3, ZrO2, HfO2, TiO2, Y2O3 및 La2O3), 강유전체들(납 지르코네이트 티타네이트(PZT) 및 바륨 스트론튬 티타네이트(BST)), 비정질 금속 실리케이트들(HfSixOy 및 ZrSixOy), 비정질 실리케이트 산화물들(HfO2 및 ZrO2), 및 상유전체들(paraelectrics)(BaxSr1-xTiO3 및 PbZrxTi1-xO3)을 포함한다. 이들 물질들을 함유하는 높은(high)-k층들은 다양한 증착 프로세스들에 의해 형성될 수 있다.
또한, 전기적으로 전도성인 게이트 전극층(106)은 게이트 유전체층(104) 위에 증착된 블랭킷(blanket)이다. 일반적으로, 게이트 전극층(106)은, 이에 제한되지는 않지만, 도핑된 폴리실리콘, 비도핑 폴리실리콘, 실리콘 카바이드, 또는 실리콘-게르마늄 화합물들과 같은 물질을 포함할 수 있다. 그러나, 고려되는 실시예들은 금속, 금속 합금, 금속 산화물, 단결정성 실리콘, 비정질 실리콘, 실리사이드, 또는 게이트 전극들을 형성하는데 당분야에 잘 알려진 다른 물질을 함유하는 게이트 전극층(106)을 포함할 수 있다.
질화물층과 같은 하드-마스크층(미도시)이 전기적으로 전도성인 층(106) 위로 CVD 프로세스를 통해 증착된다. 다음, 포토레지스트 마스크(미도시)를 형성하기 위해 마스킹, 노출 및 포토레지스트층 현상 단계들을 포함하는 포토리소그래피 프로세스가 수행된다. 에칭을 정렬하기 위해 포토레지스트 마스크를 사용하여 게이트 전극층(106)의 상부에 하드-마스크층을 에칭함으로써 포토레지스트 마스크의 패턴은 하드-마스크층으로 전사되고, 따라서 게이트 전극층(106) 위로 하드-마스크(미도시)를 제조한다.
포토레지스트 마스크를 제거하고, 에칭을 정렬하기 위해 하드-마스크를 사용하여 유전체층(104)의 상부까지 게이트 전극층(106)을 에칭(etching down)하고, 따라서, 하드-마스크 아래의 게이트 전극층(106)의 나머지 물질을 포함하는 전도성 구조물을 생성함으로써 구조물이 추가적으로 수정된다. 이러한 구조물은 하드-마스크 또는 게이트 유전체층(104)이 아닌 게이트 전극층(106)을 에칭함에서 나온 결과이다. 프로세싱 시퀀스를 지속하여, 게이트 유전체층(104)은 기판(100)의 상부 및 절연 영역들(102)의 상부들로 에칭된다. 게이트 전극(106) 및 게이트 유전체(104)는 때때로 트랜지스터와 같은 집적된 장치의, 게이트 또는 게이트 스택으로 알려진 복합 구조물(124)을 함께 규정한다.
트랜지스터의 추가적인 프로세싱에서, 팁들(tips) 또는 얕은 소스/드레인 연장부들(140)이 팁 주입 프로세스를 이용함으로써 형성된다. 게이트 전극(106)은 이온들이 주입되는 것으로부터 게이트 유전체(104) 아래의 기판 영역을 보호한다. 다음, 부분적으로 게이트 유전체(104) 아래의 팁들(140)을 구동하기 위해 급속 열 프로세스(RTP) 어닐링이 수행될 수 있다.
다음으로, 등각의(conformal) 얇은 산화물층(125)이 전체 기판 표면상에 증착된다. 이러한 산화물층은 통상의 프로세스에 대해 실리콘 질화물층인 스페이서층으로부터 실리콘 표면을 보호하는데 사용된다. 전형적으로 등각의(conformal) 얇은 산화물층은 고온(> 600℃)에서 저압 화학적 기상 증착 챔버에서 TEOS 소스 가스를 이용하여 증착된다. 이는 실리콘 기판과 질화물 스페이서 사이의 응력을 완화시키고, 또한 이는 실리콘 질화물 스페이서로부터 게이트 코너들을 보호한다. 측벽 스페이서로서 낮은(low)-k 및 비-실리콘-질화물 물질이 사용되는 경우, 이러한 등각의(conformal) 얇은 산화물층(125)은 다른 낮은(low)-k 물질에 의해 가능한한 대체되거나 제거될 수 있다.
이후, 본 발명의 일 실시예에서, 약 200Å 내지 약 1000Å, 바람직하게 약 400Å 내지 약 800Å 사이의 범위에서 두께를 갖는 스페이서층(126)은 게이트 스택(124)의 상부 위에 그리고 게이트 전극(106) 및 게이트 유전체(104)의 측벽들의 전체 길이를 포함하는 복합 구조물(124)의 측면들의 전체 길이를 따라 증착된 블랭킷(blanket)이다. 동시에, 스페이서층(126)은 기판(100) 또는 절연 영역들(102)의 임의의 노출된 부분의 상부에 증착된다. 통상의 스페이서층은 열적 CVD에 의해 증착된 실리콘 질화물층이다. 개선된 장치 제조에 대해, 실리콘 질화물(약 7의 k 값)의 유전상수(k 값)는 너무 높아 과도한 신호 혼선(crosstalk)을 야기시킬 수 있다. 추가적으로, 실리콘 질화물을 증착하는데 사용되는 열적 CVD 프로세스는 높은 증착 온도(>600℃)를 요구한다. 높은 증착 온도는 높은 열적 사이클을 야기시키며 팁(140)의 도펀트 프로파일을 변화시킬 수 있다. 따라서, 더 낮은 증착 온도로 스페이서층 증착 프로세스를 갖는 것이 바람직하다. 전형적으로 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스는 더 낮은 증착 온도를 갖는다. 플라즈마 프로세스에 의해 증착된 실리콘 질화물층에 대해, 증착 온도는 450℃ 이하로 낮춰질 수 있다. 플라즈마 프로세스 챔버 내에서 박막을 증착하는 프로세스는 도 2에 도시된다. 플라즈마 프로세스 챔버 내에 기판을 위치시킴으로써 단계(201)에서 프로세스가 시작한다. 다음으로, 단계(202)에서는, 플라즈마 프로세스 챔버 내로 프로세스 가스(들)를 흘려보낸다. 다음, 단계(203)에서, 플라즈마 프로세스 챔버 내에서 플라즈마를 생성한다. 단계(204)에서, 플라즈마 프로세스 챔버에서 기판상에 박막을 증착한다. 플라즈마 프로세스에 의해 증착된 스페이서층의 등각성(conformality)은 열적 CVD 프로세스만큼 좋지 않다. 예로서 실리콘 질화물을 사용하면, 열적 CVD에 의한 실리콘 질화물은 100%에 근접한 등각성(conformality)을 갖는 반면, PECVD에 의한 실리콘 질화물은 약 75%의 등각성(conformality)을 갖는다. PECVD 프로세스에 의한 스페이서층은 열적 CVD 프로세스보다 더 낮은 등각성(conformality)을 갖지만, 더 낮은 열적 주기(또는 열적 예산)의 장점은 더 낮은 등각성(conformality)의 단점보다 더 클 수 있다. 따라서, PECVD에 의해 증착된 낮은(low)-k 스페이서층을 갖는 것이 바람직하다.
다음, 게이트 스택(124)의 인접한 양쪽 측면을 제외하고 절연 영역들(102)의 상부 표면 및 기판(100)의 상부 표면의 대부분 뿐만 아니라 게이트 전극(106)의 상부로부터 스페이서층(126) 및 얇은 산화물층(125)을 제거하기 위해서 스페이서층(126)과 얇은 산화물층(125)이 에칭된다. 그러나, 이방성 에칭은 게이트 전극(106)과 게이트 유전체(104) 둘 다의 측벽들의 전체 길이를 따라 스페이서층(126) 및 얇은 산화물층(125)의 일부를 남겨, 측벽 스페이서(126)를 형성한다. 대안적으로, 측벽 스페이서들(126)은 단일층으로 증착되거나 또는 2개 이상이 순차적으로 증착된 층들일 수 있다.
다음으로, 웰 영역(103)에 깊은 접합 소스/드레인 영역들(148)을 형성하기 위해 기판(100)은 깊고, 높은 도즈 주입 프로세스의 대상이 된다. 깊은 주입은 팁들(140)을 형성하는데 사용되는 동일한 전도성 타입의 불순물들과 함께 이온들을 주입하는 단계를 포함한다. 동시에, 전기적으로 전도성인 게이트 전극이 폴리실리콘을 포함하는 경우, 깊은 주입 프로세스는, 이전에 도핑되지 않은 경우, 게이트 전극(106)에 폴리실리콘을 도핑하는데 사용될 수 있다. 활성화(activation) 어닐링은 팁들(140) 및 깊은 주입부들(148)을 활성화시키기 위해 수행될 수 있다. 어닐링은 급속 열 프로세스(RTP)로 수행될 수 있다.
트랜지스터 구조물 및 트랜지스터 구조물의 형성 방법에 대한 이전의 실시예는 단지 예시적인 것이다. 게이트 전극들 및 이들의 대안적인 형성 방법들에 대한 추가적인 실시예들이 본 발명을 실시하는데 이용될 수 있다. 게이트 스택들을 형성하는 예시적인 방법들 및 장치들에 대한 더욱 상세한 설명은 2002년 7월 2일 출원된 미국 가특허 출원 번호 60/393,393호의 우선권을 청구하는 2003년 7월 1일 출원되고 공동 양도된 미국 특허 출원 번호 10/612,642호에 개시되어 있으며, 이들 모두는 본 명세서와 불일치하지 않는 범위까지 참조에 의해 본 명세서 내에 통합된다.
본 발명의 다양한 실시예들에서, 스페이서막(층)(126)은 실리콘 카바이드, 산소 도핑된 실리콘 카바이드, 질소 도핑된 실리콘 카바이드, 탄소 도핑된 실리콘 질화물, 질소 도핑된 실리콘 옥시카바이드, 또는 이들의 조합물들로 형성될 수 있다. 이들 실시예들에서, 결과적인 스페이서층(126)은 약 3.0 내지 약 5.0 의 k 값을 갖는다. 추가적으로, 증착은 450℃ 미만의 온도에서 PECVD 프로세스에 의해 수행된다.
일 실시예에서, 스페이서층(126)은 DxZTM 챔버와 같은 PECVD 챔버 내에서 플라즈마 조건들하의 불활성 가스, 탄소 소스 및 실리콘 소스를 포함하는 가스 혼합물을 반응시킴으로써 실리콘 카바이드로부터 형성된다. DxZTM 챔버는 캘리포니아, 산타 클라라에 위치한 어플라이드 머티어리얼스사로부터 상업적으로 이용가능하다. 일 실시예에서, 프로세스 온도는 약 200℃ 내지 약 400℃ 사이이다. 실리콘 소스 및 탄소 소스는 일반식 SixCyHz를 갖는 유기실란 화합물과 같은 단일 소스일 수 있다. 예를 들어, 다른 것들 중에서도 메틸실란(SiH3CH3), 디메틸실란(SiH2(CH3)2), 트리메틸실란(SiH(CH3)3), 테트라메틸실란(Si(CH3)4), 디에틸실란(SiH2(C2H5)2) 및 비스(트리메틸실릴)에틸렌(C(Si(CH3)3)2), 및 이들의 조합물들이 실리콘 및 탄소를 제공하는데 사용될 수 있다. 대안적으로, 이에 제한되지는 않지만, 실란(SiH4), 디실란(Si2H6), 및 이들의 조합물들을 포함하는 화합물들이 실리콘 소스로서 사용될 수 있고, 이에 제한되지는 않지만 메탄(CH4)을 포함하여 일반식 CxH2x+2을 갖는 화합물들, 이에 제한되지는 않지만 에틸렌(C2H4)을 포함하여 일반식 CxH2x를 갖는 화합물들 및 이들의 조합물들이 탄소 소스로서 사용될 수 있다. 다른 것들 중에서도 헬륨(He), 아르곤(Ar), 질소(N2) 또는 이들의 조합물들이 불활성 가스로 사용될 수 있다. 실리콘 카바이드층들을 증착하기 위한 방법들 및 이들의 물리적 특성들에 대한 상세한 설명은 본 명세서와 불일치하지 않는 범위까지 참조에 의해 통합되는, 공동 양도된 미국 특허 No. 6,465,366호에 개시된다.
초기 증착 상태의(as-deposited) 실리콘 카바이드층은 약 3.0 내지 약 5.0의 유전상수를 갖는다. 실리콘 카바이드층의 유전상수는, 그것이 혼합 주파수 RF 전력의 비율의 함수로서 가변할 수 있다는 점에서, 조절가능하다. 특히, 저주파수 RF 전력 대 전체 혼합 RF 전력의 비율이 감소함에 따라, 초기 증착 상태의 실리콘 카바이드층의 유전상수 또한 감소한다. 또한 실리콘 카바이드층의 유전상수는 층을 형성하는 동안 가스 혼합물의 조성의 함수로서 조절될 수 있다. 가스 혼합물에서 탄소 농도가 증가함에 따라, 초기 증착 상태의 실리콘 카바이드층의 탄소 함유량이 증가하며, 실리콘 카바이드층의 유전상수는 감소한다. 또한, 초기 증착 상태의 실리콘 카바이드층의 탄소 함유량이 증가함에 따라, 실리콘 카바이드층의 소수성(hydrophobic) 특성들이 증가한다.
다른 실시예에서, 탄소-실리콘 결합을 포함하고 약 3.5 내지 약 5.0의 유전상수를 갖는 유전체층을 형성하기 위해, 하나 이상의 산소-함유 유기실리콘 화합물 및 하나 이상의 산소-비함유(oxygen-free) 유기실리콘 화합물을 포함하는 프로세싱 가스를 반응시킴으로써 산소 도핑된 실리콘 카바이드로부터 스페이서층(126)이 형성된다. 산소-함유 유기실리콘 화합물들은 SiwCxHyOz의 일반 구조를 갖는다. 산소-비함유 유기실리콘 화합물들은 SixCyHz의 일반 구조를 갖는다. 본 명세서에서 개시된 프로세스들에 대해 적합한 유기실리콘 화합물들은 지방족 유기실리콘 화합물들, 고리형 유기실리콘 화합물들, 또는 이들의 조합물들을 포함한다. 지방족 유기실리콘 화합물들은 선형 또는 분기형 구조를 갖는다. 상업적으로 이용가능한 지방족 유기실리콘 화합물은 알킬실란과 같은 산소-비함유 유기실리콘 화합물들 및 알킬실록산과 같은 산소-함유 유기실리콘 화합물들을 포함한다.
본 명세서에서 개시된 프로세스들은 DxZTM 플라즈마 강화 화학적 기상 증착 챔버와 같이, RF 전력을 인가하면서 유기실리콘 물질을 증착하도록 조정된 플라즈마 프로세싱 챔버 내에서 바람직하게 수행된다. 일 실시예에서, 증착 온도는 약 250℃ 내지 약 450℃ 사이이다. 일반적으로, 유기실리콘 화합물들은 헬륨(He) 또는 아르곤(Ar)과 같은 희가스(noble gas), 또는 질소(N2)와 같은 불활성 가스(inert gas)를 포함하는 플라즈마에서 반응된다. 산소 도핑된 실리콘 카바이드층들을 증착하는 방법들 및 이들의 물리적 특성들에 대한 보다 상세한 설명은 2001년 12월 14일자로 출원된 미국 가특허 출원 번호 No. 60/340,615에 대한 우선권을 청구하는, 2002년 7월 15일자로 출원된 공동 양도된 미국 특허 No. 6,890,850호에 개시되며, 이들은 본 명세서와 불일치하지 않는 범위까지 참조에 의해 본 명세서 내에 통합된다.
다른 실시예에서, 산소 도핑된 실리콘 카바이드층은 실리콘 카바이드층을 증착한 다음 플라즈마 조건들하에서 산소 함유 가스를 공급함으로써 상기 층에 산소를 도입(introduce)하여 형성된다. 산소 함유 가스를 이용한 플라즈마 처리는 DxZTM 챔버와 같은 PECVD 챔버에서 수행될 수 있다. 일 실시예에서, 플라즈마 처리 온도는 약 0℃ 내지 약 500℃ 사이의 범위, 바람직하게는 약 100℃ 내지 약 450℃ 사이의 범위에서 유지된다. 산소 도핑된 실리콘 카바이드막은 약 1 내지 약 30 원자 퍼센트 산소 함유량 및 약 3.5 내지 약 5.0의 유전상수를 갖는다. 일 실시예에서, 산소-비함유 유기실리콘 화합물(들) 및 산소-함유 유기실리콘 화합물(들)은 약 1 내지 약 30 원자 퍼센트 산소 함유량 및 약 3.5 내지 약 5.0의 유전상수를 갖는 산소 도핑된 실리콘 카바이드막을 증착하도록 반응한다. 일 실시예에서, 증착은 PECVD 챔버에서 수행되며, 온도는 약 -20℃ 내지 약 500℃ 사이, 바람직하게는 약 170℃ 내지 약 180℃ 사이에서 유지된다. 산소 도핑된 실리콘 카바이드층의 유전상수는, 사용되는 반응제(reactant), 반응제 및 불활성 가스 유량, 챔버 온도, 및 인가되는 RF 주파수의 함수로서 가변할 수 있다는 점에서, 조절가능하다. 또한 실리콘 카바이드층의 산소 도핑에 의해 산소 도핑된 실리콘 카바이드층을 제조하기 위한 방법들에 대한 상세한 설명은 1999년 6월 18일자로 출원된 공동 양도된 미국 특허 No. 6,821,571호 및 2003년 3월 7일자로 출원된 미국 특허 No. 6,913,992호에 개시되며, 이들 모두는 본 명세서와 불일치하지 않는 범위까지 참조에 의해 본 명세서 내에 통합된다.
다른 실시예에서, 실리콘 소스, 탄소 소스, 및 질소 소스를 포함하는 가스 혼합물을 반응시킴으로써 질소 도핑된 실리콘 카바이드로부터 스페이서층(126)이 형성된다. 여기서, "질소 도핑된 실리콘 카바이드(nitrogen doped silicon carbide)" 란 용어는 실리콘, 질소, 탄소, 및 선택적으로 수소를 함유하는 물질들을 나타내며, 질소 함유량은 탄소 함유량보다 적다. 일 실시예에서, 초기 증착 상태의 질소 도핑된 실리콘 카바이드층은 약 1 내지 약 30 원자 퍼센트 질소를 함유하며 약 4.0 내지 약 5.0의 유전상수를 갖는다. 증착은 DxZTM 챔버와 같은 PECVD 챔버에서 수행될 수 있다. 일 실시예에서, 기판 온도는 약 150℃ 내지 약 450℃ 사이의 범위에서 유지된다. 질소 도핑된 실리콘 카바이드층의 유전상수는, 그것이 증착 프로세스 동안 인가된 RF 전력의 함수로서 가변할 수 있다는 점에서, 조절가능하다. 특히, RF 전력이 증가함에 따라 초기 증착 상태의 질소 도핑된 실리콘 카바이드층의 유전상수가 또한 증가한다. 추가적으로, 유전상수는 가스 혼합물내의 질소 소스의 농도 및/또는 질소 소스의 함수로서 가변할 수 있다. 특히, 질소 도펀트 함유량이 증가함에 따라, 증착된 질소 도핑된 실리콘 카바이드층의 유전상수는 감소된다. 질소 도핑된 실리콘 카바이드층들의 증착을 위한 방법들 및 이들의 물리적 특성들에 대한 보다 상세한 설명은 2000년 7월 28일자로 출원된 공동 양도된 US 특허 번호 6,764,958호 및 US 특허 No. 6,537,733호에 개시되어 있으며, 이들은 본 명세서와 불일치하지 않는 범위까지 참조에 의해 본 명세서 내에 통합된다.
다른 실시예에서, 질소 도핑된 실리콘 카바이드층은 실리콘 카바이드층의 질화에 의해 형성된다. 거기에서, 실리콘 카바이드층 상에 질소가 풍부한 표면이 형성되도록 플라즈마 프로세스에 의해 마련된 실리콘 카바이드층이 질화 가스의 플라즈마에 노출된다. 산소 함유 가스를 이용한 플라즈마 처리는 캘리포니아 산타 클라라의 어플라이드 머티어리얼스사로부터 모두 입수가능한 DxZTM 챔버 또는 ProducerTM PECVD 챔버와 같은 PECVD 챔버에서 수행될 수 있다. 일 실시예에서, 기판 온도는 약 100℃ 내지 약 450℃ 사이의 범위에서 유지된다. 실리콘 카바이드층의 질소가 풍부한 표면은 실리콘 질화물 또는 실리콘 탄소 질화물을 포함할 수 있으며, 본 명세서에서 질화된 표면이라고 지칭된다. 질화 가스는 이에 제한되지는 않지만, 암모니아(NH3), 질소(N2), 아산화질소(N2O), 및 이들의 조합물들을 포함하는 그룹에서 선택된다. 추가적으로, 질화 프로세스는 아르곤(Ar) 또는 헬륨(He)과 같은 불활성 가스를 포함할 수 있다. 초기 증착 상태의 질소 도핑된 실리콘 카바이드층은 약 1 내지 약 30 원자 퍼센트 질소를 함유하며 약 4.0 내지 약 5.0의 유전상수를 갖는다. 실리콘 카바이드층들의 질화에 의해 질소 도핑된 실리콘 카바이드층들을 증착하는 방법들에 대한 상세한 설명은 2001년 7월 10일자로 출원된 공동 양도된 US 특허 NO.6,794,311호에 개시되며, 이는 본 명세서와 불일치하지 않는 범위까지 참조에 의해 본 명세서 내에 통합된다.
다른 실시예에서, 실리콘 소스, 탄소 소스 및 질소 소스를 포함하는 가스 혼합물을 반응시킴으로써 탄소 도핑된 실리콘 질화물로부터 스페이서층(126)이 형성된다. 여기서, "탄소 도핑된 실리콘 질화물(carbon doped silicon nitride)" 이라는 용어는 실리콘, 질소, 탄소 및 선택적으로 수소를 함유하는 물질들을 나타내며, 탄소 함유량은 질소 함유량보다 적다. 이러한 층은, 예를 들어, 하나 이상의 유기실리콘 화합물들과 하나 이상의 질소 함유 화합물들을 반응시킴으로써 형성될 수 있다. 증착은 ProducerTM 챔버와 같은 PECVD 챔버에서 수행될 수 있다. 일 실시예에서, 증착 온도는 약 100℃ 내지 약 500℃, 바람직하게는 약 250℃ 내지 약 450℃ 사이이다. 초기 증착 상태의 탄소 도핑된 실리콘 질화물층은 약 1 내지 약 30 원자 퍼센트 탄소를 함유하고, 약 4.0 내지 약 5.0의 유전상수를 갖는다. 탄소 도핑된 실리콘 질화물층의 유전상수는, 그것의 반응 압력 및 질소 소스 및/또는 가스 혼합물에서 질소 소스의 농도의 함수로서 가변할 수 있다는 점에서, 조절가능하다. 탄소 도핑된 실리콘 질화물층들을 증착하는 방법들 및 장치들에 대한 추가적인 상세한 설명은 2004년 4월 19일자로 출원된 공동 양도된 미국 특허 출원 No. 10/828,023호 및 2003년 11월 25일자로 출원된 미국 가특허 출원 번호 60/525,241호에 개시되어 있으며, 이들 모두는 본 명세서와 불일치하지 않는 범위까지 참조에 의해 본 명세서 내에 통합된다.
다른 실시예에서, 스페이서층(126)은 질소 도핑된 실리콘 옥시카바이드로부터 형성된다. 여기서, "질소 도핑된 실리콘 옥시카바이드(nitrogen doped silicon oxycarbide)" 라는 용어는 실리콘, 탄소, 산소 및 질소를 함유하는 화합물들을 나타내기 위해 사용된다. 일 실시예에서, 본 발명의 질소 도핑된 실리콘 옥시카바이드는 하나 이상의 산소 소스 가스들 및 하나 이상의 질소 소스 가스들과 하나 이상의 유기실리콘 소스 가스들을 반응시킴으로써 형성된다. 질소 도핑된 실리콘 옥시카바이드의 유전상수는 약 3.0 내지 약 5.0 사이이다. 일 실시예에서, 증착 프로세스는 PECVD 챔버에서 수행될 수 있으며, 증착 온도는 약 -20℃ 내지 약 500℃ 사이, 바람직하게는 약 170℃ 내지 약 180℃ 사이이다. 일 실시예에서, 증착 이후, 수분 함유량을 감소시키고 증착된 물질의 고형성(solidity) 및 강도(hardness)를 증가시키기 위해 증착된 물질은 약 100℃ 내지 약 400℃ 사이의 온도에서 어닐링된다. 일 실시예에서, 증착된 물질은 후속적으로 증착된 물질들에서 표면의 반응성(reactivity)을 감소시키기 위해 약 300℃ 내지 약 450℃ 사이의 온도에서 플라즈마 처리된다. 질소 도핑된 실리콘 옥시카바이드층의 유전상수는, 사용되는 반응제 및 반응기 온도의 함수로서 가변할 수 있다는 점에서, 조절가능하다. 질소 도핑된 실리콘 옥시카바이드층들을 증착하는 방법들에 대한 추가적인 상세한 설명은 공동 양도된 미국 특허 No. 6,656,837호 및 미국 특허 No.6,627,532호에 개시되어 있으며, 이들 모두는 본 명세서와 불일치하지 않는 범위까지 참조에 의해 본 명세서 내에 통합된다.
상기 언급된 물질들은 측벽 스페이서를 형성하기 위해 단일층으로서 증착될 수 있지만, 본 발명은 이에 제한되지 않는다. 물질의 하나 이상의 층들이 순차적으로 또는 동시에 450℃ 이하의 온도에서 플라즈마 강화 화학적 기상 증착 반응기들에서 플라즈마 조건들하에 증착될 수 있어, 약 3.0 내지 약 5.0의 전체 k값을 갖는 복합 스페이서층이 생성될 수 있다. 이는 물질의 하나 이상의 층들을 제공함으로써 달성될 수 있고, 이들 각각은 약 3.0 내지 약 5.0의 k 값을 갖는다. 대안적으로, 이는 물질의 하나 이상의 층들을 제공함으로써 달성될 수 있고, 이들 중 어떤 것은 약 3.0 내지 약 5.0 보다 크거나 또는 작은 k 값을 가질 수 있어서, 복합 스페이서층은 약 3.0 내지 약 5.0의 k값을 갖는다.
지금까지 본 발명의 실시예에 관해 설명했지만, 본 발명의 다른 그리고 추가적인 실시예들이 하기의 청구항들에 의해 결정된 본 발명의 범위 및 기본 범주로부터 벗어나지 않고 고안될 수 있다.
따라서, 낮은 온도, 및 낮은(low) k 게이트 스택들에 대한 낮은(low) k 측벽 스페이서들이 요구되며, 여기서 측벽 스페이서는 구조적 안정성 및 밀봉특성(hermeticity)의 원하는 물리적 특성들을 갖는다.
Claims (23)
- 게이트 전극용 측벽 스페이서를 형성하기 위한 방법으로서,플라즈마 프로세스 챔버 내에 게이트 구조물을 갖는 기판을 위치시키는 단계;상기 플라즈마 프로세스 챔버 내로 프로세스 가스(들)를 흘려보내는 단계;상기 플라즈마 프로세스 챔버 내에서 플라즈마를 생성하는 단계; 및상기 플라즈마의 존재상태에 450℃ 이하의 온도에서 상기 게이트 구조물상에 실리콘 함유 물질들의 하나 이상의 층들을 증착하는 단계를 포함하며, 상기 실리콘 함유 물질들의 하나 이상의 층들은 3.0 내지 5.0의 전체 유전상수 값을 가지며, 실리콘 카바이드, 산소 도핑된 실리콘 카바이드, 질소 도핑된 실리콘 카바이드, 탄소 도핑된 실리콘 질화물, 질소 도핑된 실리콘 옥시카바이드, 및 이들의 조합물들로 구성된 그룹으로부터 선택된 물질들을 포함하는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 1 항에 있어서,상기 측벽 스페이서는 단일층으로서 형성되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 1 항에 있어서,상기 측벽 스페이서는 실리콘 카바이드를 포함하는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 3 항에 있어서,상기 실리콘 카바이드의 유전상수는 증착 동안 상기 플라즈마 프로세스 챔버의 혼합 주파수 전력 비를 변화시킴으로써 가변되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 3 항에 있어서,상기 실리콘 카바이드의 유전상수는 상기 실리콘 카바이드를 증착하는데 사용되는 가스 혼합물을 변화시킴으로써 가변되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 1 항에 있어서,상기 실리콘 함유 물질들은 산소 도핑된 실리콘 카바이드를 포함하는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 6 항에 있어서,상기 산소 도핑된 실리콘 카바이드의 유전상수는 상기 플라즈마 프로세스 챔버에 대한 혼합 주파수 전력 비를 변화시킴으로써 가변되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 6 항에 있어서,상기 산소 도핑된 실리콘 카바이드의 유전상수는 상기 프로세스 가스들 또는 프로세스 가스 유량들을 변화시킴으로써 가변되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 6 항에 있어서,상기 산소 도핑된 실리콘 카바이드의 유전상수는 상기 증착 온도를 변화시킴으로써 가변되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 1 항에 있어서,상기 실리콘 함유 물질들은 질소 도핑된 실리콘 카바이드를 포함하는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 10 항에 있어서,상기 질소 도핑된 실리콘 카바이드의 유전상수는 RF 전력을 증가시킴으로써 증가되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 11 항에 있어서,상기 질소 도핑된 실리콘 카바이드의 유전상수는 증착 동안 사용되는 질소 소스 또는 증착 가스 혼합물에서 상기 질소 소스의 농도 중 적어도 하나를 조절함으로써 가변되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 1 항에 있어서,상기 실리콘 함유 물질들은 질소 도핑된 실리콘 카바이드를 포함하며 상기 질소 도핑된 실리콘 카바이드는 실리콘 카바이드의 플라즈마 질화에 의해 형성되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 13 항에 있어서,상기 플라즈마 질화는 100℃ 내지 450℃ 사이의 온도에서 수행되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 1 항에 있어서,상기 실리콘 함유 물질들은 탄소 도핑된 실리콘 질화물을 포함하는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 15 항에 있어서,상기 탄소 도핑된 실리콘 질화물은 30 원자 퍼센트 미만의 탄소 함유량을 갖는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 1 항에 있어서,상기 실리콘 함유 물질들은 탄소 도핑된 실리콘 옥시질화물을 포함하는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 17 항에 있어서,상기 탄소 도핑된 실리콘 옥시질화물의 유전상수는 상기 탄소 도핑된 실리콘 옥시질화물을 형성하기 위해 사용되는 반응제들을 조절함으로써 가변되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 게이트 전극용 측벽 스페이서를 형성하기 위한 방법으로서,플라즈마 프로세스 챔버 내에 게이트 구조물을 갖는 기판을 위치시키는 단계;플라즈마 프로세스 챔버 내로 프로세스 가스(들)를 흘려보내는 단계;상기 플라즈마 프로세스 챔버 내에서 플라즈마를 생성하는 단계; 및상기 플라즈마의 존재상태에서 상기 게이트 구조물상에 실리콘 함유 물질들의 하나 이상의 층들을 증착하는 단계를 포함하며, 상기 실리콘 함유 물질들의 하나 이상의 층들은 3.0 내지 5.0의 전체 유전상수 값을 가지며, 상기 실리콘 함유 물질들의 하나 이상의 층들은 실리콘 카바이드, 산소 도핑된 실리콘 카바이드, 질소 도핑된 실리콘 카바이드, 탄소 도핑된 실리콘 질화물, 질소 도핑된 실리콘 옥시카바이드, 및 이들의 조합물들로 구성된 그룹으로부터 선택되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 게이트 전극용 측벽 스페이서를 형성하기 위한 방법으로서,플라즈마 프로세스 챔버 내에 게이트 구조물을 갖는 기판을 위치시키는 단계;플라즈마 프로세스 챔버 내로 프로세스 가스(들)를 흘려보내는 단계;상기 플라즈마 프로세스 챔버 내에서 플라즈마를 생성하는 단계; 및상기 플라즈마의 존재상태에 450℃ 이하의 온도에서 상기 게이트 구조물상에 실리콘 함유 물질들의 하나 이상의 층들을 증착하는 단계를 포함하며, 상기 실리콘 함유 물질들의 하나 이상의 층들은 3.0 내지 5.0의 전체 유전상수 값을 가지며, 상기 실리콘 함유 물질들의 하나 이상의 층들은 실리콘 카바이드, 산소 도핑된 실리콘 카바이드, 질소 도핑된 실리콘 카바이드, 탄소 도핑된 실리콘 질화물, 질소 도핑된 실리콘 옥시카바이드, 및 이들의 조합물들로 구성된 그룹으로부터 선택되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 10 항 또는 제 13 항에 있어서,상기 질소 도핑된 실리콘 카바이드는 30 원자 퍼센트 미만의 질소 함유량을 갖는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 15 항에 있어서,상기 탄소 도핑된 실리콘 질화물의 유전상수는 반응 압력, 증착 동안 사용되는 질소 소스 및 증착 가스 혼합물에서 가스들의 농도를 조절함으로써 가변되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
- 제 17 항에 있어서,상기 탄소 도핑된 실리콘 옥시질화물의 유전상수는 증착 온도를 조절함으로써 가변되는,게이트 전극용 측벽 스페이서를 형성하기 위한 방법.
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