KR20090094000A - 게이트 스택 구조물에 대한 연속 처리 클러스터링 방법 - Google Patents

게이트 스택 구조물에 대한 연속 처리 클러스터링 방법

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KR20090094000A
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silicon
silicon nitride
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타이 쳉 츄아
크리스토퍼 신 올젠
코리 크자르닉
지유세피나 콘티
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

실리콘 및 산소를 포함하는 게이트 유전체를 형성하는 방법이 제공된다. 게이트 유전체는 질소 또는 다른 고 유전상수(k) 층을 포함할 수도 있다. 일 양태에서, 게이트 유전체를 형성하는 방법은 실리콘 산화물 층을 형성하도록 산화 분위기 내에서 기판을 어닐링하는 단계, 기상 증착에 의해 실리콘 산화물 층 상에 고 유전상수(k) 층 또는 실리콘 질화물 층을 증착하는 단계, 고 유전상수(k) 층 또는 실리콘 질화물 층의 상부 표면을 산화시키는 단계, 및 기판을 어닐링하는 단계를 포함한다. 게이트 유전체는 통합 처리 시스템 내에서 형성될 수 있다.

Description

게이트 스택 구조물에 대한 연속 처리 클러스터링 방법{METHOD OF CLUSTERING SEQUENTIAL PROCESSING FOR A GATE STACK STRUCTURE}
본 발명의 실시예는 일반적으로 게이트 유전체를 형성하는 방법에 관한 것이다. 보다 상세하게, 본 발명의 실시예는 통합 처리 시스템 내에서 실리콘 및 산소를 포함하는 게이트 유전체를 형성하는 방법에 관한 것이다.
집적 회로는 트랜지스터, 축전기, 및 저항기와 같은 많은, 예를 들면 수백만 개의 장치로 구성된다. 전계 효과 트랜지스터(field effect transistors)와 같은 트랜지스터는 통상적으로 소오스, 드레인, 및 게이트 스택을 포함한다. 게이트 스택은 통상적으로 실리콘 기판과 같은 기판, 기판 상의 SiO2와 같은 게이트 유전체, 및 게이트 유전체 상의 다결정 실리콘과 같은 게이트 전극을 포함한다.
집적 회로 크기 및 그 위의 트랜지스터의 크기가 감소함에 따라, 트랜지스터의 속도를 증가시키는데 요구되는 게이트 구동 전류(gate drive current)는 증가해왔다. 게이트 용량(gate capacitance)이 증가할 때 구동 전류가 증가하고 용량은 게이트 유전체 두께에 반비례 하기 때문에, 유전체 두께를 감소시키는 것이 구동 전류를 증가시키는 한가지 방법이다.
SiO2 게이트 유전체의 두께를 20 Å 이하로 감소시키려는 시도가 이루어져 왔다. 그러나 20 Å 이하의 얇은 SiO2 게이트 유전체의 사용은 종종 게이트 성능 및 내구성에 바람직하지 않은 영향을 초래함이 발견되었다. 예를 들면, 도핑된 게이트 유전체로부터의 도펀트는 얇은 SiO2 게이트 유전체를 통해 아래에 놓인 실리콘 기판을 관통할 수 있다. 또한, 게이트에 의해 소모되는 전력의 양을 증가시키는 얇은 유전체와 함께, 게이트 누설(gate leakage), 즉 터널링의 증가가 존재한다.
실리콘 옥시나이트라이드(Silicon oxynitride; SiON 또는 SiOxNy) 필름은 SiO2 게이트 유전체에 대한 대안으로서 개발되었다. 실리콘 옥시나이트라이드 필름은 통상적으로 SiO2 필름의 열적 질화 또는 플라즈마 질화에 의해 형성된다. 질소를 SiO2 필름에 통합하는 것은 하부에 놓인 실리콘 기판으로의 도펀트 침투를 차단하고, 전류 누출을 감소시키며, 더 두꺼운 게이트 유전체의 사용을 허용한다. 그러나 열적 질화에 사용되는 높은 온도는 게이트 유전체를 통해 하부에 놓인 실리콘 채널 계면으로의 질소의 확산을 가져올 수 있으며, 실리콘 채널 계면의 초과 질소는 채널 이동성을 낮추고 음의 바이어스 온도 불안정성(negative bias temperature instability; NBTI)을 일으킨다. 유사하게, 플라즈마 질화에 사용되는 플라즈마 처리 조건은 하부에 놓인 실리콘 채널 계면으로 게이트 유전체에 침투하기에 충분한 에너지를 갖는 질소 이온을 발생시킬 수 있다.
따라서, 개선된 게이트 유전체를 형성하는 방법에 대한 요구가 남아 있다.
도 1은 본 발명의 실시예를 도시하는 흐름도이고,
도 2는 본 발명의 다른 실시예를 도시하는 흐름도이며,
도 3A 내지 도 3D는 본 발명의 실시예에 따른 처리 순서의 상이한 단계에서 기판 구조물의 개략적 횡단면도를 도시하며,
도 4는 본 발명의 실시예를 실행하는데 사용될 수 있는 통합 처리 시스템의 개략적 평면도이다.
본 발명의 실시예는 일반적으로 기판상에 게이트 유전체를 형성하는 방법을 제공한다. 게이트 유전체는 실리콘 및 산소를 포함하고, 하프늄 실리케이트, 하프늄 산화물, 또는 하프늄 란탄 실리케이트와 같은 고 유전상수(k) 물질 또는 질소를 포함할 수도 있다. 일 양태에서, 게이트 유전체는 실리콘 기판상에 얇은 실리콘 산화물 층을 포함하고, 실리콘 산화물 층 상에 실리콘 질화물 층 또는 고 유전상수(k) 층을 포함하며, 실리콘 질화물 층 또는 고 유전상수(k) 층은 산화된 상부 표면을 갖는다.
일 실시예에서, 기판상에 실리콘 및 산소를 포함하는 게이트 유전체를 형성하는 방법은 기판상에 실리콘 산화물 층을 형성하도록 산화 분위기(oxidizing atmosphere)에서 실리콘을 포함하는 기판을 제 1 어닐링하는 단계, 화학기상증착 또는 원자층 증착에 의해 실리콘 산화물 층 상에 하프늄 산화물 층, 하프늄 실리케이트 층, 및 하프늄 란탄 실리케이트 층으로 이루어진 그룹으로부터 선택되는 고 유전상수(k) 층 또는 실리콘 질화물 층을 증착하는 단계를 포함한다. 실리콘 질화물 층 또는 고 유전상수(k) 층은 실리콘의 상부 표면을 산화시키도록 산소를 포함하는 플라즈마에 노출된 뒤, 기판을 제 2 어닐링하는 단계가 실행된다.
다른 실시예에서, 기판상에 실리콘 및 산소를 포함하는 게이트 유전체를 형성하는 방법은 통합 처리 시스템으로 실리콘을 포함하는 기판을 도입시키는 단계, 상기 기판상에 실리콘 산화물 층을 형성하도록, 상기 통합 처리 시스템의 제 1 챔버내의 산화 분위기에서 상기 기판을 제 1 어닐링하는 단계, 및 통합 처리 시스템의 제 2 챔버 내에서 화학기상증착 또는 원자층 증착에 의해 실리콘 산화물 층 상에 하프늄 산화물 층, 하프늄 실리케이트 층, 및 하프늄 란탄 실리케이트 층으로 이루어진 그룹으로부터 선택되는 고 유전상수(k) 층 또는 실리콘 질화물 층을 증착하는 단계를 포함한다. 실리콘 질화물 층 또는 고 유전상수(k) 층은 통합 처리 시스템의 제 3 챔버 내에서 실리콘의 상부 표면을 산화시키기 위해 산소를 포함하는 플라즈마에 노출된 후 상기 통합 처리 시스템의 챔버에서 상기 기판을 제 2 어닐링하는 단계가 실행된다.
추가 실시예에서, 기판상에 실리콘 및 산소를 포함하는 게이트 유전체를 형성하는 방법은 통합 처리 시스템으로 실리콘을 포함하는 기판을 도입하는 단계, 및 상기 기판상에 실리콘 산화물 층을 형성하도록 상기 통합 처리 시스템의 제 1 챔버 내의 산화 분위기에서 상기 기판을 제 1 어닐링하는 단계를 포함한다. 실리콘 질화물 층은 상기 통합 처리 시스템의 제 2 챔버 내에서 원자층 증착에 의해 실리콘 산화물 층 상에 증착된다. 실리콘 질화물 층이 상기 통합 처리 시스템의 제 3 챔버 내에서 실리콘 질화물 층의 상부 표면을 산화시키기 위해 산소를 포함하는 플라즈마에 노출된 뒤, 상기 통합 처리 시스템의 챔버 내에서 상기 기판을 제 2 어닐링하는 단계가 실행된다.
본 발명의 전술한 특징이 상세히 이해될 수 있도록, 상기에 간략히 요약된 본 발명의 보다 상세한 설명은, 첨부 도면에 그 일부가 도시된 실시예를 참조할 수 있다. 그러나 첨부 도면은 본 발명의 대표적인 실시예만을 도시하므로 그 범주를 제한하는 것으로 간주되지 않으며, 본 발명에 대하여 다른 동등하게 유효한 실시예를 허용할 수 있음에 주의한다.
본 발명의 실시예는 실리콘 및 산소를 포함하는 게이트 유전체를 형성하는 방법을 제공한다. 일 양태에서, 게이트 유전체는 얇은 실리콘 산화물 층, 얇은 실리콘 산화물 상의 실리콘 질화물 층 또는 고 유전상수(k) 층, 그리고 실리콘 질화물 층 또는 고 유전상수(k) 층의 산화된 상부 표면을 포함한다. 본 명세서에서 정의되는 바와 같이, 고 유전상수(k) 층은 약 4 내지 약 30과 같이, 약 4보다 큰 유전상수를 갖는다.
본 발명의 실시예에는 도 1 및 도 2의 흐름도에 대해 간략히 설명될 것이며, 도 3A 내지 도 3D에 대하여서는 하기에서 더 설명될 것이다.
일 실시예에서, 실리콘을 포함하는 기판은 도 1의 단계(102)로 도시된 바와 같이, 기판상에 실리콘 산화물 층을 형성하도록 산화 분위기에서 어닐링된다. 실리콘 질화물 층은 단계(104)로 도시된 바와 같이, 원자층 증착(ALD) 또는 화학기상증착(CVD)에 의해 실리콘 산화물 층 상에 증착된다. 실리콘 질화물 층은 단계(106)로 도시된 바와 같이, 산소를 포함하는 플라즈마에 노출된다. 실리콘 질화물 층을 산소를 포함하는 플라즈마에 노출시키는 단계는 실리콘 질화물 층의 상부 표면을 산화시킨다. 실리콘 산화물 층, 실리콘 질화물 층, 및 그 위의 실리콘 질화물 층의 산화된 상부 표면을 갖는 기판은 그 후 단계(108)로 도시된 바와 같이 어닐링된다.
다른 실시예에서, 실리콘을 포함하는 기판은 도 2의 단계(202)로 도시된 바와 같이, 기판상에 실리콘 산화물 층을 형성하기 위해 산화 분위기에서 어닐링된다. 고 유전상수(k) 층은 단계(204)로 도시된 바와 같이, 원자층 증착(ALD) 또는 화학기상증착(CVD)에 의해 실리콘 산화물 층 상에 증착된다. 고 유전상수(k) 층은 단계(206)로 도시된 바와 같이, 산소를 포함하는 플라즈마에 노출된다. 고 유전상수(k) 층을 산소를 포함하는 플라즈마에 노출시키는 단계는 고 유전상수(k) 층의 상부 표면을 산화시킨다. 상부에 실리콘 산화물 층, 실리콘 질화물 층, 및 고 유전상수(k) 층의 산화된 상부 표면을 갖는 기판은 그 후 단계(208)로 도시된 바와 같이 어닐링된다.
도 3A 내지 도 3D는 도 1 및 도 2의 실시예에 따른 상이한 처리 단계에서의 기판 구조물의 예시를 도시한다. 도 3A는 실리콘을 포함하는 기판(300)을 도시한다. 기판은 200 mm 또는 300 mm 기판일 수 있거나 반도체 또는 평판 디스플레이 처리에 적합한 다른 기판일 수 있다. 바람직하게, 기판은 산화 분위기에서 어닐링되기 전에 그 표면상의 임의의 자연 산화물(native oxide)을 제거하도록 세정된다. 자연 산화물은 플루오르화 수소산(HF) 용액 내에서 기판을 세정하는 것과 같이, 습식 세정 처리를 이용하여 기판을 처리함으로써 제거될 수 있다. 이 용액은 약 0.1 내지 약 10.0 중량 퍼센트의 HF의 농도를 가질 수 있으며, 약 20℃ 내지 약 30℃의 온도에서 사용될 수 있다. 예시적 실시예에서, 이 용액은 약 0.5 중량 퍼센트의 HF 및 약 25℃의 온도를 갖는다. 이 용액에 대한 기판의 단시간의 노출 후에 탈이온수 내에서의 세정 단계가 이어질 수 있다.
도 3B는 상부에 얇은 실리콘 산화물 층(302)을 갖는 기판(300)을 도시한다. 얇은 실리콘 산화물 층(302)은 SiO2 층일 수 있다. 얇은 실리콘 산화물 층(302)은 단계(102, 202)에 대해 전술된 바와 같이, 산화 분위기에서 기판(300)을 어닐링함으로써 형성된다. 산화 분위기는 산소(O2), 수소(H2)와 산소(O2), 수소(H2)와 이산화질소(N2O), 산소(O2)와 비활성 기체, 또는 이들의 조합으로 된 대기일 수 있다. 실리콘 산화물 필름은, 예를 들면 약 2 Å 내지 약 10 Å의 두께를 가질 수 있다. 일 실시예에서, 기판은 약 700 ℃ 내지 약 1100 ℃의 기판 온도에서 약 0.1 Torr 내지 약 800 Torr의 압력으로 약 1초 내지 약 180초의 시간동안 산화 분위기에 노출될 수 있다. 바람직하게, 온도는 약 750 ℃ 내지 약 1000 ℃이고, 압력은 약 0.5 Torr 내지 약 50 Torr이다.
도 3C는 실리콘 산화물 층(302) 상에 증착되는 층(304)을 도시한다. 층(304)은 도 1의 단계(104)에 대해 전술된 바와 같이, CVD 또는 ALD에 의해 증착되는 실리콘 질화물 층일 수 있거나, 도 2의 단계(204)에 대해 전술된 바와 같이 CVD 또는 ALD에 의해 증착되는 고 유전상수(k) 층일 수 있다.
실리콘 질화물의 층(304)은 실리콘 소오스 및 질소 소오스를 포함하는 가스 혼합물로부터 원자층 증착(ALD) 또는 화학기상증착(CVD)에 의해 증착될 수 있다. 실리콘 질화물 층(304)이 증착되기 전에, 실리콘 산화물 층(302)은, 적은 양의 질소를 실리콘 산화물 층(302)에 통합시키기 위해, 분리식 플라즈마 질화(decoupled plasma nitridation; DPN)와 같이, 질소 플라즈마에 약 10 mTorr 내지 약 50 mTorr에서, 펄스화된 소오스의 N2 플라즈마를 이용하여 25 내지 900 유효 와트에서 약 5 내지 120 초 동안 노출될 수 있는데, 이는 이러한 처리가 실리콘 산화물 층 상에 ALD에 의해 증착되는 실리콘 질화물 층의 핵성성(nucleation)을 향상시키는 것으로 관찰되었기 때문이다.
실리콘 질화물 층은 약 2 Å 내지 약 10 Å의 두께를 가질 수 있다. 실리콘 소오스는, 예를 들면 실란(SiH4), 디실란(Si2H6), 디클로로실란(SiH2Cl2), 헥사클로로디실란(Si2Cl6), 또는 이들의 조합일 수 있다. 사용될 수 있는 질소 소오스의 일례는 암모니아(NH3)이다.
실리콘 질화물 층을 증착하는데 사용될 수 있는 예시적인 CVD 처리 조건은 약 300 ℃ 내지 약 600 ℃의 기판 온도, 약 1 Torr 내지 약 100 Torr의 챔버 압력, 약 5 sccm 내지 약 100 sccm의 실리콘 소오스 유속, 및 약 5 sccm 내지 약 10 slm의 질소 소오스 유속을 포함한다. CVD 프로세스는 저압 열적 CVD 프로세스 또는 플라즈마강화 CVD 프로세스일 수 있다. CVD 프로세스는 프리커서가 증착 챔버로 병류되고(co-flowed) 펄스화되는 연속 프로세스 또는 펄스화된 CVD 프로세스일 수 있다. 실리콘 질화물 층을 증착하는데 사용될 수 있는 CVD 챔버의 일례는 캘리포니아 산타 클라라에 소재한 Applied Materials, Inc.로부터 입수 가능한 SiNgen®LPCVD 챔버이다.
본 명세서에서 정의되는 바와 같이, "원자층 증착(ALD)"은 기판 표면상에 물질의 층을 증착하도록 둘 또는 그보다 많은 반응성 화합물(reactive compounds)을 연속적으로 도입하는 것을 지칭한다. 일 양태에서, 실리콘 프리커서 및 반응 물질은 실리콘 질화물 층을 증착하도록 ALD 프로세스에서 챔버 내부로 연속적으로 펄스화된다. 사용될 수 있는 챔버의 일례는 캘리포니아 산타 클라라에 소재한 Applied Materials, Inc.로부터 입수 가능한 300 mm ALD Gemini 챔버이다. 실리콘 프리커서는 기체 프리커서에 대해서는 약 1 sccm 내지 약 300 sccm, 바람직하게는 약 10 sccm 내지 약 100 sccm의 유속으로, 및 액체 프리커서에 대해서는 약 5 mg/분 내지 500 mg/분의 유속으로 챔버 내부로 도입될 수 있다. 반응 물질은 약 100 sccm 내지 약 10,000 sccm 또는 그보다 높은 유속, 바람직하게는 약 500 sccm 내지 약 3,000 sccm과 같이 약 500 sccm보다 높은 유속, 보다 바람직하게는 약 1,000 sccm 내지 약 2,000 sccm의 유속으로 챔버로 도입될 수 있다.
실리콘 프리커서는 아미노실란과 같은 질소 함유 화합물일 수도 있다. 사용할 수 있는 실리콘 프리커서인 특정 아미노실란은 (RR'N)4- nSiHn의 화학식을 갖는 알킬아미노실란이며, 여기서 R 및 R'는 독립적으로 수소, 메틸, 에틸, 프로필, 부틸, 펜틸, 또는 아릴이고, n은 0, 1, 2, 또는 3이다. 일 실시예에서, R은 수소이고, R'는 메틸, 에틸, 프로필, 부틸, 또는 펜틸과 같은 알킬기이고, 예를 들면 R'는 테시어리부틸(tertiarybutyl)과 같은 부틸기이며, n은 2이다. 다른 실시예에서, R 및 R'는 독립적으로 메틸, 에틸, 프로필, 부틸 및 펜틸과 같은 알킬기이거나 아릴기이다. 본 명세서에서 설명되는 증착 프로세스에 사용할 수 있는 실리콘 프리커서는 (tBu(H)N)3SiH, (tBu(H)N)2SiH2, (tBu(H)N)SiH3, (iPr(H)N)3SiH, (iPr(H)N)2SiH2, (iPr(H)N)SiH3 및 이들의 유도체를 포함한다. 일 실시예에서, 실리콘 프리커서는 비스(테시어리부틸아미노)실란((tBu(H)N)2SiH2 또는 BTBAS)이다. 다른 실시예에서, 실리콘 프리커서는 (RR'N)4-nSiR"n의 화학식을 갖는 알킬아미노실란일 수 있으며, 여기서 R 및 R'는 독립적으로 수소, 메틸, 에틸, 프로필, 부틸, 펜틸, 또는 아릴이며, R"는 독립적으로 수소, 알킬(예를 들면, 메틸, 에틸, 프로필, 부틸, 또는 펜틸), 아릴, 또는 할로겐(예를 들면, F, Cl, Br, 또는 I)이며, n은 0, 1, 2, 또는 3이다.
본 명세서에서 설명되는 증착 프로세스에서 사용될 수 있는 반응 물질은 수소(H2), 실란, 게르만(germanes), 보란(boranes), 탄화수소 및/또는 알킬, 포스핀, 아민, 히드라진, 아지드, 이들의 유도체 및 이들의 조합을 포함한다. 실란은 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(Cl2SiH2), 헥사클로로디실란(Si2Cl6), 알킬실란(예를 들면, MeSiH3) 및 이들의 유도체를 포함한다. 게르만은 게르만(GeH4), 디게르만(Ge2H6), 트리게르만(Ge3H8), 알킬게르만(예를 들면, MeGeH3) 및 이들의 유도체를 포함한다. 보란은 보란(BH3), 디보란(B2H6) 및 알킬보란(예를 들면, Et3B), 이들의 부가물 및 이들의 유도체를 포함한다. 탄화수소 및/또는 알킬은 메탄(CH4), 에탄(C2H6), 프로판(C3H8), 부탄(C4H10), 에텐(C2H4), 에틴(C2H2), 프로펜(C3H6), 프로핀(C3H4), 부탄(C4H8), 부틴(C4H6) 및 이들의 유도체를 포함한다. 포스핀은 포스핀(PH3), 메틸포스핀(MePH2), 디메틸포스핀(Me2PH) 및 이들의 유도체를 포함한다. 아민 및 히드라진은 (H3Si)3N, (Me3Si)3N, Me3N, Et3N, H2NNH2, Me(H)NNH2, Me2NNH2, Me2NNMe2, tBuNNtBu, 및 이들의 유도체를 포함한다. 바람직한 실시예에서, 반응 물질은 수소, 실란, 디실란, 또는 이들의 조합이다.
본 명세서에서 설명되는 실리콘 질화물 층을 증착하는데 사용될 수 있는 ALD 프로세스에 대한 추가 설명은 2004년 7월 23일자로 제출되고 제목이 "Low Thermal Budget Silicon Nitride Formation for Advance Transistor Fabrication"이며, U.S.특허 공개 제2006/0019032로 공개된, 일반 양도된 미합중국 특허출원번호 제10/898,547호에서 제공되며, 이는 본 명세서에서 참조로 통합된다.
실리콘 질화물 층을 형성하기 위해 두꺼운 실리콘 산화물 층을 플라즈마 질화 또는 열적 어닐링하기보다, 화학기상증착 또는 원자층 증착에 의해 기판(300) 상에 얇은 실리콘 산화물 층(302) 및 그 후 실리콘 질화물의 층(304)을 증착함으로써, 하부에 놓인 실리콘 기판(300)의 질소에 대한 오염이 최소화된다.
다른 실시예에서, 하프늄 함유 물질과 같은 고 유전상수(k) 물질의 층(304), 예를 들면 화프늄 산화물 층, 하프늄 실리케이트 층, 또는 하프늄 란탄 실리케이트 층이 CVD 또는 ALD에 의해 실리콘 산화물 층(302) 상에 증착될 수 있다. 하프늄 산화물은 식(HfOx 또는 HfO2)을 가질 수 있다. 하프늄 실리케이트는 식 HfSiyOx를 가질 수 있으며, 하프늄 산화물(HfOx 또는 HfO2)과 실리콘 산화물(SiOx 또는 SiO2)의 혼합물 또는 단상 HfSiO4 물질일 수 있다. 고 유전상수(k) 물질의 층(304)은 약 10Å 내지 약 60Å의 두께를 가질 수 있다.
하프늄 산화물 층을 증착하는 ALD 프로세스는 약 0.1 초 내지 약 5초의 범위 이내와 같이, 일정 기간동안 캐리어 가스와 함께 또는 단독으로 챔버 내부로 도입되는 하프늄 프리커서의 펄스에 기판을 노출시키는 단계를 포함할 수 있다. 퍼지 가스의 펄스가 그 후 임의의 잔류 하프늄 프리커서 또는 부산물을 세정하거나 그렇지 않으면 제거하기 위해 챔버 내부로 도입된다. 다음으로, 산화 가스의 펄스가 챔버 내부로 도입된다. 산화 가스는 수증기 및 산소와 같은 몇몇 산화제의 혼합물을 포함할 수 있다. 퍼지 가스의 펄스는 임의의 잔류 산화 가스 또는 부산물을 세정하거나 그렇지 않으면 제거하기 위해 챔버 내부로 다시 도입된다.
하프늄 실리케이트 층을 증착하기 위한 ALD 프로세스는 챔버 내부로 다음의 가스: 하프늄 프리커서, 퍼지 가스, 산화 가스, 퍼지 가스, 실리콘 프리커서, 퍼지 가스 산화 가스 및 퍼지 가스를 순차적으로 펄스화하는 단계를 포함할 수 있다. 대안적으로, 하프늄 실리케이트 층을 증착하기 위한 ALD 프로세스는 실리콘 프리커서의 펄스와 하프늄 프리커서의 중첩 펄스에 이어 퍼지 가스의 펄스, 산화 가스의 펄스 및 퍼지 가스의 펄스를 챔버로 제공하는 단계를 포함할 수 있다.
본 명세서에서 설명되는 하프늄 실리케이트 층 및 하프늄 산화물을 증착하는데 사용될 수 있는 ALD 프로세스에 대한 추가 설명은 2005년 5월 12일자로 제출되고, 제목이 "Apparatuses and Methods for Atomic Layer Deposition of Hafnium Containing High-k Dielectric Materials"이며, U.S.특허 공개 제2005/0271813호로 공개된, 일반 양도된 미합중국 특허출원번호 제11/127,767호에서 제공되며, 이는 본 명세서에서 참조로 통합된다.
CVD 또는 ALD에 대한 예시적인 하프늄 프리커서는 할로겐화합물(halides), 알킬아미노(alkylaminos), 사이클로펜타디에닐(cyclopentadienyls), 알킬, 알콕시화물(alkoxides), 이들의 유도체, 또는 이들의 조합과 같은 리간드(ligands)를 함유하는 하프늄 화합물을 포함한다. 하프늄 프리커서로서 사용할 수 있는 하프늄 할로겐 화합물은 HfCl4, Hfl4 및 HfBr4를 포함할 수 있다. 하프늄 프리커서로서 사용할 수 있는 하프늄 알킬아미노 화합물은 (RR'N)4Hf를 포함하며, 이때 R 또는 R'는 독립적으로 수소, 메틸, 에틸, 프로필, 또는 부틸이다. 하프늄 함유 물질을 증착하는데 사용할 수 있는 하프늄 프리커서는 (Et2N)4Hf, (Me2N)4Hf, (MeEtN)4Hf, (tBuC5H4)2HfCl2, (C5H5)2HfCl2, (EtC5H4)2HfCl2, (Me5C5)2HfCl2, (Me5C5)HfCl3, (iPrC5H4)2HfCl2, (iPrC5H4)HfCl3, (tBuC5H4)2HfMe2, (acac)4Hf, (hfac)4Hf, (tfac)4Hf, (thd)4Hf, (NO3)4Hf, (tBuO)4Hf, (iPrO)4Hf, (EtO)4Hf, (MeO)4Hf, 또는 이들의 유도체를 포함한다. 바람직하게, 본 명세서에서 증착 프로세스 중에 사용되는 하프늄 프리커서는 HfCl4, (Et2N)4Hf, 또는 (Me2N)4Hf를 포함한다.
CVD 또는 ALD에 의해 하프늄 실리케이트 층을 증착하는데 사용할 수 있는 예시적인 실리콘 프리커서는 실란, 알킬아미노실란, 실라놀, 또는 알콕시 실란을 포함하고, 예를 들면 실리콘 프리커서는 (Me2N)4Si, (Me2N)3SiH, (Me2N)2SiH2, (Me2N)SiH3, (Et2N)4Si, (Et2N)3SiH, (MeEtN)4Si, (MeEtN)3SiH, Si(NCO)4, MeSi(NCO)3, SiH4, Si2H6, SiCl4, Si2Cl6, MeSiCl3, HSiCl3, Me2SiCl2, H2SiCl2, MeSi(OH)3, Me2Si(OH)2, (MeO)4Si, (EtO)4Si, 또는 이들의 유도체를 포함할 수 있다. 실리콘 프리커서로서 사용할 수 있는 다른 알킬아미노실란 화합물은 (RR'N)4-nSiHn을 포함하며, 여기서 R 또는 R'는 독립적으로 수소, 메틸, 에틸, 프로필, 또는 부틸이며, n은 0-3이다. 다른 알콕시 실란(alkoxy silanes)은 일반 화학식 (RO)4-nSiLn으로 설명될 수 있으며, 여기서 R은 메틸, 에틸, 프로필, 또는 부틸이며, L은 H, OH, F, Cl, Br 또는 I 및 그 혼합물이다. 바람직하게, 본 명세서에서 증착 프로세스중에 사용되는 실리콘 프리커서는 (Me2N)3SiH, (Et2N)3SiH, (Me2N)4Si, (Et2N)4Si 또는 SiH4를 포함한다.
하프늄 산화물 층을 증착하는데 사용될 수 있는 예시적인 CVD 프로세스 조건은 약 200 ℃ 내지 약 700 ℃의 기판 온도, 약 1 Torr 내지 약 200 Torr의 챔버 압력, 약 5 mg/분 내지 약 500 mg/분의 하프늄 프리커서 유속, 및 약 5 sccm 내지 약 1000 sccm의 산소 프리커서 유속을 포함한다. CVD 프로세스는 통상적인 CVD 프로세스 또는 플라즈마 강화 CVD 프로세스일 수 있다. CVD 프로세스는, 내부에서 프리커서가 증착 챔버로 병류되며 펄스화되는, 연속 프로세스 또는 펄스화된 CVD 프로세스일 수 있다.
하프늄 실리케이트 층을 증착하는데 사용될 수 있는 예시적인 화학기상증착(CVD) 처리 조건은 약 200 ℃ 내지 약 700 ℃의 기판 온도, 약 1 Torr 내지 약 200 Torr의 챔버 압력, 약 5mg/분 내지 약 500 mg/분의 하프늄 프리커서 유속, 약 5 mg/분 내지 약 500 mg/분의 실리콘 프리커서 유속, 및 약 5 sccm 내지 약 1000 sccm의 산화 가스 유속을 포함한다. CVD 프로세스는 통상적인 CVD 프로세스 또는 플라즈마 강화 CVD 프로세스일 수 있다. CVD 프로세스는, 내부에서 프리커서가 증착 챔버로 병류되고 펄스화되는, 연속 프로세스 또는 펄스화된 CVD 프로세스일 수 있다.
도 3D를 참조하면, 산화된 상부 표면 층(306)은 산소를 포함하는 플라즈마에 층(304)을 노출시킴으로써 층(304) 상에 형성된다. 산소를 포함하는 플라즈마는 O2, NO, N2O, 또는 이들의 조합과 같은 산소 소오스로부터 발생될 수 있다. 플라즈마는 약 25 와트 내지 약 1000 와트의 전력을 인가함으로써 제공될 수 있다. 플라즈마는 RF 전력, 마이크로파 전력, 또는 이들의 조합을 사용하여 발생될 수 있다. 플라즈마는 유사 원격 플라즈마 소오스(quasi-remote plasma source), 유도 플라즈마 소오스, 방사상 라인 슬롯 안테나(radial line slotted antenna; RLSA) 소오스, 또는 다른 플라즈마 소오소를 사용하여 발생될 수 있다. 플라즈마는 연속적이거나 펄스화될 수 있다. 플라즈마에 층(304)을 노출시키는 동안 O2의 부분 압력은 약 1 mTorr 내지 약 100 mTorr일 수 있다. 산소 소오스는 약 1 sccm 내지 약 1000 sccm의 유속에서 약 5 mTorr 내지 약 3000 mTorr의 챔버 압력으로 약 3 초 내지 약 120 초동안 도입되어 약 0.2 Å 내지 약 5 Å의 두께를 갖는 얇고 산화된 상부 표면 층(306)을 제공할 수 있다.
얇고 산화된 상부 표면 층(306)은 층(304)이 실리콘 질화물 층과 같이 질소를 포함하는 층일 때 특히 사용할 수 있는데, 이는 폴리실리콘 층이 게이트 전극으로서 상부에 증착될 때 질소-실리콘의 형성을 최소화하기 때문이다. 질소-실리콘 결합은 특히 PMOS 소자에 평활 전압 변화(flatband voltage shift)를 일으킬 수 있다. 실리콘 질화물 층의 상부 표면을 산화시키는 것이 또한 바람직한데, 이는 실리콘 질화물 층의 밴드 갭(band gap)을 증가시켜 게이트 유전체에 걸쳐서 누설을 낮추기 때문이다.
산화된 상부 표면 층(306)이 층(304) 상에 형성된 후, 플라즈마 처리를 안정화시키고 기판(300)과 실리콘 산화물 층(302) 사이의 계면을 개선시키도록 상부에 층(302, 304, 306)을 포함하는 기판(300)이 어닐링된다. 일 실시예에서, 기판을 어닐링하는 것은 저압 O2 또는 N2 대기에 희석된 O2와 같은 저압의 산화 대기와 같이, 약간 산화시키는 대기에 기판을 노출시키는 단계를 포함하며, 이때 O2의 부분압은 약 1 mTorr 내지 약 100 Torr이다. 기판은 약 800 ℃ 내지 약 1100 ℃의 기판 온도에서 약 5 초 내지 약 180 초 동안 어닐링될 수 있다. O2는 약 500 sccm과 같이, 약 2 sccm 내지 약 5000 sccm 사이의 유속으로 어닐링 챔버로 도입될 수 있다. 일 실시예에서, O2는 약 1000 ℃의 온도 및 약 0.1 Torr의 압력을 약 15 초 동안 유지시키면서 약 500 sccm으로 제공된다.
다른 실시예에서, 기판을 어닐링하는 것은 약 800 ℃ 내지 약 1100 ℃의 온도에서 질소, 아르곤, 또는 이들의 조합과 같은 비활성 가스에 기판을 노출시키는 단계를 포함한다.
통상적으로, 기판을 어닐링하는 것은 실리콘 산화물 층(302), 층(304), 및 산화된 상부 표면 층(306)을 포함하는 게이트 유전체(308)의 형성을 완성한다. 폴리실리콘 층과 같은 게이트 전극 물질이 그 후 게이트 유전체 상에 증착될 수 있다. 폴리실리콘 층은 약 500 Å 내지 약 5000 Å의 두께를 가질 수 있다.
통합 처리 순서
추가의 실시예에서, 실리콘 및 산소를 포함하는 게이트 유전체는, 통합 반도체 처리 시스템과 같은 통합 처리 시스템에서, 게이트 유전체가 형성될 때까지 통합 처리 시스템으로부터 기판이 제거되지 않는 방법으로, 기판상에 형성된다. 사용될 수 있는 통합 처리 시스템(400)의 일례는 도 4에 개략적으로 도시된, 캘리포니아 산타 클라라에 소재한 Applied Materials, Inc.로부터 입수 가능한 게이트 스택 CENTURA® 시스템이다. 통합 처리 시스템(400)은 중앙 이송 챔버(402), 이송 로봇(403), 로드 록(404, 406), 냉각 챔버(408), CVD 또는 ALD 챔버(410), 플라즈마 처리 챔버(414), 급속 열처리(RTP) 챔버(416), 및 CVD 또는 ALD 챔버(418)를 포함할 수 있다.
통합 처리 시스템에서 게이트 유전체가 형성되는 실시예에 대한 처리 조건은 게이트 유전체의 형성을 위해 상기에 제공된 처리 조건과 동일할 수 있다. 통합 처리 시스템에서 게이트 유전체가 형성되는 실시예는 도 4에 대해 하기에 요약될 것이다.
실리콘을 포함하는 기판은 로드록(404, 406)을 통해 통합 처리 시스템(400)으로 도입된다. 로드록(404, 406)은 진공 또는 질소 퍼지된 환경을 가질 수 있다. 바람직하게, 기판은 통합 처리 시스템으로 도입되기 전에 자연 산화물을 제거하도록 세정된다. 기판은 이송 로봇(403)에 의해 로드록(404, 406)으로부터, 역시 진공 또는 질소 퍼지된 환경을 가질 수 있는 중앙 이송 챔버(402)를 통해, 급속 열처리 챔버(416)로 이송될 수 있다. 사용될 수 있는 급속 열처리 챔버의 예시는 RADIANCE® 챔버 또는 RadiancePlus RTP 챔버를 포함하며, 이들은 모두 캘리포니아 산타 클라라에 소재한 Applied Materials, Inc.로부터 입수 가능하다. 기판은 기판상에 실리콘 산화물 층을 형성하기 위해 급속 열처리 챔버(416) 내의 산화 분위기에서 어닐링된다. 기판은 그 후 CVD 또는 ALD 챔버(410) 또는 CVD 또는 ALD 챔버(418)로 이송되며, 실리콘 질화물 층 또는 고 유전상수(k) 층은 전술한 바와 같이 CVD 또는 ALD에 의해 실리콘 산화물 층 상에 증착된다. 실리콘 질화물 층을 증착하는데 사용될 수 있는 CVD 챔버의 일례는 SiNgen® LPCVD 챔버이다. 기판은 그 후 플라즈마 처리 챔버(414)로 이송되어 산소를 함유하는 플라즈마에 노출되어서 실리콘 질화물 층 또는 고 유전상수(k) 층의 상부 표면을 산화시킨다. 사용될 수 있는 플라즈마 처리 챔버(414)의 일례는 캘리포니아 산타 클라라에 소재한 Applied Materials, Inc.로부터 입수 가능한, DPN CENTURA® 챔버와 같은 분리식 플라즈마 질화 챔버(DPN)이다. 그러나 플라즈마 처리 챔버(414)는 다른 펄스화된 유사 원격 RF DPN 챔버 또는 마그네트론 또는 RLSA 마이크로파 플라즈마 소오스를 포함하는 챔버일 수 있다.
기판은 그 후 RTP 챔버(416)로 이송된다. 급속 열처리(RTP) 챔버는, 모두 캘리포니아 산타 클라라에 소재한 Applied Materials, Inc.로부터 입수 가능한 RADIANCE® 챔버 또는 RadiancePlus RTP 챔버일 수 있다. 대안적으로, 챔버(416)는 통상적인 로(furnace)일 수 있다. 기판은 챔버(416)에서 어닐링되어 게이트 유전체의 형성을 완성한다. 기판은 그 후 게이트 유전체 상에 폴리실리콘 층과 같은 게이트 전극 물질을 증착하기 위해, CVD 또는 ALD 챔버(410) 또는 CVD 또는 ALD 챔버(418)로 이송될 수 있다. 사용될 수 있는 CVD 챔버(410 또는 418)의 일례는 캘리포니아 산타 클라라에 소재한 Applied Materials, Inc.로부터 입수 가능한, POLYgen LPCVD 챔버이다.
진공 또는 질소 퍼지된 하위 진공 환경을 제공하는 통합 처리 시스템에서 본 명세서에 설명된 게이트 유전체를 형성하는 것은 게이트 유전체의 층들 사이 및 게이트 유전체와 상부에 놓이고 하부에 놓이는 실리콘 층 사이의 계면에 대한 우수한 제어를 가져오는데, 이는 다양한 층의 표면들이 기판의 오염물 또는 층 상의 자연 산화물의 형성을 일으킬 수 있는 외부 대기에 노출되지 않기 때문이다. 예를 들면, 탄소 오염물은 통합 처리 시스템에서 형성되지 않는 게이트 유전체의 실리콘 질화물 층과 실리콘 산화물 층 사이의 계면에서 발견되었다. 실리콘 질화물 필름을 증착하는데 통상적으로 사용되는 온도, 예를 들면 300 내지 600℃는, 예를 들면 실리콘 산화물 층 상에 실리콘 질화물 층을 증착하기 전에, 처리 장비 또는 대기로부터 실리콘 산화물 층 상의 탄소 오염물을 베이크하기에 충분하지 않은 것으로 생각된다. 따라서, 본 발명의 실시에는 유전체의 품질을 떨어뜨릴 수 있는 탄소와 같은 오염물의 존재를 최소화하는 게이트 유전체를 형성하는 방법을 제공한다.
전술한 바는 본 발명의 실시예에 관한 것이지만, 본 발명의 기본 범주를 벗어나지 않고 본 발명의 다른 추가의 실시예가 안출될 수 있으며, 본 발명의 범주는 이어지는 특허청구범위에 의해서 결정된다.

Claims (20)

  1. 기판상에 실리콘 및 산소를 포함하는 게이트 유전체를 형성하는 방법으로서:
    기판상에 실리콘 산화물 층을 형성하도록 산화 분위기에서 실리콘을 포함하는 기판을 제 1 어닐링하는 단계;
    화학기상증착 또는 원자층 증착에 의해 상기 실리콘 산화물 층 상에 하프늄 산화물 층, 하프늄 실리케이트 층, 및 하프늄 란탄 실리케이트 층으로 이루어진 그룹으로부터 선택되는 고 유전상수(k) 층 또는 실리콘 질화물 층을 증착하는 단계;
    상기 고 유전상수(k) 층 또는 실리콘 질화물 층의 상부 표면을 산화시키기 위해 산소를 포함하는 플라즈마에 상기 고 유전상수(k) 층 또는 실리콘 질화물 층을 노출시키는 단계; 및
    상기 기판을 제 2 어닐링하는 단계;를 포함하는
    게이트 유전체 형성 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 산화물 층은 약 2 Å 내지 약 10 Å의 두께를 갖는
    게이트 유전체 형성 방법.
  3. 제 2 항에 있어서,
    상기 실리콘 질화물 층은 상기 실리콘 산화물 층 상에 약 2 Å 내지 약 10 Å의 두께로 증착되는
    게이트 유전체 형성 방법.
  4. 제 3 항에 있어서,
    상기 실리콘 질화물 층을 증착하는 단계 전에 질소 플라즈마에 상기 실리콘 산화물 층을 노출시키는 단계를 더 포함하며, 상기 실리콘 질화물 층은 원자층 증착에 의해 증착되는
    게이트 유전체 형성 방법.
  5. 제 2 항에 있어서,
    하프늄 산화물 층, 하프늄 실리케이트 층, 및 하프늄 란탄 실리케이트 층으로 이루어진 그룹으로부터 선택되는 고 유전상수(k) 층이 약 10 Å 내지 약 60 Å의 두께로 상기 실리콘 산화물 층 상에 증착되는
    게이트 유전체 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 어닐링 이전에 상기 기판으로부터 자연 산화물을 제거하는 단계를 더 포함하는
    게이트 유전체 형성 방법.
  7. 제 1 항에 있어서,
    상기 고 유전상수(k) 층 또는 실리콘 질화물 층의 산화된 상부 표면 상에 폴리실리콘 층을 증착하는 단계를 더 포함하는
    게이트 유전체 형성 방법.
  8. 제 1 항에 있어서,
    상기 고 유전상수(k) 층 또는 실리콘 질화물 층의 산화된 상부 표면은 약 0.2 Å 내지 약 5 Å의 두께를 갖는
    게이트 유전체 형성 방법.
  9. 제 8 항에 있어서,
    상기 산소를 포함하는 플라즈마에 고 유전상수(k) 층 또는 실리콘 질화물 층을 노출시키는 단계는 약 25 와트 내지 약 1000 와트의 전력을 인가하는 단계를 포함하는
    게이트 유전체 형성 방법.
  10. 기판상에 실리콘 및 산소를 포함하는 게이트 유전체를 형성하는 방법으로서:
    통합 처리 시스템으로 실리콘을 포함하는 기판을 도입시키는 단계;
    상기 기판상에 실리콘 산화물 층을 형성하도록, 상기 통합 처리 시스템의 제 1 챔버내의 산화 분위기에서 상기 기판을 제 1 어닐링하는 단계;
    상기 통합 처리 시스템의 제 2 챔버 내에서, 화학기상증착 또는 원자층 증착에 의해 상기 실리콘 산화물 층 상에 하프늄 산화물 층, 하프늄 실리케이트 층, 및 하프늄 란탄 실리케이트 층으로 이루어진 그룹으로부터 선택되는 고 유전상수(k) 층 또는 실리콘 질화물 층을 증착하는 단계;
    상기 통합 처리 시스템의 제 3 챔버 내에서, 상기 고 유전상수(k) 층 또는 실리콘 질화물 층의 상부 표면을 산화시키기 위해 산소를 포함하는 플라즈마에 상기 고 유전상수(k) 층 또는 실리콘 질화물 층을 노출시키는 단계; 및
    상기 통합 처리 시스템의 챔버 내에서 상기 기판을 제 2 어닐링하는 단계;를 포함하는
    게이트 유전체 형성 방법.
  11. 제 10 항에 있어서,
    상기 실리콘 질화물 층 또는 상기 고 유전상수(k) 층은 원자층 증착에 의해 증착되는
    게이트 유전체 형성 방법.
  12. 제 10 항에 있어서,
    상기 실리콘 질화물 층 또는 상기 고 유전상수(k) 층은 화학적 층 증착(chemical layer deposition)에 의해 증착되는
    게이트 유전체 형성 방법.
  13. 제 10 항에 있어서,
    상기 산소를 포함하는 플라즈마에 고 유전상수(k) 층 또는 실리콘 질화물 층을 노출시키는 단계는 약 25 와트 내지 약 1000 와트의 전력을 인가하는 단계를 포함하는
    게이트 유전체 형성 방법.
  14. 제 10 항에 있어서,
    상기 제 2 어닐링은 상기 게이트 유전체의 형성을 완성하며, 상기 기판은 상기 게이트 유전체가 형성될 때까지 상기 통합 처리 시스템으로부터 제거되지 않는
    게이트 유전체 형성 방법.
  15. 제 14 항에 있어서,
    상기 통합 처리 시스템에서 상기 게이트 유전체 상에 폴리실리콘 층을 증착하는 단계를 더 포함하는
    게이트 유전체 형성 방법.
  16. 기판상에 실리콘 및 산소를 포함하는 게이트 유전체를 형성하는 방법으로서:
    통합 처리 시스템으로 실리콘을 포함하는 기판을 도입하는 단계;
    상기 기판상에 실리콘 산화물 층을 형성하도록 상기 통합 처리 시스템의 제 1 챔버 내의 산화 분위기에서 상기 기판을 제 1 어닐링하는 단계;
    상기 통합 처리 시스템의 제 2 챔버 내에서 원자층 증착에 의해 상기 실리콘 산화물 층 상에 실리콘 질화물 층을 증착하는 단계;
    상기 통합 처리 시스템의 제 3 챔버 내에서 상기 실리콘 질화물 층의 상부 표면을 산화시키기 위해 산소를 포함하는 플라즈마에 상기 실리콘 질화물 층을 노출시키는 단계; 및
    상기 통합 처리 시스템의 챔버 내에서 상기 기판을 제 2 어닐링하는 단계;를 포함하는
    게이트 유전체 형성 방법.
  17. 제 16 항에 있어서,
    상기 실리콘 질화물 층을 증착하는 단계 전에 상기 통합 처리 시스템에서 질소 플라즈마에 상기 실리콘 산화물 층을 노출시키는 단계를 더 포함하는
    게이트 유전체 형성 방법.
  18. 제 17 항에 있어서,
    상기 실리콘 질화물 층은 약 300 ℃ 내지 약 600 ℃의 온도에서 증착되는
    게이트 유전체 형성 방법.
  19. 제 17 항에 있어서,
    상기 통합 처리 시스템으로 상기 기판이 도입되기 전에 상기 기판으로부터 자연 산화물을 제거하는 단계를 더 포함하는
    게이트 유전체 형성 방법.
  20. 제 19 항에 있어서,
    상기 통합 처리 시스템의 제 4 챔버 내에서 상기 실리콘 질화물 층의 산화된 상부 표면상에 폴리실리콘 층을 증착하는 단계를 더 포함하는
    게이트 유전체 형성 방법.
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