JP4972350B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、特に、ＭＥＭＳ（Micro Electro Mechanical System）技術により製造される超音波センサの製造方法に適用して有効な技術に関する。

超音波センサは、例えば医療用の超音波エコー診断装置や非破壊検査の超音波探傷装置をはじめ様々な装置に実用化されている。

これまで、超音波センサは、圧電体の振動を利用したものが主流であるが、近年のＭＥＭＳ技術の進歩により、ＭＥＭＳ技術を用いた容量検出型の超音波センサの開発が進められている。

この容量検出型の超音波センサは、互いに対向する電極間に空洞部を持つような構成の振動子を半導体基板上に形成したもので、各電極に直流および交流の電圧を重畳印加することにより、メンブレンが共振周波数付近で振動し、超音波を発生するようになっている。この原理を応用し、上記電極の構造を工夫することで、短軸可変フォーカス対応の１．５次元アレイやリアルタイム３Ｄ撮像対応の二次元アレイの研究開発が行われている。

このような超音波センサに係る技術については、例えば米国特許第６３２０２３９Ｂ１号明細書（特許文献１）に記載があり、シリコン基板を下部電極に用いた容量検出型の超音波トランスデューサが開示されている。

また、パターニングされた下部電極上に形成した構造の容量検出型の超音波トランスデューサもある（例えば特許文献２、非特許文献１参照）。

また、例えば米国特許第６５７１４４５Ｂ２号明細書（特許文献３）および米国特許第６５６２６５０Ｂ２号明細書（特許文献４）には、シリコン基板上に形成した信号処理回路の上層に容量検出型の超音波トランスデューサを形成する技術が開示されている。
米国特許第６３２０２３９Ｂ１号明細書 米国特許第６２７１６２０Ｂ１号明細書 米国特許第６５７１４４５Ｂ２号明細書 米国特許第６５６２６５０Ｂ２号明細書 特許第２９０２５０６号明細書 特開２００４−０７１７６７号公報 「２００３ アイ・イー・イー・イー ウルトラソニックス シンポジウム（２００３ ＩＥＥＥ ＵＬＴＲＡＳＯＮＩＣＳ ＳＹＭＰＯＳＩＵＭ）」，（米国），２００３年，ｐ．５７７−５８０

本発明者の検討によれば、次のことが分かった。

本発明者が検討した超音波センサは、ＭＥＭＳ技術を用いた容量検出型の超音波センサである。この超音波センサを構成する半導体チップの主面上には、複数の超音波センサセル（振動子）がハニカム状に密集状態で配置されている。

各超音波センサセルは、半導体チップの主面上に形成された第１電極と、その第１電極上に空洞部を介して対向するように配置された第２電極とを有する容量検出型のセル構成とされている。

一次元アレイの容量検出型超音波センサでは、静電型可変容量の一方の電極のみをチャンネル間で分離すれば良く、シリコン基板を共通電極とし、シリコン基板上に空洞領域を介して長軸側電極配線（上部電極配線）を配置し、この空洞上部の長軸側電極配線（上部電極配線）をチャンネル分割する方式を用いることができる。

しかしかしながら、１．５次元アレイ以降の容量検出型超音波センサでは、静電型可変容量の他方の電極（短軸側電極）も分割制御する必要が生じる。このため、シリコン基板を下部電極（短軸側電極）として用いる場合には、シリコン基板を分割しなければならない。シリコン基板を分割する手法として、例えばＳＯＩ（Silicon On Insulator）基板を用いてＵ溝分離を用いる方法があるが、プロセスが複雑で製造コストが増大するという問題が生じてしまう。また、振動子アレイ素子の発展形態として、選択スイッチやセンスアンプ等を混載することを考慮すると、振動子アレイを半導体配線プロセスのみで完結的に製造できれば、選択スイッチやセンスアンプ等を独立してプロセス設計できることになり、混載し易くなるという利点もある。

このため、本発明者は、半導体プロセスで一般的に用いられているアルミニウム配線を採用し、アルミニウム配線からなる下部電極配線および上部電極配線で構成される静電可変容量素子の形成プロセスを検討した。半導体基板上に形成したアルミニウム配線からなる下部電極配線および上部電極配線により静電可変容量素子を形成することで、比較的単純な製造プロセスで下部電極配線と上部電極配線を形成でき、下部電極配線と上部電極配線をそれぞれ複数チャネルに分割して制御することが可能となり、１次元振動子アレイはもちろん、１．５次元アレイや２次元アレイの実現も容易である。また、同じ半導体基板（すなわち同じ半導体チップ内）に、他の半導体素子、例えば選択スイッチやセンスアンプ等を混載することが容易となる。

しかしながら、下部電極配線にアルミニウム配線を用いると、これと直交する上部電極配線が下部電極配線の段差を跨る形となるため、種々の問題が発生する。すなわち、下部電極配線の垂直段差部で、１）下部電極配線と上部電極配線間の絶縁膜の成膜カバレッジが不足し、ショートやリークを誘発する可能性がある、２）空洞形成用の犠牲層を除去しきれずにパターン剥がれの原因となる、３）上部電極配線自身が断線する可能性がある、等々により、安定して所望の絶縁特性を有する静電型可変容量を形成することが困難となる。これらの問題は、容量検出型超音波センサの信頼性を低下させ、製造歩留まりを低下させてしまう。

上記問題を回避するために、下部電極配線の垂直段差を緩和する方法として、例えば、ＳＯＧ（Spin on Glass）膜やＨＤＰ（Height Density Plasma）酸化膜などを成膜した後に、ＣＭＰ(Chemical Mechanical Polishing：化学機械研磨)法で平坦化する方法が考えられる。しかしながら、下部電極配線上の絶縁膜の残膜厚により静電容量が変わるため、静電容量値の制御性を考慮すると、ＣＭＰ平坦化後に下部電極配線の上面上に絶縁膜を残すことは好ましくない。このため、ＣＭＰ法を用いる場合には、下部電極配線上の絶縁膜をＣＭＰ法で完全に除去して下部電極配線の上面で選択的に研磨を停止することが望まれるが、この場合、下部電極配線の表面にスクラッチが入ったり、下部電極配線の無い部分でディッシングが発生したりする等の問題が生じ、精度良く製造することが困難なことが判明した。

下部電極配線の垂直段差を緩和する他の方法として、ダマシン配線プロセスを用いる方法もあるが、製造コストが増加する上、本素子では下部電極配線の幅が数百μｍになるため、ディッシング防止が極めて困難で実現性に乏しい。

上記のことを踏まえ、下部電極配線の垂直段差を緩和するためには、下部電極配線を覆うように絶縁膜を形成し、下部電極配線の表面が露出するまで絶縁膜をエッチングして除去することが有効であると、本発明者は考えた。これにより、ＣＭＰ法のような下部電極配線の表面のスクラッチや下部電極配線の無い部分でのディッシングの問題を生じることなく、下部電極配線の上面上の絶縁膜を除去しかつ隣り合う下部電極配線の間に絶縁膜を残して、下部電極配線の垂直段差を緩和することができる。

しかしながら、下部電極配線を覆うように絶縁膜を形成し、この絶縁膜を下部電極配線の表面が露出するまでエッチングした際に、オーバーエッチングにより、下部電極配線表面の窒化チタン膜が削れてウエハ表面にチタン系反応生成物からなる堆積物が堆積することが、本発明者の検討によって分かった。このチタン系反応生成物からなる堆積物は、チタンのような金属元素を含有しているため、堆積物がリークパスを形成して、配線間のリーク電流を増加させ、更に絶縁耐圧も劣化させるという問題が生じることが分かった。また、上記エッチングの後、酸素アッシング処理を施したところ、下部電極配線の最上層の窒化チタン膜表面において、チタン系反応生成物の有無に依らずチタン酸化物からなる核が生成し、チタン酸化物からなる凹凸核が発生することが分かった。このような凹凸核が発生すると、静電型可変容量の空洞部を形成する際に、犠牲層のエッチング液が凹凸部から染込み、下部電極配線が侵食されるという問題が発生することも分かった。これらは、容量検出型超音波センサなどを形成した半導体装置の信頼性を低下させ、製造歩留まりを低下させる。

本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。

また、本発明の目的は、半導体装置の製造歩留まりを向上させることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、（ａ）半導体基板上に第１金属膜パターンを形成する工程、（ｂ）前記半導体基板上に前記第１金属膜パターンを覆うように第１絶縁膜を形成する工程、（ｃ）前記第１絶縁膜の全面に対してエッチングを行うことにより、前記第１金属膜パターンの上面上の前記第１絶縁膜を除去し、かつ隣り合う前記第１金属膜パターン間に前記第１絶縁膜の一部を残す工程、（ｄ）隣り合う前記第１金属膜パターン間に残存する前記第１絶縁膜の前記一部上に堆積した金属含有堆積物を除去する工程を有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置の信頼性を向上させることができる。

また、半導体装置の製造歩留まりを向上させることができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
本実施の形態の半導体装置は、例えばＭＥＭＳ（Micro Electro Mechanical System）技術を用いて製造された超音波送受信センサである。

図１は、本実施の形態の半導体装置を構成する半導体チップ１の全体平面図である。

半導体チップ１は、厚さ方向に沿って互いに反対側に位置する第１主面（上面、表面）および第２主面（下面、裏面）を有している。図１は、半導体チップ１の第１主面側の平面図（すなわち上面図）が示されている。

図１に示されるように、半導体チップ１の平面形状は、例えば長方形状に形成されている。半導体チップ１の長手方向（第２方向Ｙ）の長さは、例えば４ｃｍ程度、半導体チップ１の短方向（第１方向Ｘ）の長さは、例えば１ｃｍ程度である。ただし、半導体チップ１の平面寸法は、これに限定されるものではなく種々変更可能であり、例えば長手方向（第２方向Ｙ）の長さが８ｃｍ程度、短方向（第１方向Ｘ）の長さが１．５ｃｍ程度等、大小様々なセンサがある。

半導体チップ１の第１主面には、センサセルアレイ（振動子アレイ）ＳＡと、複数のボンディングパッド（以下、パッドという）ＢＰ１，ＢＰ２とが配置されている。

センサセルアレイＳＡには、複数の下部電極配線Ｍ０と、これに直交する複数の上部電極配線Ｍ１と、複数の振動子（センサセル、後述する振動子２０に対応）とが配置されている。

複数の下部電極配線Ｍ０は、それぞれ、半導体チップ１の長手方向（第２方向Ｙ）に沿って延在するように形成されており、半導体チップ１の短方向（第１方向Ｘ）に例えば１６チャネル（channel：以下、ｃｈとも記す）並んで配置されている。

下部電極配線Ｍ０は、それぞれ、パッドＢＰ１に電気的に接続されている。パッドＢＰ１は、センサセルアレイＳＡの外周であって、半導体チップ１の長手方向（第２方向Ｙ）の両端近傍に、下部電極配線Ｍ０に対応するように、半導体チップ１の短辺に沿って複数並んで配置されている。

複数の上部電極配線Ｍ１は、それぞれ、半導体チップ１の短方向（第１方向Ｘ）に沿って延在するように形成されており、半導体チップ１の長手方向（第２方向Ｙ）に例えば１９２ｃｈ並んで配置されている。

上部電極配線Ｍ１は、それぞれ、パッドＢＰ２に電気的に接続されている。パッドＢＰ２は、センサセルアレイＳＡの外周であって、半導体チップ１の短方向（第１方向Ｘ）の両端近傍に、上部電極配線Ｍ１に対応するように、半導体チップ１の長辺に沿って複数並んで配置されている。

上記振動子（後述する振動子２０に対応）は、例えば静電型可変容量構成とされており、上記下部電極配線Ｍ０と、上記上部電極配線Ｍ１との交点に配置されている。すなわち、複数の振動子（後述する振動子２０に対応）が、センサセルアレイＳＡ内にマトリクス（行列、アレイ）状に規則的に並んで配置されている。センサセルアレイＳＡ内においては、下部電極配線Ｍ０と上部電極配線Ｍ１との交点には、例えば５０個の振動子が並列に配置されている。

次に、図２は上記半導体チップ１の要部拡大平面図、図３は上記半導体チップ１の要部断面図であり、図３は、図２のＸ１−Ｘ１線の断面図を示している。なお、図２は下部電極配線Ｍ０と上部電極配線Ｍ１との交点に１個の振動子を配置した場合の平面図を示している。

半導体チップ１を構成する半導体基板１Ｓは、例えばシリコン（Ｓｉ）単結晶からなり、厚さ方向に沿って互いに反対側に位置する第１主面（上面、表面）および第２主面（下面、裏面）を有している。半導体基板１Ｓの第１主面上には、例えば酸化シリコン（ＳｉＯ_２等）などからなる絶縁膜２を介して上記複数の振動子２０が配置（形成）されている。

複数の振動子２０は、それぞれ、例えば平面六角形状に形成されており、例えばハニカム状に配置されている。これにより、複数の振動子２０を高密度に配置することができるので、センサ性能を向上させることができる。

また、各振動子２０は、下部電極Ｍ０Ｅと、下部電極Ｍ０Ｅに対向するように設けられた上部電極Ｍ１Ｅと、これら電極間に介在された空洞部ＶＲとを有している。

上記下部電極Ｍ０Ｅは、上記下部電極配線Ｍ０において上記上部電極配線Ｍ１が平面的に重なる部分に形成されている。すなわち、各振動子２０の下部電極Ｍ０Ｅは、下部電極配線Ｍ０の一部により形成されており、下部電極配線Ｍ０のうち、上部電極配線Ｍ１と平面的に重なる部分（すなわち上部電極配線Ｍ１の下方に位置する部分）が、下部電極Ｍ０Ｅとなる。下部電極Ｍ０Ｅおよび下部電極配線Ｍ０は、例えば窒化チタン（ＴｉＮ）膜３ａ、アルミニウム（Ａｌ）膜３ｂおよび窒化チタン膜３ｃが下層から順に積層されることで形成されている。窒化チタン膜３ｃに代えてタングステン（Ｗ）膜を用いても良い。

この下部電極Ｍ０Ｅおよび下部電極配線Ｍ０の側面には、下部電極Ｍ０Ｅおよび下部電極配線Ｍ０の厚さによる段差を軽減する観点等から、例えば酸化シリコンなどの絶縁体からなるサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷが形成されている。下部電極Ｍ０Ｅ、下部電極配線Ｍ０、絶縁膜２およびサイドウォールＳＷの表面は、例えば酸化シリコンなどからなる絶縁膜５によって覆われている。

この絶縁膜５上には、例えば酸化シリコン膜などからなる絶縁膜７が堆積されている。絶縁膜７上には、上記上部電極Ｍ１Ｅが下部電極Ｍ０Ｅに対向するように設けられている。

上部電極Ｍ１Ｅは、上記上部電極配線Ｍ１において上記下部電極配線Ｍ０が平面的に重なる部分に形成されている。すなわち、各振動子２０の上部電極Ｍ１Ｅは、上部電極配線Ｍ１の一部により形成されており、上部電極配線Ｍ１のうち、下部電極配線Ｍ０と平面的に重なる部分（すなわち下部電極配線Ｍ０の上方に位置する部分）が、上部電極Ｍ１Ｅとなる。上部電極Ｍ１Ｅの平面形状は略六角形状に形成されており、上部電極配線Ｍ１において、第１方向Ｘに延在して上部電極Ｍ１Ｅ間を連結する連結部Ｍ１Ｃよりも幅広のパターンで形成されている。このように、上部電極配線Ｍ１は、複数の上部電極Ｍ１Ｅと、第１方向Ｘに隣り合う上部電極Ｍ１Ｅ間を連結する連結部Ｍ１Ｃとを有している。

上部電極Ｍ１Ｅおよび連結部Ｍ１Ｃを含む上部電極配線Ｍ１は、例えば窒化チタン（ＴｉＮ）膜８ａ、アルミニウム（Ａｌ）膜８ｂおよび窒化チタン（ＴｉＮ）膜８ｃが下層から順に積層されることで形成されている。窒化チタン膜８ｃに代えてタングステン膜を用いても良い。

このような下部電極Ｍ０Ｅと上部電極Ｍ１Ｅとの間（絶縁膜５と絶縁膜７の間）には、上記空洞部ＶＲが形成されている。空洞部ＶＲの平面形状は、例えば六角形状に形成されている。また、空洞部ＶＲの平面寸法は、上部電極Ｍ１Ｅの平面寸法よりも大きく形成されている。例えば、上部電極Ｍ１Ｅとその下の空洞部ＶＲの平面パターンは、いずれも六角形状とされ、上部電極Ｍ１Ｅの平面パターンは、空洞部ＶＲの平面パターン内に平面的に含まれるように形成されている。

上記絶縁膜７上には、上部電極Ｍ１Ｅおよび連結部Ｍ１Ｃを含む上部電極配線Ｍ１を覆うように、例えば窒化シリコン（Ｓｉ_３Ｎ_４等）膜などからなる絶縁膜９が堆積されている。絶縁膜７，９において、上記空洞部ＶＲの六角部の近傍には、空洞部ＶＲに達する孔１０が形成されている。この孔１０は、後述のように空洞部ＶＲを形成するための孔である。

上記絶縁膜９上には、例えば窒化シリコン膜などからなる絶縁膜１１が堆積されている。この絶縁膜１１の一部は、上記孔１０内に入り込んでおり、これにより、孔１０は塞がれている。

上記絶縁膜５，７，９，１１には、下部電極配線Ｍ０の一部に達する開口部１２ａが形成されている。この開口部１２ａから露出する下部電極配線Ｍ０の一部が上記パッドＢＰ１になっている。また、上記絶縁膜９，１１には、上部電極配線Ｍ１の一部に達する開口部１２ｂが形成されている。この開口部１２ｂから露出する上部電極配線Ｍ１の一部が上記パッドＢＰ２になっている。

上記絶縁膜１１上には、例えばネガ型の感光性ポリイミド膜などからなる絶縁膜（保護膜）１３が堆積されている。

絶縁膜１３には、開口部１４ａ，１４ｂが形成されている。このうち、開口部１４ａは、上記開口部１２ａを平面的に内包する位置および平面寸法で形成されており、開口部１４ａから露出する下部電極配線Ｍ０の一部が上記パッドＢＰ１になっている。また、開口部１４ｂは、上記開口部１２ｂを平面的に内包する位置および平面寸法で形成されており、開口部１４ｂから露出する上部電極配線Ｍ１の一部が上記パッドＢＰ２になっている。なお、パッドＢＰ１，ＢＰ２は、半導体チップ１の入出力用の端子であり、パッドＢＰ１，ＢＰ２には、ボンディングワイヤなどが電気的に接続される。

絶縁膜１３は、半導体ウエハから半導体チップ１を切り出すためのダイシング工程等において、半導体チップ１の第１主面上の複数の振動子２０を保護する保護膜としての機能を有している。不要であれば、絶縁膜１３の形成を省略し、上記絶縁膜１１を最上層膜（保護膜）とすることもできる。

このような構成の超音波送受信センサにおいては、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）および上部電極配線Ｍ１（上部電極Ｍ１Ｅ）に直流および交流の電圧を重畳印加することにより、メンブレン（空洞部ＶＲの上方に位置する膜）が共振周波数付近で半導体基板１Ｓの第１主面に交差する方向（図３の上下方向）に振動し、数ＭＨｚの超音波パルスを発生するようになっている。また、反射波による下部電極Ｍ０Ｅと上部電極Ｍ１Ｅとの間隔の変位を静電容量の変化として検出するようになっている。

次に、本実施の形態の半導体装置の製造方法を図４〜図１４により説明する。なお、図４〜図１４は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図３に対応する領域（上記図２のＸ１−Ｘ１線に相当する箇所の）の断面図が示されている。

まず、図４に示されるように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体薄板）１Ｓを用意する。半導体基板１Ｓは、例えばシリコン単結晶からなり、厚さ方向に沿って互いに反対側に位置する第１主面（上面、表面）および第２主面（下面、裏面）を有している。

次に、半導体基板１Ｓの第１主面の全面に、例えば酸化シリコン（ＳｉＯ_２等）膜などからなる絶縁膜２を形成（堆積）する。絶縁膜２の膜厚は、例えば厚さ４００ｎｍ程度とすることができる。

次に、絶縁膜２上に窒化チタン（ＴｉＮ）膜３ａを形成し、窒化チタン膜３ａ上にアルミニウム（Ａｌ）膜３ｂを形成し、アルミニウム膜３ｂ上に窒化チタン（ＴｉＮ）膜３ｃを形成する。これにより、窒化チタン膜３ａ、アルミニウム膜３ｂおよび窒化チタン膜３ｃの積層膜３が形成される。アルミニウム膜３ｂは、アルミニウム単体膜またはアルミニウム合金膜など、アルミニウムを主成分とする導電体膜からなる。積層膜３を構成する窒化チタン膜３ａ、アルミニウム膜３ｂおよび窒化チタン膜３ｃは、例えばスパッタリング法などを用いて形成することができる。また、アルミニウム膜３ｂは、下部電極配線Ｍ０の主導体膜となるため、アルミニウム膜３ｂの膜厚は窒化チタン膜３ａ，３ｃの膜厚よりも厚く、例えば、窒化チタン膜３ａの膜厚は５０ｎｍ程度、アルミニウム膜３ｂの膜厚は５００ｎｍ程度、窒化チタン膜３ｃの膜厚は５０ｎｍ程度とすることができる。

なお、後述するエッチング処理２２による窒化チタン膜３ｃのエッチング量を勘案して、予め窒化チタン膜３ｃを厚めに形成してもよい。例えば、後述するエッチング処理２２による窒化チタン膜３ｃのエッチング厚みが２０ｎｍ程度で、最終的な窒化チタン膜３ｃの厚みを５０ｎｍ程度にしたい場合は、窒化チタン膜３ｃの初期厚み（堆積膜厚）を７０ｎｍ程度にしておけばよい。

また、絶縁膜２上にチタン（Ｔｉ）膜を形成してから、そのチタン膜上に窒化チタン膜３ａを形成することもできる。また、アルミニウム膜３ｂ上にチタン（Ｔｉ）膜を形成してから、そのチタン膜上に窒化チタン膜３ｃを形成することもできる。

次に、図５に示されるように、積層膜３を、リソグラフィ法およびドライエッチング法などを用いてパターニング（加工、選択的に除去）する。パターニングされた積層膜３により、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）が形成される。従って、下部電極配線Ｍ０は、アルミニウムを主成分とする第１導電体膜（アルミニウム膜３ｂ）と、窒化チタンからなる最上層の第２導電体膜（窒化チタン膜３ｃ）とを有する積層膜（積層膜３）からなる。

このようにして、半導体基板１Ｓ上（の絶縁膜２上）に下部電極配線Ｍ０（第１金属膜パターン）が形成される。下部電極配線Ｍ０は、上記のように、パターニングされた金属膜（アルミニウム膜３ｂ）および窒化金属膜（窒化チタン膜３ａ，３ｃ）の積層膜からなるので、金属膜パターン（第１金属膜パターン）とみなすことができる。

なお、リソグラフィ法（フォトリソグラフィ法）は、レジスト膜（フォトレジスト膜）の塗布、露光および現像の一連の工程によりレジスト膜を所望のパターン（レジストパターン）にパターニングする方法である。

また、積層膜３（下部電極配線Ｍ０）のうちの最下層の窒化チタン膜３ａは、絶縁膜２と下部電極配線Ｍ０（積層膜３）との間の密着性（接着性）を向上するように機能することができる。積層膜３（下部電極配線Ｍ０）のうちのアルミニウム膜３ｂは、下部電極配線Ｍ０の主導体膜であり、アルミニウム膜３ｂをアルミニウムまたはアルミニウム合金のようなアルミニウムを主成分とする導体膜により形成することで、下部電極配線Ｍ０の低抵抗化を図ることができる。積層膜３（下部電極配線Ｍ０）のうちの最上層の窒化チタン膜３ｃは、積層膜３をパターニングする際のリソグラフィ（フォトリソグラフィ）工程の露光工程で、反射防止膜として機能することができる。また、積層膜３（下部電極配線Ｍ０）のうちの最上層の窒化チタン膜３ｃは、アルミニウム膜３ｂの上面の凹凸を緩和し、下部電極配線Ｍ０の上面の平坦性を高めるように機能することができる。

次に、図６に示されるように、半導体基板１Ｓ（半導体ウエハ）の第１主面上の全面に（すなわち絶縁膜２上に）、下部電極配線Ｍ０の表面を覆うように、酸化シリコン膜などの絶縁膜４（第１絶縁膜）を堆積（形成）する。それから、この絶縁膜４を異方性のドライエッチング法によりエッチバック（全面エッチング）することにより、図７に示されるように、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）の側面（側壁）に絶縁膜４を残存させてサイドウォール（側壁絶縁膜）ＳＷを形成するとともに、下部電極配線Ｍ０の上面上の絶縁膜４を除去して下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）を露出させる。

次に、絶縁膜４のエッチバック工程中に半導体基板１Ｓの表面に堆積した堆積物（後述する堆積物２１に対応）を除去する工程など（後述のステップＳ４〜Ｓ７の工程）を行うが、それらの工程については、後でより詳細に説明する。

次に、図８に示されるように、半導体基板１Ｓの第１主面上の全面に（すなわち絶縁膜２上に）、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）の表面およびサイドウォールＳＷの表面を覆うように、絶縁膜５（第２絶縁膜）を形成（堆積）する。絶縁膜５は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜５の厚さは、例えば２００ｎｍ程度である。

次に、半導体基板１Ｓの第１主面の絶縁膜５上の全面に、例えば多結晶シリコン膜からなる犠牲膜をＣＶＤ法により厚さ１００ｎｍ程度堆積した後、この犠牲膜をリソグラフィ法およびドライエッチング法によりパターニングすることにより、犠牲パターン（空洞部形成用の犠牲パターン）６を形成する。この犠牲パターン６は、上記空洞部ＶＲを形成するためのパターンであり、犠牲パターン６の平面形状は、空洞部ＶＲと同じ平面形状に形成されている。従って、空洞部ＶＲ形成予定領域に、犠牲パターン６を形成する。

次に、図９に示されるように、半導体基板１Ｓの第１主面上の全面に（すなわち絶縁膜５上に）、犠牲パターン６の表面を覆うように、絶縁膜７（第４絶縁膜）を形成（堆積）する。絶縁膜７は、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。絶縁膜７の厚みは、例えば２００ｎｍ程度とすることができる。

次に、絶縁膜７上に窒化チタン（ＴｉＮ）膜８ａを形成し、窒化チタン膜８ａ上にアルミニウム（Ａｌ）膜８ｂを形成し、アルミニウム膜８ｂ上に窒化チタン（ＴｉＮ）膜８ｃを形成する。これにより、窒化チタン膜８ａ、アルミニウム膜８ｂおよび窒化チタン膜８ｃからなる積層膜８が絶縁膜７上に形成される。アルミニウム膜８ｂは、アルミニウム単体膜またはアルミニウム合金膜など、アルミニウムを主成分とする導電体膜からなる。積層膜８を構成する窒化チタン膜８ａ、アルミニウム膜８ｂおよび窒化チタン膜８ｃは、例えばスパッタリング法などを用いて形成することができる。また、アルミニウム膜８ｂは、上部電極配線Ｍ１の主導体膜となるため、アルミニウム膜８ｂの膜厚は窒化チタン膜８ａ，８ｃの膜厚よりも厚い。また、上部電極配線形成用の積層膜８の総厚みは、上記下部電極配線形成用の積層膜３の総厚みよりも薄く、例えば４００ｎｍ程度とすることができる。この場合、窒化チタン膜８ａ、アルミニウム膜８ｂおよび窒化チタン膜８ｃの各膜厚は、例えば、それぞれ５０ｎｍ、３００ｎｍおよび５０ｎｍ程度とすることができる。

また、絶縁膜７上にチタン（Ｔｉ）膜を形成してから、そのチタン膜上に窒化チタン膜８ａを形成することもできる。また、アルミニウム膜８ｂ上にチタン（Ｔｉ）膜を形成してから、そのチタン膜上に窒化チタン膜８ｃを形成することもできる。

次に、積層膜８を、リソグラフィ法およびドライエッチング法などを用いてパターニングする。パターニングされた積層膜８により、上部電極配線Ｍ１（上部電極Ｍ１Ｅおよび連結部Ｍ１Ｃ）が形成される。これにより、絶縁膜７上に上部電極配線Ｍ１（第２金属膜パターン）が形成される。上部電極配線Ｍ１は、上記のように、パターニングされた金属膜（アルミニウム膜８ｂ）および窒化金属膜（窒化チタン膜８ａ，８ｃ）の積層膜からなるので、金属膜パターン（第２金属膜パターン）とみなすことができる。

なお、絶縁膜５、犠牲パターン６および絶縁膜７からなる積層膜を、一種の絶縁膜（第２絶縁膜）とみなし、この絶縁膜（第２絶縁膜）を、上部電極配線Ｍ１（第１金属膜パターン）を覆うように、半導体基板１Ｓ上（の絶縁膜２上）に形成し、この絶縁膜５、犠牲パターン６および絶縁膜７からなる絶縁膜（第２絶縁膜）上に、上部電極配線Ｍ１（第２金属膜パターン）を形成したとみなすこともできる。

上部電極配線Ｍ１の窒化チタン膜８ａ、アルミニウム膜８ｂおよび窒化チタン膜８ｃのそれぞれの機能は、下部電極配線Ｍ０の窒化チタン膜３ａ、アルミニウム膜３ｂおよび窒化チタン膜３ｃの上記したような機能とほぼ同様であるので、ここではその説明は省略する。

次に、図１０に示されるように、半導体基板１Ｓの第１主面上の全面に（すなわち絶縁膜７上に）、上部電極配線Ｍ１（上部電極Ｍ１Ｅ）を覆うように、絶縁膜９を形成（堆積）する。絶縁膜９は、例えば窒化シリコン（Ｓｉ_３Ｎ_４等）膜などからなり、ＣＶＤ法などを用いて形成することができる。また、絶縁膜９の厚みは、例えば５００ｎｍ程度とすることができる。

次に、リソグラフィ法およびドライエッチング法を用いて、絶縁膜９，７に、上記犠牲パターン６に到達する孔（開口部）１０を形成する。孔１０の底部で、犠牲パターン６の一部が露出される。

次に、孔１０を通じて、犠牲パターン６を、例えば水酸化カリウム溶液などにより選択的にウエットエッチングする。これにより、図１１に示されるように、犠牲パターン６が除去され、犠牲パターン６が存在していた領域が空洞部ＶＲとなり、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）と上部電極配線Ｍ１（上部電極Ｍ１Ｅ）との対向面間（犠牲パターン６の除去領域）に空洞部ＶＲが形成される。このように、孔１０を通じて犠牲パターン６を選択的にエッチングすることにより、下部電極配線Ｍ０（第１金属膜パターン）と上部電極配線Ｍ１（第２金属膜パターン）の間に空洞部ＶＲを形成することができる。

なお、下部電極配線Ｍ０において、空洞部ＶＲを介して上部電極配線Ｍ１と対向する部分が下部電極Ｍ０Ｅであり、上部電極配線Ｍ１において、空洞部ＶＲを介して下部電極配線Ｍ０と対向する部分が上部電極Ｍ１Ｅである。

次に、図１２に示されるように、半導体基板１Ｓの第１主面上の全面に（すなわち絶縁膜９上に）、絶縁膜１１を形成（堆積）する。これにより、絶縁膜１１の一部を孔１０内に埋め込み、孔１０を塞ぐことができる。絶縁膜１１は、例えば窒化シリコン膜などからなり、プラズマＣＶＤ法などを用いて形成することができる。また、絶縁膜１１の厚みは、例えば８００ｎｍ程度とすることができる。

次に、図１３に示されるように、絶縁膜１１，９，７，５に下部電極配線Ｍ０の一部が露出する開口部１２ａを、また、絶縁膜１１，９に上部電極配線Ｍ１の一部が露出するような開口部１２ｂを、リソグラフィ法およびドライエッチング法により形成する。このようにして、静電型可変容量構成の振動子２０が形成される。

次に、図１４に示されるように、半導体基板１Ｓの第１主面上の全面に（すなわち絶縁膜１１上に）、例えばネガ型の感光性ポリイミド膜などからなる絶縁膜１３を形成する。それから、上記図３に示されるように、露光および現像処理などにより、絶縁膜１３に下部電極配線Ｍ０および上部電極配線Ｍ１の一部が露出するような開口部１４ａ，１４ｂを形成する。開口部１４ａ，１４ｂから露出する下部電極配線Ｍ０および上部電極配線Ｍ１の一部が上記パッドＢＰ１，ＢＰ２になる。

その後、半導体基板１Ｓ（半導体ウエハ）から個々のチップ領域を、ダイシング処理により切り出すことにより上記半導体チップ１を製造することができる。

次に、上記製造工程のうち、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）の形成工程（積層膜３のパターニング工程）から、絶縁膜５の形成工程までを、より詳細に説明する。

図１５は、本実施の形態の半導体装置の製造工程の一部の製造プロセスフロー図である。図１６〜図２１は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１６〜図２１には、上記図５の点線で囲まれた領域１６に対応する領域が示されている。すなわち、図１６〜図２１には、上記図２のＸ２−Ｘ２線に相当する箇所の断面図が示されている。

図１６は、上記図５と同じ工程段階に対応する要部断面図である。上記のように、半導体基板１Ｓ上（の絶縁膜２上）に形成した積層膜３（すなわち窒化チタン膜３ａ、アルミニウム膜３ｂおよび窒化チタン膜３ｃの積層膜）をパターニングすることで、半導体基板１Ｓ上（の絶縁膜２上）に下部電極配線Ｍ０（第１金属膜パターン）を形成し（ステップＳ１）、それによって上記図５に対応する図１６の構造が得られる。下部電極配線Ｍ０の隣接間距離（隣り合う下部電極配線Ｍ０の間隔）Ｄ_１は、例えば２μｍ程度である。

図１６の構造が得られた後、図１７（図１７は上記図６と同じ工程段階に対応する）に示されるように、半導体基板１Ｓ上（の絶縁膜２上）に、下部電極配線Ｍ０（第１金属膜パターン）を覆うように、絶縁膜４（第１絶縁膜）を形成（堆積）する（ステップＳ２）。絶縁膜４は、例えば酸化シリコン膜などからなり、プラズマＣＶＤ（Chemical Vapor Deposition）法などを用いて形成することができる。絶縁膜４の厚さ（堆積厚さ）Ｔ_１は、下部電極配線Ｍ０の隣接間距離Ｄ_１の半分以下（すなわちＴ_１≦Ｄ_１／２）であり、例えば６００ｎｍ程度である。

次に、図１８に示されるように、絶縁膜４を、下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）が露出するまで、異方性のドライエッチング法によりエッチバック（全面エッチング）することにより、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）の側面（側壁）にサイドウォール（側壁絶縁膜）ＳＷを形成する（ステップＳ３）。すなわち、ステップＳ３で、絶縁膜４の全面（上面全面、主面全面）に対してエッチングを行うことにより、下部電極配線Ｍ０（第１金属膜パターン）の上面上の絶縁膜４（第１絶縁膜）を除去し、かつ隣り合う下部電極配線Ｍ０（第１金属膜パターン）間に絶縁膜４（第１絶縁膜）の一部（ここではサイドウォールＳＷ）を残す。これにより、ステップＳ３の絶縁膜４のエッチバック工程では、下部電極配線Ｍ０（第１金属膜パターン）の側壁（側面）上に、絶縁膜４の一部が側壁絶縁膜（サイドウォールＳＷ）として残存する。

また、ステップＳ３の絶縁膜４のエッチバック工程では、フォトレジスト膜のようなエッチングマスクは用いず、絶縁膜４の全面に対してエッチングを行う（すなわち絶縁膜４を全面でエッチングする）ことにより、隣り合う下部電極配線Ｍ０の間に絶縁膜４の一部をサイドウォールＳＷとして残し、それ以外（サイドウォールＳＷ以外）の絶縁膜４を除去して、下部電極配線Ｍ０の上面全面上から絶縁膜４を完全に除去するようにする。

ステップＳ２での絶縁膜４の堆積厚み（上記厚さＴ_１）が厚すぎると、絶縁膜４を異方性エッチングしても、サイドウォールＳＷがうまく形成されない可能性があるが、下部電極配線Ｍ０の隣接間距離Ｄ_１の半分以下とすることで、絶縁膜４の異方性エッチングによりサイドウォールＳＷを的確に形成できるようになる。

ステップＳ３の絶縁膜４のエッチバック工程では、サイドウォールＳＷを形成するので、異方性ドライエッチングを行い、絶縁膜４を選択的にエッチングする必要がある。このため、ステップＳ３の絶縁膜４のエッチバック工程では、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）のようなイオンアシストドライエッチング（イオンエッチング、イオンアシストエッチング、反応性イオンエッチング）を行うことが好ましい。

ステップＳ３で行うイオンアシストドライエッチングは、ラジカルによる反応（化学的作用）と合わせてイオン衝撃（イオンを用いたアタック、物理的作用、イオンアシスト効果）を用いることによって対象物（ここでは絶縁膜４）のエッチングを促進（進行）する。すなわち、イオンアシストドライエッチングは、ラジカルによる反応と合わせてイオン衝撃によってエッチングを促進（進行）するイオンアシスト効果を有するドライエッチングである。このため、ステップＳ３の絶縁膜４のエッチバックに用いられるガス（エッチングガス）は、アルゴン（Ａｒ）またはアルゴン（Ａｒ）以降の原子番号の希ガス（rare gas）を含有しており、そのようなガスをプラズマ化（イオン化）してステップＳ３の絶縁膜４のエッチバックが行われる。アルゴン（Ａｒ）およびアルゴン（Ａｒ）以降の原子番号の希ガス（すなわちアルゴン（Ａｒ），クリプトン（Ｋｒ），キセノン（Ｘｅ）およびラドン（Ｒｎ））のうち、より安価なアルゴン（Ａｒ）ガスを用いれば、低コスト化が可能なので、より好ましい。また、ステップＳ３の絶縁膜４のエッチバックは、イオンを加速するため、半導体基板１Ｓにバイアス電圧を印加しながら行うことが好ましい。

また、ステップＳ３の絶縁膜４のエッチバックに用いられるガス（エッチングガス）は、上記のようにアルゴン（Ａｒ）またはアルゴン（Ａｒ）以降の原子番号の希ガスを含有するとともに、更にフッ素系ガス（フッ素含有ガス、フッ化物ガス）、例えばＣＦ_４やＣＨＦ_３なども含有していることが好ましい。すなわち、希ガス（アルゴン（Ａｒ）またはアルゴン（Ａｒ）以降の原子番号の希ガス）とフッ素系ガスとを含有するガスをプラズマ化して、絶縁膜４のエッチバック（イオンアシストドライエッチング）が行われる。従って、ステップＳ３の絶縁膜４のエッチバックでは、アルゴン（Ａｒ）イオン（またはそれ以降の原子番号の希ガス（rare gas）イオン）の物理的作用（イオン衝撃）と、フッ素（Ｆ）ラジカルまたはフッ化物ラジカルの化学的反応とによって、エッチング（物理的・化学的エッチング）を進行（促進）させることができ、これにより、エッチングの異方性と選択性の両立が可能になる。例えば、ＣＦ_４ガスとＣＨＦ_３ガスとＡｒガスの混合ガスをエッチングガスとして用いた平行平板方式の異方性ＲＩＥ（反応性イオンエッチング）法を用いて、ステップＳ３の絶縁膜４のエッチバック工程を行うことができる。

ステップＳ３の絶縁膜４のエッチバック工程では、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）の側面（側壁）に残存する絶縁膜４からなるサイドウォール（側壁絶縁膜）ＳＷを形成するとともに、下部電極配線Ｍ０の上面上の絶縁膜４を完全に除去して下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）を露出させる。上記のように、ステップＳ３のエッチバック工程にイオン衝撃によるエッチングを備えたエッチング法（イオンアシストドライエッチング）を用いているので、下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）が露出した段階で、下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）がイオン衝撃により削られ（エッチングされ、スパッタされ）てしまう。ステップＳ３の絶縁膜４のエッチバック工程において、下部電極配線Ｍ０の上面上の絶縁膜４のエッチング残りを防止するには、ある程度のオーバーエッチングを行う必要があるので、その間、下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）へのイオン衝撃は継続する。

このため、ステップＳ３の絶縁膜４のエッチバック工程において、下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）が露出した際に、下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）がスパッタされ、図１８に模式的に示されるように、半導体基板１Ｓ（半導体ウエハ）の全面に（すなわち絶縁膜２、下部電極配線Ｍ０およびサイドウォールＳＷの表面に）、金属元素を含有する堆積物（金属含有堆積物、反応生成物、チタン系反応生成物）２１が堆積される。なお、図１８には、堆積物２１が膜状（層状）に堆積した状態を図示しているが、堆積物２１の堆積状態はこれに限定されず、例えば、堆積物２１が堆積している部分と堆積していない部分が混在している場合や、堆積物２１が厚く堆積している部分と薄く堆積している部分が混在している場合なども含むものとする。

堆積物２１は、下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）がイオン衝撃などによって削られた（スパッタされた）ものと、エッチバックに用いているガス（エッチングガス）の成分とが反応した反応生成物であり、下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）を構成する金属元素（ここでは窒化チタン膜３ｃを構成するチタン（Ｔｉ））を含有している。すなわち、堆積物２１は、ステップＳ３の絶縁膜４のエッチバック（エッチング）中に堆積する堆積物であり、下部電極配線Ｍ０の上面（すなわち最上層の窒化チタン膜３ｃの上面）を構成する金属元素（ここではＴｉ）を含有しており、金属含有堆積物とみなすことができる。堆積物２１は、絶縁膜２およびサイドウォールＳＷの表面上にも堆積（付着）される。

次に、ステップＳ３の絶縁膜４のエッチバック工程中に半導体基板１Ｓの表面に堆積した上記の堆積物２１を除去する（ステップＳ４）。ステップＳ４においては、図１９に示されるように、エッチング処理２２を用いて堆積物２１を除去する。なお、図１９には、堆積物２１を除去するためのエッチング処理２２が模式的に示されている。

上記のように、ステップＳ３のエッチング中に堆積した堆積物２１は、隣り合う下部電極配線Ｍ０間に残存する絶縁膜４（ここではサイドウォールＳＷ）上にも堆積しているので、ステップＳ４では、隣り合う下部電極配線Ｍ０（第１金属膜パターン）間に残存する絶縁膜４（ここではサイドウォールＳＷ）上に堆積した堆積物２１（金属含有堆積物）も、エッチング処理２２により除去される。

ステップＳ４の堆積物２１の除去工程（すなわちエッチング処理２２）は、堆積物２１を除去（エッチング）でき、かつ絶縁膜４（サイドウォールＳＷ）が除去（エッチング）されにくいようなエッチング法を用いる必要がある。また、サイドウォールＳＷの側壁上からも堆積物２１を除去するには、エッチング処理２２が等方性のエッチング処理であることが好ましい。このため、ステップＳ３の絶縁膜４のエッチバック工程とは異なり、ステップＳ４の堆積物２１の除去工程（すなわちエッチング処理２２）は、イオン衝撃を用いない、ラジカルエッチングにより行うことが好ましい。

本実施の形態とは異なり、ステップＳ４の堆積物２１の除去工程を、イオン衝撃を用いたエッチング（イオンエッチング）により行った場合、堆積物２１を除去するだけでなく、酸化シリコンなどからなるサイドウォールＳＷ（絶縁膜４）もエッチングされてしまい、せっかく形成したサイドウォールＳＷが後退してしまう。

それに対して、本実施の形態では、ステップＳ４の堆積物２１の除去工程（エッチング処理２２）に、イオン衝撃を用いないラジカルエッチング（ケミカルドライエッチング、化学的ドライエッチング）を用いることで、サイドウォールＳＷ（絶縁膜４）や下部電極配線Ｍ０のエッチングを抑制または防止しながら、堆積物２１をエッチングして除去することができる。

ラジカルエッチング（ここではステップＳ４のエッチング処理２２）は、フッ素（Ｆ）ラジカルまたはフッ化物ラジカルなどの化学的反応（化学的作用）によって対象物（ここでは堆積物２１）をエッチングするが、イオン衝撃（イオンを用いたアタック、物理的作用）によるエッチングは行われないようにする。このため、ステップＳ４の堆積物２１の除去工程（エッチング処理２２）では、半導体基板１Ｓにバイアス電圧を印加せずにドライエッチング（プラズマエッチング）を行うことが好ましい。また、ステップＳ４の堆積物２１の除去工程（エッチング処理２２）に用いられるガス（エッチングガス）は、例えばＣＦ_４などのフッ素系ガス（フッ化物ガス、フッ素含有ガス）を含有し、かつアルゴン（Ａｒ）およびアルゴン（Ａｒ）以降の原子番号の希ガス（すなわちアルゴン（Ａｒ），クリプトン（Ｋｒ），キセノン（Ｘｅ）およびラドン（Ｒｎ））を含有せず、そのようなガスをプラズマ化して上記エッチング処理２２（ラジカルエッチング）が行われる。

このように、ステップＳ４では、イオン衝撃を用いないラジカルエッチング（エッチング処理２２）により堆積物２１を除去し、用いるエッチングガスはフッ素系ガスを含有している。また、ステップＳ４のエッチング処理２２のエッチングガスが、更に酸素（Ｏ_２）ガスを含有していれば、より好ましく、エッチングガスが、ＣＦ_４ガスのようなフッ素系ガスだけでなくＯ_２（酸素）ガスも含有していることで、フッ素（Ｆ）ラジカルまたはフッ化物ラジカル）が生成され易くなる。例えば、ＣＦ_４（四フッ化炭素）ガスとＯ_２（酸素）ガスとの混合ガスを用いて、半導体基板１Ｓにバイアス電圧を印加せずにドライエッチング（プラズマエッチング）することで、ステップＳ４のエッチング処理２２（ラジカルエッチング）を行うことができる。また、ステップＳ４のエッチング処理２２では、エッチングガスが希釈ガスを含有していても良い。

また、下部電極配線Ｍ０が最上層に窒化チタン膜３ｃを有する積層膜からなる場合は、ステップＳ４の堆積物２１の除去（エッチング処理２２）には、四フッ化炭素（ＣＦ_４）ガスと酸素（Ｏ_２）ガスの混合ガスを用いたラジカルエッチングを行うことが好ましく、これにより、サイドウォールＳＷ（絶縁膜４）のエッチングを抑制または防止しながら、堆積物２１を選択的にエッチングして除去することができる。例えば、ＣＦ_４ガスおよびＯ_２ガスの混合ガスを用いたダウンフロー方式の等方性ラジカルエッチング処理により、ステップＳ４のエッチング処理２２を行うことができる。

また、下部電極配線Ｍ０の最上層として、窒化チタン膜３ｃの代わりにタングステン（Ｗ）膜を用いることもでき、この場合、堆積物２１はチタン（Ｔｉ）ではなくタングステン（Ｗ）を含有する。このため、窒化チタン膜３ｃの代わりにタングステン膜を用いた場合には、ステップＳ４でタングステン系反応生成物である堆積物２１を除去することになるので、ステップＳ４で行うエッチング処理２２には、フッ素系ガスとして六フッ化硫黄（ＳＦ_６）ガスを用いることが好ましく、これにより、サイドウォールＳＷ（絶縁膜４）のエッチングを抑制または防止しながら、タングステン系反応生成物である堆積物２１を選択的にエッチングして除去することができる。

このように、ステップＳ４の堆積物２１の除去のためのエッチング処理２２を等方性のラジカルエッチング処理により行うことにより、サイドウォールＳＷの後退を防止しつつ、上記ステップＳ３のエッチング中に半導体基板１Ｓ（半導体ウエハ）全面に堆積した上記の堆積物２１を除去することができる。なお、ステップＳ４のエッチング処理２２で、下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）も若干エッチングされるので、ステップＳ４のエッチング処理２２での窒化チタン膜３ｃのエッチング量（削れ量）に応じて、予め窒化チタン膜３ｃを厚く成膜しておいても良い。ステップＳ４のエッチング処理２２による堆積物２１の除去量は、平坦な窒化チタン膜に換算して例えば２０ｎｍ程度以下である。

ステップＳ４では、堆積物２１を除去するために、例えば、アンモニアと過酸化水素水の混合液でウエットエッチングする方法も考えられるが、この場合、もしサイドウォールＳＷのリセス（後退）により下部電極配線Ｍ０の側壁面でアルミニウム膜３ｂが露出していると、アルミニウム膜３ｂも腐食もしくはエッチングされてしまうので好ましくない。このため、ステップＳ４の堆積物２１の除去工程（エッチング処理２２）では、上記のようなウエットエッチングではなく、アルミニウム膜３ｂがエッチングされないようなラジカルエッチング（ケミカルドライエッチング）を用いる。

次に、半導体基板１Ｓ（半導体ウエハ）の表裏両面（第１主面および第２主面）を水洗浄等で洗浄し（ステップＳ５）、それから、例えば１５０℃程度で２分間程度ベーキング処理して半導体基板１Ｓ（半導体ウエハ）を乾燥させる（ステップＳ６）。

次に、図２０に示されるように、下部電極配線Ｍ０（第１金属膜パターン）の上面（最上層の窒化チタン膜３ｃの上面）の窒化処理（窒化還元処理、下部電極配線Ｍ０の上面を窒化する処理）２３を行う（ステップＳ７）。窒化処理２３は、半導体基板１Ｓ（半導体ウエハ）をＮＨ_３プラズマ（アンモニアプラズマ）雰囲気中に晒すことで行うことができる。図２０には、窒化処理２３が模式的に示されている。図示はしないけれども、ステップＳ４の堆積物２１の除去工程（等方性ラジカルエッチング処理）を行っても半導体基板１Ｓ（半導体ウエハ）の表面（第１主面）に残存した炭素成分（フロロカーボン系ポリマ）も、ステップＳ７の窒化処理２３で、ＮＨ_ｘラジカルによって除去される。なお、ステップＳ７の窒化処理２３で用いるガスは、ＮＨ_３（アンモニア）ガスが好ましいが、これに限定されるものではなく、例えば、Ｎ_２（窒素）ガスとＨ_２（水素）ガスの混合ガス、あるいはＮ_２（窒素）ガスの単独ガスでも良い。すなわち、ステップＳ７の窒化処理２３は、窒素（窒素元素）を含有するガスを用いたプラズマ処理により行うことができる。

次に、図２１に示されるように、半導体基板１Ｓの第１主面上の全面に（すなわち絶縁膜２上に）、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）およびサイドウォールＳＷを覆うように、絶縁膜５を形成（堆積）する（ステップＳ８）。絶縁膜５は、下部電極配線Ｍ０と後で形成される上部電極配線Ｍ１の間の絶縁膜となる。絶縁膜５形成以降の工程は、上記図８〜図１４を参照して説明した通りであるので、ここではその説明を省略する。

次に、本実施の形態の効果について、より詳細に説明する。

本実施の形態では、下部電極配線Ｍ０と上部電極配線Ｍ１とを用いて、静電型可変容量を用いた超音波送受信センサ素子を形成している。半導体基板１Ｓ上に下部電極配線Ｍ０と上部電極配線Ｍ１を形成しているので、下部電極配線Ｍ０と上部電極配線Ｍ１をそれぞれ複数チャネルに分割して制御することが容易である。このため、１次元振動子アレイはもちろん、１．５次元アレイや２次元アレイの実現も容易である。

また、本実施の形態では、半導体基板１Ｓ上に、半導体プロセスの配線工程と同様のプロセスで下部電極配線Ｍ０および上部電極配線Ｍ１を形成できるので、同じ半導体基板１Ｓ（すなわち同じ半導体チップ１内）に、他の半導体素子、例えば選択スイッチやセンスアンプ等を混載することが容易である。

また、本実施の形態では、半導体プロセスで用いられているアルミニウム配線により下部電極配線Ｍ０（下部電極Ｍ０Ｅ）および上部電極配線Ｍ１（上部電極Ｍ１Ｅ）を形成しているので、下部電極配線Ｍ０および上部電極配線Ｍ１の抵抗を低減して、超音波送受信センサの性能を向上することができる。

しかしながら、上記図２や図３などからも分かるように、下部電極配線Ｍ０と上部電極配線Ｍ１は互いに交差（直交）しており、隣り合う下部電極配線Ｍ０（第１金属膜パターン）の間の領域の上方を横切るように上部電極配線Ｍ１（第２金属膜パターン）が延在しており、隣り合う下部電極配線Ｍ０間を上部電極配線Ｍ１が跨る形となっている。特に、上部電極配線Ｍ１において上部電極Ｍ１Ｅ間を連結する連結部Ｍ１Ｃが、下部電極配線Ｍ０の隣接間領域の上方を横切っている。このため、下部電極配線Ｍ０による段差に起因して、種々の問題が発生する可能性がある。

図２２は、本実施の形態の半導体装置（半導体チップ１）の要部断面図である。図２２は、上記図１６〜図２１に対応する領域（すなわち上記図２のＸ２−Ｘ２線の断面図）が示されており、上部電極配線Ｍ１よりも上の構造は、図示を省略している。図２３は、第１の比較例の半導体装置の要部断面図であり、本実施の形態の図２２に対応するものである。図２３の第１の比較例では、本実施の形態とは異なり、ステップＳ１で下部電極配線Ｍ０を形成した後、ステップＳ２〜Ｓ７に相当する工程を行うことなく、ステップＳ８の絶縁膜５の堆積工程を行い、それ以降は、本実施の形態と同様の工程を行った場合に対応する。すなわち、図２３の第１の比較例では、サイドウォールＳＷが形成されていない。

図２３の第１の比較例では、サイドウォールＳＷが形成されていないので、下部電極配線Ｍ０の垂直段差部（下部電極配線Ｍ０の側壁によって形成される段差部）が発生する。このため、下部電極配線Ｍ０の垂直段差部を反映して絶縁膜５以降の各膜が形成され、隣り合う下部電極配線Ｍ０間の領域の上部において、各膜に段差が生じる。下部電極配線Ｍ０は、厚みがかなり厚い（例えば厚み６００ｎｍ程度）ため、図２３の第１の比較例では、隣り合う下部電極配線Ｍ０間の領域の上部の段差もかなり大きくなっている。

このため、図２３の第１の比較例では、隣り合う下部電極配線Ｍ０間の領域の上部において、上部電極配線Ｍ１用の導体膜（積層膜８）のパターニングが困難になる可能性があり、また、たとえ上手くパターニングして上部電極配線Ｍ１を形成できたとしても、隣り合う下部電極配線Ｍ０間の領域の上部において、上部電極配線Ｍ１（特に連結部Ｍ１Ｃ）が折れ曲がって断線する可能性がある。また、下部電極配線Ｍ０と上部電極配線Ｍ１の間の絶縁膜５，７の成膜カバレッジが不足し、下部電極配線Ｍ０と上部電極配線Ｍ１の間のショートやリークを生じ易くして、下部電極配線Ｍ０と上部電極配線Ｍ１間の耐圧が低下する可能性がある。また、下部電極配線の垂直段差部近傍で上記犠牲パターン６を除去しきれずにパターン剥がれの原因となる可能性がある。これらの問題は、安定して所望の絶縁特性を有する静電型可変容量を形成することを困難とし、容量検出型超音波センサの信頼性を低下させ、製造歩留まりを低下させてしまう。

それに対して、本実施の形態では、ステップＳ１で下部電極配線Ｍ０（下部電極Ｍ０Ｅ）を形成した後、上記ステップＳ２，Ｓ３を行って、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）の側壁上にサイドウォールＳＷを形成している。このため、図２２にも示されるように、隣り合う下部電極配線Ｍ０間にサイドウォールＳＷが存在し、このサイドウォールＳＷにより、下部電極配線Ｍ０の垂直段差を緩和することができ、隣り合う下部電極配線Ｍ０間の領域の上部において、各膜に段差が生じにくくなる。このため、本実施の形態では、隣り合う下部電極配線Ｍ０間の領域の上部において、上部電極配線Ｍ１用の導体膜（積層膜８）をパターニングし易く、また、隣り合う下部電極配線Ｍ０間の領域の上部において、上部電極配線Ｍ１（連結部Ｍ１Ｃ）が折れ曲がるのを抑制または防止できる。従って、上部電極配線Ｍ１の断線を抑制または防止できる。また、下部電極配線Ｍ０の側壁上にサイドウォールＳＷが設けられているので、下部電極配線Ｍ０と上部電極配線Ｍ１の間の絶縁膜５，７の成膜カバレッジを向上でき、下部電極配線Ｍ０と上部電極配線Ｍ１の間のショートやリークの発生を防止でき、下部電極配線Ｍ０と上部電極配線Ｍ１間の耐圧を向上することができる。また、上記犠牲パターン６のエッチング残りを防止できる。従って、所望の絶縁特性を有する静電型可変容量を安定して形成することが可能となり、容量検出型超音波センサの信頼性を向上でき、半導体装置の製造歩留まりを向上することができる。なお、後述する実施の形態２における埋め込み絶縁膜４ａも、このような効果を有している。従って、本実施の形態および後述の実施の形態２は、隣り合う下部電極配線Ｍ０（第１金属膜パターン）の間の領域の上方を横切るように上部電極配線Ｍ１（第２金属膜パターン）が延在している場合に適用すれば、より効果が大きい。

しかしながら、本発明者の検討によれば、サイドウォールＳＷ形成のためにステップＳ３でサイドウォールＳＷ形成用の絶縁膜４をエッチバックする際に、オーバーエッチングにより、下部電極配線Ｍ０の最上層の窒化チタン膜３ｃが削れ（スパッタされ、エッチングされ）、上記のような堆積物２１が半導体基板１Ｓ（半導体ウエハ）の全面に堆積してしまうことが分かった。

本実施の形態とは異なり、ステップＳ１〜Ｓ３を行った後、ステップＳ４〜Ｓ７を行わなかった場合、堆積物２１が残存したまま半導体装置が製造されてしまい、製造された半導体装置において、隣り合う下部電極配線Ｍ０間が、サイドウォールＳＷおよび絶縁膜２上に残存している堆積物２１を介して繋がったような状態となる。この場合、堆積物２１は、上記のように金属元素を含有しているので、導電体的な振る舞いを示し、堆積物２１がリークパス（リーク電流経路、導電経路）となって、隣り合う下部電極配線Ｍ０間のリーク電流が増加し、また、隣り合う下部電極配線Ｍ０間に堆積物２１が存在することで、隣り合う下部電極配線Ｍ０間の絶縁耐圧が低下する可能性がある。これは、半導体装置の信頼性を低下させ、また、半導体装置の製造歩留まりを低下させてしまう。

それに対して、本実施の形態では、ステップＳ３の絶縁膜４のエッチバック工程中に半導体基板１Ｓの表面に堆積した堆積物２１を、ステップＳ４のエッチング処理２２（ラジカルエッチング）で除去する。このステップＳ４のエッチング処理２２により、隣り合う下部電極配線Ｍ０間のサイドウォールＳＷおよび絶縁膜２の表面上の堆積物２１が除去される。これにより、製造された半導体装置においては、隣り合う下部電極配線Ｍ０間のサイドウォールＳＷおよび絶縁膜２上（すなわちサイドウォールＳＷおよび絶縁膜２の表面と絶縁膜５の下面の間）に堆積物２１が残存せず、堆積物２１に起因したリークパスなどが、隣り合う下部電極配線Ｍ０間に形成されるのを防止できる。このため、隣り合う下部電極配線Ｍ０間のリーク電流を低減でき、また、隣り合う下部電極配線Ｍ０間の絶縁耐圧を向上することができる。従って、半導体装置の信頼性を向上させ、また、半導体装置の製造歩留まりを向上させることができる。

また、本実施の形態とは異なり、ステップＳ３の絶縁膜４のエッチバック工程において、下部電極配線Ｍ０の上面（窒化チタン膜３ｃの上面）が露出する前にエッチングを終了させ、下部電極配線Ｍ０の上面（窒化チタン膜３ｃの上面）上から絶縁膜４を完全には除去せずに、下部電極配線Ｍ０の上面（窒化チタン膜３ｃの上面）上に絶縁膜４を残存させることも考えられる。しかしながら、絶縁膜などを成膜する際に、その堆積膜厚を所定の厚みに制御することに比べて、絶縁膜などをエッチングする際に、その絶縁膜の残存膜厚を所定の厚みに制御することは難しい。このため、下部電極配線Ｍ０の上面上に絶縁膜４を残存させた場合、下部電極配線Ｍ０の上面上の絶縁膜４の残存膜厚を所定の厚みに制御するのは難しく、下部電極配線Ｍ０上に残存する絶縁膜４の膜厚が半導体ウエハ毎にばらついてしまう。また、絶縁膜４をエッチングではなく、ＣＭＰ処理する場合であっても、下部電極配線Ｍ０上の絶縁膜４の残存膜厚を所定の厚みに制御するのは難しい。従って、下部電極配線Ｍ０の上面上に絶縁膜４を残存させた場合、下部電極Ｍ０Ｅと上部電極Ｍ１Ｅの間の距離を所定の値に制御するのが難しく、これは、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）および上部電極配線Ｍ１（上部電極Ｍ１Ｅ）により形成される容量素子（振動子２０）の静電容量値の基準値（設計値）からの変動を招いてしまう。すなわち、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）および上部電極配線Ｍ１（上部電極Ｍ１Ｅ）により形成される容量素子（振動子２０）は、下部電極配線Ｍ０上の絶縁膜４の残存膜厚により静電容量が変わるため、静電容量値の制御性を考慮すると、下部電極配線Ｍ０の上面上に絶縁膜４を残すことは好ましくない。

それに対して、本実施の形態では、ステップＳ３の絶縁膜４のエッチバック工程においては、下部電極配線Ｍ０の上面（窒化チタン膜３ｃの上面）が露出するまで絶縁膜４の全面に対してエッチング（全面エッチング）を行い、下部電極配線Ｍ０の上面の全面上から絶縁膜４を完全に除去する。これにより、下部電極配線Ｍ０の上面上には絶縁膜４は残存しないので、下部電極Ｍ０Ｅと上部電極Ｍ１Ｅの間の距離は、絶縁膜４の堆積膜厚、犠牲パターン６形成用の犠牲膜（多結晶シリコン膜）の堆積膜厚（これが空洞部ＶＲの厚みに相当する）、および絶縁膜５の堆積膜厚により制御することができる。絶縁膜などをエッチングする際に、その絶縁膜の残存膜厚を所定の厚みに制御することに比べて、絶縁膜などを成膜する際に、その堆積膜厚を所定の厚みに制御することは容易なので、下部電極Ｍ０Ｅと上部電極Ｍ１Ｅの間の距離を所定の距離に的確に制御することができる。このため、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）および上部電極配線Ｍ１（上部電極Ｍ１Ｅ）により形成される容量素子（振動子２０）の静電容量値の基準値（設計値）からの変動を抑制または防止でき、設計値通りの振動子２０（容量素子）を形成することが可能となる。

そして、本実施の形態では、ステップＳ３において下部電極配線Ｍ０の上面（窒化チタン膜３ｃの上面）が露出するまで絶縁膜４のエッチバック（全面エッチング）を行ったことによって生じる堆積物２１の問題については、上記のように、ステップＳ４で堆積物２１を除去することにより解決することができる。

このように、本実施の形態では、ステップＳ１で、半導体基板１Ｓ上（の絶縁膜２上）に下部電極配線Ｍ０（第１金属膜パターン）を形成してから、ステップＳ２で、半導体基板１Ｓ上（の絶縁膜２上）に、下部電極配線Ｍ０（第１金属膜パターン）を覆うように、絶縁膜４（第１絶縁膜）を形成する。それから、ステップＳ３で、絶縁膜４の全面に対してエッチングを行うことにより、下部電極配線Ｍ０（第１金属膜パターン）の上面上の絶縁膜４（第１絶縁膜）を除去し、かつ隣り合う下部電極配線Ｍ０（第１金属膜パターン）間に絶縁膜４（第１絶縁膜）の一部（ここではサイドウォールＳＷ）を残す。そして、ステップＳ４で、隣り合う下部電極配線Ｍ０（第１金属膜パターン）間に残存する絶縁膜４（第１絶縁膜）の一部（ここではサイドウォールＳＷ）上に堆積した堆積物２１（金属含有堆積物）を除去する。このステップＳ４の堆積物２１（金属含有堆積物）の除去（エッチング処理２２）には、イオン衝撃を用いないラジカルエッチングを用いる。このようにすることで、隣り合う下部電極配線Ｍ０間に絶縁膜４（ここではサイドウォールＳＷ）を残すとともに、下部電極配線Ｍ０の上面全面を露出させることができ、しかも、後でリークパスを形成する可能性がある堆積物２１を除去して、製造される半導体装置の信頼性を向上させ、また、半導体装置の製造歩留まりを向上させることができる。

図２４は、本実施の形態の半導体装置と、第２の比較例の半導体装置のリーク電流を示すグラフである。図２４のグラフの横軸は、印加電圧が１００Ｖのときの隣接する下部電極配線Ｍ０間のリーク電流値に対応し、図２４のグラフの縦軸は累積確率（Cumulative Probability）に対応する。また、図２４のグラフには、本実施の形態のようにステップＳ２，Ｓ３によりサイドウォールＳＷを形成した後にステップＳ４のエッチング処理２２により堆積物２１を除去する工程を行って製造した半導体装置（図２４のグラフ中に「本実施の形態」として示してある）と、本実施の形態とは異なり、ステップＳ２，Ｓ３によりサイドウォールＳＷを形成した後にステップＳ４のエッチング処理２２を行わずに（すなわち堆積物２１を除去せずに）製造した半導体装置（図２４のグラフ中に「第２の比較例」として示してある）の両方について、グラフ化してある。

本実施の形態とは異なり、ステップＳ２，Ｓ３によりサイドウォールＳＷを形成した後にステップＳ４のエッチング処理２２を行わなかった第２の比較例の半導体装置では、堆積物２１が残存してリークパスとなったことにより、図２４のグラフに示されるように、隣接する下部電極配線Ｍ０間のリーク電流値が大きく、またリーク電流値のばらつきも大きくなっている。それに対して、本実施の形態の半導体装置では、ステップＳ２，Ｓ３によりサイドウォールＳＷを形成した後にステップＳ４のエッチング処理２２により堆積物２１を除去したことにより、図２４のグラフに示されるように、隣接する下部電極配線Ｍ０間のリーク電流値が小さくなり、またリーク電流値のばらつきも低減できる。すなわち、ステップＳ４の堆積物２１の除去工程（エッチング処理２２）を行うことで、ステップＳ４の堆積物２１の除去工程を行わない場合に比べて、１００Ｖ印加時のリーク電流値を、平均値で２桁程度、ばらつきで３桁程度、低減することができる。

このように、ステップＳ３（後述の実施の形態２ではステップＳ３ｂ）で絶縁膜４（例えば酸化シリコン膜）に対し高選択な等方性のチタン系反応生成物（堆積物２１）の除去処理を行うことにより、隣り合う下部電極配線Ｍ０間に残存する絶縁膜４（ここではサイドウォールＳＷ、後述の実施の形態２では埋め込み絶縁膜４ａ）のリセス(垂直段差)を増やすことなく、導電性を有するチタン系反応生成物（堆積物２１）を除去できるため、リーク電流を低減すると共に絶縁耐圧を向上することができる。このため、静電型可変容量素子を、絶縁性能の劣化を防止して形成することができる。従って、半導体装置の高性能化や製造歩留まりの向上が可能になる。

また、本実施の形態では、上記のように、ステップＳ４の堆積物２１の除去工程（エッチング処理２２）の後で、ステップＳ８の絶縁膜５の形成工程の前に、ステップＳ７の窒化処理２３を行っている。ステップＳ７の窒化処理２３は、窒素（Ｎ）元素を含有するガスを用いたプラズマ処理により行う。これにより、次のような効果を得ることができる。

すなわち、下部電極配線Ｍ０の最上層の窒化チタン膜３ｃは、ステップＳ３のエッチバック工程およびステップＳ４のエッチング処理２２に晒されることにより、その表面が、チタン（Ｔｉ）と窒素（Ｎ）の結合が不完全な状態になり、局所的に酸化され易い状態に変質する。この状態のままだと、窒化チタン膜３ｃの表面でチタン酸化物からなる核が生成し、チタン酸化物からなる凹凸核が発生する。この窒化チタン膜３ｃの表面で発生したチタン酸化物からなる凹凸核は、下部電極配線Ｍ０の上面の平坦度を低下させ、絶縁耐圧を低下させる可能性がある。また、空洞部ＶＲを形成するために犠牲パターン６をウエットエッチングする際に、エッチング液が上記チタン酸化物からなる凹凸核に起因した凹凸部から染込み、下部電極配線Ｍ０が侵食される可能性がある。それに対して、本実施の形態では、ステップＳ３のエッチバック工程とステップＳ４のエッチング処理２２により、下部電極配線Ｍ０の最上層の窒化チタン膜３ｃの上面で、チタン（Ｔｉ）と窒素（Ｎ）の結合が不完全な状態になり、局所的に酸化され易い状態に変質したとしても、ステップＳ７の窒化処理２３を行うことにより、下部電極配線Ｍ０の最上層の窒化チタン膜３ｃの上面を窒化（還元）でき、窒化チタン膜３ｃの上面が緻密に窒化されるため、窒化チタン膜３ｃの表面でのチタン酸化物からなる核（凹凸核）の発生を防止できる。従って、下部電極配線Ｍ０の上面の平坦度を向上させ、絶縁耐圧を向上させることができる。また、空洞部ＶＲを形成するために犠牲パターン６をウエットエッチングする際に、エッチング液が染込んで下部電極配線Ｍ０が侵食されるのを防止することができる。

また、ステップＳ４の堆積物２１の除去工程（エッチング処理２２）の後で、ステップＳ７の窒化処理２３の前に、酸素プラズマ処理を行わないことが好ましい。本実施の形態とは異なり、ステップＳ４の堆積物２１の除去工程（エッチング処理２２）の後で、ステップＳ７の窒化処理２３の前に、酸素プラズマ処理（例えば酸素（Ｏ_２）ガスの単独ガスを用いたプラズマ処理）を行うと、下部電極配線Ｍ０の最上層の窒化チタン膜３ｃの表面が酸化されてチタン酸化物からなる凹凸核が生成されてしまい、その後にステップＳ７の窒化処理２３を行っても、下部電極配線Ｍ０の最上層の窒化チタン膜３ｃの表面からチタン酸化物からなる凹凸核を無くすことが難しい。このため、本実施の形態では、ステップＳ４の堆積物２１の除去工程（エッチング処理２２）の後で、酸素プラズマ処理（例えば酸素（Ｏ_２）ガスの単独ガスを用いたプラズマ処理）を行うことなく、ステップＳ７の窒化処理２３を行うことで、下部電極配線Ｍ０の最上層の窒化チタン膜３ｃの表面が酸化されてチタン酸化物からなる凹凸核が生成されるのを、より的確に防止できる。

このように、下部電極配線Ｍ０の最上層の窒化チタン膜３ｃの表面状態が、絶縁膜４のエッチバック処理およびチタン系反応生成物（堆積物２１）の除去処理（エッチング処理２２）に晒されることにより、局所的に酸化され易い状態に変質するが、ステップＳ７の窒化処理２３（窒化還元処理）を施すことで表面が緻密に窒化されるため、チタン酸化物からなる凹凸核の発生を防止することができるようになる。

また、ステップＳ７の窒化処理２３は、次のような効果も有している。

すなわち、ステップＳ３の絶縁膜４のエッチバック工程で炭素（Ｃ）とフッ素（Ｆ）とを構成元素とするガス（例えばＣＦ_４ガスやＣＨＦ_３ガス）をエッチングガスとして用いているので、ステップＳ３のエッチバック工程中に金属元素（ここではＴｉ）を含有する堆積物２１だけでなく、炭素（Ｃ）とフッ素（Ｆ）を含有するフロロカーボン（フルオロカーボン、fluorocarbon）系のポリマも半導体基板１Ｓ（半導体ウエハ）の全面に堆積（付着）する。このフロロカーボン系のポリマは、ステップＳ４のエッチング処理２２で、かなり除去されるが、一部が除去されずに、ステップＳ４のエッチング処理２２を行った後に残存する可能性がある。また、ステップＳ４のエッチング処理でも炭素（Ｃ）とフッ素（Ｆ）とを構成元素とするガス（例えばＣＦ_４ガス）をエッチングガスとして用いているので、ステップＳ４のエッチング処理２２中にもフロロカーボン系のポリマが堆積する可能性がある。このため、ステップＳ４の堆積物２１の除去工程（エッチング処理２２）の後で、半導体基板１Ｓ（半導体ウエハ）上にフロロカーボン系のポリマが堆積している可能性がある。金属元素（ここではＴｉ）を含有する堆積物２１は金属元素に起因してリークパスを形成しやすいのに対して、フロロカーボン系のポリマは、金属元素を含有していない分、リーク電流への影響は少ない。しかしながら、フロロカーボン系のポリマは、フッ素を含有しているので、信頼性（ステップＳ８の絶縁膜５の接着性）を高める上では、除去しておくことが好ましい。本実施の形態では、ステップＳ７の窒化処理２３に、窒素（Ｎ）元素を含有するガスを用いたプラズマ処理、より好ましくはアンモニア（ＮＨ_３）ガスを用いたプラズマ処理（アンモニアプラズマ処理）を用いることで、ステップＳ７の窒化処理中に発生したラジカル（窒素ラジカルまたはＮＨ_ｘラジカルのような窒化物ラジカル）によって、上記フロロカーボン系のポリマを除去することができる。

このように、ステップＳ７の窒化処理２３によって、下部電極配線Ｍ０の最上層の窒化チタン膜３ｃの上面の窒化（還元）処理と、フロロカーボン系のポリマの除去処理とを行うことができる。従って、製造された半導体装置の信頼性をより向上させることができる。また、ステップＳ７の窒化処理２３は、下部電極配線Ｍ０（第１金属膜パターン）が、最上層に窒化チタン膜３ｃ（窒化金属膜）を有する積層膜からなる場合に行えば、より有効である。

次に、本実施の形態の半導体装置（半導体チップ１）を、例えば超音波エコー診断装置に適用した場合について説明する。

超音波エコー診断装置は、音波の透過性を利用し、外から見ることのできない生体内部を、可聴音領域を越えた超音波を用いてリアルタイムで画像化して目視可能にした医療用診断装置である。この超音波エコー診断装置のプローブ（探触子）を図２５に示す。

プローブ３０は、超音波の送受信部である。図２５に示されるように、プローブ３０を形成するプローブケース３０ａの先端面には上記半導体チップ１がその第１主面（複数の振動子２０の形成面）を外部に向けた状態で取り付けられている。さらに、この半導体チップ１の第１主面側には、音響レンズ３０ｂが取り付けられている。

超音波診断に際しては、上記プローブ３０の先端（音響レンズ３０ｂ側）を体表（体の表面）に当てた後、これを徐々に微少位置ずつずらしながら走査する。この時、体表に当てたプローブ３０から生体内に数ＭＨｚの超音波パルスを送波し、音響インピーダンスの異なる組織境界からの反射波（反響またはエコー）を受波する。これにより、生体組織の断層像を得て、対象に関する情報を知ることができるようになっている。超音波を送波してから受波するまでの時間間隔によって反射体の距離情報が得られる。また、反射波のレベルまたは外形から反射体の存在または質に関する情報が得られる。

このような超音波エコー診断装置のプローブ３０に本実施の形態の半導体チップ１を用いることにより、プローブ３０の信頼性を向上でき、製品寿命を向上させることができる。

（実施の形態２）
図２６は、本実施の形態の半導体装置の製造工程の一部の製造プロセスフロー図であり、上記実施の形態１の図１５に対応するものである。図２７〜図３２は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の図１７〜図２１に対応するものである。すなわち、図２７〜図３２には、上記図２のＸ２−Ｘ２線に相当する箇所の断面図が示されている。

上記実施の形態１では、下部電極配線Ｍ０（第１金属膜パターン）の側壁上に、絶縁膜４の一部を側壁絶縁膜（サイドウォールＳＷ）として残存させていたが、本実施の形態では、隣り合う下部電極配線Ｍ０（第１金属膜パターン）の間に、絶縁膜４の一部を埋め込み絶縁膜４ａとして残存させる。従って、上記実施の形態１のサイドウォールＳＷに対応するものが、本実施の形態では埋め込み絶縁膜４ａである。

本実施の形態の半導体装置の製造工程は、下部電極配線Ｍ０の形成工程（ステップＳ１の工程）までは、上記実施の形態１と同様であるので、ここではその説明は省略する。

上記実施の形態１と同様にして、上記図１６（図５）の構造が得られた後、上記実施の形態１と同様、本実施の形態においても、図２７に示されるように、半導体基板１Ｓ上（の絶縁膜２上）に、下部電極配線Ｍ０を覆うように、絶縁膜４を形成（堆積）する（ステップＳ２ａ）。絶縁膜４の材料と形成法は上記実施の形態１と同様であるが、本実施の形態においては、絶縁膜４の厚さ（堆積厚さ）Ｔ_２は、下部電極配線Ｍ０の隣接間距離Ｄ_１の半分以上（すなわちＴ_２≧Ｄ_１／２）とする。また、絶縁膜４の厚さ（堆積厚さ）Ｔ_２が、下部電極配線Ｍ０の厚みＴ_３の２倍以上である（すなわちＴ_２≧２Ｔ_３）ことが、より好ましい。下部電極配線Ｍ０の隣接間距離Ｄ_１は、上記実施の形態１と同様に例えば２μｍ程度であり、下部電極配線Ｍ０の厚みＴ_３は、上記実施の形態１と同様に例えば６００ｎｍ程度であるので、絶縁膜４の厚さＴ_２は、例えば１５００ｎｍ程度とすることができる。

次に、絶縁膜４をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）処理する（ステップＳ３ａ）。すなわち、ステップＳ３ａで、絶縁膜４の上部を化学機械研磨法（ＣＭＰ処理）で除去する。このステップＳ３ａのＣＭＰ処理により、図２８に示されるように、絶縁膜４の上部が除去され、絶縁膜４の平坦な上面が得られる。このステップＳ３ａのＣＭＰ処理の際には、下部電極配線Ｍ０の上面（すなわち最上層の窒化チタン膜３ｃの上面）が露出する前に、ＣＭＰ処理を終了する。このため、ステップＳ３ａでＣＭＰ処理を行っても、下部電極配線Ｍ０の上面上に絶縁膜４が残存し、下部電極配線Ｍ０の上面は露出されない。上記のように、絶縁膜４の堆積厚みが１５００ｎｍ程度であった場合、ステップＳ３ａのＣＭＰ処理で絶縁膜４を研磨（除去）する量（厚み）は、厚み換算で１２００ｎｍ程度とすることができる。このため、下部電極配線Ｍ０の上面上に絶縁膜４が例えば３００ｎｍ程度の厚みで残存している。

次に、図２９に示されるように、絶縁膜４を、下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）が露出するまでエッチバック（全面エッチング）する（ステップＳ３ｂ）。このステップＳ３ｂのエッチバックにより、下部電極配線Ｍ０の上面上の絶縁膜４を完全に除去して下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）の全面を露出させるとともに、隣り合う下部電極配線Ｍ０の間に絶縁膜４を残存させる。隣り合う下部電極配線Ｍ０の間に残存する絶縁膜４は、埋め込み絶縁膜４ａとなる。

すなわち、ステップＳ３ｂでは、絶縁膜４の全面（上面全面、主面全面）に対してエッチングを行うことにより、下部電極配線Ｍ０（第１金属膜パターン）の上面上の絶縁膜４を除去し、かつ隣り合う下部電極配線Ｍ０（第１金属膜パターン）間に絶縁膜４の一部（ここでは埋め込み絶縁膜４ａ）を残す。これにより、ステップＳ３ｂでは、隣り合う下部電極配線Ｍ０（第１金属膜パターン）の間が、残存する絶縁膜４（ここでは埋め込み絶縁膜４ａ）で埋め込まれる。

また、ステップＳ３ｂの絶縁膜４のエッチバック工程では、フォトレジスト膜のようなエッチングマスクは用いず、絶縁膜４の全面に対してエッチングを行う（すなわち絶縁膜４を全面でエッチングする）ことにより、隣り合う下部電極配線Ｍ０の間に絶縁膜４の一部を埋め込み絶縁膜４ａとして残し、それ以外（埋め込み絶縁膜４ａ以外）の絶縁膜４を除去して、下部電極配線Ｍ０の上面全面上から絶縁膜４を完全に除去するようにする。

ステップＳ２ａでの絶縁膜４の堆積厚み（上記厚さＴ_２）が薄すぎると、ステップＳ３ｂで絶縁膜４をエッチバックしたときに、隣り合う下部電極配線Ｍ０の間が埋め込み絶縁膜４ａで上手く埋め込まれない可能性があるが、ステップＳ２ａでの絶縁膜４の堆積厚み（上記厚さＴ_２）を下部電極配線Ｍ０の隣接間距離Ｄ_１の半分以上（すなわちＴ_２≧Ｄ_１／２）とすることで、ステップＳ３ｂのエッチバックを行った際に、隣り合う下部電極配線Ｍ０の間が埋め込み絶縁膜４ａで埋まる（満たされる）ようにすることができる。

本実施の形態とは異なり、ステップＳ３ａのＣＭＰ処理を下部電極配線Ｍ０の上面が露出するまで行い、ステップＳ３ｂの絶縁膜４のエッチバック工程を省略することも考えられるが、この場合、下部電極配線Ｍ０の表面にスクラッチ（傷）が入ったり、下部電極配線Ｍ０の無い部分でディッシングが発生したりするなどの問題が生じ、精度良く製造することが困難となる。

それに対して、本実施の形態では、ステップＳ３ａでは、下部電極配線Ｍ０の上面が露出する前にＣＭＰ処理を終了し、その後のステップＳ３ｂで、絶縁膜４を全面でエッチングすることにより、下部電極配線Ｍ０の上面上の絶縁膜４を除去し、かつ隣り合う下部電極配線Ｍ０間に埋め込み絶縁膜４ａを残している。これにより、ＣＭＰ処理に起因したスクラッチ（傷）やディッシングの問題を生じることなく、下部電極配線Ｍ０の上面全面上の絶縁膜４の除去と埋め込み絶縁膜４ａの形成が可能になる。

また、本実施の形態とは異なり、ステップＳ３ａで下部電極配線Ｍ０の上面が露出する前にＣＭＰ処理を終了した後、ステップＳ３ｂを行わず、下部電極配線Ｍ０の上面上に絶縁膜４が残存した状態で、絶縁膜５を形成する、あるいは残存する絶縁膜４を絶縁膜５として使用することも考えられる。しかしながら、この場合、下部電極配線Ｍ０の上面上の絶縁膜４の残存膜厚を所定の厚みに制御するのは難しく、下部電極配線Ｍ０上の絶縁膜４の残存膜厚により容量素子（振動子２０）の静電容量が変わってしまうため、静電容量値の制御性を考慮すると、下部電極配線Ｍ０の上面上に絶縁膜４を残すことは好ましくない。

それに対して、本実施の形態では、ステップＳ３ａで下部電極配線Ｍ０の上面が露出する前にＣＭＰ処理を終了し、その後のステップＳ３ｂで、下部電極配線Ｍ０の上面（窒化チタン膜３ｃの上面）が露出するまでエッチングを行い、下部電極配線Ｍ０の上面（窒化チタン膜３ｃの上面）の全面上から絶縁膜４を完全に除去する。これにより、下部電極Ｍ０Ｅと上部電極Ｍ１Ｅの間の距離を所定の距離に的確に制御することができる。このため、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）および上部電極配線Ｍ１（上部電極Ｍ１Ｅ）により形成される容量素子（振動子２０）の静電容量値の基準値（設計値）からの変動を抑制または防止でき、設計値通りの振動子２０（容量素子）を形成することが可能となる。また、たとえステップＳ３ａでＣＭＰ処理後の絶縁膜４の残存膜厚を正確に制御できなくとも、ステップＳ３ｂで若干オーバーエッチング気味に絶縁膜４をエッチングすれば、下部電極配線Ｍ０の上面（窒化チタン膜３ｃの上面）上から絶縁膜４を完全に除去することができる。そして、ステップＳ３ｂにおいて下部電極配線Ｍ０の上面（窒化チタン膜３ｃの上面）が露出するまで絶縁膜４のエッチングを行ったことによって生じる堆積物２１の問題については、上記実施の形態１と同様に、後で行うステップＳ４の堆積物２１の除去工程（エッチング処理２２）により解決することができる。

また、本実施の形態では、ステップＳ１で形成する下部電極配線Ｍ０のパターンに応じて、ステップＳ２ａで堆積する絶縁膜４の表面に段差が生じるが、ステップＳ３ａでＣＭＰ処理により絶縁膜４の表面を研磨し平坦化してから、ステップＳ３ｂの絶縁膜４のエッチバック工程を行うことで、ステップＳ３ａを行わずにステップＳ３ｂのエッチバックを行った場合に比べて、隣り合う下部電極配線Ｍ０間の埋め込み絶縁膜４ａを平坦化することができるので、絶縁膜４ａの上部において、各膜の平坦性を、より高めることができる。

本実施の形態で行うステップＳ３ｂの絶縁膜４のエッチバック工程のエッチングは、上記実施の形態１のステップＳ３の絶縁膜４のエッチバック工程のエッチングと、ほぼ同様にして行うことができるので、ここではその詳細な説明は省略する。例えば、ＣＦ_４ガスとＣＨＦ_３ガスとＡｒガスの混合ガスをエッチングガスとして用いた平行平板方式の異方性ＲＩＥ（反応性イオンエッチング）法を用いて、ステップＳ３ｂの絶縁膜４のエッチング工程を行うことができる。

上記実施の形態１のステップＳ３の絶縁膜４のエッチバック工程と同様に、本実施の形態のステップＳ３ｂの絶縁膜４のエッチバック工程においても、下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）が露出した際に、下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）がスパッタされ、図２９に模式的に示されるように、半導体基板１Ｓ（半導体ウエハ）の全面に（すなわち下部電極配線Ｍ０および埋め込み絶縁膜４ａの表面に）、金属元素を含有する堆積物（金属含有堆積物、反応生成物、チタン系反応生成物）２１が堆積される。堆積物２１の成分や堆積される理由などは、上記実施の形態１とほぼ同様なので、ここではその詳細な説明は省略する。

その後の工程は、上記実施の形態１と同様である。すなわち、ステップＳ３ｂの絶縁膜４のエッチング工程中に半導体基板１Ｓの表面に堆積した上記の堆積物２１を、図３０に示されるように、ステップＳ４のエッチング処理２２を用いて除去する。

上記のように、ステップＳ３ｂのエッチング中に堆積した堆積物２１は、隣り合う下部電極配線Ｍ０間に残存する絶縁膜４（ここでは埋め込み絶縁膜４ａ）上にも堆積しているので、ステップＳ４では、隣り合う下部電極配線Ｍ０（第１金属膜パターン）間に残存する絶縁膜４（ここでは埋め込み絶縁膜４ａ）上に堆積した堆積物２１（金属含有堆積物）も、エッチング処理２２により除去される。

上記実施の形態１と同様に、埋め込み絶縁膜４ａ上にも堆積した堆積物２１が残存したまま半導体装置を製造すると、埋め込み絶縁膜４ａ上の堆積物２１がリークパスとなって、隣り合う下部電極配線Ｍ０間のリーク電流が増加し、また、隣り合う下部電極配線Ｍ０間の絶縁耐圧が低下する可能性がある。このため、上記実施の形態１と同様に、本実施の形態においても、ステップＳ３ｂの絶縁膜４のエッチバック工程中に半導体基板１Ｓの表面に堆積した堆積物２１を、ステップＳ４のエッチング処理２２で除去する。このステップＳ４のエッチング処理２２により、隣り合う下部電極配線Ｍ０間の埋め込み絶縁膜４ａの表面上の堆積物２１が除去される。これにより、製造された半導体装置においては、隣り合う下部電極配線Ｍ０間の埋め込み絶縁膜４ａ上（すなわち埋め込み絶縁膜４ａの上面と絶縁膜５の下面の間）に堆積物２１が残存せず、堆積物２１に起因したリークパスが、隣り合う下部電極配線Ｍ０間に形成されるのを防止できる。このため、隣り合う下部電極配線Ｍ０間のリーク電流を低減でき、また、隣り合う下部電極配線Ｍ０間の絶縁耐圧を向上することができる。従って、半導体装置の信頼性を向上させ、また、半導体装置の製造歩留まりを向上させることができる。

本実施の形態で行うステップＳ４のエッチング処理２２は、上記実施の形態１のステップＳ４のエッチング処理２２と、ほぼ同様にして行うことができるので、ここではその詳細な説明は省略する。例えば、ＣＦ_４ガスおよびＯ_２ガスの混合ガスを用いたダウンフロー方式の等方性ラジカルエッチング処理により、ステップＳ４のエッチング処理２２を行うことができる。エッチング処理２２により、埋め込み絶縁膜４ａのエッチングを抑制または防止しながら、堆積物２１を選択的にエッチングして除去することができる。

ステップＳ４の堆積物２１の除去のためのエッチング処理２２を等方性のラジカルエッチング処理により行うことにより、埋め込み絶縁膜４ａの後退を防止しつつ、ステップＳ３ｂのエッチングにより半導体基板１Ｓ（半導体ウエハ）全面に堆積した堆積物２１を除去することができる。なお、ステップＳ４のエッチング処理２２で、下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）も若干エッチングされるので、ステップＳ４のエッチング処理２２での窒化チタン膜３ｃのエッチング量（削れ量）に応じて、予め窒化チタン膜３ｃを厚く成膜しておいても良い。

次に、上記実施の形態１と同様に、ステップＳ５で半導体基板１Ｓ（半導体ウエハ）の表裏両面を水洗浄等で洗浄し、ステップＳ６で、例えば１５０℃程度で２分間程度ベーキング処理して半導体基板１Ｓ（半導体ウエハ）を乾燥させる。

次に、上記実施の形態１と同様に、図３１に示されるように、ステップ７の窒化処理２３を行う。本実施の形態で行うステップＳ７の窒化処理２３は、上記実施の形態１のステップＳ７の窒化処理２３と、ほぼ同様にして行うことができるので、ここではその詳細な説明は省略する。例えば、半導体基板１Ｓ（半導体ウエハ）をＮＨ_３プラズマ（アンモニアプラズマ）雰囲気中に晒すことで、下部電極配線Ｍ０の上面（最上層の窒化チタン膜３ｃの上面）の窒化処理２３を行うことができる。ステップＳ７の窒化処理２３により、上記実施の形態１とほぼ同様の効果を得ることができるが、ここではその説明は省略する。

次に、上記実施の形態１と同様に、ステップＳ８で、図３２に示されるように、半導体基板１Ｓの第１主面上の全面に（すなわち絶縁膜２上に）、下部電極配線Ｍ０（下部電極Ｍ０Ｅ）および埋め込み絶縁膜４ａを覆うように、絶縁膜５を形成（堆積）する。絶縁膜５の材料や形成法は上記実施の形態１と同様である。絶縁膜５形成以降の工程は、上記実施の形態１において、上記図８〜図１４を参照して説明した通りであるので、ここではその説明を省略する。

本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。

更に、本実施の形態においては、隣り合う下部電極配線Ｍ０の間が、埋め込み絶縁膜４ａ（残存する絶縁膜４）で埋め込まれるので、埋め込み絶縁膜４ａの上面と下部電極配線Ｍ０の上面をほぼ同じ高さにすることができる。このため、下部電極配線Ｍ０に起因する段差をなくし、隣り合う下部電極配線Ｍ０間の領域の上部において、各膜の平坦性を、より高めることができる。従って、上部電極配線Ｍ１用の導体膜（積層膜８）をパターニングするのが極めて容易となり、また、隣り合う下部電極配線Ｍ０間の領域の上部において、上部電極配線Ｍ１（連結部Ｍ１Ｃ）が折れ曲がるのをより的確に防止できる。また、下部電極配線Ｍ０と上部電極配線間Ｍ１の間の絶縁膜５，７の成膜カバレッジをより向上することができる。また、上記犠牲パターン６のエッチング残りを、より的確に防止できる。これにより、上部電極配線Ｍ１の断線や、下部電極配線Ｍ０と上部電極配線Ｍ１間の耐圧低下をより的確に防止でき、半導体装置の信頼性をより向上でき、半導体装置の製造歩留まりをより向上することができる。

また、上記実施の形態１の場合は、絶縁膜４の堆積後に、エッチング（ステップＳ３のエッチバック工程）だけでサイドウォールＳＷを形成できるので、製造工程数を低減できる。また、上記実施の形態１の場合は、ステップＳ２の絶縁膜４の堆積厚みが、比較的薄くてすむので、絶縁膜４の成膜に要する時間を短縮でき、半導体装置の製造時間を短縮し、スループットを向上できる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である超音波センサを有する半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能である。例えば、半導体基板上に形成した金属膜パターン（例えば配線）を覆うように絶縁膜を形成した後、その絶縁膜の全面に対してエッチングを行うことにより、金属膜パターンの上面上のその絶縁膜を除去し、かつ隣り合う金属膜パターン間にその絶縁膜の一部を残す工程を有する種々の半導体装置の製造方法にも適用できる。

例えば、上記実施の形態１，２では、下部電極配線Ｍ０と上部電極配線Ｍ１の間に空洞部ＶＲが介在している場合について説明したが、下部電極配線Ｍ０間と上部電極配線Ｍ１の間に空洞部ＶＲが介在しない場合にも適用でき、この場合、ステップＳ８で絶縁膜５を形成した後、犠牲パターン６および絶縁膜７の形成を省略し、絶縁膜５上に上部電極配線Ｍ１に相当するものを形成すればよい。

本発明は、半導体装置の製造技術に適用して好適なものである。

本発明の一実施の形態の半導体装置を構成する半導体チップの全体平面図である。 図１の半導体チップの要部拡大平面図である。 図２のＸ１−Ｘ１線の断面図である。 本発明の一実施の形態の半導体装置の製造工程中における要部断面図である。 図４に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 図１２に続く半導体装置の製造工程中における要部断面図である。 図１３に続く半導体装置の製造工程中における要部断面図である。 本発明の一実施の形態の半導体装置の製造工程の一部の製造プロセスフロー図である。 本発明の一実施の形態の半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。 図１７に続く半導体装置の製造工程中における要部断面図である。 図１８に続く半導体装置の製造工程中における要部断面図である。 図１９に続く半導体装置の製造工程中における要部断面図である。 図２０に続く半導体装置の製造工程中における要部断面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 第１の比較例の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置と第２の比較例の半導体装置のリーク電流を示すグラフである。 本発明の一実施の形態である半導体装置を適用した超音波エコー診断装置のプローブの説明図である。 本発明の他の実施の形態の半導体装置の製造工程の一部の製造プロセスフロー図である。 本発明の他の実施の形態の半導体装置の製造工程中における要部断面図である。 図２７に続く半導体装置の製造工程中における要部断面図である。 図２８に続く半導体装置の製造工程中における要部断面図である。 図２９に続く半導体装置の製造工程中における要部断面図である。 図３０に続く半導体装置の製造工程中における要部断面図である。 図３１に続く半導体装置の製造工程中における要部断面図である。

符号の説明

１ 半導体チップ
１Ｓ 半導体基板
２ 絶縁膜
３ 積層膜
３ａ 窒化チタン膜
３ｂ アルミニウム膜
３ｃ 窒化チタン膜
４ 絶縁膜
４ａ 埋め込み絶縁膜
５ 絶縁膜
６ 犠牲パターン
７ 絶縁膜
８ 積層膜
８ａ 窒化チタン膜
８ｂ アルミニウム膜
８ｃ 窒化チタン膜
９ 絶縁膜
１０ 孔
１１ 絶縁膜
１２ａ，１２ｂ 開口部
１３ 絶縁膜
１４ａ，１４ｂ 開口部
２０ 振動子
２１ 堆積物
２２ エッチング処理
２３ 窒化処理
３０ プローブ
３０ａ プローブケース
３０ｂ 音響レンズ
ＢＰ１，ＢＰ２ ボンディングパッド
Ｄ_１ 隣接間距離
Ｍ０ 下部電極配線
Ｍ０Ｅ 下部電極
Ｍ１ 上部電極配線
Ｍ１Ｃ 連結部
Ｍ１Ｅ 上部電極
ＳＡ センサセルアレイ
ＳＷ サイドウォール
Ｔ_１，Ｔ_２，Ｔ_３ 厚み
ＶＲ 空洞部

Claims (20)

1. （ａ）半導体基板上に、第１金属膜パターンを形成する工程、
   （ｂ）前記半導体基板上に、前記第１金属膜パターンを覆うように、第１絶縁膜を形成する工程、
   （ｃ）前記第１金属膜パターンの上面を露出し、かつ隣り合う前記第１金属膜パターン間に前記第１絶縁膜の一部を残すように、前記第１絶縁膜をドライエッチングプロセスを用いてエッチングする工程、
   （ｄ）前記（ｃ）工程の前記エッチング後に残された前記第１絶縁膜の前記一部から、金属含有堆積物を除去する工程、
   を有し、
   前記金属含有堆積物は、前記（ｃ）工程の前記エッチングの結果として前記第１金属膜パターンの上面および前記第１絶縁膜上に堆積した、金属元素を含む堆積物であることを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記金属含有堆積物が含有する金属元素は、前記第１金属膜パターンの前記上面を構成する金属元素と同じであることを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記（ｄ）工程では、ラジカルエッチングにより前記金属含有堆積物を除去することを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記（ｄ）工程では、イオン衝撃を用いないラジカルエッチングにより前記金属含有堆積物を除去することを特徴とする半導体装置の製造方法。
5. 請求項４記載の半導体装置の製造方法において、
   前記（ｄ）工程では、エッチングガスがフッ素系ガスを含有していることを特徴とする半導体装置の製造方法。
6. 請求項５記載の半導体装置の製造方法において、
   前記（ｄ）工程では、前記エッチングガスが酸素ガスを更に含有していることを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、
   前記第１金属膜パターンは、最上層に窒化チタン膜を有する積層膜からなり、
   前記（ｄ）工程では、四フッ化炭素ガスと酸素ガスの混合ガスを用いたラジカルエッチングを行うことを特徴とする半導体装置の製造方法。
8. 請求項１記載の半導体装置の製造方法において、
   前記（ｃ）工程では、イオンアシストドライエッチングにより前記第１絶縁膜を異方性エッチングすることを特徴とする半導体装置の製造方法。
9. 請求項１記載の半導体装置の製造方法において、
   前記（ｄ）工程後に、
   （ｅ）前記第１金属膜パターンの上面を窒化する処理を行うことを特徴とする半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、
    前記窒化する処理は、窒素元素を含有するガスを用いたプラズマ処理により行うことを特徴とする半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記窒化する処理は、アンモニアガスを用いたプラズマ処理により行うことを特徴とする半導体装置の製造方法。
12. 請求項１０記載の半導体装置の製造方法において、
    前記（ｄ）工程後で前記（ｅ）工程前に、酸素プラズマ処理を行わないことを特徴とする半導体装置の製造方法。
13. 請求項１０記載の半導体装置の製造方法において、
    前記第１金属膜パターンは、最上層に窒化チタン膜を有する積層膜からなることを特徴とする半導体装置の製造方法。
14. 請求項１記載の半導体装置の製造方法において、
    前記第１金属膜パターンは、アルミニウムを主成分とする第１導電体膜と、窒化チタンからなる最上層の第２導電体膜とを有する積層膜からなることを特徴とする半導体装置の製造方法。
15. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程では、前記第１金属膜パターンの側壁上に、前記第１絶縁膜の前記一部が側壁絶縁膜として残存することを特徴とする半導体装置の製造方法。
16. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程では、隣り合う前記第１金属膜パターンの間が、残存する前記第１絶縁膜の前記一部で埋め込まれることを特徴とする半導体装置の製造方法。
17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｂ）工程後で、前記（ｃ）工程前に、
    （ｂ１）前記第１絶縁膜の上部を化学機械研磨法で除去する工程、
    を更に有し、
    前記（ｂ１）工程では、前記第１金属膜パターンの上面が露出する前に、化学機械研磨を終了することを特徴とする半導体装置の製造方法。
18. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程後に、
    （ｆ）前記半導体基板上に、前記第１金属膜パターンを覆うように、第２絶縁膜を形成する工程、
    （ｇ）前記第２絶縁膜上に第２金属膜パターンを形成する工程、
    を更に有し、
    隣り合う前記第１金属膜パターンの間の領域の上方を横切るように前記第２金属膜パターンが延在していることを特徴とする半導体装置の製造方法。
19. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程後に、
    （ｈ）前記半導体基板上に、前記第１金属膜パターンを覆うように、第３絶縁膜を形成する工程、
    （ｉ）前記第３絶縁膜上に、空洞部形成用の犠牲パターンを形成する工程、
    （ｊ）前記第３絶縁膜上に、前記犠牲パターンを覆うように、第４絶縁膜を形成する工程、
    （ｋ）前記第４絶縁膜上に第２金属膜パターンを形成する工程、
    （ｌ）前記第４絶縁膜上に、前記第２金属膜パターンを覆うように、第５絶縁膜を形成する工程、
    （ｍ）前記第５絶縁膜と前記第４絶縁膜に前記犠牲パターンの一部が露出するような孔を形成する工程、
    （ｎ）前記孔を通じて、前記犠牲パターンを選択的にエッチングすることにより、前記第１金属膜パターンと前記第２金属膜パターンの間に空洞部を形成する工程、
    を有することを特徴とする半導体装置の製造方法。
20. 請求項１９記載の半導体装置の製造方法において、
    隣り合う前記第１金属膜パターンの間の領域の上方を横切るように前記第２金属膜パターンが延在していることを特徴とする半導体装置の製造方法。

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