KR20030041088A - 유전체 박막 제조 방법 및 시스템 - Google Patents
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Abstract
실리콘 질화물, 산화물, 옥시나이트라이드, 및 기판의 표면 상에 다층막을 증착하는 방법이 제공된다. 상기 방법은 핫-월 급속 열처리 챔버에 기판을 제공하는 단계, 및 실리콘 전구체를 사용하여 상기 기판 상에 유전체막을 형성하는 단계를 포함한다.
Description
본 발명은 2001년 11월 16일자로 출원된 미국 예비 출원 번호 60/332,397호의 우선권, 및 2002년 3월 25일 출원된 미국 특허 출원 번호 10/106,677호를 청구하며, 본 명세서에서는 이를 참조로 한다.
본 발명은 반도체 제조 공정에 관한 것으로, 특히 저압 핫-월(hot-wall) 급속 열처리 시스템에서 기판 상에 유전체 박막을 증착하는 시스템 및 방법에 관한 것이다.
차세대 반도체 장치는 MOS 트랜지스터 게이트 및 캐패시터 유전체를 위해 유전체 박막을 필요로 한다. 집적 회로 장치의 크기가 축소됨에 따라, 실리콘 이산화물(SiO2)과 같은 종래의 유전체는 물리적으로 제한된다. 이를 테면, 20 옴스트롱 이하의 두께를 갖는 SiO2게이트 유전체는 직류 터널링 누설로 인해 더이상 절연체로서 기능하지 못한다. 따라서, SiO2유전체는 순식간에 장치의 설계 및 제조에서 제한 요인중 하나가 되어, 게이트 누설 전류를 손상시키지 않고 높은 캐패시턴스를제공하는 높은 유전 상수를 갖는 새로운 유전체 재료에 대한 연구가 활발히 이루어지고 있다.
실리콘 질화물(Si3N4)이 트랜지스터 게이트 및 캐패시터 유전체로서 실리콘 산화물에 대한 대안중 하나로 고려되고 있다. 실리콘 산화물 유전상수의 거의 두배인 약 8의 유전 상수를 갖는 실리콘 질화물은 유사한 산화물층 보다 두꺼우면서 동일한 캐패시턴스를 달성하도록 제조될 수 있다. 두꺼운 막은 박막보다 제조가 쉽고 낮은 누설 전류, 높은 브레이크다운, 및 붕소(도판트) 침투에 대한 강한 저항성 등 보다 나은 전기적 특성을 제공한다. 20Å 이하 두께의 질화막의 균일한 두께 제어는 미래의 게이트 유전체의 등가 산화물 두께(EOT;equivalent oxide thickness)가 15Å 이하이어야 하므로 중요하다.
실리콘 질화물막은 일반적으로 일괄방식 퍼니스(batch furnace)에서 낮은 압력에서 디클로로실란(DCS) 및 암모니아로부터 제조된다. 각각의 일괄방식은 한번에 다수의 기판을 처리할 수 있는 반면, 증착비가 예를 들어 분당 약 5-10Å로 상당히 느리다. 급속 열처리(RTP)는 집적 회로(IC) 제조시 야기되는 기술로 종래의 일괄방식 퍼니스 공정을 대체하는 방법이다. RTP는 짧은 공정 주기 시간을 필요로하며 높은 수율 및 양호한 막 균일도를 달성하는데 도움을 주는 양호한 온도 제어를 제공한다. RTP는 미래의 웨이퍼 제조가 300mm 직경 크기로 변화됨에 따라 진보된 일괄방식 공정으로서 경쟁력있는 방법이다. 공지된 RTP 분야는 얇은 게이트 유전체 형성, 이온 주입 어닐링, 폴리실리콘 화학적 기상 증착(CVD), 및 티타늄 또는 코발트 실리사이드 형성을 포함한다.
US 특허 번호 5,932,286호는 가열 소스로서 외부 램프가 사용되는 콜드-월 급속 열 CVD(RTCVD) 시스템에서 실리콘 질화물을 증착시키는 방법을 개시한다. 디클로로실란의 사용을 위한 콜드-월 RTCVD 시스템이 갖는 문제점은 증착 공정 동안 발생되는 이하의 응축 반응의 부산물로서 고체 암모늄 염화물(NH4Cl)이 형성된다는 것이다.
3 SiH2Cl2+ 10 NH3→Si3N4+ 6 NH4Cl + 6 H2
고체 NH4Cl의 형성은 증착된 막의 전기적 특성을 경감시키며 증착 공정의 수율을 감소시킨다. 이러한 문제를 방지하기 위해, 종래의 콜드-월 RTCVD 시스템은 일반적으로 실리콘 소스로서 염소를 포함하지 않는 실란을 사용하였다. 실란-기재 질화물막은 일반적으로 700-900℃에서의 열 CVD에 의해 또는 Si3N4의 화학론량 제어를 위해 NH3대 SiH4의 높은 가스 흐름비를 필요로 하는 200-400℃에서의 플라즈마 강화 CVD(PECVD)에 의해 증착된다. 또한, 종종 캐패시터 분야는 캐패시터층의 균일도가 중요한 비평면형 장치 구성을 필요로 한다. 실란 기재 질화물막의 균일도는 디클로로실란(DCS) 기재 질화물막의 균일도 보다 열악하다. 또한, 실란으로부터 증착된 막은 상당한 양의 수소, 전형적으로 약 10 원자% 또는 그 이상의 수소를 갖는 실란으로부터 증착되며, 이는 질화물막의 전기적 특성을 경감시킨다. 또한, PECVD에 의해 실리콘 기판 상에 증착된 실란 기재 질화물막은 실리콘과의 열악한인터페이스를 갖게 되며 인터페이스에서의 높은 트랩 밀도로 인해 전기적으로 누설이 발생한다. 결과적으로, DRAM 저장 캐패시터는 종래의 방법에 의해 증착된 실리콘 질화물 막이 유전체를 위해 사용되는 경우 약 3.5-4.0mm에서 균일도 및 누설 제한을 받게 된다. 따라서, 유전체 막을 형성하기 위한 개선된 시스템 및 방법이 요구된다.
따라서, 본 발명의 목적은 게이트, 캐패시터를 위한 유전체막, 및 다른 IC 장치 유전체를 증착하는 시스템 및 방법을 제공하는 것이다.
본 발명의 또다른 목적은 이들 막에 대해 우수한 전기적 특성을 제공하기 위해 염소를 포함하는 실리콘 소스를 사용하여 유전체막을 증착하는 시스템 및 방법을 제공하는 것이다.
본 발명의 이러한 목적 및 또다른 목적은 저압 핫-월 급속 열 처리 시스템을 사용하는 현재의 증착 방법에 의해 달성된다. 본 발명의 일 실시예에서, 기판의 표면 상에 실리콘 질화물막을 증착하기 위한 방법이 제공된다. 상기 방법은 핫-월 급속 열처리 챔버에 기판을 제공하는 단계, 처리 챔버의 압력을 약 0.01Torr 내지 10 Torr 범위로 조절하는 단계, 및 약 550℃ 내지 900℃ 사이의 온도에서 암모니아와 염소를 함유한 실리콘 전구체를 반응시켜 기판 상에 실리콘 질화물막을 형성하는 단계를 포함한다. 염소를 함유한 실리콘 전구체는 SiH2Cl2, SiH3Cl, SiHCl3, SiCl4, 및 Si2Cl6그룹에서 선택될 수 있다. 바람직하게 염소를 함유한 실리콘 전구체는 디클로로실란 SiH2Cl2(DCS)이다. 염소를 함유한 실리콘 전구체 대 암모니아의 비는 바람직하게 약 1:3 내지 1:10이다.
본 발명의 또다른 실시예에서, 기판의 표면상에 고온 실리콘 산화물(HTO) 막을 증착하는 방법이 제공된다. 상기 방법은 핫-월 급속 열처리 챔버에 기판을 제공하는 단계, 처리 챔버의 압력을 약 0.01 Torr 내지 10 Torr 사이로 조절하는 단계, 및 약 550℃ 내지 1000℃ 사이의 온도에서 N2O, NO, NO2또는 이들의 조합과 같이 산소를 함유한 전구체와 실리콘 전구체를 반응시켜 기판 상에 실리콘 산화물층을 형성하는 단계를 포함한다. 실리콘 전구체는 SiH2Cl2, SiH3Cl, SiClH3, SiCl4, Si2Cl6, SiH4, Si(OC2H5)4및 아미노실란 그룹에서 선택될 수 있다. 바람직하게 실리콘 전구체는 SiH2Cl2(DCS)이다. 실리콘 전구체 대 산소 함유 가스의 비는 1:3 내지 1:10이다.
또다른 실시예에서, 기판의 표면 상에 옥시나이트라이드 막을 증착하는 방법이 제공된다. 상기 방법은 핫-월 급속 열처리 챔버에 기판을 제공하는 단계, 핫-월 증착 챔버의 압력을 약 0.1 Torr 내지 10 Torr 사이로 조절하는 단계, 및 약 550 내지 1000℃ 사이의 온도에서 암모니아 및 N2O 혼합물과 실리콘 전구체를 반응시켜 기판 상에 옥시나이트라이드막을 형성하는 단계를 포함한다. 실리콘 전구체는 SiH2Cl2, SiH3Cl, SiClH3, SiCl4, Si2Cl6, SiH4, Si(OC2H5)4, 및 아미노실란 그룹에서 선택될 수 있으며, SiH2Cl2(DCS)가 바람직하다. 실리콘 전구체 대 NH3및 N2O 혼합물의 비는 바람직하게 약 1:3 내지 1:10이다.
본 발명의 또다른 실시예에서, 기판의 표면 상에 다층의 실리콘 산화물층 및 실리콘 질화물막을 증착하는 방법이 제공된다. 상기 방법은, 핫-월 급속 열처리 챔버에 기판을 제공하는 단계, 처리 챔버의 압력을 약 0.01Torr 내지 10Torr 사이로 조절하는 단계, 약 550℃ 내지 1000℃ 사이의 온도에서 N2O, NO, O2, 또는 이들의 조합과 같이 산소를 함유한 전구체와 실리콘을 함유한 전구체를 반응시켜 기판 상에 실리콘 산화물막을 형성하는 단계 및, 약 550℃ 내지 900℃ 사이의 온도에서 실리콘 전구체와 암모니아를 반응시켜 실리콘 산화물막 상부에 실리콘 질화물을 형성하는 단계를 포함한다.
본 발명의 상기 목적 및 다른 목적은 발명의 상세한 설명 및 첨부된 청구항으로부터 보다 명확히 이해될 것이다.
도 1은 본 발명의 일 실시예에 따른 저압 핫-월 급속 열처리 반응기를 개략적으로 나타낸 도면.
도 2는 본 발명의 일 실시예에 따라 0.5 Torr의 압력에서 DSC:NH3비율이 1:3인 디클로로시란(DCS) 및 암모니아(NH3)로 부터 실리콘 질화물(Si3N4)의 증착비를 나타내는 그래프.
도 3은 본 발명의 일 실시예에 따라 막의 두께 및 균일도와 관련하여 10개 웨이퍼 상에 40Å의 Si3N4막을 증착하기 위한 반복성 테스트를 나타내는 그래프.
도 4는 본 발명의 일 실시예에 따라 패턴화된 기판 상에 증착된 Si3N4박막을 나타나는 SEM 포토그래프 단면도.
도 5는 본 발명의 일 실시예에 따라 막의 두께 및 균일도와 관련하여 20Å 드라이 산화막을 성장시키기 위한 반복성 테스트를 나타내는 그래프.
도 6은 1050℃에서 재산화를 수행하여 질소 산화물(NO)에 성장된 25Å 드라이 산화막의 SIMS 깊이 프로파일을 나타내는 그래프.
도 7은 170Å 고온 산화물-실리콘 질화물 적층막(HTO/Si3N4/HTO)의 AES 깊이 프로파일.
도 8은 본 발명에 의해 형성된 산화물/질화물막 및 종래 기술의 방법에 의해 형성된 막의 등가 산화물 두께(EOT) 대 전류 밀도를 나타내는 그래프.
도 9A 및 도 9B는 본 발명의 일 실시예에 따라 표 3에서 15번 웨이퍼 상에 증착된 막에 대한 각각 C-V 및 I-V 곡선을 나타내는 그래프.
도 10A 및 도 10B는 종래 기술의 방법을 사용하여 표 3에서 13번 웨이퍼 상에 증착된 막에 대한 각각 C-V 및 I-V 곡선을 나타내는 그래프.
도 11A 및 도 11B는 본 발명의 일 실시예에 따라 표 4에서 9번 웨이퍼 상에 증착된 막에 대한 각각 C-V 및 I-V 곡선을 나타내는 그래프.
도 12는 본 발명의 일 실시예에 따라 표 4에서 1-13번 웨이퍼 상에 형성된 질화물 또는 산화물막의 전류 밀도 대 EOT를 나타내는 그래프.
도 13은 본 발명의 일 실시예에 따라 표 5에서 1-6번 웨이퍼 상에 증착된 막들에 대해 Vfb 대 어닐링 온도 곡선을 나타내는 그래프.
도 14-19는 본 발명의 일 실시예에 따라 표 5에서 각각 1-6번 웨이퍼 상에 증착된 막들에 대한 V-C 곡선을 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 저압 핫-월 급속 열처리 반응기12 : 가열 부재
13 : 등온 플레이트14 : 챔버
16 : 가스 입구18 : 배기 라인
20 : 기판22 : 플랫폼
24 : 측벽26 : 엘리베이터
28 : 펌프
도 1은 본 발명의 일실시예에 따른 저압 핫-월 급속 열처리 반응기(10)를 개략적으로 나타낸 것이다. 핫-월 RTP 반응기(10)는 단일 기판(20)이 적재되는 챔버(14)를 포함한다. 챔버(14)의 벽은 바람직하게 석영으로 구성된다. 다수의 가열 부재(12)가 챔버(14)의 상단부 부근에 제공된다. 적절한 가열 부재는 컴퓨터(도시되지 않음)에 의해 제어되는 전력원과 결합된 저항성 가열 부재를 포함한다. 바람직하게 석영으로 구성된 등온 플레이트(13)가 챔버(14)의 상단부 안쪽 부근에 배치된다. 가열 부재(12) 및 등온 플레이트(13)는 RTP 반응기(10)의 사용을 위해 가열 소스로서의 역할을 한다. 등온 플레이트(13)는 챔버(14) 내에 또는 챔버(14) 상부에 위치될 수 있다. 등온 플레이트(13)는 가열 부재(12)로부터 방사된 가열 광선을 수신하고 챔버속으로 제 2 가열 광선을 방사한다. 등온 플레이트(13)는 기판(20)의 표면 상에 보다 균일한 열 분포를 형성할 수 있다.
또한 핫-월 RTP 반응기(10)는 챔버(14)의 측벽에 인접한 1개 이상의 절연 측벽(24)을 더 포함한다. 챔버(14) 내에서의 온도의 보다 정확한 제어를 달성하기 위해 챔버(14)의 측벽을 가열하도록 챔버(14)의 절연 측벽(24)과 측벽 사이에 가열 수단(도시되지 않음)이 제공된다.
단일 기판(20)은 챔버(14) 안팎으로 기판(20)을 이동시키기 위해 엘리베이터(26)와 결합된 플랫폼(22)에 의해 지지된다. 1개 이상의 가스 입구(16)가 챔버(14)의 측벽에 배치되고 챔버(14) 속으로 가스 또는 가스의 혼합물을 전달하는 1개 이상의 가스 매니폴드(도시되지 않음)와 연결된다. 가스 농도 및 각각의 가스 입구(16)를 흐르는 흐름비는 처리 규일도를 최적화시키는 반응 가스 흐름 및 농도를 산출하도록 선택된다. 가스 입구(16)와 마주하는 챔버(14)의 측벽에 배기 라인(18)이 제공되고 챔버(14)의 배기를 위해 펌프(28)에 연결된다. 본 발명에는 한 개의 특정 핫-월 RTP 반응기가 개시되었지만, 이는 특정 설계로 제한되되지 않으며, 본 발명을 실행하는데 있어 다른 핫-월 RTP 반응기가 사용될 수 있다.
일 실시예에서, 본 발명은 예를 들어 도 1에 도시된 반응기에 제한되지는 안지만 저압 핫-월 RTP 반응기를 사용하여 염소를 함유한 실리콘 전구체 및 암모니아를 반응시킴으로써 기판의 표면상에 실리콘 질화물(Si3N4)막을 증착시키는 방법을 제공한다.
제한되지는 않지만, 질화물막을 증착시키는데 사용되는 염소를 함유한 적절한 전구체는 SiH2Cl2, SiH3Cl, SiHCl3, SiCl4, Si2Cl6, SiH4및 아미노실란을 포함한다. 바람직하게, SiH2Cl2(DCS)가 염소를 함유한 전구체로서 사용된다. DCS 대 NH3의 비는 바람직하게 약 1:3 내지 1:10, 보다 바람직하게는 약 1:5이다.
공정은 바람직하게 약 500℃ 이상의 온도, 보다 바람직하게는 약 550℃ 내지 900℃, 가장 바람직하게는 약 600-800℃의 온도에서 수행된다. 핫-월 반응기(10)의 챔버(14) 압력은 바람직하게 약 0.01 Torr 내지 10 Torr의 범위로, 보다 바람직하게는 약 0.1 Torr 내지 5 Torr로 조절된다.
기판 상의 질화물막의 증착비는 바람직하게 약 15Å/분 내지 150Å/분이다. 질화물막의 두께 균일도는 0.8%(1σ) 이하로 달성될 수 있다.
또다른 실시예에서, 본 발명은 도 1에 도시된 것으로 제한되지 않는 방식으로,
저압 핫-월 RTP 반응기를 사용하여 실리콘 전구체와 고농도의 질소 산화물(N2O) 및/또는 질소 산화물(NO) 및/또는 O2를 반응시킴으로써 기판의 표면 상에 고온 실리콘 산화물막을 증착시키는 방법을 제공한다.
실리콘 산화물막을 증착시키는데 사용되는 적절한 실리콘 전구체는, 제한되지 않지만, SiH2Cl2, SiH3Cl, SiClH3, SiCl4, Si2Cl6, SiH4, Si(OC2H5)4, (TEOS) 및 아미노실란을 포함한다. 바람직하게 실리콘 전구체로서 SiH2Cl2(DCS)가 사용된다. DCS 대 N2O 및/또는 NO 및/또는 O2의 비는 약 1:3 내지 1:10, 보다 바람직하게는 약 1:5이다.
바람직하게 공정은 약 550℃ 내지 1000℃, 보다 바람직하게는 약 600℃ 내지 900℃, 가장 바람직하게는 약 700℃ 내지 900℃ 사이의 온도에서 수행된다. 핫-월 RTP 반응기(10) 챔버(14) 압력은 약 0.01Torr 내지 10Torr, 보다 바람직하게는 0.1 Torr 내지 5 Torr 사이로 바람직하게 조절된다.
본 발명자는 게이트 산화물 특성을 개선시키기 위해 얇은 산화물에 질소를 혼합시킬 수 있다는 것을 발견했다. 특히, 본 발명자는 본 발명의 일 실시예의 중요한 장점은 막에 질소를 혼합시킴으로써 폴리실리콘 게이트로부터 붕소 침투의 방지를 강화시킬 수 있고 장치의 신뢰성을 증가시킬 수 있다는 것을 발견했다. 그러나, 과도한 양의 질소는 산화물막과 실리콘 기판 사이의 인터페이스에서 장치의 성능을 경감시킬 수 있기 때문에, 산화물막 속으로 혼합되는 질소의 양은 주위 깊게 제어되어야 한다. 바람직하게, 질소는 약 1 내지 10 피크 원자%의 양으로 혼합된다.
또다른 실시예에서, 본 발명은 도 1에 도시된 반응기(10)에 제한되지 않는 방식으로 핫-월 RTP 반응기를 사용하여 실리콘 전구체와 NH3및 N2O 혼합물을 반응시킴으로써 기판 표면 상에 옥시나이트라이드 막을 증착시키는 방법을 제공한다.
본 발명의 방법에서 사용되는 적절한 실리콘 전구체는 SiH2Cl2, SiH3Cl, SiClH3, SiCl4, Si2Cl6, SiH4, Si(OC2H5)4, 및 아미노실란을 포함한다. 바람직하게 실리콘 전구체로서 SiH2Cl2(DCS)가 사용된다. DCS 대 NH3및 N2O의 비는 약 1:3 내지 1:10, 보다 바람직하게는 약 1:5이다.
바람직하게 공정은 약 550℃ 내지 1000℃, 보다 바람직하게는 약 700-800℃ 사이의 온도에서 수행된다. 핫-월 RTP 반응기(10)의 챔버(14) 압력은 바람직하게 약 0.01Torr 내지 10Torr, 보다 바람직하게는 0.1Torr 내지 5.0 Torr 사이로 조절된다.
또다른 실시예에서, 본 발명은 저압 핫-월 RTP 반응기(10)를 사용하여 기판 표면 상에 다층 유전체막을 증착시키는 방법을 제공한다. 상기 방법은 먼저 N2O, NO, O2또는 이들의 임의의 조합과 같은 산소를 함유한 전구체와 실리콘 전구체를 반응시킴으로써 기판의 표면상에 산화물층을 증착시키고, 실리콘 전구체와 NH3또는 NH3및 N2O 혼합물을 반응시킴으로써 산화물층 상부에 질화물 또는 옥시나이트라이드층을 증착시키는 단계를 포함한다. 본 실시예에서 상기 방법은 산소를 함유한 전구체와 실리콘 전구체를 반응시킴으로써 질화물층 상부의 제 3 산화물층을 증착시키는 단계를 더 포함한다.
본 발명에 의해 형성된 유전체막은 높은 브레이크다운 전압 및 낮은 누설 전류와 같은 양호한 전기적 특성을 갖으며, 이는 DRAM 및 비휘발성 메모리 장치의 박막 절연체 분야에서 요구되는 특성이다. 질화물막의 증착시에, 핫-월 RTP 반응기는 고체 NH4Cl의 형성을 방지하여 형성된 막의 전기적 특성을 강화시킨다.
이하 실시예는 본 발명의 시스템 및 방법을 설명하기 위해 제공되는 것으로, 임의의 방식으로 발명의 범주를 제한하지 않는다. 실험에서, 막두께, 균일도, 및 굴절률은 타원편광반사측정법(Ellipsometry)(49 포인트, 3mm 에지 제외)에 의해 측정된다. 막의 화학적 조성은 러더포드 백스캐터링 분광법(RBS :Rutherford Backscattering Spectroscopy) 및 수소 포워드 스캐터링(HFS; Hydrogen Forward Scattering) 분광법을 사용하여 분석된다. 산화물/질화물/산화물 적층막의 깊이 프로파일은 오저 전자 분광법(AES;Auger Electron Spectroscopy)에 의해 분석된다. SiO2코팅 실리콘 웨이퍼 상에 증착된 질화물막의 스텝 커버리지는 단면 스캐닝 전자 현미경(SEM)을 사용하여 평가된다.
실시예 1
본 실시예는 디클로로실란(DCS) 및 암모니아로부터의 실리콘 질화물막의 저압 화학적 기상 증착(LPCVD)를 나타낸다.
40Å 실리콘 질화물막은 0.5Torr 이하의 압력에서 1:3의 DCS:NH3비(25-75sccm)로 약 695℃ 내지 800℃ 범위의 웨이퍼 온도에서 증착된다. 735℃에서 10개 웨이퍼의 연속적인 증착은 도 3에 도시된 것처럼 평균 40.7Å 두께, 0.55%(1σ) 이내의 웨이퍼 균일도 및 0.50%(1σ)의 웨이퍼 대 웨이퍼 균일도를 달성한다.
20Å 실리콘 질화물막은 박막 게이트 절연체 분야에 대해 700℃에서 0.8%(1σ) 이하의 두께 균일도로 증착된다.
또한 두꺼운 질화막은 굴절률 측정에서 보다 정확하게 성장된다. 상기 조건 하에서 30분에 이르는 연장된 증착은 400Å 내지 1000Å 사이의 질화물막 두께 및 1.99 내지 2.01의 굴절률을 제공하며, 이는 화학량론의 Si3N4에 대한 문헌 값과 일치한다. RBS 분석에서는 막의 N:Si 비가 약 1.3인 것 나타낸다.
표 1은 러더포드 백스캐터링 분광법(RBS)(Si, N, 및 Cl에 대한) 및 수소-포워드 스캐터링(HFS)(H에 대한) 분광법에 의해 측정된 조성 분석을 나타낸다. 비교하면, DCS:NH3비는 1:3 내지 1:5로 변화되며, 증착 온도는 730℃ 내지 780℃로 변화되나, 굴절률 및 N 대 Si 비는 1.33 또는 그 부근에서 일정하게 유지된다. 이들 막에서는 큰 조성의 차는 발견되지 않는다. 막에서의 산소 레벨은 검출 제한범위(<1 원자%) 이하이다. 증착 온도가 증가함에 따라 막에서의 Cl 혼합 레벨은 감소한다. 에즈-증착된 막의 수소 혼합은 주어진 조건하에서 실란으로부터 증착된 막보다 낮다.
표 1 RBS 및 HFS에 의한 DCS-기재 질화물막 조성 분석
| 온도(℃) | DCS:NH3비 | 두께(Å) | 굴절률 | N/Si 비 | Cl(원자 %) | H(원자%) |
| 730 | 1:5 | 448 | 2.00 | 1.33 | 0.30 | 3.7 |
| 735 | 1:3 | 539 | 1.99 | 1.34 | 0.22 | 3.0 |
| 780 | 1:3 | 465 | 2.01 | 1.33 | <0.1 | 3.4 |
도 2는 695℃에서 15Å/분 내지 800℃ 사이에서 89Å/분 사이의 질화물 증착비를 나타내는 아르헤니우스 도면이다. 이러한 CVD 공정의 활성화 에너지(Ea)는 증착 온도의 역수에 대한 증착비의 아르헤니우스 도면으로부터 1.49eV로 유도된다. 이러한 활성화 에너지는 일괄방식 퍼니스 공정으로부터 계산된 종래의 값과 비교되며, 증착 조건이 표면 반응 제한 범주에 있다는 것을 나타낸다.
도 4는 740℃에서 상기 40Å 증착과 같은 조건 하에서 패턴화된 기판(Si 상의 SiO2)상에 증착된 질화물막의 단면 SEM이다. SEM은 6에 이르는 어스펙트 비를 갖는 0.1mm 이하의 폭의 트렌치 위로 컨포멀한 커저리지를 나타낸다.
실시예 2
본 실시예는 대기압 열산화 공정을 나타낸다.
20Å 드라이 산화물막이 950℃에서 30초 산화 단계로 성장된다. 평균 19.5Å의 두께, 웨이퍼내에 평균 0.64%(1σ) 균일도, 및 0.47%(1σ)의 웨이퍼 대 웨이퍼 균일도를 갖는 산화물막이 얻어진다. 도 5는 10개 웨이퍼 상에서 20Å 드라이 산화물막에 대한 반복성 테스트를 나타내는 그래프이다.
질소 산화물(NO) 환경에서 드라이 산화되고, 이어서 동일한 온도에서 85초 동안 20 초 동안 1050℃에서 인슈트 재산화가 수행된다. 이러한 2 단계 공정은 0.5-0.7%(1σ)의 두께 균일도를 갖는 25Å 산화물막을 제공한다.
도 6은 NO에서 성장되고 1050℃에서 재산화가 수행된 25Å 드라이 산화물막의 SIMS 깊이 프로파일을 나타내는 그래프이다. 3.8% 피크량 질소가 막에 혼합된다. 질소 피크는 약 20Å 깊이, SiO2/Si 인터페이스 약간 위에 위치된다.
실시예 3
본 실시예는 도 1에 도시된 형태의 핫-월 RTP 반응기를 사용하여 기판 상에 다층막(산화물/질화물/산화물)의 인슈트 저압 화학적 기상 증착(LPCVD)을 나타낸다.
50Å산화물(상부)/80Å 질화물(중간)/40Å산화물(하부)의 다층막은 DCS/N2O로부터 DCS/NH3로, 그리고 연속하여 DCS/N2O로 반응가스를 전환시킴으로써 800℃에서 증착된다. 도 7은 170Å 다층(산화물/질화물/산화물)막의 AES 깊이 프로파일을 나타낸다.
실시예 4
본 실시예는 본 발명의방법에 따라 형성된 다층 유전체막을 나타낸다.
도 8은 본 발명에 의해 형성된 산화물/질화물 막과 종래 기술의 방법에 의해 형성된 막의 전류 밀도대 EOT를 나타내는 그래프이다. 표 2는 다층막의 전기적 특성을 나타낸다. 도 8 및 표 2는 본 발명의 방법에 따른 박막 게이트 산화물-질화물(ON) 적층 분야를 위해 제조된 DCS-기재 질화물 막을 실란-기재 질화물막과 비교할때 우수한 전기적 특성을 나타낸다는 것을 나타낸다.
표 2. 산화물/질화물 적층 막의 전기적 특성
이하 표 3은 기판 상에 다층막을 증착시키기 위해 본 발명의 방법을 사용하는 실험의 또다른 설정을 요약한 것이다. 20Å의 두께를 갖는 질화물막이 실리콘 기판 상에 DCS 및 SiH4로부터 성장된다.
표 3 산화물/질화물 적층 및 질화물막의 전기적 특성
도 9A 및 도 9B는 각각 본 발명의 일 실시예에 따라 표 3에서의 15번 웨이퍼상에 증착된 막에 대한 C-V 곡선 및 I-V 곡선을 나타내는 그래프이다. 22Å의 EOT는 20Å DCS-기재 질화물(15번째 웨이퍼)의 C-V 측정(도 9A)으로 유추된다. 상기 막의 전류 밀도는 -1.5V(도 10B)에서 5.02×10-4A/㎠이다. 도 10A 및 도 10B는 각각 종래 기술의 방법을 사용하여 표 3에서 13번 웨이퍼 상에 증착된 막에 대한 C-V 곡선 및 I-V 곡선을 나타내는 그래프이다. 20Å 실란-기재 질화물(13번 웨이퍼)에 대해, 어떠한 캐패시턴스 축적도 발견되지 않았고(도 10A) 전류 밀도는 -1.5V에서 8.12 A/㎠이다. 표 3에서 15번 및 13번 웨이퍼 상의 전기적 특성의 비교는 도 9A-9B 및 도 10A-10B 볼 때 실란-기재 질화물막보다 우수한 전기적 특성을 나타낸다는 것이 분명하다. 실란 기재 질화물막을 능가하는 DCS 기재 질화물의 우수한 전기적 특성은 각각의 경우 Si3N4의 화학량론적 제어 및 본 발명의 시스템 및 방법에 의해 달성되는 증착된 막에 약간의 수소 혼합의 적어도 일부에 기여한다.
표 4는 p-형 기판 상에 질화물 및 산화물막을 증착하기 위해 본 발명의 일 실시예에 따른 방법을 사용하는 또다른 실험 조건을 요약한 것이다. 15Å의 두께를 갖는 질화물막 및 드라이 산화물막이 NMOS를 형성하기 위해 8＂p-형 기초 웨이퍼 상에 DCS로부터 성장된다.
표 4 NMOS에 대한 막의 공정 조건 및 전기적 특성
도 11A 및 11B는 각각 표 4에서 9번 웨이퍼 상에 증착된 막에 대한 C-V 곡선 및 I-V 곡선을 나타내는 그래프이다. 도 12는 표 4에서 1-13번 웨이퍼 상에 형성된 질화물 또는 산화물막의 전류 밀도 대 EOT를 나타내는 그래프이다. 표 4 및 도 11A-11B 및 도 12는 본 발명의 방법에 따라 증착된 유전체막의 우수한 전기적 특성을 증명한다.
실시예 5
본 실시예는 본 발명의 방법에 따라 형성된 다층 유전체막의 또다른 조건을 나타내며 이들 막의 붕소 차단 효과를 도시한다.
표 5는 n-형 기판 상에 질화물막 및 질화물/산화물막을 증착하기 위한 본 발명의 방법의 일실시예에 따른 실험을 요약한 것이다. 질화물막 및 드라이 산화물막은 PMOS를 형성하기 위해 8＂n-형 기초 웨이퍼 상에 DCS로부터 성장된다.
표 5 PMOS에 대한 공정 조건 및 막의 전기적 특성
도 13은 본 발명의 일 실시예에 따라 표 5에서 1-6번 웨이퍼 상에 증착된 막에 대한 Vfb 대 어닐링 온도 곡선을 나타내는 그래프이다. 도 14-19는 각각 표 5에서 1-6번 웨이퍼 상에 증착된 V-C 곡선을 나타내는 그래프이다. 도 14-19 및 표 5는 본 발명에 따라 증착된 막의 우수한 전기적 특성을 증명한다.
본 발명의 실시예의 설명은 도시 및 설명을 목적으로 한 것으로, 본 발명은 상기 실시예에 의해 설명되며, 제한되지 않는다. 상기 설명과 관련하여 다양한 변형이가능하다. 발명의 범주는 이하 첨부된 청구항 및 본 명세서에 개시된 설명을포괄적으로 포함한다.
본 발명은 게이트, 캐패시터, 및 다른 IC 장치 유전체를 위한 유전체막을 증착하는 시스템 및 방법을 제공하며, 또한 이들 막에 대해 우수한 전기적 특성을 제공한다.
Claims (14)
- 기판의 표면 상에 유전체막을 증착하는 방법으로서,핫-월 급속 열처리 챔버에 기판을 제공하는 단계; 및염소를 함유한 실리콘 전구체와 암모니아 및/또는 산소를 함유한 전구체를 반응시켜 상기 기판의 표면상에 유전체막을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 처리 챔버는 약 0.01 Torr 내지 10 Torr의 압력으로 유지되고, 상기 염소를 함유한 전구체는 약 550℃ 내지 약 900℃의 온도에서 산소를 함유한 실리콘 전구체 대 암모니아가 약 1:3 내지 약 1:10인 비율에서 암모니아와 반응하여 상기 기판 상에 실리콘 질화물막을 형성하는 것을 특징으로 하는 방법.
- 제 2 항에 있어서, 상기 처리 챔버는 약 0.1 Torr 내지 5 Torr의 압력으로 유지되고, 상기 염소를 함유한 실리콘 전구체는 약 600℃ 내지 약 800℃ 사이의 온도에서 암모니아와 반응하는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 염소를 함유한 실리콘전구체는 SiH2Cl2, SiH3Cl, SiHCl3, SiCl4및 Si2Cl6로 이루어진 그룹에서 선택되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 처리 챔버는 약 0.01 Torr 내지 약 10 Torr의 압력으로 유지되며, 상기 실리콘 전구체는 실리콘 전구체 대 산소 함유 전구체가 약 1:3 내지 약 1:10인 비율에서 산소를 함유한 전구체와 반응하여 상기 기판 상에 실리콘 산화막을 형성하는 것을 특징으로 하는 방법.
- 제 5 항에 있어서, 상기 처리 챔버는 약 0.1 Torr 내지 약 5 Torr의 압력으로 유지되며 상기 실리콘 전구체는 산소를 함유한 전구체와 약 700℃ 내지 약 900℃의 온도에서 반응하는 것을 특징으로 하는 방법.
- 제 5 항 또는 제 6 항에 있어서, 상기 실리콘 전구체는 SiH2Cl2, SiH3Cl, SiClH3, SiCl4, Si2Cl6, SiH4, Si(OC2H5)4및 아미노실란으로 이루어진 그룹에서 선택되며, 상기 산소를 함유한 전구체는 N2O, NO, O2및 이들의 임의의 조합으로 이루어진 그룹에서 선택되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 처리 챔버는 약 0.01 Torr 내지 10 Torr의 압력으로 유지되고, 상기 실리콘 전구체는 약 550℃ 내지 약 1000℃의 온도에서 실리콘 전구체 대 NH3및 N2O가 약 1:3 내지 약 1:10인 비율에서 암모니아 및 N2O와 반응하여 상기 기판 상에 옥시나이트라이드막을 형성하는 것을 특징으로 하는 방법.
- 제 8 항에 있어서, 상기 처리 챔버는 약 0.1Torr 내지 약 5Torr의 압력으로 유지되며, 상기 실리콘 전구체는 암모니아 및 N2O와 약 600℃ 내지 약 900℃의 온도에서 반응하는 것을 특징으로 하는 방법.
- 제 9 항에 있어서, 상기 실리콘 전구체는 SiH2Cl2, SiH3Cl, SiClH3, SiCl4, Si2Cl6, SiH4, Si(OC2H5)4및 아미노실란으로 이루어진 그룹에서 선택되는 것을 특징으로 하는 방법.
- 기판의 표면 상에 다층의 실리콘 산화물 및 실리콘 질화물을 증착하는 방법으로서,핫-월 급속 처리 챔버에 기판을 제공하는 단계;상기 처리 챔버의 압력을 약 0.01Torr 내지 10Torr 사이로 조절하는 단계;실리콘 전구체와 N2O, NO, O2및 이들의 임의의 조합으로 이루어진 그룹에서 선택된 산소를 함유한 전구체를 약 550℃ 내지 1000℃ 사이의 온도에서 반응시켜 상기 기판 상에 실리콘 산화막을 형성하는 단계; 및상기 실리콘 전구체와 암모니아를 약 550℃ 내지 1000℃ 사이의 온도에서 반응시켜 상기 실리콘 산화물막 상부에 실리콘 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 11 항에 있어서, 상기 산소를 함유한 전구체와 반응하는 상기 실리콘 전구체는 SiH2Cl2, SiH3Cl, SiClH3, SiCl4, Si2Cl6, SiH4, Si(OC2H5)4및 아미노실란으로 이루어진 그룹에서 선택되는 것을 특징으로 하는 방법.
- 제 11 항에 있어서, 암모니아와 반응하는 상기 실리콘 전구체는 SiH2Cl2, SiH3Cl, SiHCl3, SiCl4, Si2Cl6, SiH4및 아미노실란으로 이루어진 그룹에서 선택되는 것을 특징으로 하는 방법.
- 제 1 항 내지 제 14 항중 어느 한 항에 있어서, 상기 실리콘 전구체는 SiH2Cl2(디클로로실란)인 것을 특징으로 하는 방법.
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