JP3350478B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体素子の製
造方法に関し、特に、キャパシタ誘電体膜としてシリコ
ン窒化膜を含むキャパシタを層間絶縁膜上に具える半導
体素子の製造方法に関する。
造方法に関し、特に、キャパシタ誘電体膜としてシリコ
ン窒化膜を含むキャパシタを層間絶縁膜上に具える半導
体素子の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミック ランダム ア
クセスメモリ）を始めとする半導体メモリ素子では、各
メモリセルは、情報記憶のため、少なくとも１つずつの
キャパシタを具える。
クセスメモリ）を始めとする半導体メモリ素子では、各
メモリセルは、情報記憶のため、少なくとも１つずつの
キャパシタを具える。
【０００３】この種の半導体メモリ素子にも種々の構造
のものがある。その一例として、層間絶縁膜下にスイッ
チング素子群、ワード線およびビット線等を具え、層間
絶縁膜上に、キャパシタ群を具え、そして、このキャパ
シタ群の個々のキャパシタを対応するスイッチング素子
に、層間絶縁膜に設けたコンタクトホールを介して接続
した構造のＤＲＡＭがある。この構造によれば、スイッ
チング素子や配線と、キャパシタとを同一層に並べて設
ける場合に比べて、平面的な集積度を向上させることが
できる。
のものがある。その一例として、層間絶縁膜下にスイッ
チング素子群、ワード線およびビット線等を具え、層間
絶縁膜上に、キャパシタ群を具え、そして、このキャパ
シタ群の個々のキャパシタを対応するスイッチング素子
に、層間絶縁膜に設けたコンタクトホールを介して接続
した構造のＤＲＡＭがある。この構造によれば、スイッ
チング素子や配線と、キャパシタとを同一層に並べて設
ける場合に比べて、平面的な集積度を向上させることが
できる。
【０００４】また、近年、半導体メモリ素子では、キャ
パシタの静電容量を高めるために、キャパシタ用誘電体
膜として、シリコン窒化膜が使用されている。然も、シ
リコン窒化膜を用いるメリットを生かすために、シリコ
ン窒化膜を形成する方法として、層間絶縁膜上にシリコ
ン系材料（典型的にはポリシリコン）から成る下部電極
を形成した後、この試料を成膜室内に入れ、この成膜室
を減圧かつアンモニアガス雰囲気にした状態で試料に熱
を加える前処理（これを、以下、ＩＳＮ（In-Situ Surf
ace Nitridation ）処理ともいう。）をし、その後、こ
の成膜室内にアンモニアガスおよびシリコン系薄膜形成
用ガスを導入して、下部電極上および層間絶縁膜上にシ
リコン窒化膜を形成する方法が用いられることがある。
なお、ＩＳＮ処理後のシリコン窒化膜の形成法として、
典型的には、減圧ＣＶＤ法が用いられる。
パシタの静電容量を高めるために、キャパシタ用誘電体
膜として、シリコン窒化膜が使用されている。然も、シ
リコン窒化膜を用いるメリットを生かすために、シリコ
ン窒化膜を形成する方法として、層間絶縁膜上にシリコ
ン系材料（典型的にはポリシリコン）から成る下部電極
を形成した後、この試料を成膜室内に入れ、この成膜室
を減圧かつアンモニアガス雰囲気にした状態で試料に熱
を加える前処理（これを、以下、ＩＳＮ（In-Situ Surf
ace Nitridation ）処理ともいう。）をし、その後、こ
の成膜室内にアンモニアガスおよびシリコン系薄膜形成
用ガスを導入して、下部電極上および層間絶縁膜上にシ
リコン窒化膜を形成する方法が用いられることがある。
なお、ＩＳＮ処理後のシリコン窒化膜の形成法として、
典型的には、減圧ＣＶＤ法が用いられる。
【０００５】ＩＳＮ処理によれば、下部電極上に生じて
いる自然酸化膜がこのＩＳＮ処理時に還元されかつ熱窒
化される。そのため、下部電極表面に、ＩＳＮ由来のシ
リコン窒化膜が形成される。従って、下部電極と、ＣＶ
Ｄ法によるシリコン窒化膜との間に酸化膜が生じにくい
という利点が得られるため、シリコン窒化膜をキャパシ
タ誘電体膜として用いる効果を得やすい。
いる自然酸化膜がこのＩＳＮ処理時に還元されかつ熱窒
化される。そのため、下部電極表面に、ＩＳＮ由来のシ
リコン窒化膜が形成される。従って、下部電極と、ＣＶ
Ｄ法によるシリコン窒化膜との間に酸化膜が生じにくい
という利点が得られるため、シリコン窒化膜をキャパシ
タ誘電体膜として用いる効果を得やすい。
【０００６】
【発明が解決しようとする課題】ところで、ＩＳＮ処理
を含む上述したプロセスでは、既に説明した様に、シリ
コン窒化膜は、下部電極上および層間絶縁膜上に渡って
形成される。また、上述においては説明を省略したが、
上記プロセスでは一般に、シリコン窒化膜を形成した後
にこのシリコン窒化膜に対し、膜の欠陥修復等を目的と
して、ヒーリング酸化と呼ばれる熱処理が行われる。
を含む上述したプロセスでは、既に説明した様に、シリ
コン窒化膜は、下部電極上および層間絶縁膜上に渡って
形成される。また、上述においては説明を省略したが、
上記プロセスでは一般に、シリコン窒化膜を形成した後
にこのシリコン窒化膜に対し、膜の欠陥修復等を目的と
して、ヒーリング酸化と呼ばれる熱処理が行われる。
【０００７】しかしながら、この出願に係る発明者の実
験によれば、ＩＳＮ処理を含む上述のプロセスの場合、
シリコン窒化膜の、層間絶縁膜上に形成される部分は、
下部電極上に形成される部分に比べて、膜厚が薄くなり
易いことが判明した。然も、特に、ＩＳＮ処理時の成膜
室の真空度が不適切であると、形成されるシリコン窒化
膜の、層間絶縁膜上に形成される部分の膜厚は、以下の
問題を誘発する程度に薄くなってしまうことが判明し
た。
験によれば、ＩＳＮ処理を含む上述のプロセスの場合、
シリコン窒化膜の、層間絶縁膜上に形成される部分は、
下部電極上に形成される部分に比べて、膜厚が薄くなり
易いことが判明した。然も、特に、ＩＳＮ処理時の成膜
室の真空度が不適切であると、形成されるシリコン窒化
膜の、層間絶縁膜上に形成される部分の膜厚は、以下の
問題を誘発する程度に薄くなってしまうことが判明し
た。
【０００８】すなわち、ＩＳＮ処理時の成膜室の真空度
が不適切な場合、形成されるシリコン窒化膜の、層間絶
縁膜上に形成される部分の膜厚が薄くなるため、この膜
では、上記ヒーリング酸化時に酸化種の通過を阻止でき
ない。その結果、酸化種は層間絶縁膜を通過して層間絶
縁膜下の配線やスイッチング素子群に至る。そのため、
これら配線等が酸化されてしまう現象（いわゆる異常酸
化）が生じるという問題点があった。このような異常酸
化が生じると半導体素子自体の電気的特性が変動してし
まう。そのため、キャパシタ誘電体膜としてＩＳＮ処理
によるシリコン窒化膜を形成できたとしても、別の点で
不都合が生じてしまう。
が不適切な場合、形成されるシリコン窒化膜の、層間絶
縁膜上に形成される部分の膜厚が薄くなるため、この膜
では、上記ヒーリング酸化時に酸化種の通過を阻止でき
ない。その結果、酸化種は層間絶縁膜を通過して層間絶
縁膜下の配線やスイッチング素子群に至る。そのため、
これら配線等が酸化されてしまう現象（いわゆる異常酸
化）が生じるという問題点があった。このような異常酸
化が生じると半導体素子自体の電気的特性が変動してし
まう。そのため、キャパシタ誘電体膜としてＩＳＮ処理
によるシリコン窒化膜を形成できたとしても、別の点で
不都合が生じてしまう。
【０００９】従って、ＩＳＮ処理を含む上記プロセスの
上記問題を解決できる半導体素子の製造方法が望まれ
る。
上記問題を解決できる半導体素子の製造方法が望まれ
る。
【００１０】
【課題を解決するための手段】そこで、この出願の第１
の発明によれば、キャパシタ誘電体膜としてシリコン窒
化膜を含むキャパシタを、層間絶縁膜上に具える半導体
素子を製造する方法において、層間絶縁膜上にシリコン
系材料から成る下部電極（キャパシタ用下部電極）を形
成する工程と、下部電極を形成した試料を成膜室内に入
れ、成膜室を減圧かつアンモニアガス雰囲気にした状態
で試料に熱を加える前処理（ＩＳＮ処理）をした後、成
膜室内にアンモニアガスおよびシリコン系薄膜形成用ガ
スを導入して、下部電極上および層間絶縁膜上にシリコ
ン窒化膜を形成する工程とを含み、前処理時の成膜室の
真空度を５３３Ｐａ（４Ｔｏｒｒ。１Ｔｏｒｒは約１３
３．３Ｐａ。以下、同様。）以上かつ１３３３Ｐａ以下
とすることを特徴とする。なお、ここでいう５３３Ｐａ
とは、マージン５０Ｐａを考慮して４８３以上５３３未
満の範囲の任意の値以上の場合も含む（以下、同
様。）。また、成膜室の真空度を５３３Ｐａ以上とする
場合の上限は、主として成膜装置の安全機構等から決め
られる。これに限られないが、１３３３Ｐａ程度が実用
的である。従って、ＩＳＮ処理時の成膜室の真空度は、
実用的には、５３３Ｐａ以上で１３３３Ｐａ以下が好ま
しい。
の発明によれば、キャパシタ誘電体膜としてシリコン窒
化膜を含むキャパシタを、層間絶縁膜上に具える半導体
素子を製造する方法において、層間絶縁膜上にシリコン
系材料から成る下部電極（キャパシタ用下部電極）を形
成する工程と、下部電極を形成した試料を成膜室内に入
れ、成膜室を減圧かつアンモニアガス雰囲気にした状態
で試料に熱を加える前処理（ＩＳＮ処理）をした後、成
膜室内にアンモニアガスおよびシリコン系薄膜形成用ガ
スを導入して、下部電極上および層間絶縁膜上にシリコ
ン窒化膜を形成する工程とを含み、前処理時の成膜室の
真空度を５３３Ｐａ（４Ｔｏｒｒ。１Ｔｏｒｒは約１３
３．３Ｐａ。以下、同様。）以上かつ１３３３Ｐａ以下
とすることを特徴とする。なお、ここでいう５３３Ｐａ
とは、マージン５０Ｐａを考慮して４８３以上５３３未
満の範囲の任意の値以上の場合も含む（以下、同
様。）。また、成膜室の真空度を５３３Ｐａ以上とする
場合の上限は、主として成膜装置の安全機構等から決め
られる。これに限られないが、１３３３Ｐａ程度が実用
的である。従って、ＩＳＮ処理時の成膜室の真空度は、
実用的には、５３３Ｐａ以上で１３３３Ｐａ以下が好ま
しい。
【００１１】この第１の発明によれば、後述する実験結
果（特に図８〜図１０）から明らかな様に、成膜室の真
空度を５３３Ｐａ以上（すなわち５３３Ｐａを含んで大
気側の真空度）とした場合、真空度の値にかかわらず、
半導体素子の層間絶縁膜（実験ではＢＰＳＧ（Boro-pho
spho silicate glass ））上に形成されるシリコン窒化
膜の膜厚は、飽和することが分かる。然も、この飽和膜
厚は、真空度を５３３Ｐａ未満とする場合の膜厚に比べ
て厚いことが分かる。従って、ＩＳＮ処理を含むプロセ
スを用いる場合で、層間絶縁膜上のシリコン窒化膜の膜
厚を厚くするためには、ＩＳＮ処理時の成膜室の真空度
を５３３Ｐａ以上とすることが有効なことが理解でき
る。
果（特に図８〜図１０）から明らかな様に、成膜室の真
空度を５３３Ｐａ以上（すなわち５３３Ｐａを含んで大
気側の真空度）とした場合、真空度の値にかかわらず、
半導体素子の層間絶縁膜（実験ではＢＰＳＧ（Boro-pho
spho silicate glass ））上に形成されるシリコン窒化
膜の膜厚は、飽和することが分かる。然も、この飽和膜
厚は、真空度を５３３Ｐａ未満とする場合の膜厚に比べ
て厚いことが分かる。従って、ＩＳＮ処理を含むプロセ
スを用いる場合で、層間絶縁膜上のシリコン窒化膜の膜
厚を厚くするためには、ＩＳＮ処理時の成膜室の真空度
を５３３Ｐａ以上とすることが有効なことが理解でき
る。
【００１２】
【００１３】また、この出願の第２の発明によれば、キ
ャパシタ誘電体膜としてシリコン窒化膜を含むキャパシ
タを、層間絶縁膜上に具える、半導体素子を製造する方
法において、層間絶縁膜上にシリコン系材料から成る下
部電極を形成する工程と、下部電極を形成した試料を成
膜室内に入れ、成膜室を減圧かつアンモニアガス雰囲気
にした状態で試料に熱を加える前処理（ＩＳＮ処理）を
した後、成膜室内にアンモニアガスおよびシリコン系薄
膜形成用ガスを導入して、下部電極上および層間絶縁膜
上にシリコン窒化膜を形成する工程とを含み、前処理時
間をパラメータとしてシリコン窒化膜を形成した場合
に、シリコン窒化膜の層間絶縁膜上に形成される部分の
膜厚が飽和する前処理時間を予め調べておき、該飽和す
る前処理時間より長い時間を前記前処理のための時間と
することを特徴とする。
ャパシタ誘電体膜としてシリコン窒化膜を含むキャパシ
タを、層間絶縁膜上に具える、半導体素子を製造する方
法において、層間絶縁膜上にシリコン系材料から成る下
部電極を形成する工程と、下部電極を形成した試料を成
膜室内に入れ、成膜室を減圧かつアンモニアガス雰囲気
にした状態で試料に熱を加える前処理（ＩＳＮ処理）を
した後、成膜室内にアンモニアガスおよびシリコン系薄
膜形成用ガスを導入して、下部電極上および層間絶縁膜
上にシリコン窒化膜を形成する工程とを含み、前処理時
間をパラメータとしてシリコン窒化膜を形成した場合
に、シリコン窒化膜の層間絶縁膜上に形成される部分の
膜厚が飽和する前処理時間を予め調べておき、該飽和す
る前処理時間より長い時間を前記前処理のための時間と
することを特徴とする。
【００１４】この第２の発明によれば、後述する実験結
果（特に図１６〜図１８）から明らかな様に、前処理の
時間をある時間（図１６の例では９０分）以上とした場
合、半導体素子の層間絶縁膜（ＢＰＳＧ膜）上に形成さ
れるシリコン窒化膜の膜厚は、飽和することが分かる。
然も、この飽和膜厚は、前処理時間を上記のある時間よ
り短くした場合の膜厚に比べて厚いことが分かる。従っ
て、ＩＳＮ処理を含むプロセスを用いる場合で、層間絶
縁膜上のシリコン窒化膜の膜厚を厚くするためには、前
処理時間すなわちＩＳＮ処理時間を、実験等で予め調べ
た上記の飽和時間より長い時間とするのが有効なことが
理解できる。
果（特に図１６〜図１８）から明らかな様に、前処理の
時間をある時間（図１６の例では９０分）以上とした場
合、半導体素子の層間絶縁膜（ＢＰＳＧ膜）上に形成さ
れるシリコン窒化膜の膜厚は、飽和することが分かる。
然も、この飽和膜厚は、前処理時間を上記のある時間よ
り短くした場合の膜厚に比べて厚いことが分かる。従っ
て、ＩＳＮ処理を含むプロセスを用いる場合で、層間絶
縁膜上のシリコン窒化膜の膜厚を厚くするためには、前
処理時間すなわちＩＳＮ処理時間を、実験等で予め調べ
た上記の飽和時間より長い時間とするのが有効なことが
理解できる。
【００１５】また、この出願の第３の発明によれば、キ
ャパシタ誘電体膜としてシリコン窒化膜を含むキャパシ
タを、層間絶縁膜上に具える、半導体素子を製造する方
法において、層間絶縁膜上にシリコン系材料から成る下
部電極を形成する工程と、下部電極を形成した試料を成
膜室内に入れ、成膜室を減圧かつアンモニアガス雰囲気
にした状態で試料に熱を加える前処理（ＩＳＮ処理）を
した後、成膜室内にアンモニアガスおよびシリコン系薄
膜形成用ガスを導入して、下部電極上および層間絶縁膜
上にシリコン窒化膜を形成する工程とを含み、前処理時
の成膜室の真空度を５３３Ｐａ以上かつ１３３３Ｐａ以
下とし、および、上記第２の発明でいう有意な時間より
長い時間とすることを特徴とする。
ャパシタ誘電体膜としてシリコン窒化膜を含むキャパシ
タを、層間絶縁膜上に具える、半導体素子を製造する方
法において、層間絶縁膜上にシリコン系材料から成る下
部電極を形成する工程と、下部電極を形成した試料を成
膜室内に入れ、成膜室を減圧かつアンモニアガス雰囲気
にした状態で試料に熱を加える前処理（ＩＳＮ処理）を
した後、成膜室内にアンモニアガスおよびシリコン系薄
膜形成用ガスを導入して、下部電極上および層間絶縁膜
上にシリコン窒化膜を形成する工程とを含み、前処理時
の成膜室の真空度を５３３Ｐａ以上かつ１３３３Ｐａ以
下とし、および、上記第２の発明でいう有意な時間より
長い時間とすることを特徴とする。
【００１６】この第３の発明によれば、第１の発明およ
び第２の発明の双方の効果が期待できる。
び第２の発明の双方の効果が期待できる。
【００１７】
【発明の実施の形態】以下、図面を参照してこの発明の
半導体素子の製造方法の実施の形態について説明する。
なお、説明に用いる各図はこの発明を理解出来る程度に
概略的に示してあるにすぎない。また、各図において、
同様な構成成分については、同一の番号を付して示し、
その重複する説明を省略することもある。
半導体素子の製造方法の実施の形態について説明する。
なお、説明に用いる各図はこの発明を理解出来る程度に
概略的に示してあるにすぎない。また、各図において、
同様な構成成分については、同一の番号を付して示し、
その重複する説明を省略することもある。
【００１８】図１は、この発明の製造方法により製造す
るのが好ましい半導体メモリ素子１０を示した断面図で
ある。詳細には半導体メモリ素子１０の、１つのメモリ
セルに着目した断面図である。
るのが好ましい半導体メモリ素子１０を示した断面図で
ある。詳細には半導体メモリ素子１０の、１つのメモリ
セルに着目した断面図である。
【００１９】この半導体メモリ素子１０は、半導体基板
としてのシリコン基板１１と、この基板１１に設けたス
イッチング素子１３および素子間分離用絶縁膜１５と、
このスイッチング素子１３に接続されたビット線１７お
よびワード線（一部ゲート電極も兼ねる）１９と、これ
ら構成成分１３〜１９を埋めている層間絶縁膜２１と、
この層間絶縁膜２１に設けたコンタクトホール２３と、
層間絶縁膜２１上に設けたキャパシタ２５と、構成成分
１３，２５間を接続するコンタクトホール内配線２７と
を具える。なお、図１において、２９は、キャパシタ誘
電体膜としてのシリコン窒化膜形成時に同時に層間絶縁
膜上に形成されるシリコン窒化膜部分である。
としてのシリコン基板１１と、この基板１１に設けたス
イッチング素子１３および素子間分離用絶縁膜１５と、
このスイッチング素子１３に接続されたビット線１７お
よびワード線（一部ゲート電極も兼ねる）１９と、これ
ら構成成分１３〜１９を埋めている層間絶縁膜２１と、
この層間絶縁膜２１に設けたコンタクトホール２３と、
層間絶縁膜２１上に設けたキャパシタ２５と、構成成分
１３，２５間を接続するコンタクトホール内配線２７と
を具える。なお、図１において、２９は、キャパシタ誘
電体膜としてのシリコン窒化膜形成時に同時に層間絶縁
膜上に形成されるシリコン窒化膜部分である。
【００２０】キャパシタ２５は、下部電極２５ａ、シリ
コン窒化膜で構成したキャパシタ誘電体膜２５ｂおよび
上部電極２５ｃで構成してある。
コン窒化膜で構成したキャパシタ誘電体膜２５ｂおよび
上部電極２５ｃで構成してある。
【００２１】図示例では、キャパシタ容量を増加させる
意味で、下部電極２５ａの表面は、粗面（図中○印で模
式的に示す。）となっている。もちろん、粗面は一例で
あり、必須ではない。この下部電極２５ａ自体は、シリ
コン系材料、典型的にはドープドポリシリコンで構成す
る。
意味で、下部電極２５ａの表面は、粗面（図中○印で模
式的に示す。）となっている。もちろん、粗面は一例で
あり、必須ではない。この下部電極２５ａ自体は、シリ
コン系材料、典型的にはドープドポリシリコンで構成す
る。
【００２２】キャパシタ誘電体膜２５ｂとしてのシリコ
ン窒化膜は、この発明に係る方法で、後述する様に製造
するのが良い。このキャパシタ誘電体膜２５ｂは、詳細
には、図２に示した様に、下部電極２５ａ側からいっ
て、ＩＳＮ処理で形成した第１のシリコン窒化膜２５ｂ
ａと、例えば減圧ＣＶＤ法で形成した第２のシリコン窒
化膜２５ｂｂとを含む膜とするのが良い。これら第１お
よび第２のシリコン窒化膜２５ｂａ、２５ｂｂは、既に
説明したが、層間絶縁膜２１上にも、シリコン窒化膜２
９として、形成される。
ン窒化膜は、この発明に係る方法で、後述する様に製造
するのが良い。このキャパシタ誘電体膜２５ｂは、詳細
には、図２に示した様に、下部電極２５ａ側からいっ
て、ＩＳＮ処理で形成した第１のシリコン窒化膜２５ｂ
ａと、例えば減圧ＣＶＤ法で形成した第２のシリコン窒
化膜２５ｂｂとを含む膜とするのが良い。これら第１お
よび第２のシリコン窒化膜２５ｂａ、２５ｂｂは、既に
説明したが、層間絶縁膜２１上にも、シリコン窒化膜２
９として、形成される。
【００２３】この図１に示した半導体素子１０は、この
発明に係る製造方法により、以下に説明する手順で製造
することができる。図３および図４はその説明のための
工程図である。また、図５は、キャパシタ用誘電体膜を
成膜する装置、この場合は減圧ＣＶＤ装置であってホッ
トウォール型のＣＶＤ装置の一構成例を示したブロック
図である。また、図６は、実施の形態、後に説明する実
施例および比較例の成膜条件を説明する図である。詳細
には、図５に示した成膜装置中のメインバルブＭＶ、サ
ブバルブＳＶ、メカニカルブースタポンプＭＢＰ、拡散
ポンプＤＰ、流量コントローラＭＦＣ１、２の操作手順
および設定条件、並びに、成膜室Ｒの真空度（圧力計Ｐ
Ｍの位置での圧力）等を示した図である。また図７は、
本発明を適用する際の成膜条件、特に成膜時の試料の温
度プロファイルの１例を示した図である。
発明に係る製造方法により、以下に説明する手順で製造
することができる。図３および図４はその説明のための
工程図である。また、図５は、キャパシタ用誘電体膜を
成膜する装置、この場合は減圧ＣＶＤ装置であってホッ
トウォール型のＣＶＤ装置の一構成例を示したブロック
図である。また、図６は、実施の形態、後に説明する実
施例および比較例の成膜条件を説明する図である。詳細
には、図５に示した成膜装置中のメインバルブＭＶ、サ
ブバルブＳＶ、メカニカルブースタポンプＭＢＰ、拡散
ポンプＤＰ、流量コントローラＭＦＣ１、２の操作手順
および設定条件、並びに、成膜室Ｒの真空度（圧力計Ｐ
Ｍの位置での圧力）等を示した図である。また図７は、
本発明を適用する際の成膜条件、特に成膜時の試料の温
度プロファイルの１例を示した図である。
【００２４】始めに、半導体基板１１に、スイッチング
素子としてのＦＥＴと、素子分離用絶縁膜１５とを、公
知の方法により形成する。さらに、公知の方法により、
ビット線１７およびワード線１９を形成する。
素子としてのＦＥＴと、素子分離用絶縁膜１５とを、公
知の方法により形成する。さらに、公知の方法により、
ビット線１７およびワード線１９を形成する。
【００２５】次に、これらスイッチング素子１３等を、
層間絶縁膜２１により埋める。層間絶縁膜２１として、
例えばＢＰＳＧ膜を用いる。次に、この層間絶縁膜２１
の一部に、スイッチング素子１３の一方のソース・ドレ
イン領域を露出するコンタクトホール２３を、公知の方
法により形成する。
層間絶縁膜２１により埋める。層間絶縁膜２１として、
例えばＢＰＳＧ膜を用いる。次に、この層間絶縁膜２１
の一部に、スイッチング素子１３の一方のソース・ドレ
イン領域を露出するコンタクトホール２３を、公知の方
法により形成する。
【００２６】次に、このコンタクトホール２３内にコン
タクトホール内配線２７を公知の方法により形成する
（図３（Ａ））。
タクトホール内配線２７を公知の方法により形成する
（図３（Ａ））。
【００２７】次に、層間絶縁膜２１上に、下部電極形成
用薄膜としてドープドポリシリコン（粗面ポリシリコン
も含む）２５ｘを成膜し（図３（Ｂ））、そして、これ
を下部電極の形状になるようにパターニングして、下部
電極２５ａを形成する（図３（Ｃ））。
用薄膜としてドープドポリシリコン（粗面ポリシリコン
も含む）２５ｘを成膜し（図３（Ｂ））、そして、これ
を下部電極の形状になるようにパターニングして、下部
電極２５ａを形成する（図３（Ｃ））。
【００２８】次に、この試料を成膜室（図示せず）内に
入れる。そして、成膜室内にアンモニアガスを導入した
状態で、かつ成膜室内を減圧状態にした状態で成膜室内
の温度（試料温度）を徐々に上げる。これに限られない
が、図６に示すように成膜室内の真空度を１０ー2Ｐａオ
ーダから徐々に５３３Ｐａに向かって上げながら、成膜
室内の温度（試料温度）を徐々に上げる。例えば、図７
に示す様に、１００℃／分の上昇割合で上げる。そし
て、成膜室内の温度が熱窒化に十分な温度、これに限ら
れないが８４０〜８６０℃の範囲、例えば８５０℃程度
で、成膜室内の真空度を５３３Ｐａ以上の好適な値、例
えば５３３Ｐａにする。そして、この状態を所定時間維
持することでＩＳＮ処理とする。このＩＳＮ処理時間
は、実験的に予め求めたある時間より長い時間とするの
が好ましい（詳細は後に第３の実施例にて説明す
る。）。
入れる。そして、成膜室内にアンモニアガスを導入した
状態で、かつ成膜室内を減圧状態にした状態で成膜室内
の温度（試料温度）を徐々に上げる。これに限られない
が、図６に示すように成膜室内の真空度を１０ー2Ｐａオ
ーダから徐々に５３３Ｐａに向かって上げながら、成膜
室内の温度（試料温度）を徐々に上げる。例えば、図７
に示す様に、１００℃／分の上昇割合で上げる。そし
て、成膜室内の温度が熱窒化に十分な温度、これに限ら
れないが８４０〜８６０℃の範囲、例えば８５０℃程度
で、成膜室内の真空度を５３３Ｐａ以上の好適な値、例
えば５３３Ｐａにする。そして、この状態を所定時間維
持することでＩＳＮ処理とする。このＩＳＮ処理時間
は、実験的に予め求めたある時間より長い時間とするの
が好ましい（詳細は後に第３の実施例にて説明す
る。）。
【００２９】このＩＳＮ処理により、下部電極２５ａは
還元かつ熱窒化されるので、下部電極２５ａ表面にたと
え自然酸化膜が生じていても、これは、ＩＳＮ処理由来
のシリコン窒化膜２５ｂａ（図２参照）に変化する。
還元かつ熱窒化されるので、下部電極２５ａ表面にたと
え自然酸化膜が生じていても、これは、ＩＳＮ処理由来
のシリコン窒化膜２５ｂａ（図２参照）に変化する。
【００３０】次に、成膜室内の温度をＣＶＤに好適な温
度、これに限られないが６５０〜７００℃例えば６９０
℃程度に下げる。この状態で成膜室内にアンモニアガス
およびＳｉＨ2 Ｃｌ2 を供給する。アンモニアガスおよ
びＳｉＨ2 Ｃｌ2 の流量比はこれに限られないが、ジク
ロルシラン（ＳｉＨ2 Ｃｌ2 ）を１として、１：１〜
１：６、例えば１：５とする。この状態を所定時間維持
する。このときの成膜室圧力は、成膜に好適な真空度、
これに限られないが、１３．３〜２７Ｐａ例えば、２０
Ｐａとする。この処理において、ＩＳＮ処理に由来のシ
リコン窒化膜２５ｂａ（図２参照）上に、減圧ＣＶＤ由
来のシリコン窒化膜２５ｂｂ（図２参照）が形成される
ので、キャパシタ誘電体膜としてのシリコン窒化膜２５
ｂの形成が完了する（図４（Ａ））。
度、これに限られないが６５０〜７００℃例えば６９０
℃程度に下げる。この状態で成膜室内にアンモニアガス
およびＳｉＨ2 Ｃｌ2 を供給する。アンモニアガスおよ
びＳｉＨ2 Ｃｌ2 の流量比はこれに限られないが、ジク
ロルシラン（ＳｉＨ2 Ｃｌ2 ）を１として、１：１〜
１：６、例えば１：５とする。この状態を所定時間維持
する。このときの成膜室圧力は、成膜に好適な真空度、
これに限られないが、１３．３〜２７Ｐａ例えば、２０
Ｐａとする。この処理において、ＩＳＮ処理に由来のシ
リコン窒化膜２５ｂａ（図２参照）上に、減圧ＣＶＤ由
来のシリコン窒化膜２５ｂｂ（図２参照）が形成される
ので、キャパシタ誘電体膜としてのシリコン窒化膜２５
ｂの形成が完了する（図４（Ａ））。
【００３１】シリコン窒化膜の形成を終えたら、成膜室
を除冷した後、試料を成膜室から取り出す。
を除冷した後、試料を成膜室から取り出す。
【００３２】次に、このシリコン窒化膜２５ｂの膜欠陥
修復のために、試料に対し、ヒーリング酸化を行う。こ
のヒーリング酸化は、これに限られないが、８５０℃の
温度のウエット酸素雰囲気で３０分間行う。
修復のために、試料に対し、ヒーリング酸化を行う。こ
のヒーリング酸化は、これに限られないが、８５０℃の
温度のウエット酸素雰囲気で３０分間行う。
【００３３】次に、このヒーリング酸化が済んだ試料上
に上部電極形成用薄膜として例えばドープドポリシリコ
ン２５ｙを成膜し（図４（Ｂ））、次いで、この膜を上
部電極の形状にパターニングすることで、上部電極２５
ｃを得ることができる（図４（Ｃ））。
に上部電極形成用薄膜として例えばドープドポリシリコ
ン２５ｙを成膜し（図４（Ｂ））、次いで、この膜を上
部電極の形状にパターニングすることで、上部電極２５
ｃを得ることができる（図４（Ｃ））。
【００３４】ここまでの工程が済むと、各メモリセルが
１キャパシタおよび１トランジスタで構成された半導体
メモリ素子の主要部が完成する。
１キャパシタおよび１トランジスタで構成された半導体
メモリ素子の主要部が完成する。
【００３５】
【実施例】次に、実施例によりこの発明をさらに説明す
る。
る。
【００３６】１．第１の実施例（ＩＳＮ処理時の成膜室
の真空度に関する実験） 先ずＩＳＮ処理時の成膜室の真空度を１６０Ｐａ、５３
３Ｐａ、８００Ｐａの３水準にそれぞれ設定し、それ以
外の条件、例えばＩＳＮ処理時間、処理条件、ＣＶＤ成
膜時間および成膜条件などを同じに設定して、上記実施
の形態で説明した手順で３水準の半導体素子を製造す
る。すなわち、図６の成膜条件のステップ５のＩＳＮ処
理時の成膜室の圧力を、１６０Ｐａ、５３３Ｐａ、８０
０Ｐａの３水準にそれぞれ設定して、３水準の半導体素
子を製造する。
の真空度に関する実験） 先ずＩＳＮ処理時の成膜室の真空度を１６０Ｐａ、５３
３Ｐａ、８００Ｐａの３水準にそれぞれ設定し、それ以
外の条件、例えばＩＳＮ処理時間、処理条件、ＣＶＤ成
膜時間および成膜条件などを同じに設定して、上記実施
の形態で説明した手順で３水準の半導体素子を製造す
る。すなわち、図６の成膜条件のステップ５のＩＳＮ処
理時の成膜室の圧力を、１６０Ｐａ、５３３Ｐａ、８０
０Ｐａの３水準にそれぞれ設定して、３水準の半導体素
子を製造する。
【００３７】次に、これら３水準の試料それぞれの下部
電極２５ａ上に形成されたシリコン窒化膜２５ｂの膜厚
と、ヒーリング酸化によってこのシリコン窒化膜２５ｂ
の表面に生じた酸化膜の膜厚とをそれぞれ測定する。
電極２５ａ上に形成されたシリコン窒化膜２５ｂの膜厚
と、ヒーリング酸化によってこのシリコン窒化膜２５ｂ
の表面に生じた酸化膜の膜厚とをそれぞれ測定する。
【００３８】この測定結果を、図８に示した。なお、こ
の図８において、横軸はＩＳＮ処理時の成膜室の真空
度、左縦軸は下部電極２５ａ上に形成されたシリコン窒
化膜２５ｂの膜厚、右縦軸はこのシリコン窒化膜２５ｂ
表面にヒーリング酸化時に生じた酸化膜（ヒーリング酸
化膜）の膜厚、棒グラフはシリコン窒化膜の膜厚デー
タ、折れ線グラフはヒーリング酸化膜の膜厚データであ
る。
の図８において、横軸はＩＳＮ処理時の成膜室の真空
度、左縦軸は下部電極２５ａ上に形成されたシリコン窒
化膜２５ｂの膜厚、右縦軸はこのシリコン窒化膜２５ｂ
表面にヒーリング酸化時に生じた酸化膜（ヒーリング酸
化膜）の膜厚、棒グラフはシリコン窒化膜の膜厚デー
タ、折れ線グラフはヒーリング酸化膜の膜厚データであ
る。
【００３９】図８から分かるように、ＩＳＮ処理時の成
膜室の圧力が１６０Ｐａ、５３３Ｐａ、８００Ｐａそれ
ぞれの場合、下部電極２５ａ上には膜厚が、５．４５ｎ
ｍ、５．４７ｎｍ、５．５４ｎｍというように同程度の
膜厚でシリコン窒化膜が形成されることが分かる。ま
た、このとき各水準のヒーリング酸化膜は１．３０ｎ
ｍ、１．２８ｎｍ、１．２７ｎｍというように何れも同
程度かつ薄いことが分かる。従って、下部電極上に形成
されるシリコン窒化膜の膜厚および耐酸化性は、この実
験条件の範囲では、ＩＳＮ処理時の成膜室の真空度に影
響されないことが分かる。
膜室の圧力が１６０Ｐａ、５３３Ｐａ、８００Ｐａそれ
ぞれの場合、下部電極２５ａ上には膜厚が、５．４５ｎ
ｍ、５．４７ｎｍ、５．５４ｎｍというように同程度の
膜厚でシリコン窒化膜が形成されることが分かる。ま
た、このとき各水準のヒーリング酸化膜は１．３０ｎ
ｍ、１．２８ｎｍ、１．２７ｎｍというように何れも同
程度かつ薄いことが分かる。従って、下部電極上に形成
されるシリコン窒化膜の膜厚および耐酸化性は、この実
験条件の範囲では、ＩＳＮ処理時の成膜室の真空度に影
響されないことが分かる。
【００４０】一方、これら３水準の試料についての、層
間絶縁膜２１上に形成されているシリコン窒化膜２５ｂ
の膜厚と、ヒーリング酸化によってこのシリコン窒化膜
２５ｂの表面に生じた酸化膜の膜厚とをそれぞれ測定す
る。
間絶縁膜２１上に形成されているシリコン窒化膜２５ｂ
の膜厚と、ヒーリング酸化によってこのシリコン窒化膜
２５ｂの表面に生じた酸化膜の膜厚とをそれぞれ測定す
る。
【００４１】この測定結果を、図９に示した。なお、こ
の図９において、横軸はＩＳＮ処理時の成膜室の真空
度、左縦軸は層間絶縁膜２１上に形成されたシリコン窒
化膜２５ｂの膜厚、右縦軸はこのシリコン窒化膜２５ｂ
表面にヒーリング酸化時に生じた酸化膜（ヒーリング酸
化膜）の膜厚、棒グラフはシリコン窒化膜の膜厚デー
タ、折れ線グラフはヒーリング酸化膜の膜厚データであ
る。
の図９において、横軸はＩＳＮ処理時の成膜室の真空
度、左縦軸は層間絶縁膜２１上に形成されたシリコン窒
化膜２５ｂの膜厚、右縦軸はこのシリコン窒化膜２５ｂ
表面にヒーリング酸化時に生じた酸化膜（ヒーリング酸
化膜）の膜厚、棒グラフはシリコン窒化膜の膜厚デー
タ、折れ線グラフはヒーリング酸化膜の膜厚データであ
る。
【００４２】図９から分かるように、ＩＳＮ処理時の成
膜室の圧力が１６０Ｐａ、５３３Ｐａ、８００Ｐａそれ
ぞれの場合、下部電極２５ａ上には膜厚が、２．０ｎ
ｍ、３．１ｎｍ、３．２ｎｍのシリコン窒化膜が形成さ
れる。すなわち、成膜室の真空度が５３３Ｐａ以上の水
準は、いずれも同程度の膜厚（３．１〜３．２ｎｍ）と
なりかつ１６０Ｐａの水準の場合の１．５倍の厚さのシ
リコン窒化膜が形成されることが分かる。また、各水準
のヒーリング酸化膜は５６ｎｍ、１．３５ｎｍ、１．５
７ｎｍである。すなわち、成膜室の真空度が５３３Ｐａ
以上の水準では、ヒーリング酸化膜の膜厚は、同程度
（１．３〜１．５ｎｍ）となりかつ１６０Ｐａの水準の
場合の５６分の１程度の膜厚にしかならないことが分か
る。
膜室の圧力が１６０Ｐａ、５３３Ｐａ、８００Ｐａそれ
ぞれの場合、下部電極２５ａ上には膜厚が、２．０ｎ
ｍ、３．１ｎｍ、３．２ｎｍのシリコン窒化膜が形成さ
れる。すなわち、成膜室の真空度が５３３Ｐａ以上の水
準は、いずれも同程度の膜厚（３．１〜３．２ｎｍ）と
なりかつ１６０Ｐａの水準の場合の１．５倍の厚さのシ
リコン窒化膜が形成されることが分かる。また、各水準
のヒーリング酸化膜は５６ｎｍ、１．３５ｎｍ、１．５
７ｎｍである。すなわち、成膜室の真空度が５３３Ｐａ
以上の水準では、ヒーリング酸化膜の膜厚は、同程度
（１．３〜１．５ｎｍ）となりかつ１６０Ｐａの水準の
場合の５６分の１程度の膜厚にしかならないことが分か
る。
【００４３】また、成膜室の真空度を４００Ｐａとした
別の実験での層間絶縁膜上に形成されたシリコン窒化膜
の膜厚は２．３ｎｍ程度であったので、これと、上記の
２．０ｎｍ、３．１ｎｍ、３．２ｎｍという膜厚とを、
ＩＳＮ処理時の成膜室の真空度に対してプロットする
と、図１０の様な関係が得られる。
別の実験での層間絶縁膜上に形成されたシリコン窒化膜
の膜厚は２．３ｎｍ程度であったので、これと、上記の
２．０ｎｍ、３．１ｎｍ、３．２ｎｍという膜厚とを、
ＩＳＮ処理時の成膜室の真空度に対してプロットする
と、図１０の様な関係が得られる。
【００４４】また、図１１、図１２は、ＩＳＮ処理時の
成膜室の真空度を５３３Ｐａとして製造した素子と、１
６０Ｐａとして製造した素子それぞれの、層間絶縁膜中
の配線部分について撮った走査型電子顕微鏡写真を、模
写した図である。いずれも、ワード線１９周辺に注目し
たものである。図１２から分かるように、真空度を１６
０Ｐａとした水準の場合、層間絶縁膜中のワード線（ポ
リシリコン配線）も酸化されて異常酸化膜１９ｘが生じ
ていることが判明した。
成膜室の真空度を５３３Ｐａとして製造した素子と、１
６０Ｐａとして製造した素子それぞれの、層間絶縁膜中
の配線部分について撮った走査型電子顕微鏡写真を、模
写した図である。いずれも、ワード線１９周辺に注目し
たものである。図１２から分かるように、真空度を１６
０Ｐａとした水準の場合、層間絶縁膜中のワード線（ポ
リシリコン配線）も酸化されて異常酸化膜１９ｘが生じ
ていることが判明した。
【００４５】これらを総合すると、ＩＳＮ処理時の成膜
室の真空度を５３３Ｐａ以上にすると、真空度を５３３
Ｐａ未満にする場合に比べて、層間絶縁膜上に厚い膜厚
の、かつ、耐酸化性に優れたシリコン窒化膜を形成でき
ることが分かる。
室の真空度を５３３Ｐａ以上にすると、真空度を５３３
Ｐａ未満にする場合に比べて、層間絶縁膜上に厚い膜厚
の、かつ、耐酸化性に優れたシリコン窒化膜を形成でき
ることが分かる。
【００４６】２．第２の実施例（キャパシタ容量等の電
気的特性に関する実験） ＩＳＮ処理時の成膜室の真空度を５３３Ｐａとした条件
で、上記の実施の形態で説明した製造手順で、キャパシ
タ誘電体膜の膜厚が５．０ｎｍ、５．５ｎｍ、６．０ｎ
ｍ、７．０ｎｍという４水準の素子を製造する。また、
ＩＳＮ処理時の成膜室の真空度を１６０Ｐａとした条件
でキャパシタ誘電体膜の膜厚が７．０ｎｍという水準の
素子を製造する。これら５つの水準の素子のキャパシタ
容量を測定する。その結果を、図１３に示す。
気的特性に関する実験） ＩＳＮ処理時の成膜室の真空度を５３３Ｐａとした条件
で、上記の実施の形態で説明した製造手順で、キャパシ
タ誘電体膜の膜厚が５．０ｎｍ、５．５ｎｍ、６．０ｎ
ｍ、７．０ｎｍという４水準の素子を製造する。また、
ＩＳＮ処理時の成膜室の真空度を１６０Ｐａとした条件
でキャパシタ誘電体膜の膜厚が７．０ｎｍという水準の
素子を製造する。これら５つの水準の素子のキャパシタ
容量を測定する。その結果を、図１３に示す。
【００４７】図１３から分かるように、真空度が５３３
Ｐａである４つの水準は膜厚に応じた適正なキャパシタ
容量を示している。また、ＩＳＮ処理時の成膜室の真空
度が１６０Ｐａ、５３３Ｐａの２つの水準同士のキャパ
シタ容量はいずれも、２０ｆＦ程度と同等の値である。
これらのことから、ＩＳＮ処理時の成膜室の真空度を高
圧化してもキャパシタ容量への悪影響は生じないことが
分かる。然も、既に説明した様に、高圧化すると耐酸化
性が向上するので、キャパシタ誘電体膜（シリコン窒化
膜）の薄膜化も図れるから、キャパシタ容量の増加を図
ることもできる。
Ｐａである４つの水準は膜厚に応じた適正なキャパシタ
容量を示している。また、ＩＳＮ処理時の成膜室の真空
度が１６０Ｐａ、５３３Ｐａの２つの水準同士のキャパ
シタ容量はいずれも、２０ｆＦ程度と同等の値である。
これらのことから、ＩＳＮ処理時の成膜室の真空度を高
圧化してもキャパシタ容量への悪影響は生じないことが
分かる。然も、既に説明した様に、高圧化すると耐酸化
性が向上するので、キャパシタ誘電体膜（シリコン窒化
膜）の薄膜化も図れるから、キャパシタ容量の増加を図
ることもできる。
【００４８】また、この第２の実施例で製造した５つの
水準の素子での、下部電極の配線抵抗（Ω／□）をそれ
ぞれ測定する。その結果を図１４に示す。各水準共に、
１２．９Ω／□程度の値を示している。従って、ＩＳＮ
処理時の成膜室の真空度を高圧化しても、下部電極への
悪影響は生じないことが分かる。
水準の素子での、下部電極の配線抵抗（Ω／□）をそれ
ぞれ測定する。その結果を図１４に示す。各水準共に、
１２．９Ω／□程度の値を示している。従って、ＩＳＮ
処理時の成膜室の真空度を高圧化しても、下部電極への
悪影響は生じないことが分かる。
【００４９】また、この第２の実施例で製造した５つの
水準の素子の各キャパシタに対してホールドタイム試験
を各水準に同様な条件で実施する。そして、その合格率
を算出する。その結果を図１５に示す。
水準の素子の各キャパシタに対してホールドタイム試験
を各水準に同様な条件で実施する。そして、その合格率
を算出する。その結果を図１５に示す。
【００５０】図１５から分かるように、ＩＳＮ処理時の
成膜室の真空度を５３３Ｐａとし、シリコン窒化膜２５
ｂの厚さを５．０ｎｍ、５．５ｎｍ、６．０ｎｍ、７．
０ｎｍとした各水準の場合、ホールド試験の合格率はい
ずれも９５％前後であることが分かる。これに対して、
ＩＳＮ処理時の成膜室の真空度を１６０Ｐａとし、シリ
コン窒化膜２５ｂの厚さを７．０ｎｍとした水準（比較
例）の場合、ホールド試験の合格率は８３％程度であ
り、実施例に比べて１２％程度も悪くなる。従って、こ
の発明の半導体素子の製造方法によれば、ホールドタイ
ム不良を低減する効果も得ることができる。
成膜室の真空度を５３３Ｐａとし、シリコン窒化膜２５
ｂの厚さを５．０ｎｍ、５．５ｎｍ、６．０ｎｍ、７．
０ｎｍとした各水準の場合、ホールド試験の合格率はい
ずれも９５％前後であることが分かる。これに対して、
ＩＳＮ処理時の成膜室の真空度を１６０Ｐａとし、シリ
コン窒化膜２５ｂの厚さを７．０ｎｍとした水準（比較
例）の場合、ホールド試験の合格率は８３％程度であ
り、実施例に比べて１２％程度も悪くなる。従って、こ
の発明の半導体素子の製造方法によれば、ホールドタイ
ム不良を低減する効果も得ることができる。
【００５１】また、この発明の半導体素子の製造方法で
は、ＩＳＮ処理時の成膜室の真空度を従来（１６０Ｐ
ａ）に比べて高圧側にしている。そのため、ＩＳＮ処理
雰囲気に含まれるアンモニアガスは従来に比べて多いの
で、アンモニアガスが分解した時に生じる水素の量も増
加すると考えられる。そのため、この水素による試料の
アニール効果を期待することもできる。
は、ＩＳＮ処理時の成膜室の真空度を従来（１６０Ｐ
ａ）に比べて高圧側にしている。そのため、ＩＳＮ処理
雰囲気に含まれるアンモニアガスは従来に比べて多いの
で、アンモニアガスが分解した時に生じる水素の量も増
加すると考えられる。そのため、この水素による試料の
アニール効果を期待することもできる。
【００５２】また、シリコン窒化膜の層間絶縁膜上に形
成される部分の膜厚を厚くできるので、層間絶縁膜中に
含まれる不純物が外部に拡散する現象（外方拡散）を低
減できる。
成される部分の膜厚を厚くできるので、層間絶縁膜中に
含まれる不純物が外部に拡散する現象（外方拡散）を低
減できる。
【００５３】３．第３の実施例（ＩＳＮ処理時間に関す
る実験） 次に、ＩＳＮ処理時間と、層間絶縁膜上に形成されるシ
リコン窒化膜の膜厚との関係について説明する。
る実験） 次に、ＩＳＮ処理時間と、層間絶縁膜上に形成されるシ
リコン窒化膜の膜厚との関係について説明する。
【００５４】ＩＳＮ処理時の成膜室の真空度を１６０Ｐ
ａとし、ＩＳＮ処理時間を３０分、６０分、９０分、１
２０分とそれぞれ違えた４つの条件で、上記の実施の形
態で説明した手順で４つの水準の素子を作成する。ただ
し、ＩＳＮ処理後のＣＶＤの時間は、成膜室に入れたモ
ニタ用のシリコンウエハ上に５．５ｎｍのシリコン窒化
膜が成長する時間とする。
ａとし、ＩＳＮ処理時間を３０分、６０分、９０分、１
２０分とそれぞれ違えた４つの条件で、上記の実施の形
態で説明した手順で４つの水準の素子を作成する。ただ
し、ＩＳＮ処理後のＣＶＤの時間は、成膜室に入れたモ
ニタ用のシリコンウエハ上に５．５ｎｍのシリコン窒化
膜が成長する時間とする。
【００５５】この様な条件で形成した４つの水準の素子
での、層間絶縁膜上のシリコン窒化膜２５ｂの膜厚をそ
れぞれ測定する。その結果を図１６に示した。
での、層間絶縁膜上のシリコン窒化膜２５ｂの膜厚をそ
れぞれ測定する。その結果を図１６に示した。
【００５６】図１６から分かるように、ＩＳＮ処理時間
が９０分を越えると、ＩＳＮ処理時間の値に関わらず、
層間絶縁膜上に形成されるシリコン窒化膜の膜厚は３．
０ｎｍ程度になる。然も、９０分未満の場合より厚いシ
リコン窒化膜を形成することができる。従って、ＩＳＮ
処理時間をパラメータとしてシリコン窒化膜を形成した
場合に、シリコン窒化膜の層間絶縁膜上に形成される部
分の膜厚が飽和する前処理時間を予め調べておき、この
飽和時間（図１６の例では９０分）より長い時間をＩＳ
Ｎ処理のための時間とすることは、層間絶縁膜上にシリ
コン窒化膜を厚く形成する手段として意味があることが
分かる。
が９０分を越えると、ＩＳＮ処理時間の値に関わらず、
層間絶縁膜上に形成されるシリコン窒化膜の膜厚は３．
０ｎｍ程度になる。然も、９０分未満の場合より厚いシ
リコン窒化膜を形成することができる。従って、ＩＳＮ
処理時間をパラメータとしてシリコン窒化膜を形成した
場合に、シリコン窒化膜の層間絶縁膜上に形成される部
分の膜厚が飽和する前処理時間を予め調べておき、この
飽和時間（図１６の例では９０分）より長い時間をＩＳ
Ｎ処理のための時間とすることは、層間絶縁膜上にシリ
コン窒化膜を厚く形成する手段として意味があることが
分かる。
【００５７】また、この４つの水準のうちの、ＩＳＮ処
理時間を３０分とした水準と、９０分とした水準それぞ
れの、ヒーリング酸化膜について検討する。すなわち、
シリコン窒化膜をヒーリング酸化した後の、下部電極上
のシリコン窒化膜部分に生じたヒーリング酸化膜の膜厚
を、これら２水準についてそれぞれ測定する。
理時間を３０分とした水準と、９０分とした水準それぞ
れの、ヒーリング酸化膜について検討する。すなわち、
シリコン窒化膜をヒーリング酸化した後の、下部電極上
のシリコン窒化膜部分に生じたヒーリング酸化膜の膜厚
を、これら２水準についてそれぞれ測定する。
【００５８】その測定結果を図１７、図１８にそれぞれ
示す。ただし、図１７、１８では、シリコン窒化膜の膜
厚も併せて示してある。然も、図１７は下部電極上のシ
リコン窒化膜の膜厚およびヒーリング酸化膜の膜厚につ
いてのデータ、図１８は層間絶縁膜上のシリコン窒化膜
の膜厚およびヒーリング酸化膜の膜厚についてのデータ
をそれぞれ示した図である。なお、何れの図も、横軸は
ＩＳＮ処理時間、左縦軸はシリコン窒化膜の膜厚、右縦
軸はヒーリング酸化膜の膜厚、棒グラフはシリコン窒化
膜の膜厚データ、折れ線グラフはヒーリング酸化膜の膜
厚データである。
示す。ただし、図１７、１８では、シリコン窒化膜の膜
厚も併せて示してある。然も、図１７は下部電極上のシ
リコン窒化膜の膜厚およびヒーリング酸化膜の膜厚につ
いてのデータ、図１８は層間絶縁膜上のシリコン窒化膜
の膜厚およびヒーリング酸化膜の膜厚についてのデータ
をそれぞれ示した図である。なお、何れの図も、横軸は
ＩＳＮ処理時間、左縦軸はシリコン窒化膜の膜厚、右縦
軸はヒーリング酸化膜の膜厚、棒グラフはシリコン窒化
膜の膜厚データ、折れ線グラフはヒーリング酸化膜の膜
厚データである。
【００５９】図１７から分かるように、下部電極上に関
しては、ＩＳＮ処理時間を違えてもヒーリング酸化膜の
膜厚はほぼ同じ値になる。ところが、図１８から分かる
ように、層間絶縁膜上に関しては、ＩＳＮ処理時間が３
０分であるとヒーリング酸化膜の膜厚は５６ｎｍとな
り、ＩＳＮ処理時間が９０分であると、同膜厚は約１．
０ｎｍというように５６分の１まで薄くできる。すなわ
ち、耐酸化性を向上させることができる。
しては、ＩＳＮ処理時間を違えてもヒーリング酸化膜の
膜厚はほぼ同じ値になる。ところが、図１８から分かる
ように、層間絶縁膜上に関しては、ＩＳＮ処理時間が３
０分であるとヒーリング酸化膜の膜厚は５６ｎｍとな
り、ＩＳＮ処理時間が９０分であると、同膜厚は約１．
０ｎｍというように５６分の１まで薄くできる。すなわ
ち、耐酸化性を向上させることができる。
【００６０】従って、シリコン窒化膜の耐酸化性を向上
させる意味でも、ＩＳＮ処理時間をある時間（図１６の
例では９０分）以上にするのが好ましいことが分かる。
させる意味でも、ＩＳＮ処理時間をある時間（図１６の
例では９０分）以上にするのが好ましいことが分かる。
【００６１】上述においては、この発明の半導体素子の
製造方法の実施の形態および実施例について説明した。
しかし、この発明は上述の実施の形態および実施例に何
ら限定されるものではなく多くの変形および変更を加え
ることができる。
製造方法の実施の形態および実施例について説明した。
しかし、この発明は上述の実施の形態および実施例に何
ら限定されるものではなく多くの変形および変更を加え
ることができる。
【００６２】例えば、この発明の製造方法を適用出来る
半導体素子は図１を用いて説明した素子に何ら限定され
ず、キャパシタ誘電体膜としてシリコン窒化膜を用いた
キャパシタを層間絶縁膜上に具える半導体素子の製造に
広く適用することができる。また、上述においては、ア
ンモニアガスと併用するシリコン系薄膜形成用ガスとし
てＳｉＨ2 Ｃｌ2 を用いたが、シリコン系薄膜形成用ガ
スはこれに限られず、他の好適なガスを用いても良い。
半導体素子は図１を用いて説明した素子に何ら限定され
ず、キャパシタ誘電体膜としてシリコン窒化膜を用いた
キャパシタを層間絶縁膜上に具える半導体素子の製造に
広く適用することができる。また、上述においては、ア
ンモニアガスと併用するシリコン系薄膜形成用ガスとし
てＳｉＨ2 Ｃｌ2 を用いたが、シリコン系薄膜形成用ガ
スはこれに限られず、他の好適なガスを用いても良い。
【００６３】また、上述においては、ＩＳＮ処理を実施
する装置およびシリコン窒化膜を形成する装置として減
圧式かつホットウオール型のＣＶＤ装置を用いる例を説
明したが、装置はこれに限られない。ＩＳＮ処理を実施
する装置およびシリコン窒化膜を形成する装置として、
高圧酸化炉と同構造の窒化炉、または、コールドウオー
ル型のＲＴＰ（ラピッド・サーマル・ナイトライド）装
置を用いた場合も、上記実施例と同様な効果が期待でき
る。
する装置およびシリコン窒化膜を形成する装置として減
圧式かつホットウオール型のＣＶＤ装置を用いる例を説
明したが、装置はこれに限られない。ＩＳＮ処理を実施
する装置およびシリコン窒化膜を形成する装置として、
高圧酸化炉と同構造の窒化炉、または、コールドウオー
ル型のＲＴＰ（ラピッド・サーマル・ナイトライド）装
置を用いた場合も、上記実施例と同様な効果が期待でき
る。
【００６４】
【発明の効果】上述した説明から明らかなように、この
発明の半導体素子の製造方法によれば、キャパシタ誘電
体膜としてシリコン窒化膜を含むキャパシタを、層間絶
縁膜上に具える、半導体素子を製造するに当たり、層間
絶縁膜上にシリコン系材料から成る下部電極を形成する
工程と、下部電極を形成した試料を成膜室内に入れ、成
膜室を減圧かつアンモニアガス雰囲気にした状態で試料
に熱を加える前処理をした後、成膜室内にアンモニアガ
スおよびシリコン系薄膜形成用ガスを導入して、下部電
極上および前記層間絶縁膜上にシリコン窒化膜を形成す
る工程とを含み、かつ、前処理時の成膜室の真空度を５
３３Ｐａ以上とすることおよびまたは前処理時間を上述
した飽和時間より長い時間とする。
発明の半導体素子の製造方法によれば、キャパシタ誘電
体膜としてシリコン窒化膜を含むキャパシタを、層間絶
縁膜上に具える、半導体素子を製造するに当たり、層間
絶縁膜上にシリコン系材料から成る下部電極を形成する
工程と、下部電極を形成した試料を成膜室内に入れ、成
膜室を減圧かつアンモニアガス雰囲気にした状態で試料
に熱を加える前処理をした後、成膜室内にアンモニアガ
スおよびシリコン系薄膜形成用ガスを導入して、下部電
極上および前記層間絶縁膜上にシリコン窒化膜を形成す
る工程とを含み、かつ、前処理時の成膜室の真空度を５
３３Ｐａ以上とすることおよびまたは前処理時間を上述
した飽和時間より長い時間とする。
【００６５】そのため、シリコン窒化膜の層間絶縁膜上
に形成される部分の膜厚を従来より厚い膜厚にできる。
そのため、層間絶縁膜上のシリコン窒化膜部分の耐酸化
性が向上するので、シリコン窒化膜形成後のヒーリング
酸化時に、層間絶縁膜下の配線などが異常酸化されるこ
とを防止することができる。
に形成される部分の膜厚を従来より厚い膜厚にできる。
そのため、層間絶縁膜上のシリコン窒化膜部分の耐酸化
性が向上するので、シリコン窒化膜形成後のヒーリング
酸化時に、層間絶縁膜下の配線などが異常酸化されるこ
とを防止することができる。
【図１】この発明の製造方法を適用して好適な半導体素
子の一例を説明する図である。
子の一例を説明する図である。
【図２】キヤパシタ構造を説明する図である。
【図３】製造方法の実施の形態を説明する工程図であ
る。
る。
【図４】製造方法の実施の形態を説明する図３に続く工
程図である。
程図である。
【図５】減圧ＣＶＤ装置の説明図である。
【図６】成膜条件、ガス流量や成膜室の真空度などを示
した図である。
した図である。
【図７】成膜条件、特に温度プロファイルを説明する図
である。
である。
【図８】ＩＳＮ処理時の成膜室の真空度の影響を説明す
る図であり、特に下部電極上のシリコン窒化膜およびヒ
ーリング酸化膜への影響を説明する図である。
る図であり、特に下部電極上のシリコン窒化膜およびヒ
ーリング酸化膜への影響を説明する図である。
【図９】ＩＳＮ処理時の成膜室の真空度の影響を説明す
る図であり、特に層間絶縁膜上のシリコン窒化膜および
ヒーリング酸化膜への影響を説明する図である。
る図であり、特に層間絶縁膜上のシリコン窒化膜および
ヒーリング酸化膜への影響を説明する図である。
【図１０】ＩＳＮ処理時の成膜室の真空度と、層間絶縁
膜上のシリコン窒化膜の膜厚との関係をまとめた図であ
る。
膜上のシリコン窒化膜の膜厚との関係をまとめた図であ
る。
【図１１】ＩＳＮ処理時の成膜室の真空度が５３３Ｐａ
の場合（実施例）の層間絶縁膜下の配線の様子を撮影し
た走査型電子顕微鏡写真を模写した図である。
の場合（実施例）の層間絶縁膜下の配線の様子を撮影し
た走査型電子顕微鏡写真を模写した図である。
【図１２】ＩＳＮ処理時の成膜室の真空度が１６０Ｐａ
の場合（比較例）の層間絶縁膜下の配線の様子を撮影し
た走査型電子顕微鏡写真を模写した図である。
の場合（比較例）の層間絶縁膜下の配線の様子を撮影し
た走査型電子顕微鏡写真を模写した図である。
【図１３】ＩＳＮ処理時の成膜室の真空度、シリコン窒
化膜の膜厚およびキャパシタ容量相互の関係を説明する
図である。
化膜の膜厚およびキャパシタ容量相互の関係を説明する
図である。
【図１４】ＩＳＮ処理時の成膜室の真空度、シリコン窒
化膜の膜厚および下部電極の配線抵抗相互の関係を説明
する図である。
化膜の膜厚および下部電極の配線抵抗相互の関係を説明
する図である。
【図１５】ＩＳＮ処理時の成膜室の真空度、シリコン窒
化膜の膜厚およびホールドタイム試験の合格率相互の関
係を説明する図である。
化膜の膜厚およびホールドタイム試験の合格率相互の関
係を説明する図である。
【図１６】ＩＳＮ処理時間と、層間絶縁膜上のシリコン
窒化膜の膜厚との関係をまとめた図である。
窒化膜の膜厚との関係をまとめた図である。
【図１７】ＩＳＮ処理時間の影響を説明する図であり、
特に下部電極上のシリコン窒化膜およびヒーリング酸化
膜への影響を説明する図である。
特に下部電極上のシリコン窒化膜およびヒーリング酸化
膜への影響を説明する図である。
【図１８】ＩＳＮ処理時間の影響を説明する図であり、
特に層間絶縁膜上のシリコン窒化膜およびヒーリング酸
化膜への影響を説明する図である。
特に層間絶縁膜上のシリコン窒化膜およびヒーリング酸
化膜への影響を説明する図である。
１０：半導体素子（半導体メモリ素子） １１：半導体基板 １３：スイッチング素子 １５：素子間分離用絶縁膜 １７：ビット線 １９：ワード線 ２１：層間絶縁膜 ２３：コンタクトホール ２５：キャパシタ ２５ａ：下部電極 ２５ｂ：キャパシタ誘電体膜 ２５ｂａ：ＩＳＮ処理由来のシリコン窒化膜 ２５ｂｂ：ＣＶＤ処理由来のシリコン窒化膜 ２５ｃ：上部電極 ２５ｘ：下部電極形成用薄膜 ２５ｙ：上部電極形成用薄膜 ２７：コンタクトホール内配線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−8359（ＪＰ，Ａ) 特開 平８−45927（ＪＰ，Ａ) 特開 平５−175423（ＪＰ，Ａ) 特開 平10−284480（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/318 H01L 21/822 H01L 27/04 H01L 27/108
Claims (6)
- 【請求項１】 キャパシタ誘電体膜としてシリコン窒化
膜を含むキャパシタを、層間絶縁膜上に具える、半導体
素子を製造する方法において、 層間絶縁膜上にシリコン系材料から成る下部電極を形成
する工程と、 該下部電極を形成した試料を成膜室内に入れ、該成膜室
を減圧かつアンモニアガス雰囲気にした状態で前記試料
に熱を加える前処理をした後、該成膜室内にアンモニア
ガスおよびシリコン系薄膜形成用ガスを導入して、前記
下部電極上および前記層間絶縁膜上にシリコン窒化膜を
形成する工程とを含み、 前記前処理時の前記成膜室の真空度を５３３Ｐａ以上か
つ１３３３Ｐａ以下とすることを特徴とする半導体素子
の製造方法。 - 【請求項２】 キャパシタ誘電体膜としてシリコン窒化
膜を含むキャパシタを、層間絶縁膜上に具える、半導体
素子を製造する方法において、 層間絶縁膜上にシリコン系材料から成る下部電極を形成
する工程と、 該下部電極を形成した試料を成膜室内に入れ、該成膜室
を減圧かつアンモニアガス雰囲気にした状態で前記試料
に熱を加える前処理をした後、該成膜室内にアンモニア
ガスおよびシリコン系薄膜形成用ガスを導入して、前記
下部電極上および前記層間絶縁膜上にシリコン窒化膜を
形成する工程とを含み、 前記前処理時間をパラメータとして前記シリコン窒化膜
を形成した場合に、該シリコン窒化膜の前記層間絶縁膜
上に形成される部分の膜厚が飽和する前処理時間を予め
調べておき、該飽和する前処理時間より長い時間を前記
前処理のための時間とすることを特徴とする半導体素子
の製造方法。 - 【請求項３】 キャパシタ誘電体膜としてシリコン窒化
膜を含むキャパシタを、層間絶縁膜上に具える、半導体
素子を製造する方法において、 層間絶縁膜上にシリコン系材料から成る下部電極を形成
する工程と、 該下部電極を形成した試料を成膜室内に入れ、該成膜室
を減圧かつアンモニアガス雰囲気にした状態で前記試料
に熱を加える前処理をした後、該成膜室内にアンモニア
ガスおよびシリコン系薄膜形成用ガスを導入して、前記
下部電極上および前記層間絶縁膜上にシリコン窒化膜を
形成する工程とを含み、 前記前処理時の前記成膜室の真空度を５３３Ｐａ以上か
つ１３３３Ｐａ以下とし、および、 前記前処理時間をパラメータとして前記シリコン窒化膜
を形成した場合に、該シリコン窒化膜の前記層間絶縁膜
上に形成される部分の膜厚が飽和する前処理時間を予め
調べておき、該飽和する前処理時間より長い時間を前記
前処理のための時間とすることを特徴とする半導体素子
の製造方法。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体素子の製造方法において、 前記半導体素子が、前記層間絶縁膜上に形成された前記
キャパシタと、前記層間絶縁膜下に形成されたスイッチ
ング素子と、前記層間絶縁膜に形成されたコンタクトホ
ールと、該コンタクトホール内に設けられ前記スイッチ
ング素子および前記キャパシタ間を接続しているコンタ
クトホール内配線とを含むメモリセルを多数具えた半導
体メモリ素子であることを特徴とする半導体素子の製造
方法。 - 【請求項５】 請求項１〜３のいずれか１項に記載の半
導体素子の製造方法において、さらに、 前記シリコン窒化膜を形成した試料をヒーリング酸化す
る工程を含むことを特徴とする半導体素子の製造方法。 - 【請求項６】 請求項１〜３のいずれか１項に記載の半
導体素子の製造方法において、 下部電極を構成するための前記シリコン系材料としてポ
リシリコンを用い、 前記シリコン系薄膜形成用ガスとしてＳｉＨ2 Ｃｌ2 を
用いることを特徴とする半導体素子の製造方法。
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