CN103811079B - 半导体器件的测试方法和半导体测试装置 - Google Patents

Abstract

公开了半导体器件的测试方法和半导体测试装置。该测试方法包括：提供半导体器件，该半导体器件具有包括有源区和隔离区的衬底、包括在有源区上的栅极绝缘层和栅极、在有源区中的结区、和连接到结区的电容器的易失性器件存储单元、以及在隔离区上的穿过栅极；向栅极提供第一测试电压并且向穿过栅极提供大于第一测试电压的第二测试电压以恶化栅极绝缘层的界面缺陷；以及测量易失性器件存储单元的保持特性。

Description

半导体器件的测试方法和半导体测试装置

相关申请的交叉引用

本申请要求于2012年11月12日提交到韩国知识产权局的韩国专利申请第10-2012-0127567号专利的优先权，并且其内容通过引用全面包括于此。

技术领域

本发明构思的示例实施例涉及半导体器件的测试方法和/或半导体测试装置。

背景技术

动态随机存取存储器（DRAM）单元包括用于存储电荷的电容器和存取电容器的晶体管。随着时间的推移，存储在电容器中的电荷（即，数据）可能会丢失。

可变保持时间（VRT）存储单元是数据保持时间（即，电荷保持时间）不恒定的存储单元。在现有技术中，通过向DRAM存储单元写入数据并且经过一段具体时间之后多次测试数据是否丢失来检测VRT存储单元。即使在第一测试周期中DRAM存储单元被确定为正常存储单元，也可能在第二测试周期中由于数据丢失而被确定为缺陷存储单元。在重复地执行测试之后，表现出变化的测试结果的DRAM存储单元被确定为VRT存储单元。

然而，如上所述，因为VRT存储单元的数据保持时间不恒定，所以即使在两个测试周期中DRAM存储单元都被确定为正常存储单元，也可能在第三测试周期中被确定为缺陷存储单元。

因此，根据现有技术的测试方法，很难排除数据保持时间变化的全部VRT存储单元。此外，由于多次重复执行测试以获得大量重复测试中的最佳值，从而可能不合期望地延长测试时间。

发明内容

本发明构思的一些示例的实施例提供能够在较短的测试时间内确定VRT存储单元的半导体器件的测试方法。

本发明构思的一些示例的实施例提供能够在较短的测试时间内确定VRT存储单元的半导体测试装置。

在一个示例实施例中，一种测试方法包括：提供一种半导体器件，该半导体器件具有：包括有源区和隔离区的衬底，包括在有源区上的栅极绝缘层和栅极的易失性器件存储单元，在有源区中的结区，连接到结区的电容器，以及形成在隔离区上的穿过栅极；向栅极提供第一测试电压并且向穿过栅极提供大于第一测试电压的第二测试电压以恶化栅极绝缘层的界面缺陷；以及测量易失性器件单元的保持特性。

在一个示例实施例中，一种测试方法包括：提供包括多条字线的半导体器件，每条字线连接到一个或多个易失性器件存储单元；向多条字线当中的第一字线提供第一测试电压并且向所述多条字线当中的第二字线提供大于第一测试电压的第二测试电压，第二字线直接紧邻第一字线以恶化与连接到第一字线的易失性器件存储单元的数据保持相关联的缺陷；并且测量连接到第一字线的易失性器件存储单元的一个或多个保持特性。

在一个示例实施例中，一种半导体测试装置包括：支架，被配置成支撑半导体器件，该半导体器件具有包括有源区和隔离区的衬底、易失性器件存储单元，其包括形成在有源区中的栅极绝缘层和栅极、有源区中的结区、连接到结区的电容器、以及形成在隔离区中的穿过栅极；测试电压生成器，被配置成向栅极提供第一测试电压并且向穿过栅极提供大于第一测试电压的第二测试电压以恶化栅极绝缘层的界面缺陷；以及测量器，被配置成测量易失性器件存储单元的保持特性。

在一个示例实施例中，一种测试方法包括：向易失性器件存储单元的第一栅极施加第一电压，易失性器件存储单元在半导体器件中的衬底的有源区中并且包括栅极绝缘层和第一栅极，所述衬底包括有源区和隔离区，在有源区上的结区和连接到结区的电容器；向衬底的隔离区中的穿过栅极施加第二电压，第一电压小于第二电压；以及测量易失性器件存储单元的保持特性。

附图说明

通过参考附图详细描述本发明构思的优选示例实施例，本发明构思的示例实施例的上述及其他特征和优点将变得更加清楚，其中：

图1是示出根据本发明构思的一些示例实施例的半导体器件的测试方法的流程图；

图2是能够应用图1中示出的测试方法的半导体器件的电路图；

图3是图2中示出的半导体器件的布局图；

图4是沿图3的线IV-IV截取的剖视图；

图5是示出图1中示出的测试方法的剖视图；

图6是能够应用根据本发明构思的一些示例实施例的半导体器件的测试方法的示例半导体器件的布局图；

图7是能够应用根据本发明构思的一些示例实施例的半导体器件的测试方法的另一个示例半导体器件的布局图；

图8是能够应用根据本发明构思的一些示例实施例的半导体器件的测试方法的再一个示例半导体器件的布局图；

图9是能够应用根据本发明构思的一些示例实施例的半导体器件的测试方法的又一个示例半导体器件的布局图；

图10到图12是用于解释根据本发明构思的一些示例实施例的半导体器件的测试方法的流程图；以及

图13是根据本发明构思的一些示例实施例的半导体测试装置的框图。

具体实施方式

通过参考以下的一些示例实施例和附图的具体描述，本发明构思的优点和特征和/或实现本发明构思的方法将更加容易理解。然而，本发明构思可以以许多不同的形式来具体实现，并且不应被解释为局限于在这里阐述的示例实施例。相反，提供这些实施例是为了使本公开全面和完整，并且充分向本领域技术人员传达本发明构思的示例实施例的概念，而本示例实施例的范围仅由权利要求来限定。应当理解，当一个元素或层被称为在另一个元素或层“之上”、或者“连接”或“耦接”到另一个元素或层时，所述一个元素或层可以直接在另一个元素或层之上、或者直接连接或耦接到另一个元素或层，或者也可以存在居间的元素或层。

例如，应当理解，当说到一个元素向另一个元素“传送或输出”数据或信号时，该元素可以向另一个元素直接“传送或输出”数据或信号，或者可以通过至少一个其它元素向另一个元素“传送或输出”数据或信号。

如在这里所使用的，术语“和/或”包括一个或多个相关联的列出项目中的任意和全部的组合。

在以下示例实施例中，示例易失性器件存储单元针对动态随机存取存储器（DRAM）单元，但是示例实施例不局限于此。示例易失性器件存储单元可以是静态随机存取存储器（SRAM）单元。

下文中，将参照图1到图5描述根据构思的示例实施例的半导体器件的测试方法。

图1是示出根据本发明构思的一些示例实施例的半导体器件的测试方法的流程图，图2是能够应用图1中示出的测试方法的半导体器件的电路图，图3是图2中示出的半导体器件的布局图，图4是沿图3的线IV-IV截取的剖视图，以及图5是示出图1中示出的测试方法的剖视图。

将参照图2到图4描述将要测试的半导体器件1。半导体器件1可以是动态随机存取存储器（DRAM），但是示例实施例不局限于此。

如图2中所示，半导体器件1包括多条字线（例如，WL0到WL5）和多条位线（例如，BL0到BL2）。半导体器件1还包括电连接到字线WL0到WL5以及位线BL0到BL2的存储单元（例如，MC1和MC2）。存储单元MC1和MC2中的每一个可以包括存储电荷的电容器C1和C2，以及控制对电容器C1和C2的存取的存取晶体管TR1和TR2。如图2中所示，可以共享存取晶体管TR1的源极和存取晶体管TR2的源极。

如图3和图4中所示，通过在衬底110中形成隔离区205来定义单位有源区（unitactive region）（例如，ACT1到ACT3）。例如，单位有源区ACT1到ACT3可以沿第一方向DR1延伸，字线WL0到WL5可以沿相对于第一方向DR1形成锐角的第二方向DR2延伸，而位线BL0到BL2可以沿相对于第一方向DR1形成锐角的第三方向DR3延伸。图3中示出的布局可以是6F2存储单元结构布局。

这里，当说道“特定方向和形成角度的另一个特定方向”时，在这里使用的术语“角度”指的是由彼此交叉的两个方向形成的两个角度中的较小的角度，例如，当由彼此交叉的两个方向形成的角度为120°和60°时的60°。因此，如图3中所示，由第一方向DR1和第二方向DR2形成的角度是θ1，而由第一方向DR1和第三方向DR3形成的角度是θ2。

如上所述，θ1和/或θ2是锐角的原因是为了获得位线接触与存储节点接触之间的最大距离，该位线接触连接单位有源区ACT1到ACT3和位线BL0到BL2，该存储节点接触连接单位有源区ACT1到ACT3和电容器（未示出）。例如，θ1和θ2可以是45°和45°、30°和60°、或60°和30°，但是示例实施例不局限于此。

两条字线（例如，WL1和WL2）中的一条（即，栅极140或栅极240）可以形成以交叉一个单位有源区（例如，ACT2）。因此，两个存取晶体管可以形成在单位有源区（例如，ACT2）中。

如图3中所示，单位有源区ACT1到ACT3彼此间隔。此外，多条字线WL0到WL5和多条位线BL0到BL2被排列为彼此交叉。因此，与另一个单位有源区ACT2交叉的字线WL2可以被布置在一个单位有源区ACT1周围。关于单位有源区ACT1，接近单位有源区ACT1的、穿过单位有源区ACT1的字线WL2被称作穿过栅极（passing gate）240。在图3中示出的布局中，一个穿过栅极位于相邻的单位有源区ACT1和ACT3之间。

如图4中所示，栅极绝缘层130可以沿形成在衬底110中的第一沟槽120的侧壁和底面形成。栅极绝缘层130可以不形成在衬底110的顶面上。栅极140可以形成在第一沟槽120中以便填充第一沟槽120的部分，而不完全填充第一沟槽120。例如，栅极140可以是凹槽形式。栅极140可以由诸如金属或多晶硅的导电材料组成。覆盖层150可以形式在栅极140上以填充第一沟槽120。

用作源极/漏极的结区161和163可以形成在栅极130的两侧上。虽然未示出，但是位线接触可以形成在结区163上，而存储节点接触可以形成在结区161上。

穿过栅极240可以布置在隔离区205中。例如，栅极绝缘层230可以沿形成在衬底110中的第二沟槽220的侧壁和底面形成。栅极绝缘层230可以不形成在衬底110的顶面上。穿过栅极240可以形成在第二沟槽220中以便填充第二沟槽220的部分而不完全地填充第二沟槽220。例如，穿过栅极240可以是凹槽形式。穿过栅极240可以由诸如金属或多晶硅的导电材料组成。覆盖层250可以形成在穿过栅极240上以填充第二沟槽220。

参照图1、图4和图5，数据1写入目标易失性器件存储单元（例如，第N存储单元，其中N是自然数）（S10）。这里，数据1可以指的是电荷被存储在易失性器件存储单元的电容器中。

接下来，向栅极130提供第一测试电压Vg并且向穿过栅极230提供第二测试电压Vpg（S20）。例如，使用第一测试电压Vg和第二测试电压Vpg恶化栅极绝缘层130的界面。也就是说，激活了存在于栅极绝缘层130的界面中的缺陷135。

第一测试电压Vg可以是负电压。第二测试电压Vpg也可以是负电压。如果第一测试电压Vg是负电压，则存取晶体管TR1处于截止状态。在这种情况下，泄漏电流迅速发生并且可以降低测量保持特性所需的时间（S30）。因为漏电压（Vd）由于泄漏电流而随着时间降低，第一测试电压Vg相应地降低。

第一测试电压Vg的绝对值可以大于第二测试电压Vpg的绝对值。可以彼此独立地控制第一测试电压Vg和第二测试电压Vpg。第一测试电压Vg的绝对值可以大于第二测试电压Vpg的绝对值以允许电场在栅极处集中并且感生将要捕获的电子。

例如，第一测试电压Vg可以是-3.8V，并且第二测试电压Vpg可以是-1.3V。

根据本发明构思的示例实施例的半导体器件的测试方法还可以包括向衬底110提供大于第一测试电压Vg的第三测试电压Vb。第三测试电压Vb的值可以与第二测试电压Vpg的值相同。例如，第三测试电压Vb可以是-1.3V。

如果第三测试电压Vb和第二测试电压Vpg具有相同值，则在穿过栅极240下不生成不必要的电场。因此，可以测量更精确的特性。

同时，可变保持时间（VRT）存储单元可以具有存在于栅极绝缘层130的界面中的缺陷135。如果CRT存储单元具有缺陷，则泄漏电流可以通过陷阱辅助穿隧（TAT）发生。例如，在栅极绝缘层130的界面中具有缺陷135的易失性器件存储单元可以具有较短的保持时间tRET。然而，即使存在界面缺陷135，例如，也可以通过与H原子成键（bonding）来去激活缺陷135。因此，具有去激活的界面缺陷135的VRT存储单元可以保持正常的保持时间tRET。然而，如果与缺陷135成键的H原子变得与缺陷135相分离，则VRT存储单元可以具有较短的保持时间tRET。因此，VRT存储单元可以不具有恒定的保持时间tRET。

此外，如果提供第一测试电压Vg和第二测试电压Vpg，则可以在隔离区205中的界面中捕获电子。在隔离区205中捕获的电子也可能提高泄漏电流。

在根据本发明构思的一些示例实施例的半导体器件的测试方法中，提供第一测试电压Vg和第二测试电压Vpg，从而有意地从缺陷135分离H原子以激活界面缺陷135。此外，还可以将电子有意地捕获到隔离区205中。

即使提供了第一测试电压Vg和第二测试电压Vpg，也可以将正常的易失性器件存储单元保持较长的保持时间tRET。然而，通过第一测试电压Vg和第二测试电压Vpg以及在隔离区205中捕获的电子，VRT存储单元可以具有激活的界面缺陷135。因此，VRT存储单元可以具有提高的泄漏电流。

接下来，测量保持特性（S30）。

可以通过测量易失性器件存储单元的保持时间tRET来测量保持特性，但是示例实施例不局限于此。例如，可以通过测量易失性器件存储单元的泄漏电流来测量保持特性。

步骤S40确定测量的保持特性是否通过（pass）预先定义的标准。

例如，确定测量的保持时间tRET是否比预置参考时间长。如果保持时间tRET比预置参考时间长，则确定测试的存储单元是合格存储单元（pass cell），并且如果保持时间tRET比预置参考时间短，则测试的存储单元被确定为故障存储单元（fail cell）。

在故障结果的情况下，记录目标易失性器件存储单元（例如，第N存储单元的地址）的地址（S45），这是为了在测试完成以后利用多余的存储单元来代替故障存储单元。

在合格结果的情况下，检查目标易失性器件存储单元是否是最后的存储单元（S50）。

如果不是，则n递增1，从而n=n+1（S60）。因此，测量下一个存储单元（即，第（n+1）存储单元）的保持特性。

在目标易失性器件存储单元是最后的存储单元的情况下，用多余的存储单元代替故障存储单元（S70）。

在根据本发明构思的一些示例实施例的半导体器件的测试方法中，对于相关的（pertinent）易失性器件存储单元，测量保持特性（S30）可以仅执行一次。

如上所述，通过第一测试电压Vg和第二测试电压Vpg激活VRT存储单元的界面缺陷135。因此，确定相关的易失性器件存储单元是否是VRT存储单元而不必测量其保持特性。

在根据本发明构思的一些示例实施例的半导体器件的测试方法中，因为界面缺陷被有意地激活，所以易失性器件存储单元的保持特性可以仅被测量一次。因此，可以在较短的时间之内精确地测试VRT存储单元。

此外，在根据本发明构思的一些示例实施例的半导体器件的测试方法中，通过向多条字线WL0到WL5当中的一条提供第一测试电压Vg，并且向多条字线WL0到WL5当中的紧接的下一条字线提供第二测试电压Vpg，来执行测试。因此，可以同时地测量连接到将要测试的目标字线（即，WL0到WL5中的一条）的易失性器件存储单元的一个或多个保持特性。

此外，可以向多条字线WL0到WL5提供第一测试电压Vg并且可以向多条字线WL0到WL5当中的紧接下一条提供第二测试电压Vpg。因此，可以同时地测量连接到将要测试的多条目标字线WL0到WL5的多个易失性器件存储单元的保持特性。

图6是能够应用根据本发明构思的一些示例实施例的半导体器件的测试方法的示例半导体器件的布局图。为了简便起见，以下描述将集中在所示出的半导体器件与在图3中示出的半导体器件之间的差异。

参照图6，半导体器件包括多个单位有源区（例如，ACT1到ACT3）、多条字线（例如，WL0到WL7）、以及多条位线（例如，BL0到BL5）。

单位有源区ACT1到ACT3可以沿第三方向DR3延伸，字线WL0到WL7可以沿第二方向DR2延伸，而位线BL0到BL2可以沿第三方向DR3延伸。图6中示出的布局可以是6F2存储单元结构的布局。

交叉另一个单位有源区（例如，ACT2）的一条字线（例如，WL3）可以布置在一个单位有源区（例如，ACT1）附近。关于单位有源区ACT1，接近单位有源区ACT1的、穿过单位有源区ACT1的字线WL3是穿过栅极。在图6中示出的布局中，一个穿过栅极位于相邻的单位有源区ACT1和ACT3之间。

因此，为了测量形成在单位有源区（例如，ACT1）中的易失性器件存储单元的保持特性，向字线（例如，WL2）提供第一测试电压Vg并且向另一条字线（例如，WL3）提供第二测试电压Vpg。

图7是能够应用根据本发明构思的一些示例实施例的半导体器件的测试方法的另一个示例半导体器件的布局图。为了简便起见，以下描述将集中在所示出的半导体器件与图3中示出的半导体器件之间的差异。

参照图7，半导体器件可以包括多个单位有源区（例如，ACT1到ACT3）、多条字线（例如，WL0到WL7）、以及多条位线（例如，BL0到BL5）。

单位有源区ACT1到ACT3可以沿第三方向DR3延伸。字线WL0到WL7可以沿第二方向DR2延伸，并且位线BL0到BL2还可以沿第三方向DR3延伸。图7中示出的布局可以是8F2存储单元结构的布局。

交叉另一个单位有源区（例如，ACT2）的字线（例如，WL3和WL4）可以布置在一个单位有源区（例如，ACT1）附近。关于单位有源区ACT1，接近单位有源区ACT1的、穿过单位有源区ACT1的字线WL3和WL4是穿过栅极。在图7中示出的布局中，两个穿过栅极位于相邻的单位有源区ACT1和ACT3之间。

因此，为了测量形成在单位有源区（例如，ACT1）中的易失性器件存储单元的保持特性，向字线（例如，WL2）提供第一测试电压Vg并且向另一条字线（例如，WL3）提供第二测试电压Vpg。

图8是能够应用根据本发明构思的一些示例实施例的半导体器件的测试方法的再一个示例半导体器件的布局图。为了简便起见，以下描述将集中在所示出的半导体器件与图3中示出的半导体器件之间的差异。

参照图8，半导体器件可以包括多个单位有源区（例如，ACT1到ACT3）、多条字线（例如，WL0到WL7）、以及多条位线（例如，BL0到BL5）。

单位有源区ACT1到ACT3可以沿第四方向DR4延伸。字线WL0到WL7可以沿相对于第四方向DR4形成锐角θ4的第二方向DR2延伸，而位线BL0到BL2可以沿相对于第四方向DR4形成锐角θ3的第三方向DR3延伸。图8中示出的布局可以是8F2存储单元结构的布局。

交叉另一个单位有源区（例如，ACT2）的一条字线（例如，WL3）可以布置在一个单位有源区（例如，ACT1）附近。关于单位有源区ACT1，接近单位有源区ACT1的、穿过单位有源区ACT1的字线WL3是穿过栅极。在图8中示出的布局中，一个穿过栅极位于相邻的单位有源区ACT1和ACT3之间。

因此，为了测量形成在单位有源区（例如，ACT1）中的易失性器件存储单元的保持特性，向字线（例如，WL2）提供第一测试电压Vg并且向另一条字线（例如，WL3）提供第二测试电压Vpg。

图9是能够应用根据本发明构思的一些示例实施例的半导体器件的测试方法的又一个示例半导体器件的布局图。为了简便起见，以下描述将集中在所示出的半导体器件与图4中示出的半导体器件之间的差异。

参照图9，半导体器件可以采用平面型存取晶体管TR1。例如，存取晶体管TR1可以包括形成在衬底110上的栅极绝缘层130和栅极140，以及形成在衬底110上的围绕栅极140的结区161和163。栅极绝缘层230和穿过栅极240可以形成在隔离区205上。为了测量形成在单位有源区ACT1中的易失性器件存储单元的保持特性，向栅极140提供第一测试电压Vg并且向穿过栅极240提供第二测试电压Vpg。

图10到图12是用于解释根据本发明构思的一些示例实施例的半导体器件的测试方法的流程图。

参照图10，执行用于制造例如半导体器件1的晶圆级过程（S1）。例如，晶圆级过程可以包括弥散、光刻、蚀刻、离子注入、金属布线等等。以这样的方式，在晶圆上形成多个IC芯片。

接下来，执行芯片电特性拣选（EDS）测试（S2）。在EDS测试中，测试形成在晶圆上的IC芯片的电气故障。

接下来，筛选如上参照图1到图9描述的VRT存储单元的保持特性（S3）。例如，数据1被写入目标易失性器件存储单元，并且然后使用测试电压将电应力施加到目标易失性器件存储单元以测量保持特性。

接下来，执行后续处理（S4）。后续处理可以包括，例如，晶圆切片、封装等等，但是示例实施例不局限于此。

参照图11，在执行EDS测试之前（S2），可以首先执行VRT筛选（S3）。在这种情况下，可以增加目标易失性器件存储单元的数目。

参照图12，可以在执行后续处理之后再执行VRT筛选（S4）。

提供图10到图12中示出的测试方法的处理步骤的顺序仅仅是为了例示，而示例实施例不局限于此。例如，可以在制造工艺的任意步骤执行VRT筛选（S3）。

图13是根据本发明构思的一些示例实施例的半导体测试装置的框图。

参照图13，根据本发明构思的一些示例实施例的半导体测试装置210可以包括支架220、测试电压生成器214、测量器212和控制器216。

将要测试的半导体器件W安装在支架220上。将要测试的半导体器件W可以是如上参照图1到图9描述的器件中的一个。例如，半导体器件W可以具有：包括有源区和隔离区的衬底、包括形成在有源区中的栅极绝缘层和栅极的易失性器件存储单元、形成在有源区中的结区、连接到结区的电容器、以及形成在隔离区中的穿过栅极。

测试电压生成器214向栅极提供第一测试电压Vg并且向穿过栅极提供大于第一测试电压Vg的第二测试电压Vpg以恶化栅极绝缘层130的界面缺陷。

第一测试电压Vg可以是负电压。第二测试电压Vpg也可以是负电压。第一测试电压Vg的绝对值可以大于第二测试电压Vpg的绝对值。例如，第一测试电压Vg可以是-3.8V，而第二测试电压Vpg可以是-1.3V。此外，测试电压生成器214还可以向衬底提供大于第一测试电压Vg的第三测试电压Vb。第三测试电压Vb的电平可以与第二测试电压Vpg的电平相同。例如，第三测试电压Vb可以是大于-3.8V的-1.3V。

根据本发明构思的一些示例实施例的半导体测试装置提供第一测试电压Vg和第二测试电压Vpg，从而有意地从缺陷分离H原子以激活界面缺陷。此外，将电子有意地捕获到隔离区中。

测量器212测量易失性器件存储单元的保持特性。例如，可以测量易失性器件存储单元的保持时间tRET以测量保持特性，但是示例实施例不局限于此。例如，可以测量易失性器件存储单元的泄漏电流以测量保持特性。

控制器216确定测量的保持特性是否通过预先定义的标准。

例如，控制器216确定测量的保持时间tRET是否比预置参考时间长。如果保持时间tRET比预置参考时间长，则确定测试的存储单元为合格存储单元，并且如果保持时间tRET比预置参考时间短，则测试的存储单元被确定为失败存储单元。

尽管已经参照本发明构思的一些示例实施例具体示出和描述了本发明构思的示例实施例，但本领域普通技术人员将会理解，可以在其中进行形式和细节上的各种改变而不脱离权利要求限定的本发明构思的精神和范围。因此期望从所有方面考虑给出的示例实施例作为说明性而不是限制性的，参照权利要求而不是上述描述来指示本发明构思的示例实施例的范围。

Claims (24)

1.一种半导体器件的测试方法，该测试方法包括：

提供半导体器件，该半导体器件具有：包括有源区和隔离区的衬底、包括在有源区上的栅极绝缘层和第一栅极、有源区中的结区、和连接到结区的电容器的易失性器件存储单元、以及在隔离区上的穿过栅极；

对半导体器件执行芯片电特性拣选(EDS)测试；

向连接到第一字线的第一栅极提供第一测试电压并且向穿过栅极提供大于第一测试电压的第二测试电压，其中，穿过栅极是从有源区间隔开并且延伸的第二字线，第二字线被布置在接近有源区；

直接向衬底提供大于第一测试电压的第三测试电压，其中，第三测试电压的电平与第二测试电压的电平相同；

测量连接到第一字线的易失性器件存储单元的保持特性；以及

在测量之后对半导体器件执行封装处理。

2.如权利要求1所述的测试方法，其中，第一测试电压是负电压。

3.如权利要求2所述的测试方法，其中，第二测试电压是负电压。

4.如权利要求2所述的测试方法，其中，第一测试电压的绝对值大于第二测试电压的绝对值。

5.如权利要求1所述的测试方法，其中，所述测量包括测量易失性器件存储单元的数据保持时间(tRET)。

6.如权利要求1所述的测试方法，其中，所述测量包括测量易失性器件存储单元的泄漏电流。

7.如权利要求1所述的测试方法，其中，所述测量对于每个易失性器件存储单元执行一次。

8.如权利要求1所述的测试方法，还包括：

在提供第一测试电压和第二测试电压之前向易失性器件存储单元写入数据1。

9.如权利要求1所述的测试方法，其中，所述易失性器件存储单元是DRAM存储单元和SRAM存储单元中的一个。

10.一种半导体器件的测试方法，该测试方法包括：

提供包括多条字线的具有衬底的半导体器件，所述多条字线中的每一条连接到一个或多个易失性器件存储单元，所述一个或多个易失性器件存储单元包括第一和第二易失性器件存储单元；

向所述多条字线当中的第一字线提供第一测试电压并且向所述多条字线当中的第二字线提供大于第一测试电压的第二测试电压，第二字线直接紧邻第一字线；

直接向衬底提供大于第一测试电压的第三测试电压；

测量连接到第一字线的第一易失性器件存储单元的一个或多个保持特性；以及

在测量之后对半导体器件执行芯片电特性拣选(EDS)测试，

其中第一易失性器件存储单元包括第一晶体管，

第二易失性器件存储单元包括第二晶体管并连接至第二字线，

第一字线通过第一晶体管的第一源区连接至第一位线，以及

第二字线通过第二晶体管的第二源区连接至第一位线。

11.如权利要求10所述的测试方法，其中，第一测试电压是负电压。

12.如权利要求11所述的测试方法，其中，第二测试电压是负电压。

13.如权利要求11所述的测试方法，其中，第一测试电压的绝对值大于第二测试电压的绝对值。

14.如权利要求10所述的测试方法，其中，所述测量包括测量易失性器件存储单元的数据保持时间(tRET)。

15.如权利要求10所述的测试方法，其中，所述测量包括测量易失性器件存储单元的泄漏电流。

16.如权利要求10所述的测试方法，其中，提供第一测试电压包括向所述多条字线当中的多条第一字线提供第一测试电压并且向所述多条字线当中的多条第二字线提供第二测试电压，并且所述测量包括测量连接到所述多条第一字线的易失性器件存储单元的多个保持特性。

17.如权利要求10所述的测试方法，其中，所述易失性器件存储单元是DRAM存储单元和SRAM存储单元中的一个。

18.如权利要求10所述的测试方法，还包括：

在所述测量之后执行封装处理。

19.一种半导体测试装置，包括：

支架，被配置成支撑半导体器件，该半导体器件具有包括有源区和隔离区的衬底、包括在有源区中的栅极绝缘层和连接到第一字线的第一栅极、在有源区中的结区、和连接到结区的电容器的易失性器件存储单元、以及在隔离区中的穿过栅极，其中，穿过栅极是从有源区间隔开并且延伸的第二字线，第二字线被布置在接近有源区；

测试电压生成器，被配置成向第一栅极提供第一测试电压并且向穿过栅极提供大于第一测试电压的第二测试电压；以及直接向衬底提供大于第一测试电压的第三测试电压，其中，第三测试电压的电平与第二测试电压的电平相同；

芯片电特性拣选器，被配置成测试在半导体器件上的半导体芯片的电气故障；以及

测量器，被配置成测量连接到第一字线的易失性器件存储单元的保持特性。

20.如权利要求19所述的半导体测试装置，其中，第一测试电压是负电压。

21.一种半导体器件的测试方法，该测试方法包括：

向连接到第一字线的易失性器件存储单元的第一栅极施加第一电压，所述易失性器件存储单元在半导体器件中的衬底的有源区中并且包括栅极绝缘层和第一栅极，所述衬底包括有源区和隔离区，在有源区上的结区和连接到结区的电容器；

向衬底的隔离区中的穿过栅极施加第二电压，第一电压小于第二电压，其中，穿过栅极是从有源区间隔开并且延伸的第二字线，第二字线被布置在接近有源区；

直接向衬底提供大于第一电压的第三电压，其中，第三电压的电平与第二电压的电平相同；

测量连接到第一字线的易失性器件存储单元的保持特性；以及

在测量之后对半导体器件执行芯片电特性拣选(EDS)测试。

22.如权利要求21所述的测试方法，其中，第一电压和第二电压恶化易失性器件存储单元的保持特性。

23.如权利要求21所述的测试方法，其中，所述测量包括测量易失性器件存储单元的数据保持时间(tRET)。

24.如权利要求21所述的测试方法，其中，第一电压和第二电压被同时施加。