CN100517513C

CN100517513C - 利用击穿电压的半导体存储单元薄氧化层的测试方法

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Publication number: CN100517513C
Application number: CNB2003101108231A
Authority: CN
Inventors: 彭泽忠
Original assignee: Individual
Current assignee: Individual
Priority date: 2003-10-30
Filing date: 2003-10-30
Publication date: 2009-07-22
Anticipated expiration: 2023-10-30
Also published as: CN1540673A

Abstract

本发明披露了一种利用击穿电压的半导体存储单元薄氧化层的测试方法，涉及一种测试存储器单元的方法。该存储器单元含有数据存取单元，该数据存取单元构建于超薄绝缘体介质(例如栅氧化层)的周围。在超薄绝缘介质上施加应力而使其击穿(软击穿或硬击穿)，调整存储单元的漏电流水平，从而存储信息。为了保证数据存储区下的栅氧化层能够达到编程的质量要求，对存储阵列中的存储单元进行测试。其测试方法是在存储单元的栅氧化层上施加电压，并测量流过的电流。如果测试电流超出了预先设置的参数范围，则表示该存储单元是不合格的。

Description

利用击穿电压的半导体存储单元薄氧化层的测试方法

·技术领域

本发明与利用薄氧化层的击穿原理作为编程机理的不挥发可编程半导体存储器有关，更特别的是，与决定薄氧化层编程寿命的方法相关，涉及一种利用击穿电压的半导体存储单元薄氧化层的测试方法。

·背景技术

非挥发性性存储器能够在断电的情况下仍然保存存储的数据，这种特性能够应用在很多类型的电子设备中。一种常见的不挥发性存储器是可编程只读存储器(PROM)，它利用诸如熔丝、反熔丝之类的字线/位线交叉点元件和诸如浮置栅雪崩注入金属氧化物半导体(“FAMOS”)晶体管之类的俘获电荷器件来存储逻辑信息。

制作各种非挥发性存储器所采用的各种工艺在改进方面普遍落后于广泛使用的工艺[如先进的CMOS(互补金属氧化物半导体)逻辑工艺]的改进。例如，如果要制作高压发生电路所需要的各种特殊区域和结构、三阱、浮置栅、ONO层、以及这种器件中通常看到的特殊源和漏结，像快闪EEPROM(电可擦除只读存储器)那样的器件工艺所需要的光刻次数要比标准的先进CMOS逻辑工艺多30％。相应地，快闪器件的制作工艺要落后于标准的先进CMOS逻辑工艺一到两代，而每块大圆片的成本要比后者贵30％左右。作为另一个例子，制作反熔丝的工艺必须适合于制作各种反熔丝结构和高压电路，但该工艺同样比标准的先进CMOS工艺落后大约一代。

通常，我们非常关注二氧化硅层在金属氧化物硅器件(MOS)如电容和晶体管中的应用。为了保证硅二氧化硅层在生产过程和以后集成电路的常规应用中不会被击穿，高度的关注是必要的，因此所需的器件特性能够得到而且可以长时间稳定。一个有关制造过程关注程度的例子在kuroda 5,241,200号美国专利上已经披露，它揭示了在晶片生产过程中扩散层以及泄放积累在字行线上的电荷旁路的应用。避免这种电荷的积累使得不会有大的电场加载在绝缘薄膜栅上，因此可以避免使用这种行字线作为他们栅连线的晶体管特性的改变以及栅上绝缘薄膜的老化和击穿。

一个说明电路设计中避免在通常电路应用中晶体管二氧化硅层不被击穿的关注程度的例子在Tamura等人的6,249,472号美国专利上得到了体现。Tamura et al揭示了一种反熔丝电路，这种电路在一种结构中用反熔丝与p沟道MOS晶体管相连，在另一种结构中用反熔丝与n沟道MOS晶体管相连。当不像通常那样采用附加的薄膜工艺来制造反熔丝时，Tamura等人碰到了另外的困难。当反熔丝被短路时，串联在晶体管上的高电压足以击穿晶体管的二氧化硅层。Tamura等人提出在电路上另加一个晶体管以避免使第一个晶体管上的电压达到击穿电压。

上面的资料说明各种先进的存储技术仍然存在缺陷。即使是新发明的存储技术能够克服以前存储器的缺点，这些技术被采用的速度也可能很缓慢。其中一个原因就是怀疑存储器单元的质量，尤其是怀疑各个单元能否可靠地编程。

·发明内容

本发明的内容是：一种测试可编程存储器单元的方法，该存储器单元可以用于拥有选择线和存取线存储器阵列中，存储器单元由两根存取线之间的选择晶体管以及与它相连的数据存取单元组成，此外选择晶体管的栅与一根选择线相连，而数据存取单元包含有用来物理存储数据的超薄绝缘介质，其特征是这种存储器单元的测试方法包括：

在该超薄绝缘介质上加上测试电压，该测试电压小于该超薄绝缘介质的击穿电压，

当加载测试电压时，测量流过该超薄绝缘介质的电流总量，

如果流过的电流小于常规电流电平，确认该存储单元不能起作用。

该方法中所指的测量流过该超薄绝缘介质的电流为流经该超薄绝缘介质的Fowler-Nordheim隧道电流。

该方法中所指的测试电压的作用时间在10纳秒与5微秒之间。

该方法中包含确认测量流过该超薄绝缘介质的电流是否低于预先确定的阈值的上限。

该阈值的上限为50微安或更低。

本发明的另一内容是：一种测试可编程存储器单元的方法，该存储器单元可以用于拥有选择线和存取线存储器阵列中，存储器单元由两根存取线之间的选择晶体管以及与它相连的数据存取单元组成，此外选择晶体管的栅与一根选择线相连，而数据存取单元包含有用来物理存储数据的超薄绝缘介质，其特征是这种存储器单元的测试方法包括：

当加载测试电压时，测量流过该超薄绝缘介质的电流总量，

如果该电流值在预先确定的范围之内，确认该存储单元是可用的。

该方法中所指的测试电压的作用时间在10纳秒至5微秒之间。

当加载测试电压时，测量流过该超薄绝缘介质的电流总量，

如果该电流小于快速位电流，确定该存储单元不可用。

该方法中所指的测量电压为4至4.5伏。

该方法中所指的测量电压的选择，是使它产生的快速位电流适合用检测电路来测量。

当加载测试电压时，测量流过该超薄绝缘介质的电流总量，

如果流过的电流高于常规电流电平，确认该存储单元不可用。

·附图说明

图1采用本发明的一种存储器阵列的部分电路示意图。

图2图1所示的一部分存储器阵列的部分布局图。

图3对应于图2的部分存储器阵列的集成电路结构的断面图。

图4图3中集成电路的变种结构的断面图。

图5采用本发明的另一种存储器阵列的部分电路示意图。

图6图5所示部分存储器阵列的部分布局图。

图7对应于图6的部分存储器阵列的集成电路结构的断面图。

图8电压值表。

图9电压值表。

图10电压值表。

图11其中一种结构的存储器阵列的局部具体原理图。

图12图11中存储器阵列的顶层版图。

图13测试一个正常的存储器单元和两个有缺陷的存储器单元的不同电流曲线的示意图。

·具体实施方式

最近本发明的发明人开发了一系列与单层多晶硅逻辑工艺相兼容的半导体存储器单元与阵列。这些存储器单元与阵列都是基于薄氧化层的击穿为原理。关于这些存储器单元与阵列的具体描述见下面发表于美国专利应用的文章，序列号09/955,641，2001年9月18，《利用超薄介质击穿现象的半导体存储器单元和存储器阵列》；序列号10/024,327.2001年12月17，《利用超薄介质击穿现象的半导体存储器单元和存储器阵列》；序列号09/982,034，2001年10月17，《由逻辑工艺形成的非挥发性存储器智能卡》；序列号09/982,314，2001年10月17，《由逻辑工艺形成的可编程非挥发性氧化物存储器》；序列号10/133,704，2002年4月26，《单管高密度半导体存储单元与存储阵列》，每一篇由此合成一个整体来做为参考。

为了完整起见，下面描述一个适合使用本发明的存储器的例子。必须意识到的是其他类型的存储器单元也有可能用本发明的方法尝试过，下面描述的仅仅是一个例子而已。概括而言，半导体存储单元都把它的数据存储单元构建于超薄绝缘体周围，例如栅上的二氧化物。数据存储单元是用来存储信息的，它是通过加应力使超薄绝缘介质击穿(软击穿或硬击穿)来建立存储单元的漏电流的电平来实现的。存储单元的读取是通过检测从单元中抽取的电流来实现。在当今的先进CMOS逻辑工艺中通常会使用一种合适的超薄介质(比如说约50埃厚或50埃厚以下的高质量栅氧化层)。这种氧化层通常的形成方法有淀积、硅有源区的氧生长、或者它们的组合工艺。其它一些合适的介质包括氧化物-氮化物-氧化物复合介质、化合氧化物等。

在下面的描述中，给出了大量的具体细节以便对本发明的具体装置有一个透彻的理解。然而，熟悉相关工艺的人将会认识到本发明在没有一个或多个具体细节的情况下，即采用其它的方法、元件、材料等就可以实施。另外，为了避免本发明的某些方面被掩盖，对一些大家所熟知的结构、材料或操作原理就不再详述或图解说明。

整个详细说明中提到的“一个具体装置”或“某个具体装置”表示与该具体装置关联的具体特点、结构或特性至少包含在本发明的一个具体装置中。因此，在整个详细说明中的各处所出现的“在一个具体装置中”或“在某个具体装置中”等措词不一定全指同一个具体装置。而且，具体的特点、结构或特性可以在一个具体装置或多个具体装置中以任何合适的方式结合在一起。

·存储单元与阵列

图1中的示意图给出了由多个这样的存储器单元构成的一个存储器阵列100的4×4部分的例子。图1给出了16个存储器单元，每一个单元有一个MOS(金属氧化物半导体)晶体管和一个MOS半晶体管。例如，在第1行R₁和第1列C₁的交叉点的存储器单元有一个n沟MOS晶体管115，它的栅极与行线R₁连在一起，它的源极与源线S₁连在一起，它的漏极与MOS半晶体管111的一个端连在一起。

这里的MOS晶体管115也称为选择晶体管，用来“选择”一个特定的存储器单元用于编程或读出。如下所述，在编程步骤中，给选择晶体管和MOS半晶体管111加一个电压来击穿MOS半晶体管111的栅氧化层。然而，击穿选择晶体管的栅氧化层是不期望的。因此，在某些替代的具体装置中选择晶体管的栅氧化层比MOS半晶体管111的要厚一些。另外或者换一种方法，选择晶体管可以用一种更能抗击穿的器件来代替。

MOS半晶体管111的栅极与列线C₁连接在一起。图1中给出的其它存储器单元由下面的一些半晶体管-晶体管对构成：112和116，113和117，114和118，125和121，126和122，127和123，128和124，131和135，132和136，133和137，134和138，145和141，146和142，147和143，以及148和144。

MOS半晶体管的工作原理如下：在编程或读出时，给栅极加上一个正电压(对p-型有源区来说)，栅极是电容的一个端。栅极起电容的一个板极的作用，同时也使栅极的下面形成一个n形反型层。反型层起电容的另一个板极的作用，并与源/漏区一起构成电容的第二个端。

在图1的存储器阵列100中使用半晶体管型数据存储元件是有利的，因为半晶体管可用许多常规的MOS和CMOS工艺制作而不需添加任何掩膜步骤。然而，如果需要，也可使用其它种类的超薄介质数据存储元件。例如，电容型数据存储元件的好处是可在任一个方向上编程，而且当给超薄介质加应力时它的电阻要小一些，但在某些工艺中需要增加一次掩膜步骤。图3为半晶体管数据存储元件的截面图，图4为电容型数据存储元件的截面图。

虽然只给出了存储器阵列100的4×4部分，但实际上当用比如说先进的0.13μmCMOS逻辑工艺制作时，这样的存储器阵列包含有大约1000兆位量级的存储器单元。随着CMOS逻辑工艺的进一步改进还可实现更大的存储器。存储器100实际上被组织成一些字节、页面和冗余行或者列(未示出)，这种组织可用你所需要的任何方式进行。在工艺界有许多合适的存储器组织结构是大家所熟知的。

虽然只给出了存储器阵列100的4×4部分，但实际上当用比如说先进的0.13μmCMOS逻辑工艺制作时，这样的存储器阵列包含有大约1000兆位量级的存储器单元。随着CMOS逻辑工艺的进一步改进还可实现更大的存储器。存储器100实际上被组织成一些字节、页面和冗余行或者列(未示出)，这种组织可用你所需要的任何方式进行。在工艺界有许多合适的存储器组织结构是大家所熟知的。逻辑工艺。“MOS”这个词在字面上的意思是金属-氧化物-硅。虽然字母“M”表示“金属”栅结构、字母“O”表示氧化物，但MOS这个词语通常理解为适用于任何栅材料，包括掺杂多晶硅、其它良导体以及二氧化硅以外的各种不同的栅介质。这个词语在本说明中就是这样用的。例如，介质可以是任何一种介质，比如氧化物或氮化物，它在加上一段时间的电压时就会发生硬击穿或软击穿。在一个具体装置中，使用了约50埃厚的热生长栅二氧化硅。

存储器阵列100最好是采用栅格方式布局，使列线(如C₁和C₂)与行线(如R₁，R₂，R₃和R₄)及扩散源线垂直。为形成氧化物隔离结构，包括氧化物沟槽302和314(图3)和刻出有源区如313(图3)，使用了具有图形213(图2)的有源区掩膜版进行光刻。有源区将包括各种晶体管、半晶体管和存储器阵列的扩散源线。位于行线R₁和列线C₁交叉点的MOS半晶体管111和MOS晶体管115和位于行线R₂和列线C₁交叉点的MOS半晶体管125和MOS晶体管121是在p阱有源区313以下面的方式形成的。

在形成超薄栅氧化层312后淀积和掺杂多晶硅。然后用栅掩膜版光刻图形。栅掩膜版包含的图形有：半晶体管111，125的栅极311和301的图形211、214、221和224以及(未给出的)半晶体管112，126和其它半晶体管的栅极；和行线R₁和R₂的R₁和R₂图形，这些图形也起选择晶体管115、121、116和122(以及其它选择晶体管)的栅极的作用。各种源区和漏区用n型轻掺杂沟道(“NLDD”)工艺步骤(注入、隔离、和n+源/漏注入)形成，制作出n+区306、308和310。n+区308也是扩散源线的一部分。用包括图形210、215、220和225(图2)的接触掩膜版形成栅极301和311(图3)和其它栅极(未给出)的接触通孔。金属掩膜版包括标有C₁和C₂(图2)的虚线图形，用于形成如C₁和C₂那样的列线，这些列线与多晶硅行线(如R₁，R₂，R₃和R₄)及扩散源线垂直。存储器100中的其它晶体管-半晶体管对用同样的方法同时形成。

图4所示是一个说明性MOS集成电路400的主要结构的断面图。断面图400与图3的断面图300类似，只是图3中的半晶体管125和111被另一种超薄介质数据存储元件，即电容器425和411所代替。位于行线R₁和列线C₁交叉点的电容器411是通过多晶硅栅311形成的。它是通过用图形210刻出的金属接触来实现接触的，并覆盖在栅氧化层312和深扩散n+区410上面。同样，位于行线R₂和列线C₁交叉点的MOS电容器425是通过多晶硅栅301形成的，它是通过用图形215刻出的金属接触来实现接触的，并覆盖在栅氧化层312和深扩散n+区406上面。

n+区406和410可让电容器425和411相对于图3的半晶体管125和111具有阻值非常低的导电态，但这要取决于传导电流的反型层的建立。电容器425和411的另一个优点是它们可通过任一个方向流动的电流进行编程。电容器406和410的一个缺点就是一般都需要通过增加一道光刻工艺和/或注入工艺来对市场上的可利用工艺进行修改。例如，形成n+区406和410的合适技术包括在淀积多晶硅

之前使用的埋层n+注入，或者在淀积多晶硅和刻蚀之后进行侧面注入扩散。虽然n+区406和410看来要比集成它们的掺杂区306和310扩散得更深一些，但扩散的深度是可以按要求改变的。

图5所示的存储器阵列500就是存储器阵列100的一个变种。该图示出了由存储器单元构成的一个更大的存储器阵列的任意4×4部分，每一个存储器单元有一个MOS晶体管和一个MOS半晶体管。例如，位于第1行R₁和第1列C₁的交叉点的存储器单元包括一个栅连接到行线R₁、漏连接到第1列C₁、源连接到一个MOS半晶体管511的n沟MOS晶体管515。MOS半晶体管511的栅端连接到源线S₁。图1中所示的其它存储器单元是通过类似的半晶体管-晶体管对构成的，它们是：512和516、513和517、514和518、521和525、522和526、523和527、524和528、531和535、532和536、533和537、534和538、541和545、542和546、543和547、544和548。

正如图1的存储器阵列的情况那样，在图5所示的存储器阵列中，可用MOS电容器来代替MOS半晶体管。

图6所示为存储器阵列500的一部分的局部布局图600。图7给出了一个说明性MOS集成电路700主要结构的断面图，根据图5的布局图，这些主要结构对应于由晶体管-半晶体管对515和511、525和521构成的存储器单元对。图6的布局图适合于比如说先进CMOS逻辑工艺。存储器阵列500最好是用一种栅格方式布局，使列线(如C₁和C₂)与行线(如R₁，R₂，R₃和R₄)及源线(如S₁)垂直。用包括图形612、614、622和624(图6)的一块n+扩散和有源区掩膜版进行光刻，形成氧隔离结构和有源区如710(图7)。氧隔离结构包括氧化物沟槽704(图7)；有源区将包括存储器阵列的各种晶体管和半晶体管。位于行线R₁和列线C₁交叉点的MOS半晶体管511和MOS晶体管515以及位于行线R₂和列线C₁交叉点的MOS半晶体管521和MOS晶体管525是在p阱有源区710以下面的方式形成的。形成一层超薄栅氧化层702后进行多晶硅淀积和掺杂。其图形是用具有图形R₁，S₁和R₂的栅掩膜版光刻出的，这些图形结构用作选择晶体管515、525、516和526以及半晶体管511、521、512和522的栅。各个源区和漏区通过使用n型轻掺杂沟道(“NLDD”)工艺步骤(注入、隔离和n+源/漏注入)来形成，制作出n+区712、714、716和718(图7)。使用一块具有图形610、616、620和626(图6)的接触掩膜版进行光刻形成漏712和718(图7)以及到其它漏(未给出)的接触通孔。金属掩膜版包括标有C₁和C₂(图6)的虚线图形，用来形成列线(如C₁和C₂)，列线与多晶硅行线(如R₁、R₂、R₃和R₄)以及多晶硅源线(如S₁)垂直。存储器500中的其它晶体管-半晶体管对用同样的方法同时形成。

现在参照图8所示的说明性电压来说明存储器阵列100的工作原理。需要理解的是这些电压是说明性的，在不同的应用中或当使用不同的工艺技术时，很可能就要使用不同的电压。在编程时，存储器阵列100中的各个存储器单元就暴露在四种可能的电压组合的一种情况下，这些电压表示在图8的线801、802、803和804上；写电压表示在线805、806、807和808上。

假定被选择的行和列(“SR/SC”)是R₁和C₁，用它来对晶体管115和半晶体管111组成的存储器单元进行编程。正如线801上所示的那样，在行线R₁上的电压是2.5V，在源线S₁上的电压是0V，足以使晶体管115导通，使晶体管115的漏电压变成0V。在列线C₁上的电压是7.0V，它在半晶体管111的两端造成一个7V的电位差。半晶体管111中的栅氧化层212是设计成在这个电位差下击穿，从而对存储器单元进行编程的。当半晶体管111被击穿时，获得的导电通路有足够的电阻率来阻止晶体管115的栅氧化层212退化或击穿。作为一个例子，在某些器件中，晶体管115的沟道电阻大约在10kΩ左右，而击穿氧化层的电阻却大于100kΩ。

假定R₁和C₁是被选择的行和列，考虑一下这个选择对于位于被选择行和未被选择列(“SR/UC”)的交叉点上的由晶体管116和半晶体管112所构成的存储器单元的影响。正如线802上所示那样，在行线R₁上的电压是2.5V，在源线S₁上的电压是0V，足以使晶体管116导通并使晶体管115的漏电压变成0V。然而，在列线C₂上的电压是0V，这会使半晶体管112的两端产生一个0V的电位差。存储器单元不能编程。

假设R₁和C₁是被选择的行和列，考虑一下这个选择对于位于未被选择的行和被选择的列(“UR/SC”)交叉点上的由晶体管121和半晶体管125构成的存储器单元的影响。正如线803所示那样，行线R₂上的电压是0V，源线S₁上的电压是0V，于是晶体管121不导通，而且晶体管121和半晶体管125之间的节点浮置。在列线C₁上的电压是8.0V，这使半晶体管125两端产生一个不到4V的电位差。存储器单元不编程，而这个没有任何电流流动的不到5V的电位差不足以使半晶体管125或晶体管121中的栅氧化层出现损伤或者衰降。

假定R₁和C₁是被选择的行和列，考虑一下这个选择对于位于未被选择的行和未被选择的列(“UR/UC”)交叉点上的由晶体管122和半晶体管126所构成的存储器单元的影响。正如线804上所示那样，在行线R₂上的电压是0V，在源线S₁上的电压是0V，所以晶体管122不导通。在列线C₂上的电压也是0V，所以在半晶体管126两端没有电位差。存储器单元不编程。

存储器阵列100的读出方式如下：在被选择行(“SR”)上加一个2.5V的读选电压，在被选择列(“SC”)上加一个1.5V的读选电压。所有其它未被选择的行(“UR”)和未被选择的列(“UC”)设置为0V。假定R₁和C₁是被选择的行和列(“SR/SC”)，由晶体管115和半晶体管111形成的存储器单元已被编程。正如线805上所示那样，通过行线R₁给晶体管115的栅加上一个2.5V的读选电压，通过源线S₁给其源加上一个0V电压，使电流从列线C₁被吸收。列线C₁上的电压为1.5V，表明存储器单元已被编程。如果存储器单元未被编程，就不会有电流的流动，指示存储器单元未被编程。

在交叉点的存储器单元如果具有未被选择行或者未被选择列就不会吸收电流。正如线806所示的一条被选择行线和一条未被选择列线的情况一样，给存储器单元中的晶体管的栅加上2.5V的电压，但是由于在列线上的电压是0V，所以没有电流流动。正如线807上所示的一条未被选择行线和一条被选择的列线的情况那样，加在存储器单元中晶体管栅上的电压是0V。虽然列线上存在的电压是1.5V，但晶体管保持关态，所以没有电流流动。正如线808上所示的一条未被选择行线和一条未被选择列线的情况那样，加在存储器单元中晶体管的栅上的电压是0V，而且在列线上存在的电压是0V，所以没有电流流动。

现在参照图9和10所示的电压来说明存储器阵列500的工作原理。这些电压是说明性的，在不同的应用中或当使用不同的工艺技术时，很可能就要使用不同的电压。还要指出的是，虽然在图8、9和10的表中所列的电压值是不同的，但这些电压值后面的原理是一样的，这说明了有用电压的广度。

先来考虑图9表中所列的说明性编程电压。在半晶体管具有一层超薄栅介质，但选择晶体管是栅氧化层厚度大于50埃的输入/输出器件的情况下这些电压是适用的。在编程时，存储器阵列500中的各个存储器单元就暴露在四中可能的电压组合中的一种情况下，这在图9的线901、902、903和904上示出。所有电压组合的一个共同点就是源线S₁的电压值为0V。

假定被选择的行和列(“SR/SC”)是R₁和C₁，这种选择将用来对晶体管515和半晶体管511构成的存储器单元进行编程。正如线901上所示的那样，在行线R₁上的电压是7.0V，在列线C₁上的电压是7.0V。这就使栅和漏上出现7.0V的电压，足以使晶体管515导通。晶体管515的源电压升到7.0V，使晶体管515两端稍微有一点电压降，从而使半晶体管511的两端出现一个6.6V的电位差。半晶体管511中的栅氧化层712是设计成在这个电位差下击穿，从而对存储器单元进行编程的。当半晶体管511击穿时，获得的导电通路具有足够的电阻率来阻止晶体管515的栅氧化层712出现衰降或者击穿。

假设R₁和C₁是被选择的行和列，考虑这种选择对于位于被选择的行和未被选择列(“SR/UC”)交叉点上的由晶体管516和半晶体管512构成的存储器单元的影响。正如线902上所示那样，在行线R₁上的电压是7.0V，在列线C₁上的电压是0V。这使栅上的电压为7.0V，足以使晶体管516导通，并使晶体管516源上的电压与列线C₂上的电压大致相同，即0V。因为半晶体管512两端的电位差约为0V，所以存储器单元不编程。

假设R₁和C₁为被选择的行和列，考虑这种选择对于位于未被选择行和被选择列(“UR/SC”)交叉点上的由晶体管525和半晶体管521构成的存储器单元的影响。正如线903上所示的那样，行线R₂上的电压是0V，列线C₁上的电压是7.0V。这使得栅上的电压为0V，漏上的电压为7.0V。虽然在漏上的电位和源线S₁上的电位间有7.0V的电压差大致在晶体管525和半晶体管125之间平分，并使半晶体管521的氧化层两端出现不到4V的电位差，但晶体管525不导通。存储器单元不编程，没有任何电流流动的不到4V的电位差不足以使半晶体管521或晶体管525的栅氧化层出现损伤或衰降。

假设R₁和C₁为被选择的行和列，考虑这种选择对位于未被选择的行和未被选择的列(“UR/UC”)交叉点上的由晶体管526和半晶体管522构成的存储器单元的影响。正如线904上所示出的那样，在行线R₂上的电压是0V，在列线C₂上的电压为0V，所以晶体管526不导通。在源线S₁上的电压也是0V，所以在半晶体管522的两端没有电位差。存储器单元不编程。

然后考虑图10的表中所列的说明性编程电压。对于半晶体管和选择晶体管都具有超薄栅氧化层的情况下，这些电压值是合适的。在编程时，存储器阵列500中的各个存储器单元就暴露在四种电压组合中的一种情况下。在图10中的线1001、1002、1003和1004上表示出了这种情况。所有的电压组合的一个共同点就是源线S₁上的电压值都是-4.5V。

假设R₁和C₁是被选择的行和列(“SR/SC”)，这种选择将用于对由晶体管515和半晶体管511构成的存储器单元进行编程。正如线1001上所示的那样，在行线R₁上的电压是2.5V，在列线C₁上的电压是2.5V。这就使栅和漏上出现了2.5V的电压，足以使晶体管515导通。晶体管515的源电压被升到2.5V，使晶体管515两端出现了轻微的电压降，从而使半晶体管511的两端出现6.6V的电位差。半晶体管511中的栅氧化层712是设计成在这个电位差下击穿，从而对存储器单元编程的。当半晶体管511击穿时，获得的导电通路具有足够的电阻率来阻止晶体管515的栅氧化层712出现击穿或衰降。

假设R₁和C₁为被选择的行和列，考虑这种选择对位于被选择的行和未被选择的列(“SR/UC”)交叉点上的由晶体管516和半晶体管512构成的存储器单元的影响。正如线1002上所示的那样，在行线R₁上的电压是2.5V，在列线C₁上的电压是0V，这就使栅上的电压为2.5V，足以使晶体管516导通，并使晶体管516的源极电压升到约为列线C₂上的电压值，即0V。由于半晶体管512两端的电位差大约为4.0V，所以存储器单元不编程。

假设R₁和C₁为被选择的行和列，考虑这种选择对位于未被选择的行和被选择的的列(“UR/SC”)交叉点上的由晶体管525和半晶体管521构成的存储器单元的影响。正如线1003上所示的那样，在行线R₂上的电压是0V，在列线C₁上的电压是2.5V。这就使栅上的电压为0V，源上的电压为2.5V。晶体管525不导通，尽管漏上的电位和源线S₁上的电位有约6.5V的电位差并且大致均分在晶体管525和半晶体管125上，导致半晶体管521的氧化层两端出现不到4V的电位差。存储器单元不编程，这个在没有任何电流流动的情况下不到4V的电位差不足以对半晶体管521或者晶体管525中的栅氧化层造成损伤或者衰降。

假设R₁和C₁为被选择的行和列，考虑这种选择对位于未被选择的行和未被选择的列(“UR/UC”)交叉点上的由晶体管526和半晶体管522构成的存储器单元的影响。正如线1004上所示的那样，在行线R₂上的电压是0V，在列线C₂上的电压是0V，所以晶体管526不导通。由于在源线S₁上的电压是-4.5V，所以在半晶体管522两端出现的电位差小于4V。存储器单元不编程。这个在没有任何电流流动的情况下不到4V的电位差不足以使半晶体管522或晶体管526中的栅氧化层出现损伤或者衰降。

无论用不用图9或图10表中列出的编程电压，存储器阵列500都是以下面的方式读出的。给被选择的行(“SR”)加上一个2.5V的读选电压并给被选择的列(“SC”)加上一个1.5V的读选电压。所有其它未被选择的行(“UR”)和未被选择的列(“UC”)置于0V。假定R₁和C₁为被选择的行和列(“SR/SC”)并且由晶体管515和半晶体管511构成的存储器单元已被编程。正如线905和1005上所示的那样，通过行线R₁给晶体管515的栅加上一个2.5V的读选择电压并通过列线C₁给漏加上一个1.5V的电压，就会使电流从列线C₁被吸收，表明存储器单元已被编程。如果存储器单元未被编程，就不会有电流流动，表明存储器单元未被编程。

在交叉点有一个未被选择的行或者未被选择的列的情况下，不会有电流被存储器单元吸收。正如线906和1006所示的一条被选择行和一条未被选择列的情况那样，存储器单元中晶体管的栅加上了2.5V电压，但在列线上存在的电压是0V，所以不会有电流流动。正如线907和1007上所示出的一条未被选择行线和一条被选择列线的情况那样，加在存储器单元中晶体管栅上的电压是0V。虽然在列线上出现的电压是1.5V，但没有电流流动，因为晶体管保持关态。正如线908和1008上所示的一条未被选择行线和一条未被选择列线的情况那样，加在存储器单元晶体管栅上的电压是0V，并且列线上的电压是0V，所以没有电流流动。

前面描述的并在图1到图10所示的存储器单元和阵列的设计比先前工艺下的存储器单元有很大的价格、性能优势。然而，如前所见，编程过程中相对较大的编程电压(典型值是6或更大)应用于半晶体管的氧化层。对于那些没有被选来编程的行(如，非编程单元的选择晶体管)来说，如果该单元已经事先编程，相对较大的电压会加在未编程的选择晶体管的氧化层上。这可能损害(击穿)被选中晶体管的氧化层。为了解决这个问题，也许选择晶体管会用到一个较厚(70埃左右)的栅氧化层。可是，厚的栅氧化层导致存储器单元尺寸变大。

通过修改版图和编程电压，前面提出的问题也许可以得到解决。具体地，在下面描述的一个具体装置中，选择晶体管的栅氧化层可以做成和半晶体管存储元件一样的超薄介质。这是因为未被选中的存储器单元的选择晶体管的栅氧化层不能够经受大的电压。翻到图11、12，可以看到本发明其中一种具体装置的示意图和顶层版图。在这种具体装置里，选择晶体管1701被一个信号V_WR1(下标表示“第1个读出字线”)控制。存储器单元其他的行由信号V_Wn控制选择晶体管，这里n是从1到N(存储器阵列行的总数)。信号V_WRn在提到的行选择线上传输，或者说在字选择线上。

选择晶体管1701的源与提供电压V_C1的一个列选择线1705(也称列位线)相连。存储器单元其它的列与由信号V_Cm控制的选择晶体管的源相连，这里的m是从1到M(存储器阵列里列的总数)。

选择晶体管1701的漏与电容器1703的一端相连。在一种具体装置中，电容器1703是一个由离子注入区、栅氧化层和多晶硅层形成的MOS电容器。在一种具体装置中，选择晶体管1701的源与MOS电容器1703的离子注入区相连。电容器的栅氧化层用作存储元件(如前所述，为了编程，可以将栅氧化层选择性地击穿)。MOS电容器1703的多晶硅层与编程行1701(其提供电压V_MP1)相连。其它的具有MOS电容器1703多晶硅层的存储器单元的行，与信号V_WPn相连接，这里n从1到N(存储器阵列里的行的总数)。信号V_WRn在提到的行编程线上传输，或行字线上传输。

图12中可以看到存储器阵列的顶层版图。这个顶层图显示了六个存储器单元。图11和图12有着相同的单元数和同样的设计结构。从而，图12中的选择晶体管1701显示为源区和漏注入区之间形成的多晶硅层(V_WRI)。图12也显示出把选择晶体管1701的漏连向一个列位线的接触孔1801。

作为例证，下表列出图11和12中的存储器单元在说明性电压下的运行状况。

		V<sub>C</sub>	V<sub>WP</sub>	V<sub>WR</sub>	V<sub>XO</sub>	V<sub>GO</sub>	编程
		V<sub>C</sub>	V<sub>WP</sub>	V<sub>WR</sub>	V<sub>XO</sub>	V<sub>GO</sub>	编程	编程	SC/SR	0	5.5	2	5.5	2	是
	SC/UR	0	0	0	0	0	否	编程	SC/SR	0	5.5	2	5.5	2	是
	SC/UR	0	0	0	0	0	否		UC/SR	2	5.5	2	3.5	0	否
	UC/UR	2	0	0	0	2	否		UC/SR	2	5.5	2	3.5	0	否
	UC/UR	2	0	0	0	2	否								读出电流
读	SC/SR	1.2	0	1.2			是								读出电流
读	SC/SR	1.2	0	1.2			是		SC/UR	1.2	0	0			否
	UC/SR	0	0	0			否		SC/UR	1.2	0	0			否
	UC/SR	0	0	0			否		UC/UR	0	0	0			否

需要指出的是，上述电压数值是例证性的，不同的应用方式或不同的加工工艺，应用的电压很可能不同。编程过程中，存储器阵列里众多的存储器单元可能暴露于四种电压组合中的一组，分别对应于：(1)被选择列(SC)和被选择行(SR)交叉点上的单元；(2)不在被选择列(指未被选择列或“UC”)，但是在被选择行的单元；(3)不在被选行(指未选择行或“UR”)，但是在被选列的单元；(4)既不在被选行又不在被选列的单元。

对于被选择行和被选择列(“SR/SC”)上的单元来说，在行线V_WR上的电压是2伏，在列选择线V_C上的电压是0伏，在编程线V_WP上的电压是5.5伏。这就在电容器1703的氧化层上造成5.5伏的电势差(V_XO)。电容器的氧化层被设计在这个电势差击穿，以此来编程存储器单元。此外，选择晶体管氧化层上的电压(V_GO)的最大值设计为2伏。这防止了选择晶体管的氧化层被击穿。

接下来，我们考虑在被选择行和未被选择列(“SR/UC”)交叉点的存储器单元上的影响。如前表所示，行线V_WR上的电压是2伏，列选择线V_C上的电压是2伏，编程线V_WP上的电压是5.5伏。这使电容器氧化层上的电压V_XO为3.5伏。这不能击穿氧化层，从而，该单元不会被编程。这就允许选择晶体管使用超薄栅氧化层。

接着，我们考虑在未被选择行和被选择列(“UR/SC”)交叉点的存储器单元上的影响。如前表所示，行线V_WR上的电压是0伏，列选择线V_C上的电压是0伏，编程线V_WP上的电压是0伏。这使电容器氧化层上电压V_XO是0伏。这不能击穿氧化层，因此，该单元不会被编程。此外，没有电压V_GO穿过选择晶体管的氧化层。这就再一次允许选择晶体管使用超薄栅氧化层。

接着，我们考虑在未被选择行和未被选择列(“UR/UC”)交叉点的存储器单元上的影响。如前表所示，行线V_WR上的电压是0伏，列选择线V_C上的电压是2伏，编程线V_WP上的电压是0伏。这使电容器氧化层上的电压V_XO是10伏。这不能击穿氧化层，因此，该单元不会被编程。此外，穿过选择晶体管的氧化层的最大电压V_GO是2伏。这就再一次允许选择晶体管使用超薄栅氧化层。

存储器可以用下面的方法来读：被选择行(“SR”)上设置1.2伏的读选择电压，被选择列(“SC”)上设置1.2伏的读列选择电压。其他所有未被选择行(“UR”)和未被选择列(“UC”)设置为0伏。假定被选择列和被选择行交叉点的存储器单元已被编程。选择晶体管1701通过行线V_WR提供给栅1.2伏(读选择电压)，通过列线V_C提供给漏1.2伏电压。如果单元已被编程，电流将从1.2伏的列线V_C被吸收。如果单元没有被编程，没有电流流动，表明存储器单元没有被编程。

·存储单元的测试

为了保证位于半晶体管和电容(数据存储单元)下的栅氧化层(也称为薄氧化层)能够达到编程所要求的质量，依照本发明，存储阵列的每一个单元都可以被测试。测试的方法，是在数据存储单元的栅氧化层上加电压并测量流过电流的大小。

如果发现一个或一个以上的存储单元有缺陷，则存储单元的冗余的行或列就会用来补偿。此外，如果过多的存储单元有缺陷，那么整个存储阵列就是不合格的。

本发明用瞬态福勒-诺德海姆(Fowler-Nordheim)隧道电流来测试栅氧化层。在一个具体电路中，存储单元是用0.18微米的工艺生产的，栅氧化层的厚度约为32埃。为了更好的在存储单元中写入程序，加载的电压为8伏或更高，而由此产生的电流大约为30-200毫安。

但是，依照本发明，栅氧化层是用小于编程电压的短脉冲来测量的。在一个具体电路中，上述器件的测量电压为6-7伏。测试电压的作用时间为10纳秒至几毫秒(例如5毫秒)。测试电压以相同的方式作用于每一个所选择的存储单元，使得每一个所选择的单元都有可能被编程，除非是一个较小的电压作用于数据存储单元的栅上。作用在栅氧化层上的测试电压将会产生一个几毫安至20毫安的Fowler-Nordheim隧道电流流过栅氧化层。这个电流总量还不足以提供在存储单元写入程序的所需电流。电流的范围随着栅氧化层厚度和存储单元其他特性的改变而改变。但是，一般来说，电流应该小于50毫安。

测量Fowler-Nordheim隧道电流，以便确保处于为特定存储单元所设置的参数范围中，确定栅氧化层是否太厚或是太薄。电流的测量采用片上电流检测电路，也就是通常用于存储阵列集成电路中读操作的电路。这种非破坏性的测试能够保证存储单元与阵列的编程性能。

翻到图13，我们可以看到一个阐述本发明基本原理的典型曲线图。在这个图中，x轴是作用在栅上的电压Vgox，单位为伏。Y轴是Fowler-Nordheim隧道电流，单位为安培。注意在y轴上的每个分割点表示一个数量级。因此曲线图上y轴表示的范围从一皮安到一安培。

曲线1101显示了测量电流与作用于“常规的”存储单元，栅氧化层上电压的函数关系。称这类单元为可用的存储单元。在A点，栅氧化层上电压为7伏，Fowler-Nordheim隧道电流大约为10微安。这个7伏的测试电压在这个具体的电路中必须为一个短脉冲，大约为0.1微秒。这样能够保证栅氧化层不会被损坏(例如疏忽导致的程序写入)。必须认识到的是短脉冲的持续时间与存储单元的特定参数相关，有可能上升到5微秒，但是很可能小于1微秒。我们必须考虑测试期间电压的总量和电压的持续时间与为产生足够测量的Fowler-Nordheim隧道电流而带来的破坏栅氧化层的危险的之间的权衡。

B点作为一个参照点，采用8伏电压对其编程，流过栅氧化层的电流是栅氧化层击穿的结果，而且这个电流能够达到几百微安的数量级。在这个电压下存储单元只需几到几十微秒就会被编程。

曲线1103显示出太厚或是有抗击穿能力栅氧化层的电压和电流的关系。由图可见，当作用在栅氧化层上的测试电压是7伏时，C点表示总电流。这个电流，如图13中的例子可见，小于1纳安。这个电流总量几乎是无法检测的，而且明显少于常规存储单元所预计的10微安。对应于常规存储单元的电流值，称为标称电流水平(nominalcurrent level.)。因此，这个测试结果表明这个存储单元是不合格的。

相反，曲线1105显示了太薄或是相对来说有传导电流能力的栅氧化层的电压与电流的关系特点。由图可见，当作用于栅氧化层上的电压为7伏时，总电流显示在D点。这个电流，如图13中的例子，大约为1安培。这个总电流明显超过了“常规的”存储单元预计的10微安。换句话说，超薄氧化层中流过的电流远远超过了理想的电流标准，因此这个测试结果表明这个存储单元是不合格的。

在另外一种筛除与超薄栅氧化层相关的缺陷的装置中，可能使用4至5.5伏这种较低的测试电压来探测失效点D。如果检测电路的能够探测到的电流有几微安，和4至5.5伏电压下的E点一样，那么这个单元就会被认为不合格。实际上，超薄栅氧化层的测试电压可能改变，一定作用电压下的检测电流远超过了理论的电流标准则表示这个单元不合格。流过超薄栅氧化层的电流总量被称为快速位电流电平(fast bit currentlevel)。

此外，测试电压的量级可以这样选择，使其与测量电流的检测电路相匹配。例如，如果检测电路的探测范围在1至10微安最佳，那么可以使用4至5.5伏的电压。但是，如果存储单元设计的特定变化导致了在写入和读取存储单元所需电压的改变，那么为了使检测电路能够较好地工作，测试电压也必需相应调整。从而，测试电压的选择应当使检测电路能够轻松地测量到快速位电流电平。

总之，晶圆片分类程序可以设置两种短的筛选脉冲，一种是4至5.5伏，用来检测薄氧化层位(称为“快速位(fast bits)”)，另外一种是7至8伏的高电压，用来检测厚氧化层位(称为“慢速位(slow bits)”)。上述两种测试用来筛除非正常位(存储单元)。

通过执行上述的电流测试规则，如果Fowler-Norheim隧道电流能够在所设定的参数内，则这个存储单元就会被确认为可用的。

在这里所发表的本发明的一些描述和应用是解说性的，并不是限制发明的范围。在这里对具体电路的改变和修正都是有可能的，那些精通技术的人都能知道实际例证中各种元件的实际替代品和等效品。例如，不同例子中所设置的不同电压仅仅是说明性的，可以在一个电压范围内选择一个精确的电压，而且电压的选择无论如何都与器件的特性相关。为了叙述存储器中通常使用的线条种类，使用了行线、列线等词语，但有些存储器对这些词语可能有另外的叫法。对本文所披露的具体电路可能作出的改变和修正都不会背离本发明的范围和精髓。

Claims

1.一种测试可编程存储器单元的方法，该存储器单元可以用于拥有选择线和存取线存储器阵列中，存储器单元由两根存取线之间的选择晶体管以及与它相连的数据存取单元组成，此外选择晶体管的栅与一根选择线相连，而数据存取单元包含有用来物理存储数据的超薄绝缘介质，其特征是这种存储器单元的测试方法包括：

当加载测试电压时，测量流过该超薄绝缘介质的电流总量，

2.按权利要求1所述测试可编程存储器单元的方法，其特征是：所指的测量流过该超薄绝缘介质的电流为流经该超薄绝缘介质的Fowler-Nordheim隧道电流。

3.按权利要求1所述测试可编程存储器单元的方法，其特征是：所指的测试电压的作用时间在10纳秒与5微秒之间。

4.按权利要求1所述测试可编程存储器单元的方法，其特征是：包含确认测量流过该超薄绝缘介质的电流是否低于预先确定的阈值的上限。

5.按权利要求4所述测试可编程存储器单元的方法，其特征是：该阈值的上限为50微安或更低。

6.一种测试可编程存储器单元的方法，该存储器单元可以用于拥有选择线和存取线存储器阵列中，存储器单元由两根存取线之间的选择晶体管以及与它相连的数据存取单元组成，此外选择晶体管的栅与一根选择线相连，而数据存取单元包含有用来物理存储数据的超薄绝缘介质，其特征是这种存储器单元的测试方法包括：

当加载测试电压时，测量流过该超薄绝缘介质的电流总量，

7.按权利要求6所述测试可编程存储器单元的方法，其特征是：所指的测量流过该超薄绝缘介质的电流为流经该超薄绝缘介质的Fowler-Nordheim隧道电流。

8.按权利要求6所述测试可编程存储器单元的方法，其特征是：所指的测试电压的作用时间在10纳秒至5微秒之间。

9.一种测试可编程存储器单元的方法，该存储器单元可以用于拥有选择线和存取线存储器阵列中，存储器单元由两根存取线之间的选择晶体管以及与它相连的数据存取单元组成，此外选择晶体管的栅与一根选择线相连，而数据存取单元包含有用来物理存储数据的超薄绝缘介质，其特征是这种存储器单元的测试方法包括：

当加载测试电压时，测量流过该超薄绝缘介质的电流总量，

如果该电流小于快速位电流，确定该存储单元不可用。

10.按权利要求9所述测试可编程存储器单元的方法，其特征是：所指的测量流过该超薄绝缘介质的电流为流经该超薄绝缘介质的Fowler-Nordheim隧道电流。

11.按权利要求9所述测试可编程存储器单元的方法，其特征是：所指的测量电压为4至4.5伏。

12.按权利要求9所述测试可编程存储器单元的方法，其特征是：所指的测量电压的选择，是使它产生的快速位电流适合用检测电路来测量。

13.一种测试可编程存储器单元的方法，该存储器单元可以用于拥有选择线和存取线存储器阵列中，存储器单元由两根存取线之间的选择晶体管以及与它相连的数据存取单元组成，此外选择晶体管的栅与一根选择线相连，而数据存取单元包含有用来物理存储数据的超薄绝缘介质，其特征是这种存储器单元的测试方法包括：

当加载测试电压时，测量流过该超薄绝缘介质的电流总量，

14.按权利要求13所述测试可编程存储器单元的方法，其特征是：所指的测量流过该超薄绝缘介质的电流为流经该超薄绝缘介质的Fowler-Nordheim隧道电流。