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QUERVERWEIS AUF VERWANDTE ANMELDUNG
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Diese Anmeldung beansprucht die Priorität der am 12. November 2012 beim koreanischen Art für geistiges Eigentum eingereichten
koreanischen Patentanmeldung Nr. 10-2012-0127567 und all die Vorzüge, welche daraus unter 35 U.S.C 119 entstehen, wobei deren Inhalte in ihrer Gesamtheit hierin durch Bezugnahme mit aufgenommen sind.
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HINTERGRUND
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1. Gebiet des erfinderischen Konzepts
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Beispielhafte Ausführungsformen erfinderischer Konzepte beziehen sich auf ein Testverfahren für eine Halbleitervorrichtung und/oder eine Halbleitertestvorrichtung.
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2. Beschreibung des Standes der Technik
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Eine Zelle eines dynamischen Direktzugriffsspeichers (DRAM = Dynamic Random Access Memory) weist einen Kondensator zum Speichern von Ladungen und einen Transistor zum Zugriff auf den Kondensator auf. Die Ladungen (d. h. Daten), welche in dem Kondensator gespeichert sind, können mit dem Verlauf der Zeit verloren gehen.
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Eine VRT-Zelle ist eine Zelle, deren Daten-Aufrechterhaltungszeit (d. h. Ladungs-Aufrechterhaltungszeit) nicht konstant ist. Im Stand der Technik wird eine VRT-Zelle durch ein Schreiben von Daten zu einer DRAM-Zelle und ein mehrmaliges Testen, ob Daten, nachdem eine bestimmte Zeitdauer verstrichen ist, verloren sind oder nicht, erfasst. Auch wenn in dem ersten Testzyklus bestimmt wird, dass die DRAM-Zelle eine normale Zelle ist, kann aufgrund eines Datenverlustes in dem zweiten Testzyklus bestimmt werden, dass sie eine defekte Zelle ist. Nach dem wiederholten Durchführen von Tests wird bestimmt, dass die DRAM-Zelle, welche geänderte Testergebnisse aufweist, eine VRT-Zelle ist.
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Da jedoch die Daten-Aufrechterhaltungszeit der VRT-Zelle nicht konstant ist, wie oben stehend beschrieben ist, kann, auch wenn in den zwei Testzyklen bestimmt wird, dass die DRAM-Zelle eine normale Zelle ist, in einem dritten Testzyklus bestimmt werden, dass sie eine defekte Zelle ist.
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Demnach ist es, gemäß dem Testverfahren nach dem Stand der Technik schwierig, alle VRT-Zellen zu beseitigen, deren Daten-Aufrechterhaltungszeit variiert. Zusätzlich kann, da mehrere Testwiederholungen durchgeführt werden, um einen optimalen Wert der Anzahl von Testwiederholungen zu erhalten, eine Testzeit unerwünscht verlängert werden.
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KURZFASSUNG
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Einige beispielhafte Ausführungsformen von erfinderischen Konzepten sehen ein Testverfahren für eine Halbleitervorrichtung vor, welches eine VRT-Zelle innerhalb einer kurzen Testzeit bestimmen kann.
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Einige beispielhafte Ausführungsformen von erfinderischen Konzepten sehen eine Halbleitertestvorrichtung vor, welche eine VRT-Zelle innerhalb einer kurzen Testzeit bestimmen kann.
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In einer beispielhaften Ausführungsform weist das Testverfahren ein Vorsehen einer Halbleitervorrichtung, welche ein Substrat mit einem aktiven Bereich und einem Isolierbereich, eine flüchtige Speicherzelle, die eine Gate-Isolierschicht und ein Gate auf dem aktiven Bereich, einen Übergangsbereich in dem aktiven Bereich, einen mit dem Übergangsbereich verbunden Kondensator aufweist, und ein auf dem Isolierbereich ausgebildetes Passiergate besitzt, ein Vorsehen einer ersten Testspannung für das Gate und einer zweiten Testspannung größer als die erste Testspannung für das Passiergate, um Grenzflächendefekte der Gate-Isolierschicht zu verschlimmern, und ein Messen von Aufrechterhaltungscharakteristiken der flüchtigen Speicherzelle auf.
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In einer beispielhaften Ausführungsform weist das Testverfahren ein Vorsehen einer Halbleitervorrichtung, welche eine Mehrzahl von Wortleitungen aufweist, wovon jede mit einer oder mehreren flüchtigen Vorrichtungszellen verbunden ist, ein Vorsehen einer ersten Testspannung für eine erste Wortleitung unter der Mehrzahl von Wortleitungen, und ein Vorsehen einer zweiten Testspannung größer als die erste Testspannung, für eine zweite Wortleitung unter der Mehrzahl von Wortleitungen, wobei die zweite Wortleitung direkt neben der ersten Wortleitung ist, um einen Defekt, welcher mit einer Datenaufrechterhaltung einer mit der ersten Wortleitung verbundenen flüchtigen Vorrichtungszelle verknüpft ist, zu verschlimmern, und ein Messen einer oder mehrerer Aufrechterhaltungscharakteristiken der flüchtigen Vorrichtungszelle, welche mit der ersten Wortleitung verbunden ist, auf.
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In einer beispielhaften Ausführungsform weist eine Halbleitertestvorrichtung einen Träger, der konfiguriert ist, eine Halbleitervorrichtung zu halten, welche ein Substrat mit einem aktiven Bereich und einem Isolierbereich, eine flüchtige Vorrichtungszelle, die eine in dem aktiven Bereich ausgebildete Gate-Isolierschicht und ein Gate, einen Übergangsbereich in dem aktiven Bereich, einen mit dem Übergangsbereich verbundenen Kondensator und ein in dem Isolierbereich ausgebildetes Passiergate aufweist, einen Testspannungserzeuger, der konfiguriert ist, eine erste Testspannung für das Gate und eine zweite Testspannung größer als die erste Testspannung für das Passiergate vorzusehen, um Grenzflächendefekte der Gate-Isolierschicht zu verschlimmern, und eine Messvorrichtung auf, welche konfiguriert ist, um Aufrechterhaltungscharakteristiken der flüchtigen Vorrichtungszelle zu messen.
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In einer beispielhaften Ausführungsform wird eine erste Spannung an ein erstes Gate einer flüchtigen Vorrichtungszelle angelegt, wobei die flüchtige Vorrichtungszelle in einem aktiven Bereich eines Substrats in der Halbleitervorrichtung ist, und eine Gate-Isolierschicht und das erste Gate aufweist, wobei das Substrat den aktiven Bereich und einen Isolierbereich, einen Übergangsbereich auf dem aktiven Bereich und einen Kondensator, welcher mit dem Übergangsbereich verbunden ist aufweist; eine zweite Spannung wird an ein Passiergate in dem Isolierbereich des Substrats angelegt, wobei die erste Spannung geringer ist als die zweite Spannung; und Aufrechterhaltungscharakteristiken der flüchtigen Vorrichtungszelle werden gemessen.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die obigen und anderen Merkmale und Vorteile von beispielhaften Ausführungsformen der erfinderischen Konzepte werden deutlicher werden durch ein detailliertes Beschreiben bevorzugter beispielhafter Ausführungsformen davon unter Bezugnahme auf die beigefügten Zeichnungen, in welchen:
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1 ein Flussdiagramm ist, welches ein Testverfahren für eine Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte veranschaulicht;
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2 eine Schaltungsansicht einer Halbleitervorrichtung ist, auf welche das Testverfahren, welches in 1 veranschaulicht ist, angewandt werden kann;
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3 eine Layoutansicht der Halbleitervorrichtung, welche in 2 gezeigt ist, ist;
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4 eine Querschnittsansicht ist, aufgenommen entlang der Linie IV-IV der 3;
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5 eine Querschnittsansicht ist, welche das Testverfahren veranschaulicht, welches in 1 veranschaulicht ist;
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6 eine Layoutansicht einer beispielhaften Halbleitervorrichtung ist, auf welche ein Testverfahren für eine Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte angewandt werden kann;
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7 eine Layoutansicht einer anderen beispielhaften Halbleitervorrichtung ist, auf welche ein Testverfahren für eine Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte angewandt werden kann;
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8 eine Layoutansicht noch einer anderen beispielhaften Halbleitervorrichtung ist, auf welche ein Testverfahren für eine Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte angewandt werden kann;
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9 eine Layoutansicht noch einer anderen beispielhaften Halbleitervorrichtung ist, auf welche ein Testverfahren für eine Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte angewandt werden kann;
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10 bis 12 Flussdiagramme zum Erklären eines Testverfahrens für eine Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte sind; und
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13 ein Blockschaltbild einer Halbleitertestvorrichtung gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte ist.
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DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
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Vorteile und Merkmale der erfinderischen Konzepte und/oder Verfahren zum Erreichen derselben können leichter durch eine Bezugnahme auf die folgende detaillierte Beschreibung einiger beispielhafter Ausführungsformen und die beigefügten Zeichnungen verstanden werden. Beispielhafte Ausführungsformen der erfinderischen Konzepte können jedoch in vielen unterschiedlichen Formen ausgeführt werden und sollten nicht als auf die beispielhaften Ausführungsformen, welcher hierin erläutert sind, beschränkt betrachtet werden. Vielmehr sind diese Ausführungsformen vorgesehen, sodass diese Offenbarung gewissenhaft und vollständig sein wird und das Konzept der beispielhaften Ausführungsformen der erfinderischen Konzepte für Fachleute vollständig übermitteln wird, und die vorliegenden beispielhaften Ausführungsformen werden nur durch die beigefügten Ansprüche definiert beziehungsweise begrenzt werden. Es wird verstanden werden, dass, wenn auf ein Element oder eine Schicht Bezug genommen wird als ”auf”, ”verbunden mit” oder ”gekoppelt mit” einem anderen Element, es beziehungsweise sie direkt auf, verbunden mit oder gekoppelt mit dem anderen Element sein kann oder zwischenliegende Elemente vorhanden sein können.
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Beispielsweise wird verstanden werden, dass wenn gesagt wird, dass ein Element Daten oder Signale an ein anderes Element” sendet beziehungsweise überträgt oder ausgibt”, das Element die Daten oder das Signal an das andere Element direkt ”übertragen oder ausgeben” kann, oder die Daten oder das Signal zu dem anderen Element über wenigstens ein anderes Element ”übertragen oder ausgeben” kann.
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Wenn hierin verwendet umfasst der Begriff ”und/oder” eine beliebige und alle Kombinationen von einem oder mehreren der zugeordneten aufgelisteten Gegenstände.
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In den folgenden beispielhaften Ausführungsformen ist eine beispielhafte flüchtige Vorrichtungszelle auf eine Zelle eines dynamischen Direktzugriffsspeichers (DRAM = Dynamic Random Access Memory) gerichtet, beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. Die beispielhafte flüchtige Vorrichtungszelle kann eine Zelle eines statischen Direktzugriffsspeichers (SRAM = Static Random Access Memory) sein.
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Hierin nachstehend wird ein Testverfahren für eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform von Konzepten unter Bezugnahme auf die 1 bis 5 beschrieben werden.
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1 ist ein Flussdiagramm, welches ein Testverfahren für eine Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen von erfinderischen Konzepten veranschaulicht, 2 ist eine Schaltungsansicht einer Halbleitervorrichtung, auf welche das Testverfahren, welches in 1 veranschaulicht ist, angewandt werden kann, 3 ist eine Layoutansicht der Halbleitervorrichtung, welche in 2 gezeigt ist, 4 ist eine Querschnittsansicht, aufgenommen entlang der Linie IV-IV der 3, und 5 ist eine Querschnittsansicht, welche das Testverfahren, welches in 1 veranschaulicht ist, veranschaulicht.
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Die Halbleitervorrichtung 1, welche zu testen ist, wird unter Bezugnahme auf die 2 bis 4 beschrieben werden. Die Halbleitervorrichtung 1 kann ein dynamischer Direktzugriffsspeicher (DRAM) sein, beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt.
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Wie in 2 gezeigt ist, weist die Halbleitervorrichtung 1 eine Mehrzahl von Wortleitungen (beispielsweise WL 0 bis WL 5) und eine Mehrzahl von Bitleitungen (beispielsweise BL 0 bis BL 2) auf. Die Halbleitervorrichtung 1 weist auch Speicherzellen (beispielsweise MC 1 und MC 2) auf, welche elektrisch mit den Wortleitungen WL 0 bis WL 5 und den Bitleitungen BL 0 bis BL 2 verbunden sind. Jede der Speicherzellen MC 1 und MC 2 kann Kondensatoren C 1 und C 2, welche Ladungen speichern, und Zugriffstransistoren TR 1 und TR 2, welche den Zugriff auf die Kondensatoren C 1 und C 2 steuern, aufweisen. Wie in 2 gezeigt ist, können eine Source des Zugriffstransistors TR 1 und eine Source des Zugriffstransistors TR 2 gemeinsam verwendet werden.
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Wie in den 3 und 4 gezeigt ist, sind aktive Einheitsbereiche (ACT 1 bis ACT 3) durch ein Bilden eines Isolierbereichs 205 in einem Substrat 110 definiert beziehungsweise begrenzt. Beispielsweise können sich die aktiven Einheitsbereiche ACT 1 bis ACT 3 in einer ersten Richtung DR 1 erstrecken, die Wortleitungen WL 0 bis WL 5 können sich in einer zweiten Richtung DR 2 erstrecken, welche einen spitzen Winkel hinsichtlich der ersten Richtung DR 1 bilden, und die Bitleitungen BL 0 bis BL 2 können sich in einer dritten Richtung DR 3 erstrecken, welche einen spitzen Winkel hinsichtlich der ersten Richtung DR 1 bildet. Das Layout, welches in 3 gezeigt ist, kann ein 6F2-Zellstrukturlayout sein.
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Hier bedeutet, wenn gesagt wird, dass ”eine bestimmte Richtung und eine andere bestimmte Richtung einen Winkel bilden” der Begriff ”Winkel”, welcher hierin verwendet wird, einen kleineren Winkel von zwei Winkeln, welche durch zwei Richtungen gebildet werden, welche einander kreuzen, beispielsweise 60°, wenn Winkel, welche durch zwei Richtungen, die einander schneiden, gebildet werden, 120° und 60° sind. Demnach ist, wie in 3 gezeigt ist, der Winkel, welcher durch die erste Richtung DR 1 und die zweite Richtung DR 2 gebildet wird, θ1, und der Winkel, welcher durch die erste Richtung DR 1 und die dritte Richtung DR 3 gebildet wird, ist θ2.
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Wie oben stehend beschrieben ist, ist es Grund dafür, dass θ1 und/oder θ2 spitze Winkel sind, einen maximalen Abstand zwischen einem Bitleitungskontakt, welcher die aktiven Einheitsbereiche ACT 1 bis ACT 3 und die Bitleitungen BL 0 bis BL 2 verbindet, und einem Speicherknotenkontakt, welcher die aktiven Einheitsbereiche ACT 1 bis ACT 3 und einen Kondensator (nicht gezeigt) verbindet, zu erhalten. Beispielsweise können θ1 und θ2 45° und 45°, 30° und 60° oder 60° und 30° sein, jedoch sind beispielhafte Ausführungsformen nicht darauf beschränkt.
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Eine von zwei Wortleitungen (beispielsweise WL 1 und WL 2), (d. h. ein Gate 140 oder 240) können gebildet sein, sodass sie einen aktiven Einheitsbereich (beispielsweise ACT 2) kreuzen. Demzufolge können zwei Zugriffstransistoren in dem aktiven Einheitsbereich (beispielsweise ACT 2) gebildet sein.
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Wie in 3 gezeigt ist, sind die aktiven Einheitsbereiche ACT 1 bis ACT 3 voneinander beabstandet. Zusätzlich sind die Mehrzahl von Wortleitungen WL 0 bis WL 5 und die Mehrzahl von Bitleitungen BL 0 bis BL 2 angeordnet, sodass sie einander kreuzen. Demnach kann die Wortleitung WL 2, welche einen anderen aktiven Einheitsbereich ACT 2 kreuzt, um den einen aktiven Einheitsbereich ACT 1 herum angeordnet sein. In Bezug auf den aktiven Einheitsbereich ACT 1, wird die Wortleitung WL 2, welche den aktiven Einheitsbereich ACT in Nachbarschaft zu dem aktiven Einheitsbereich ACT 1 passiert, ein Passiergate 240 genannt. In dem Layout, welches in 3 gezeigt ist, ist ein Passiergate zwischen den benachbarten aktiven Einheitsbereichen ACT 1 und ACT 3 positioniert.
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Wie in 4 gezeigt ist, kann eine Gate-Isolierschicht 130 entlang Seitenwänden und einer Bodenoberfläche eines ersten Grabens 120, welcher in dem Substrat 110 gebildet ist, gebildet sein. Die Gate-Isolierschicht 130 kann auf einer oberen Oberfläche des Substrats 110 nicht gebildet sein. Das Gate 140 kann in dem ersten Graben 120 gebildet sein, um einen Abschnitt des ersten Grabens 120 zu füllen ohne den ersten Graben 120 vollständig zu füllen. Beispielsweise kann das Gate 140 in einer ausgesparten Form sein. Das Gate 140 kann aus einem leitfähigen Material wie beispielsweise einem Metall oder einem Polysilizium gefertigt sein. Eine Deckschicht 150 kann auf dem Gate 140 gebildet sein, um den ersten Graben 120 zu füllen.
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Verbindungsbereiche beziehungsweise Übergangsbereiche 161 und 163, welche als eine Source/Drain dienen, können an beiden Seiten des Gate 130 gebildet sein. Obwohl nicht gezeigt, kann ein Bitleitungskontakt an dem Übergangsbereich 163 gebildet sein, und ein Speicherknotenkontakt kann an dem Übergangsbereich 161 gebildet sein.
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Das Passiergate 240 kann in dem Isolierbereich 205 angeordnet sein. Beispielsweise kann die Gate-Isolierschicht 230 entlang Seitenwänden und einer Bodenoberfläche eines zweiten Grabens 220, welcher in dem Substrat 110 gebildet ist, gebildet sein. Die Gate-Isolierschicht 230 kann an der oberen Oberfläche des Substrats 110 nicht gebildet sein. Das Passiergate 240 kann in dem zweiten Graben 220 gebildet sein, um einen Abschnitt des zweiten Grabens 220 zu füllen, ohne den zweiten Graben 220 vollständig zu füllen. Beispielsweise kann das Passiergate 240 in einer ausgesparten Form sein. Das Passiergate 240 kann aus einem leitfähigen Material wie beispielsweise einem Metall oder einem Polysilizium gefertigt sein. Eine Deckschicht 250 kann auf dem Passiergate 240 gebildet sein, um den zweiten Graben 220 zu füllen.
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Bezug nehmend auf die 1, 4 und 5 werden Daten 1 in eine flüchtige Zielvorrichtungszelle (beispielsweise eine N-te-Zelle geschrieben, wobei n eine natürliche Zahl ist) (S 10). Hier können die Daten 1 bedeuten, dass Ladungen in einem Kondensator der flüchtigen Vorrichtungszelle gespeichert werden.
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Als Nächstes wird eine erste Testspannung Vg für ein Gate 130 vorgesehen, und eine zweite Testspannung Vpg wird für ein Passiergate 230 vorgesehen (S 20). Beispielsweise wird eine Grenzfläche der Gate-Isolierschicht 130 unter Verwendung der ersten Testspannung Vg und der zweiten Testspannung Vpg verschlechtert. Es werden sozusagen Defekte 135, welche an der Grenzfläche der Gate-Isolierschicht 130 vorhanden sind, aktiviert.
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Die erste Testspannung Vg kann eine negative Spannung sein. Die zweite Testspannung Vpg kann ebenso eine negative Spannung sein. Wenn die erste Testspannung Vg eine negative Spannung ist, ist der Zugriffstransistor TR 1 in einem Aus-Zustand. In diesem Fall tritt ein Leckstrom schnell auf und eine Zeit, welche zum Messen von Aufrechterhaltungscharakteristiken benötigt wird (S 30) kann verringert werden. Da eine Drainspannung (Vd) über die Zeit aufgrund des Leckstroms verringert wird, wird die erste Testspannung Vg dementsprechend verringert.
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Der Absolutwert der ersten Testspannung Vg kann größer sein als derjenige der zweiten Testspannung Vpg. Die erste Testspannung Vg und die zweite Testspannung Vpg können unabhängig voneinander gesteuert werden. Der Absolutwert der ersten Testspannung Vg kann größer sein als derjenige der zweiten Testspannung Vpg, um es zu ermöglichen, dass elektrische Felder an einem Gate konzentriert werden, und um Elektronen, welche einzufangen sind, zu induzieren.
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Beispielsweise kann die erste Testspannung Vg –3,8 V sein, und die zweite Testspannung Vpg kann –1,3 V sein.
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Das Testverfahren für die Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform von erfinderischen Konzepten kann weiterhin ein Vorsehen einer dritten Testspannung Vb, welche größer als die erste Testspannung Vg ist, für das Substrat 110 aufweisen. Ein Wert der dritten Testspannung Vb kann derselbe sein wie ein Wert der zweiten Testspannung Vpg. Beispielsweise kann die dritte Testspannung Vb –1,3 V sein.
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Wenn die dritte Testspannung Vb und die zweite Testspannung Vpg denselben Wert haben, werden unnötige elektrische Felder unter dem Passiergate 240 nicht erzeugt. Demnach können genauere Charakteristiken gemessen werden.
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Indes kann eine Zelle mit variabler Aufrechterhaltungszeit (VRT) Defekte 135 haben, welche an der Grenzfläche der Gate-Isolierschicht 130 vorhanden sind. Wenn die CRT-Zelle Defekte hat, kann ein Leckstrom durch Haftstellen-unterstütztes Tunneln (TAT = Trap Assisted Tunneling) auftreten. Beispielsweise kann die flüchtige Vorrichtungszelle, welche Defekte 135 an der Grenzfläche der Gate-Isolierschicht 130 hat, eine kurze Aufrechterhaltungszeit tRET haben. Auch wenn dort jedoch Grenzflächendefekte 135 sind, können die Defekte 135 durch ein Bonden beispielsweise mit H-Atomen deaktiviert werden. Demnach kann die VRT-Zelle, welche deaktivierte Grenzflächendefekte 135 hat, eine normale Aufrechterhaltungszeit tRET aufrechterhalten. Wenn jedoch die H-Atome, welche mit den Defekten 135 gebondet sind, von den Defekten 135 getrennt werden, kann die VRT-Zelle eine kurze Aufrechterhaltungszeit tRET haben. Demnach mag die VRT-Zelle keine konstante Aufrechterhaltungszeit tRET haben.
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Zusätzlich können, wenn die erste Testspannung Vg und die zweite Testspannung Vpg vorgesehen werden, Elektronen an einer Grenzfläche des Isolierbereichs 205 eingefangen werden. Die in dem Isolierbereich 205 eingefangenen Elektronen können den Leckstrom ebenso erhöhen.
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Bei dem Testverfahren für eine Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte sind die erste Testspannung Vg und die zweite Testspannung Vpg vorgesehen, wodurch beabsichtigt die H-Atome von den Defekten 135 getrennt werden, um die Grenzflächendefekte 135 zu aktivieren. Zusätzlich können Elektronen ebenso absichtlich in den Isolierbereich 205 eingefangen werden.
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Die normale flüchtige Vorrichtungszelle kann eine lange Aufrechterhaltungszeit tRET aufrechterhalten, auch wenn die erste Testspannung Vg und die zweite Testspannung Vpg vorgesehen werden. Die VRT-Zelle kann jedoch aktivierte Grenzflächendefekte 135 durch die erste Testspannung Vg und die zweite Testspannung Vpg und eingefangene Elektronen in dem Isolierbereich 205 haben. Demnach kann die VRT-Zelle einen erhöhten Leckstrom haben.
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Als Nächstes werden Aufrechterhaltungscharakteristiken gemessen (S 30).
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Die Aufrechterhaltungscharakteristiken können durch ein Messen der Aufrechterhaltungszeit tRET der flüchtigen Vorrichtungszelle gemessen werden, beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. Beispielsweise können die Aufrechterhaltungscharakteristiken durch ein Messen des Leckstroms der flüchtigen Vorrichtungszelle gemessen werden.
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Schritt S 40 bestimmt, ob die gemessenen Aufrechterhaltungscharakteristiken vordefinierte Standards erfüllen oder nicht.
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Beispielsweise wird bestimmt, ob die gemessene Aufrechterhaltungszeit tRET länger ist als eine vorgewählte Referenzzeit. Wenn die Aufrechterhaltungszeit tRET länger ist als die vorgewählte Referenzzeit, wird bestimmt, dass die getestete Zelle eine bestandene beziehungsweise erfolgreiche Zelle ist, und wenn die Aufrechterhaltungszeit tRET kürzer ist als die vorgewählte Referenzzeit, wird bestimmt, dass die getestete Zelle eine fehlerhafte Zelle ist.
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Im Falle eines Fehlerergebnisses wird eine Adresse der flüchtigen Zielvorrichtungszelle (beispielsweise eine Adresse einer N-ten Zelle) aufgezeichnet beziehungsweise protokolliert (S 45), was für den Zweck des Ersetzens von fehlerhaften Zellen durch Redundanzzellen ist, nachdem der Test vollendet ist.
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Im Falle eines Bestanden-Ergebnisses wird überprüft, ob die flüchtige Zielspeicherzelle die letzte Zelle ist oder nicht (S 50).
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Falls dies nicht der Fall ist, wird n um 1 inkrementiert, sodass n = n + 1 (S 60). Demnach werden die Aufrechterhaltungscharakteristiken einer nächsten Zelle (d. h. einer (n + 1)-ten Zelle) gemessen.
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In einem Fall, in dem die flüchtige Zielvorrichtungszelle die letzte Zelle ist, werden fehlerhafte Zellen durch Redundanzzellen substituiert beziehungsweise ersetzt (S 70).
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In dem Testverfahren für die Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen von erfinderischen Konzepten mag das Messen der Aufrechterhaltungscharakteristiken (S 30) nur einmal für eine entsprechende flüchtige Vorrichtungszelle durchgeführt werden.
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Wie oben stehend beschrieben ist, werden die Grenzflächendefekte 135 einer VRT-Zelle durch die erste Testspannung Vg und die zweite Testspannung Vpg aktiviert. Demnach wird bestimmt, ob die entsprechende flüchtige Vorrichtungszelle eine VRT-Zelle ist, ohne dass die Aufrechterhaltungscharakteristiken davon gemessen werden müssen.
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In dem Testverfahren für die Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen von erfinderischen Konzepten mögen, da Grenzflächendefekte absichtlich aktiviert werden, die Aufrechterhaltungscharakteristiken einer flüchtigen Vorrichtungszelle nur einmal gemessen werden. Demnach kann die VRT-Zelle genau innerhalb einer kurzen Zeit getestet werden.
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Zusätzlich wird bei dem Testverfahren für die Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen von erfinderischen Konzepten der Test durch ein Vorsehen der ersten Testspannung Vg für eine unter der Mehrzahl von Wortleitungen WL 0 bis WL 5 und ein Vorsehen der zweiten Testspannung Vpg für eine unmittelbar nächste Wortleitung unter der Mehrzahl von Wortleitungen WL 0 bis WL 5 durchgeführt. Demnach können eine oder mehrere Aufrechterhaltungscharakteristiken der flüchtigen Vorrichtungszelle, welche mit einer Zielwortleitung, die zu testen ist (das heißt eine von WL 0 bis WL 5) verbunden ist, gleichzeitig gemessen werden.
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Zusätzlich kann die erste Testspannung Vg für die Mehrzahl von Wortleitungen WL 0 bis WL 5 vorgesehen werden, und die zweite Testspannung Vpg kann für unmittelbar nächste unter der Mehrzahl von Wortleitungen WL 0 bis WL 5 vorgesehen werden. Demnach können Aufrechterhaltungscharakteristiken von mehreren flüchtigen Vorrichtungszellen, welche mit einer Zielmehrzahl von Wortleitungen WL 0 bis WL 5, welche zu testen sind, verbunden sind, gleichzeitig gemessen werden.
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6 ist eine Layoutansicht einer beispielhaften Halbleitervorrichtung, auf welche ein Testverfahren für die Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen von erfinderischen Konzepten angewandt werden kann. Für die Kürze wird sich die folgende Beschreibung auf Unterschiede zwischen der veranschaulichten Halbleitervorrichtung und der Halbleitervorrichtung, welche in 3 gezeigt ist, fokussieren.
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Bezug nehmend auf 6 weist die Halbleitervorrichtung eine Mehrzahl von aktiven Einheitsbereichen (beispielsweise ACT 1 bis ACT 3), eine Mehrzahl von Wortleitungen (beispielsweise WL 0 bis WL 7) und eine Mehrzahl von Bitleitungen (beispielsweise BL 0 bis BL 5) auf.
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Die aktiven Einheitsbereiche ACT 1 bis ACT 3 können sich in einer dritten Richtung DR 3 erstrecken, die Wortleitungen WL 0 bis WL 7 können sich in einer zweiten Richtung DR 2 erstrecken, und die Bitleitungen BL 0 bis BL 2 können sich in einer dritten Richtung DR 3 erstrecken. Das Layout, welches in 6 gezeigt ist, kann ein Layout einer 6F2-Zellstruktur sein.
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Eine Wortleitung (beispielsweise WL 3), welche einen anderen aktiven Einheitsbereich (beispielsweise ACT 2) kreuzt, kann in der Nachbarschaft eines aktiven Einheitsbereichs (beispielsweise ACT 1) angeordnet sein. In Beziehung zu dem aktiven Einheitsbereich ACT 1 ist die Wortleitung WL 3, welche den aktiven Einheitsbereich ACT 1 in Nachbarschaft zu dem aktiven Einheitsbereich ACT 1 passiert, ein Passiergate. In dem Layout, welches in 6 gezeigt ist, ist ein Passiergate zwischen den benachbarten aktiven Einheitsbereichen ACT 1 und ACT 3 positioniert.
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Demnach wird, um die Aufrechterhaltungscharakteristiken einer flüchtigen Vorrichtungszelle zu messen, welche in einem aktiven Einheitsbereich (beispielsweise ACT 1) gebildet ist, eine erste Testspannung Vg für eine Wortleitung (beispielsweise WL 2) vorgesehen, und eine zweite Testspannung Vpg wird für eine andere Wortleitung (beispielsweise WL 3) vorgesehen.
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7 ist eine Layoutansicht einer anderen beispielhaften Halbleitervorrichtung, auf welche ein Testverfahren für die Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte angewandt werden kann. Für die Kürze wird sich die folgende Beschreibung auf Unterschiede zwischen der veranschaulichten Halbleitervorrichtung und der Halbleitervorrichtung, welche in 3 gezeigt ist, fokussieren.
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Bezug nehmend auf 7 kann die Halbleitervorrichtung eine Mehrzahl von aktiven Einheitsbereichen (beispielsweise ACT 1 bis ACT 3), eine Mehrzahl von Wortleitungen (beispielsweise WL 0 bis WL 7) und eine Mehrzahl von Bitleitungen (beispielsweise BL 0 bis BL 5) aufweisen.
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Die aktiven Einheitsbereiche ACT 1 bis ACT 3 können sich in einer dritten Richtung DR 3 erstrecken. Die Wortleitungen WL 0 bis WL 7 können sich in einer zweiten Richtung DR 2 erstrecken, und die Bitleitungen BL 0 bis BL 2 können sich ebenso in der dritten Richtung DR 3 erstrecken. Das Layout, welches in 7 gezeigt ist, kann ein Layout einer 8F2-Zellstruktur sein.
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Wortleitungen (beispielsweise WL 3 und WL 4), welche einen anderen aktiven Einheitsbereich (beispielsweise ACT 2) kreuzen, können in der Nachbarschaft eines aktiven Einheitsbereichs (beispielsweise ACT 1) angeordnet sein. In Relation zu dem aktiven Einheitsbereich ACT 1 sind die Wortleitungen WL 3 und WL 4, welche den aktiven Einheitsbereich ACT 1 in Nachbarschaft zu dem aktiven Einheitsbereich ACT 1 passieren, Passiergates. In dem Layout, welches in 7 gezeigt ist, sind zwei Passiergates zwischen den benachbarten aktiven Einheitsbereichen ACT 1 und ACT 3 positioniert.
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Demnach wird, um die Aufrechterhaltungscharakteristiken einer flüchtigen Vorrichtungszelle, welche in einem aktiven Einheitsbereich (beispielsweise ACT 1) gebildet ist, eine erste Testspannung Vg für eine Wortleitung (beispielsweise WL 2) vorgesehen, und eine zweite Testspannung Vpg wird für eine andere Wortleitung (beispielsweise WL 3) vorgesehen.
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8 ist eine Layoutansicht noch einer anderen beispielhaften Halbleitervorrichtung, auf welche ein Testverfahren für die Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte angewandt werden kann. Für die Kürze wird sich die folgende Beschreibung auf Unterschiede zwischen der veranschaulichten Halbleitervorrichtung und der Halbleitervorrichtung, welche in 3 gezeigt ist, fokussieren.
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Bezug nehmend auf 8 kann die Halbleitervorrichtung eine Mehrzahl von aktiven Einheitsbereichen (beispielsweise ACT 1 bis ACT 3), eine Mehrzahl von Wortleitungen (beispielsweise WL 0 bis WL 7) und eine Mehrzahl von Bitleitungen (beispielsweise BL 0 bis BL 5) aufweisen.
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Die aktiven Einheitsbereiche ACT 1 bis ACT 3 können sich in einer vierten Richtung DR 4 erstrecken. Die Wortleitungen WL 0 bis WL 7 können sich ein einer zweiten Richtung DR 2 erstrecken, einen spitzen Winkel θ4 hinsichtlich der vierten Richtung DR 4 bildend, und die Bitleitungen BL 0 bis BL 2 können sich in einer dritten Richtung DR 3 erstrecken, einen spitzen Winkel θ3 hinsichtlich der vierten Richtung DR 4 bildend. Das Layout, welches in 8 gezeigt ist, kann ein Layout einer 8F2-Zellstruktur sein.
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Eine Wortleitung (beispielsweise WL 3), welche einen anderen aktiven Einheitsbereich kreuzt (beispielsweise ACT 2), kann in der Nachbarschaft eines aktiven Einheitsbereichs (beispielsweise ACT 1) angeordnet sein. In Relation zu dem aktiven Einheitsbereich ACT 1 ist die Wortleitung WL 3, welche den aktiven Einheitsbereich ACT 1 in Nachbarschaft zu dem aktiven Einheitsbereich ACT 1 passiert, ein Passiergate. In dem Layout, welches in 8 gezeigt ist, ist ein Passiergate zwischen den benachbarten aktiven Einheitsbereichen ACT 1 und ACT 3 gebildet.
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Demnach ist, um die Aufrechterhaltungscharakteristiken einer flüchtigen Vorrichtungszelle, welche in einem aktiven Einheitsbereich (beispielsweise ACT 1) gebildet ist, eine erste Testspannung Vg für eine Wortleitung (beispielsweise WL 2) vorgesehen, und eine zweite Testspannung Vpg wird für eine andere Wortleitung (beispielsweise WL 3) vorgesehen.
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9 ist eine Layoutansicht noch einer anderen beispielhaften Halbleitervorrichtung, auf welche ein Testverfahren für die Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte angewandt werden kann. Zur Kürze wird sich die folgende Beschreibung auf Unterschiede zwischen der veranschaulichten Halbleitervorrichtung und der Halbleitervorrichtung, welche in 4 gezeigt ist, fokussieren.
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Bezug nehmend auf 9 kann die Halbleitervorrichtung einen Zugriffstransistor TR 1 vom planaren Typ einsetzen. Beispielsweise kann der Zugriffstransistor TR 1 eine Gate-Isolierschicht 130 und ein Gate 140, welche auf einem Substrat 110 gebildet sind, und Übergangsbereiche 161 und 163, welche in dem Substrat 110 um das Gate 140 herum gebildet sind, aufweisen. Eine Gate-Isolierschicht 230 und ein Passiergate 240 können auf einem isolierenden Bereich 205 gebildet sein. Um die Aufrechterhaltungscharakteristiken einer flüchtigen Vorrichtungszelle, welche in einem aktiven Einheitsbereich ACT 1 gebildet ist, zu messen, wird eine erste Testspannung Vg für das Gate 140 vorgesehen, und eine zweite Testspannung Vpg wird für das Passiergate 240 vorgesehen.
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Die 10 bis 12 sind Flussdiagramme zum Erklären eines Testverfahrens für eine Halbleitervorrichtung gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte.
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Bezug nehmend auf 10 wird ein Wafer-Level-Vorgang bzw. ein Vorgang auf Wafer-Ebene zum Herstellen beispielsweise der Halbleitervorrichtung 1 durchgeführt (S 1). Beispielsweise kann der Wafer-Level-Vorgang eine Diffusion, eine Fotolithografie, ein Ätzen, eine Ionenimplantation, ein Metallverdrahten und so weiter aufweisen. In einer solchen Art und Weise wird eine Mehrzahl von IC-Chips auf einem Wafer gebildet.
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Als Nächstes wird ein elektrischer Die-Sortierungs(EDS = Electric Die Sorting)-Test durchgeführt (S 2). In dem EDS-Test werden elektrische Fehlfunktionen beziehungsweise Fehler der IC-Chips, welche auf dem Wafer gebildet sind, getestet.
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Als Nächstes werden die Aufrechterhaltungscharakteristiken der VRT-Zellen, welche oben stehend unter Bezugnahme auf die 1 bis 9 beschrieben sind, überprüft (S 3). Beispielsweise werden Daten 1 in eine flüchtige Zielvorrichtungszelle geschrieben und elektrische Belastung wird dann an die flüchtige Zielspeicherzelle unter Verwendung von Testspannungen angelegt, um die Aufrechterhaltungscharakteristiken zu messen.
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Als Nächstes wird ein Nachfolgevorgang durchgeführt (S 4). Der Nachfolgevorgang kann beispielsweise ein Unterteilen beziehungsweise in Würfel schneiden des Wafers, ein Häusen und so weiter aufweisen, jedoch sind beispielhafte Ausführungsformen nicht darauf beschränkt.
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Bezug nehmend auf 11 kann vor dem Durchführen des EDS-Tests (S 2) die VRT-Überprüfung zuerst durchgeführt werden (S 3). In diesem Fall kann die Anzahl von flüchtigen Zielvorrichtungszellen erhöht werden.
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Bezug nehmend auf 12 kann die VRT-Überprüfung nach dem Durchführen des Nachfolgevorgangs (S 4) durchgeführt werden.
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Die Reihenfolge der Vorgangsschritte des Testverfahrens, welches in den 10 bis 12 gezeigt ist, ist nur zur Veranschaulichung vorgesehen, beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. Beispielsweise kann die VRT-Überprüfung (S 3) in einem beliebigen Schritt des Herstellungsvorgangs durchgeführt werden.
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13 ist ein Blockschaltbild einer Halbleitertestvorrichtung gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte.
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Bezug nehmend auf 13 kann die Halbleitertestvorrichtung 210 gemäß einigen beispielhaften Ausführungsformen von erfinderischen Konzepten eine Abstützung 220, einen Testspannungserzeuger 214, eine Messvorrichtung 212 und einen Controller beziehungsweise eine Steuerung 216 aufweisen.
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Eine zu testende Halbleitervorrichtung W wird an der Abstützung 220 angebracht. Die zu testende Halbleitervorrichtung W kann eine von Vorrichtungen sein, welche oben stehend unter Bezugnahme auf die 1 bis 9 beschrieben sind. Beispielsweise kann die Halbleitervorrichtung W ein Substrat aufweisen, welches einen aktiven Bereich und einen isolierenden Bereich, eine Gate-Isolierschicht und ein Gate, welches in dem aktiven Bereich gebildet ist, einen Übergangsbereich, welcher in dem aktiven Bereich gebildet ist, eine flüchtige Vorrichtungszelle, welche einen Kondensator aufweist, welcher mit dem Übergangsbereich verbunden ist, und ein Passiergate, welches in dem isolierenden Bereich gebildet ist, aufweist.
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Der Testspannungserzeuger 214 sieht eine erste Testspannung Vg für das Gate und eine zweite Testspannung Vpg größer als die erste Testspannung Vg für das Passiergate vor, um Grenzflächendefekte der Gate-Isolierschicht 130 zu verschlimmern.
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Die erste Testspannung Vg kann eine negative Spannung sein. Die zweite Testspannung Vpg kann ebenso eine negative Spannung sein. Der Absolutwert der ersten Testspannung Vg kann größer sein als der Absolutwert der zweiten Testspannung Vpg. Beispielsweise kann die erste Testspannung Vg –3,8 V sein, und die zweite Testspannung Vpg kann –1,3 V sein. Zusätzlich kann der Testspannungserzeuger 214 weiterhin eine dritte Testspannung Vb größer als die erste Testspannung Vg für das Substrat vorsehen. Ein Pegel der dritten Testspannung Vb kann derselbe sein wie ein Pegel der zweiten Testspannung Vpg. Beispielsweise kann die dritte Testspannung Vb –1,3 V sein, was größer ist als –3,8 V.
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Die Halbleitertestvorrichtung gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte sieht die erste Testspannung Vg und die zweite Testspannung Vpg vor, wodurch vorsätzlich H-Atome von den Defekten getrennt werden, um die Grenzflächendefekte zu aktivieren. Zusätzlich werden Elektronen vorsätzlich in dem Isolierbereich gefangen.
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Die Messvorrichtung 212 misst die Aufrechterhaltungscharakteristiken der flüchtigen Vorrichtungszelle. Beispielsweise kann eine Aufrechterhaltungszeit tRET der flüchtigen Vorrichtungszelle gemessen werden, um die Aufrechterhaltungscharakteristiken zu messen, beispielhafte Ausführungsformen sind jedoch nicht darauf beschränkt. Beispielsweise kann ein Leckstrom der flüchtigen Vorrichtungszelle gemessen werden, um die Aufrechterhaltungscharakteristiken zu messen.
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Der Controller 216 bestimmt, ob die gemessenen Aufrechterhaltungscharakteristiken vorbestimmte Standards bestehen oder nicht.
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Beispielsweise bestimmt der Controller 216, ob die gemessene Aufrechterhaltungszeit tRET länger ist als eine vorgewählte Referenzzeit. Wenn die Aufrechterhaltungszeit tRET länger ist als die vorgewählte Referenzzeit, wird bestimmt, dass die getestete Zelle eine bestehende Zelle ist, und wenn die Aufrechterhaltungszeit tRET kürzer ist als die vorgewählte Referenzzeit, wird bestimmt, dass die getestete Zelle eine fehlerhafte Zelle ist.
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Während beispielhafte Ausführungsformen von erfinderischen Konzepten insbesondere unter Bezugnahme auf einige beispielhafte Ausführungsformen davon gezeigt und beschrieben wurden, wird es durch Fachleute verstanden werden, dass verschiedene Änderungen in der Form und den Details darin getätigt werden können, ohne von dem Gedanken und dem Umfang des vorliegenden erfinderischen Konzepts, wie es durch die folgenden Ansprüche definiert ist, abzuweichen. Es ist demnach erwünscht, dass die vorliegenden beispielhaften Ausführungsformen in allen Hinsichten als veranschaulichend und nicht beschränkend betrachtet werden, wobei eher Bezug auf die angehängten Ansprüche genommen wird als auf die vorangehende Beschreibung, um den Umfang der beispielhaften Ausführungsformen des erfinderischen Konzepts anzuzeigen.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- KR 10-2012-0127567 [0001]
