KR101497547B1 - 비휘발성 메모리 소자 - Google Patents
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Abstract
적층 구조로 확장되어 고집적화가 용이한 비휘발성 메모리 소자 및 그 동작 방법이 제공된다. 비휘발성 메모리 소자는 적어도 한 쌍의 제 1 전극 라인들을 포함한다. 적어도 하나의 소자 구조체는 상기 적어도 한 쌍의 제 1 전극 라인들 사이에 개재된다. 유전막은 상기 적어도 한 쌍의 제 1 전극 라인들 및 상기 적어도 하나의 소자 구조체 사이에 개재된다. 상기 소자 구조체는 제1 도전형의 반도체를 포함하는 제 2 전극 라인; 상기 제2 전극 라인에 인접한 저항 변화 물질막; 상기 저항 변화 물질막에 인접하며 상기 제1 도전형과 반대인 제2 도전형의 반도체를 포함하는 채널; 및 상기 채널에 인접하며 제1 도전형의 반도체를 포함하는 제3 전극 라인; 이 상기 적어도 한 쌍의 제1 전극 라인들의 방향을 따라 순차적으로 배치된다
트랜지스터, 저항 변화 메모리, 적층 구조, 3차원, 비휘발성 메모리
Description
본 발명은 반도체 소자에 관한 것으로서, 특히 저항 변화 물질막을 이용하는 비휘발성 메모리 소자에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 비휘발성 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 이러한 점에서, 종래의 단층 구조 대신에 다층 구조의 비휘발성 메모리 소자는 고집적화에 유리하다.
다층 구조를 이용하면, 단층 구조와 동일한 영역 상에 메모리셀들을 수직으로 적층할 수 있다. 하지만, 다층 구조의 비휘발성 메모리소자에서 각층의 메모리셀들을 연결하고 각층의 메모리셀들을 선택하는 방법이 쉽지 않다. 또한, 다층 구조의 비휘발성 메모리 소자는 그 적층 수가 증가함에 따라서 제조 공정이 증가하여 비용이 증대하는 문제가 있다.
이에 따라, 본 발명이 이루고자 하는 기술적 과제는 적층 구조로 확장되어 고집적화가 용이한 비휘발성 메모리 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 적어도 한 쌍의 제 1 전극 라인들이 제공된다. 적어도 하나의 소자 구조체는 상기 적어도 한 쌍의 제 1 전극 라인들 사이에 개재된다. 유전막은 상기 적어도 한 쌍의 제 1 전극 라인들 및 상기 적어도 하나의 소자 구조체 사이에 개재된다. 상기 소자 구조체는 제1 도전형의 반도체를 포함하는 제 2 전극 라인; 상기 제2 전극 라인에 인접한 저항 변화 물질막; 상기 저항 변화 물질막에 인접하며 상기 제1 도전형과 반대인 제2 도전형의 반도체를 포함하는 채널; 및 상기 채널에 인접하며 제1 도전형의 반도체를 포함하는 제3 전극 라인; 이 상기 적어도 한 쌍의 제1 전극 라인들의 방향을 따라 순차적으로 배치된다.
상기 본 발명에 따른 비휘발성 메모리 소자의 일 예에 있어서, 상기 적어도 하나의 소자 구조체는 인접하여 대칭적으로 반복되도록 배치된 복수의 소자 구조체들을 포함할 수 있다. 나아가 상기 유전막은 상기 복수의 소자 구조체들을 따라서 신장될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 다른 예에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들은 나란히 배열된 복수의 제 1 전극 라인들을 포함하 고, 상기 적어도 하나의 소자 구조체는 상기 복수의 제 1 전극 라인들 사이에 개재된 복수의 소자 구조체들을 포함할 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 또 다른 예에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들은 나란히 배열된 복수의 제 1 전극 라인들을 포함하고, 상기 적어도 하나의 제 2 전극 라인은 상기 복수의 제 1 전극 라인들 사이에 개재된 복수의 제 2 전극 라인들을 포함할 수 있다. 나아가, 제 1 워드 라인은 상기 복수의 제 1 전극 라인들을 가운데 짝수 번째에 배열된 것을 전기적으로 연결하고, 제 2 워드 라인은 상기 복수의 제 1 전극 라인들 가운데 홀수 번째에 배열된 것들을 전기적으로 연결할 수 있다. 더 나아가 상기 제 1 워드 라인 및 상기 제 2 워드 라인은 상기 복수의 제 1 전극 라인들의 양쪽 단부에 서로 분리되게 배치될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자의 더 다른 예에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들은 복수의 층으로 적층된 복수의 쌍들의 제 1 전극 라인들을 포함할 수 있다. 나아가, 상기 유전막 및 상기 적어도 하나의 소자 구조체는 상기 복수의 쌍들의 제 1 전극 라인들을 따라서 수직으로 신장될 수 있다.
본 발명에 따른 비휘발성 메모리 소자는 적층 구조로 용이하게 확장될 수 있다. 따라서, 비휘발성 메모리 소자는 메모리셀들의 적층 수, 즉 제 1 전극 라인들의 적층 수를 늘림으로써 고용량화되고 고집적화될 수 있다. 따라서, 비휘발성 메모리 소자는 고용량화 및 고집적화 제품에 적합할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "~에 인접하여", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "~에 인접하여", "연결되어" 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또 는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하 는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 기본 구조의 비휘발성 메모리 소자(100a)를 보여주는 사시도이다.
도 1을 참조하면, 점선으로 표시된 부분(T)은 단위 MOS 트랜지스터를 나타낸다.
기본 구조의 비휘발성 메모리 소자(100a)에서는 한 쌍의 제 1 전극 라인들(115a, 115b)이 제공될 수 있다. 제 1 전극 라인들(115a, 115b)은 소정 거리만큼 이격되도록 배치되고, 바람직하게는 평행하게 신장될 수 있다. 하지만, 이러한 배치는 예시적으로 제시되었고 본 발명의 범위가 이에 제한되지는 않는다. 예를 들어, 제 1 전극 라인들(115a, 115b)은 서로 직접 연결되지 않는 범위 내에서 평행하지 않을 수도 있다. 다른 예로, 제 1 전극 라인들(115a, 115b)은 평행한 부분과 평행하지 않은 부분들을 모두 포함할 수도 있다. 제 1 전극 라인들(115a, 115b)은 불순물이 도핑된 반도체를 포함할 수 있으며, 또한 도전체를 포함할 수도 있다. 제 1 전극 라인들(115a, 115b)이 도전체를 포함하는 경우에는, 예를 들어, 탄탈륨(Ta), 티타늄(Ti), 질화 티타늄(TiN), 텅스텐(W), 니켈(Ni), 탄탈륨 실리콘(TaSi), 텅스텐 실리콘(WSi), 티타늄 실리콘(TiSi), 몰리브덴 실리콘(MoSi), 니켈 실리콘(NiSi), 루데늄(Ru), 산화 루데늄(RuO), 이리듐(Ir), 산화 이리듐(IrO) 및 백 금(Pt)으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함할 수 있다.
제 2 전극 라인(140a), 저항 변화 물질막(137), 채널 바디(channel body, 135) 및 제3 전극 라인(145)이 제 1 전극 라인들(115a, 115b)의 방향을 따라 순차적으로 배치되어 구성되는 소자 구조체(149)는 제 1 전극 라인들(115a, 115b) 사이에 개재된다.
저항 변화 물질막(137)은 제 2 전극 라인(140a)에 인접하도록 형성된다. 예를 들어, 저항 변화 물질막(137)은 제 2 전극 라인(140a)을 둘러싸도록 형성될 수 있다. 또는 저항 변화 물질막(137)은 제 2 전극 라인(140a)과 채널 바디(135) 사이에만 개재될 수도 있다. 경우에 따라서는 저항 변화 물질막(137)은 제3 전극 라인(145)을 둘러싸도록 형성될 수도 있다.
저항 변화 물질막(137)은 예를 들어, 가변 저항체를 포함할 수 있다. 가변 저항체는 그 물질 상태 변화 없이 그 저항 값이 변화될 수 있다는 점에서 상전이 저항체와 구분될 수 있다. 가변 저항체는 몇 가지 종류를 포함할 수 있다. 첫번째는 Nb2O5, TiO2, NiO, Al2O3 등과 같은 이성분계 산화물을 비화학양론 조성을 갖게 제조하여 저항 변화 물질로 이용할 수 있다. 두번째는 예컨대 GST(GeSbxTey 또는 GeSbx)를 포함하는 칼코게나이드 화합물로, PRAM 처럼 높은 전류를 흘려 상변화를 시키지 않고, 비정질 구조를 유지하면서 오보닉 스위치(Ovonic switch)의 문턱 전압의 변화로 인한 저항 차이를 이용할 수 있다. 세번째는 SrTiO3, SrZrO3 등의 강유전체 물질에 크롬(Cr)이나 니오비움(Nb) 등을 도핑하여 저항 상태를 바꾸는 방법이 다.
다른 예로, 저항 변화 물질막(137)은 절연 파괴 물질을 포함할 수 있다. 예컨대, 저항 변화 물질막(137)은 인가된 전압에 따라서 절연 파괴가 가능한 절연물, 예컨대 산화물(SiO2 또는 HfO2 등등)을 포함할 수 있다. 이러한 절연 파괴 물질은 다시 절연 특성을 회복할 수 없기 때문에, 이러한 비휘발성 메모리 소자(100a)는 일회성 프로그램(one-time program; OTP) 메모리로 이용될 수 있다. 이러한 OTP 메모리는 그 단점에도 불구하고 매우 높은 메모리 용량을 요구하는 제품에서 이용될 수 있다.
또 다른 예로 저항 변화 물질막(137)은 절연 파괴 물질과 가변 저항체의 화합물로 구성될 수 있다. 예를 들어, 저항 변화 물질막(137)은 NiO/SiO2 또는 TiO2/SiO2 등의 화합물로 구성될 수 있다. 이는 저항 변화 물질막(137)과 실리콘의 반응을 억제할 수 있는 효과를 기대할 수 있다.
한편, 제 2 전극 라인(140a)은 제1 도전형의 반도체를 포함할 수 있으며, 채널 바디(135)는 제1 도전형과 반대인 제2 도전형의 반도체를 포함할 수 있으며, 제3 전극 라인(145)은 제1 도전형의 반도체를 포함할 수 있다. 상기 제 1 도전형 및 상기 제 2 도전형은 n형 및 p형에서 선택될 수 있다. 예를 들어, 본 발명의 일실시예에 따르면, 제 2 전극 라인(140a)은 n형 실리콘을 포함할 수 있으며, 채널 바디(135)는 p형 실리콘을 포함할 수 있으며, 제3 전극 라인(145)은 n형 실리콘을 포함할 수 있다.
또한, 제 1 전극 라인들(115a, 115b) 및 소자 구조체(149) 사이에 유전막(130)이 형성된다. 유전막(130)은 얇은 등가 산화막 두께를 유지하면서도 제 1 전극 라인들(115a, 115b)과 채널 바디(135) 사이의 누설 전류까지도 충분하게 줄일 수 있어야 한다. 그러므로, 유전막(130) 은 고유전율을 갖는 금속 산화물을 사용할 수도 있다. 아울러, 경우에 따라서는 고유전율을 갖는 금속 산질화물을 사용할 수도 있다. 여기서, 유전막(130)으로 사용하는 물질의 예로서는 실리콘 산화물, 실리콘 산질화물, 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물, 탄탈륨 산화물, 탄탈륨 산질화물, 탄탈륨 실리콘 산질화물, 알루미늄 산화물, 알루미늄 산질화물, 알루미늄 실리콘 산질화물, 티타늄 산화물, 티타늄 산질화물, 티타늄 실리콘 산질화물 등을 들 수 있다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용할 수 있다.
본 발명의 다른 실시예에서는, 복수의 소자 구조체(149)들이 제 1 전극 라인들(115a, 115b) 사이에 개재될 수 있다. 이 경우 복수의 소자 구조체(149)들은 제 1 전극 라인들(115a, 115b)의 신장 방향을 따라서 각각 인접하여 대칭적으로 반복되도록 배치될 수 있다. 따라서, 도 1을 참조하여 제 1 전극 라인들(115a, 115b)이 좌우로 신장되는 방향에서 바라볼 때, 저항 변화 물질막(137)으로 둘러싸인 제 2 전극 라인(140a)을 중심으로 좌우에 순차적으로 채널 바디(135), 제3 전극 라인(145), 채널 바디(135), 저항 변화 물질막(137)으로 둘러싸인 제 2 전극 라인(140a)이 반복되어 배치될 수 있다. 나아가, 유전막(130)은 복수의 소자 구조체(149)들을 따라서 신장될 수 있다. 한편, 본 발명에 있어서, 소자 구조체(149)의 개수는 제 1 전극 라인들(115a, 115b)의 길이에 따라서 선택될 수 있고, 본 발명의 범위를 제한하지 않는다. 따라서, 하나 이상의 소자 구조체(149)가 제 1 전극 라인들(115a, 115b) 사이에 개재된다.
한편, 도면에서는 제 2 전극 라인(140a)은 사각 기둥 형태로 도시되었지만, 이 실시예에 따른 본 발명의 범위는 이러한 형태에 제한되지 않는다. 예를 들어, 제 2 전극 라인(140a)은 다양한 다각 기둥 또는 원 기둥 형태를 가질 수도 있다.
비휘발성 메모리 소자(100a)에서, 제 1 전극 라인들(115a, 115b)은 한 쌍의 워드 라인(WL, Word Line)들의 일부로 이용되고, 제 2 전극 라인(140a)은 비트 라인(Bit Line)의 일부로 이용될 수 있다. 또한, 제3 전극 라인(145)은 소스 라인(SL, Source Line)의 일부로 이용될 수 있다. 다만, 비휘발성 메모리 소자(100a)에서 워드 라인 및 비트 라인이 구조적으로 명확히 구분되지 않기 때문에, 서로 반대로 불릴 수도 있다.
도 2는 본 발명의 일 실시예에 따른 단층 어레이 구조의 비휘발성 메모리 소자(100b)를 보여주는 사시도이다.
도 2를 참조하면, 제 1 전극 라인들(115a, 115b)이 어레이 구조로 배치될 수 있다. 예를 들어, 제 1 전극 라인들(115a, 115b)은 나란하게 복수의 칼럼들로 배치될 수 있다. 즉, 비휘발성 메모리 소자(100b)는 도 1의 비휘발성 메모리 소자(100a)가 복수의 칼럼들로 반복하여 배치된 것에 대응할 수 있다. 다만, 서로 다른 칼럼들의 소자 구조체(149)들 사이에서 제 1 전극 라인들(115a, 115b)은 공유될 수 있다.
따라서, 제 1 전극 라인들(115a, 115b)은 서로 교대로 배치될 수 있다. 예를 들어, 제 1 전극 라인들 중 일부(115a)는 짝수 번째 칼럼에 배치되고, 제 1 전극 라인들 중 다른 일부(115b)는 홀수 번째 칼럼에 배치될 수 있다. 다른 예로, 제 1 전극 라인들 중 일부(115a)가 홀수 번째 칼럼에 배치되고, 제 1 전극 라인들 중 다른 일부(115b)는 짝수 번째 칼럼에 배치될 수도 있다. 따라서, 이 실시예에서, 홀수 번째 또는 짝수 번째는 교대로 배열된 제 1 전극 라인들(115a, 115b)을 구분하기 위하여 상대적으로 사용될 뿐, 절대적인 의미로 사용되지 않는다.
제 1 워드 라인(117a)은 제 1 전극 라인들 중 일부(115a)를 전기적으로 연결하고, 제 2 워드 라인(117b)은 제 1 전극 라인들 중 다른 일부(115b)를 전기적으로 연결하도록 배치될 수 있다. 제 1 워드 라인(117a) 및 제 2 워드 라인(117b)은 제 1 전극 라인들(115a, 115b)의 양단부에 서로 분리되게 배치될 수 있다. 예를 들어, 제 1 워드 라인(117a)은 제 1 전극 라인들 중 일부(115a)의 일 단부에 연결되고, 제 2 워드 라인(117b)은 제 1 전극 라인들 중 다른 일부(115b)의 타 단부에 연결될 수 있다.
전술한 바와 같이, 제 1 전극 라인들 중 일부(115a)는 제 1 워드 라인(117a)의 일부로 불릴 수도 있다. 유사하게, 제 1 전극 라인들 중 다른 일부(115b)는 제 2 워드 라인(117b)의 일부로 불릴 수도 있다.
비휘발성 메모리 소자(100b)에서 제 1 전극 라인들(115a, 115b)에 대한 선택은 제 1 워드 라인(117a) 및 제 2 워드 라인(117b) 가운데 하나를 선택함으로써 수 행할 수 있다. 이 경우, 서로 다른 칼럼에 배치된 소자 구조체(149)들은 서로 독립적으로 선택될 수 있다.
도 3은 본 발명의 일 실시예에 따른 적층 구조의 비휘발성 메모리 소자(100c)를 보여주는 사시도이다. 도 4는 도 3의 평면도 중 일부이며, 도 5는 도 3 및 도 4의 비휘발성 메모리 소자(100c)의 V-V선에서 절취한 단면도이다.
도 3 내지 도 5 를 참조하면, 도 2의 비휘발성 메모리 소자(100b)가 복수의 층들로 적층될 수 있다. 예를 들어, 복수의 쌍들의 제 1 전극 라인들(115a, 115b)은 복수의 층들로 적층될 수 있다. 복수의 쌍들의 제 1 및 제 2 워드 라인들(117a, 117b)도 제 1 전극 라인들(115a, 115b)과 유사하게 복수의 층들로 적층될 수 있다. 이 경우, 복수의 층들의 제 1 전극 라인들(115a, 115b) 사이에는 절연층(120)이 개재되어 각각의 제 1 전극 라인들(115a, 115b)을 전기적으로 절연시킬 수 있다. 이에 따라, 서로 다른 층에 속한 제 1 전극 라인들(115a, 115b)은 서로 분리되고, 서로 다른 층에 속한 제 1 및 제 2 워드 라인(117a, 117b)은 서로 분리될 수 있다.
소자 구조체(149)들은 복수의 층들로 적층된 제 1 전극 라인들(115a, 115b)의 측벽을 따라서 수직으로 신장될 수 있다. 따라서, 소자 구조체(149)들은 서로 다른 층에 배치된 제 1 전극 라인들(115a, 115b) 사이에서 공유될 수 있다. 복수의 층들 사이에서 소자 구조체(149)들이 공유되어도, 제 1 전극 라인들(115a, 115b)이 서로 분리되어 있기 때문에, 복수의 층들에 속한 메모리셀들(MC)은 분리되어 동작할 수 있다. 유전막(130)은 복수의 층들로 적층된 제 1 전극 라인들(115a, 115b)의 측벽을 따라서 수직으로 신장될 수 있다.
도 4 및 도 5를 참조하면, 점선으로 표시된 부분(T)은 단위 MOS 트랜지스터를 나타낸다.
도 3 내지 도 5에 도시된 본 발명의 메모리 소자는 저항변화 메모리와 관련되어 1개의 선택 트랜지스터와 저항 변화부로 구성된 메모리 셀 구조가 3차원으로 반복되어 구성되는 메모리 구조를 설명하고 있다. 즉, 한 쌍의 수직 방향의 비트 라인과 층별로 구성된 수평 방향의 워드 라인 및 선택 트랜지스터로 구성되며, 비트라인과 평행한 방향으로 저항변화부가 구성되는 저항 변화 메모리 구조를 설명하고 있다.
평판형의 기판 위에 선택 모스 트랜지스터와 저항 변화부(1T-1R) 혹은 선택 다이오드와 저항 변화부(1D-1R) 구조는 고용량화에 한계가 있어, 교차점(cross-point) 구조를 갖는 선택 다이오드와 저항 변화부(1D-1R) 구조를 우선 고려해볼 수 있다. 그러나, 선택 다이오드와 저항 변화부(1D-1R) 구조의 경우에는 다이오드를 이용하여 저항부를 선택하기 때문에, 선택된 메모리 셀의 프로그래밍 상태를 읽는 경우에 다른 셀에서의 다이오드 누설 전류가 유입되기 쉬워, 동일한 워드라인 또는 동일한 비트라인을 공유하는 셀의 수에 제한이 있다. 본 발명에는 이러한 문제점을 해결하는 동시에 고용량을 달성하는 트랜지스터와 저항 변화부(1T-1R)를 갖는 3차원 다층 메모리 구조를 갖는 저항 변화 메모리를 제공한다.
도 6 내지 도 11은 본 발명의 비휘발성 메모리 소자(100c)의 동작을 설명 하기 위한 단면도들 및 등가 회로도들이다. 이하에서는, 설명의 편의를 위하여, 제 2 전극 라인(140a)들 및 제3 전극 라인(145)들은 n형 반도체를 포함하여 구성되고, 채널 바디(135)는 p형 반도체를 포함하여 구성되는 비휘발성 메모리 소자를 예시적으로 설명한다.
도 6은 본 발명의 비휘발성 메모리 소자(100c)의 프로그래밍(programing) 동작을 설명하기 위한 단면도이며, 도 7은 도 6의 등가 회로도이다.
도 6 및 도 7을 참조하면, 임의의 선택된 메모리 셀(cell)에 프로그래밍 동작을 수행하기 위하여 상기 선택된 메모리 셀의 저항 변화 물질막(137)에만 순방향의 프로그래밍 전압(Vpgm)이 인가되어야 한다. 이를 위하여 제 1 전극 라인들 중에서 선택된 제 1 전극 라인(115a_1)에 소정의 전압(예를 들어, Vcc)보다 큰 전압을 인가하고, 제 1 전극 라인들 중에서 선택되지 않은 나머지 제 1 전극 라인들(115a_2, 115a_3)은 플로팅(floating)시키거나 0 볼트의 전압을 인가한다. 또한, 제 2 전극 라인들 중에서 선택된 제 2 전극 라인(140a_1)은 프로그래밍 전압(Vpgm)을 인가하고, 제 2 전극 라인들 중에서 선택되지 않은 나머지 제 2 전극 라인들(140a_2)은 플로팅(floating)시키거나 0 볼트의 전압을 인가한다. 그리고, 제 3 전극 라인들 중에서 선택된 제 3 전극 라인(145_2)은 0 볼트의 전압을 인가하고, 제 3 전극 라인들 중에서 선택되지 않은 나머지 제 3 전극 라인들(145_1, 145_3)은 소정의 전압(예를 들어, Vcc)보다 큰 전압을 인가한다.
이러한 조건 하에서, 선택된 제 1 전극 라인들(115a_1) 및 선택된 제 2 전 극 라인(140a_1)에 의해 선택되는 저항 변화 물질막(137_1)은 저저항 상태가 됨과 동시에 셋 전류(set current)가 흐르게 된다. 그러나, 선택된 제 2 전극 라인(140a_1)을 둘러싸는 저항 변화 물질막 중에서 선택되지 않은 제 1 전극 라인들(115a_2, 115a_3)과 교차되는 저항 변화 물질막(137_2)은 역바이어스(reverse bias)가 형성되어 셋 전류(set current)가 흐르지 않게 된다.
한편, 선택된 제 1 전극 라인들(115a_1)의 전압을 조절함에 따라서, 셋 전류(set current)도 조절되며, 선택된 셀(cell)에 컴플라이언스(compliance)가 없는 경우, 프로그래밍 후 낮은 저항 상태인 셋 상태(set state)가 되면서 흐르는 전류가 크게 되고 이에 의해 다시 리셋 상태(reset state)가 되어 프로그래밍이 되지 않는다.
도 8은 본 발명의 비휘발성 메모리 소자(100c)의 데이터 읽기(data read) 동작을 설명하기 위한 단면도이며, 도 9은 도 8의 등가 회로도이다.
도 8 및 도 9 를 참조하면, 선택된 메모리 셀(cell)에 데이터 읽기 동작을 수행하기 위하여 상기 선택된 메모리 셀의 저항 변화 물질막(137)에만 순방향의 데이터 읽기 전압(Vread)이 인가되어야 한다. 이를 위하여 제 1 전극 라인들 중에서 선택된 제 1 전극 라인(115a_1)에 소정의 전압(예를 들어, Vcc)보다 큰 전압을 인가하고, 제 1 전극 라인들 중에서 선택되지 않은 나머지 제 1 전극 라인들(115a_2, 115a_3)은 플로팅(floating)시키거나 0 볼트의 전압을 인가한다. 또한, 제 2 전극 라인들 중에서 선택된 제 2 전극 라인(140a_1)은 데이터 읽기 전압(Vread)을 인가하고, 제 2 전극 라인들 중에서 선택되지 않은 나머지 제 2 전극 라인들(140a_2)은 플로팅(floating)시키거나 0 볼트의 전압을 인가한다. 그리고, 제 3 전극 라인들 중에서 선택된 제 3 전극 라인(145_2)은 0 볼트의 전압을 인가하고, 제 3 전극 라인들 중에서 선택되지 않은 나머지 제 3 전극 라인들(145_1, 145_3)은 소정의 전압(예를 들어, Vcc)보다 큰 전압을 인가한다.
이러한 조건 하에서, 선택된 제 1 전극 라인들(115a_1) 및 선택된 제 2 전극 라인(140a_1)에 의해 선택되는 저항 변화 물질막(137_1)은 읽기 전류(read current)가 흐르게 된다. 그러나, 선택된 제 2 전극 라인(140a_1)을 둘러싸는 저항 변화 물질막 중에서 선택되지 않은 제 1 전극 라인들(115a_2, 115a_3)과 교차되는 저항 변화 물질막(137_2)은 역바이어스(reverse bias)가 형성되어 읽기 전류(read current)가 흐르지 않게 된다.
도 10은 본 발명의 비휘발성 메모리 소자(100c)의 데이터 삭제(data erase) 동작을 설명하기 위한 단면도이며, 도 11은 도 10의 등가 회로도이다.
도 10 및 도 11을 참조하면, 선택된 메모리 셀(cell)에 데이터 삭제 동작을 수행하기 위하여 상기 선택된 메모리 셀의 저항 변화 물질막(137)에만 리셋 전류(reset current)가 흘러야 한다. 이를 위하여 제 2 전극 라인들 중에서 선택된 제 2 전극 라인(140a_1)은 데이터 삭제 전압(Vers)을 인가하고, 제 2 전극 라인들 중에서 선택되지 않은 나머지 제 2 전극 라인들(140a_2)은 플로팅(floating)시키거나 0 볼트의 전압을 인가한다. 그리고, 제 3 전극 라인들 중에서 선택된 제 3 전극 라인(145_2)은 0 볼트의 전압을 인가한다. 또한, 선택된 메모리 셀의 채널 바디(135)에 베이스 전압(Vbase)을 인가하여 바이폴라 트랜지스터(bipolar transistor)로서 동작하게 한다. 즉, 상기 주어진 조건 하에서는 선택된 제 2 전극 라인(140a_1)에 에미터 전류(Iemitter)가 흐르게 되고, 선택된 채널 바디(135)에는 베이스 전류(Ibase)가 흐르게 되며, 선택된 제 3 전극 라인(145_2)에는 컬렉터 전류(Icollector)가 흐른다. 이 경우 상기 베이스 전류를 컨트롤하여 셋 상태의 메모리 셀을 리셋 상태(높은 저항 상태, 즉 off 상태)로 변화시키는 데 필요한 리셋 전류가 흐르게 한다.
도면에는 도시하지 않았지만, 프로그래밍/데이터 읽기/데이터 삭제가 이루어지는 섹터면(sector plane)을 Y-디코더(Y-decoder)에 의해 선택한 후, 프로그래밍/데이터 읽기/데이터 삭제를 하고자 하는 메모리 셀에 해당하는 제 2 전극 라인(예를 들어, 비트 라인)을 선택하는 X-디코더(X-decoder) 및 프로그래밍/데이터 읽기/데이터 삭제를 하고자 하는 메모리 셀에 해당하는 제 1 전극 라인(예를 들어, 워드 라인)을 선택하는 Z-디코더(Z-decoder)를 이용하여 프로그래밍/데이터 읽기/데이터 삭제 동작을 수행하게 된다.
앞에서 설명한 동작 매커니즘은 본 발명의 비휘발성 메모리 소자(도 3의 100c)에 대하여 설명하였다. 본 발명의 비휘발성 메모리 소자(100c)에서는 제 1 전극 라인들이 복수의 층으로 적층된 복수의 쌍들의 제 1 전극 라인들을 포함하며, 각각의 층들의 제 1 전극 라인들은 절연막(120)에 의해 서로 전기적으로 분리된다. 따라서, 본 발명의 비휘발성 메모리 소자(100c)에 대한 동작 매커니즘은 본 발명의 비휘발성 메모리 소자(도 1의 100a 및 도 2의 100b)에 대하여도 동일하게 적용될 수 있다.
도 12는 본 발명의 일 실시예에 따른 카드(400)를 보여주는 개략도이다.
도 12를 참조하면, 제어기(410)와 메모리(420)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리(420)와 제어기(410)는 데이타를 주고받을 수 있다. 이에 따라, 카드(400)는 메모리(420)에 데이타를 저장하거나 또는 메모리(420)로부터 데이타를 외부로 출력할 수 있다.
메모리(420)는 도 1 내지 도 11에서 설명한 비휘발성 메모리 소자를 포함할 수 있다. 여기에 사용되는 메모리 소자는 그 종류에 제한되지 않고, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 상전이 메모리(phase change RAM; PRAM) 등을 포함할 수 있다.
이러한 카드(400)는 다양한 휴대용 전자 장치, 예컨대 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드에 이용될 수 있다.
도 13은 본 발명의 일 실시예에 따른 시스템(500)을 보여주는 블록도이다.
도 13을 참조하면, 프로세서(510), 입/출력 장치(530) 및 메모리(520)는 버스(bus, 540)를 이용하여 서로 데이타 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이타를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이타를 교환할 수 있다.
메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이타를 저장할 수 있다. 메모리(520)는 도 1 내지 도 11에서 설명한 비휘발성 메모리 소자를 포함할 수 있다. 여기에 사용되는 메모리 소자는 그 종류에 제한되지 않고, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 상전이 메모리(phase change RAM; PRAM) 등을 포함할 수 있다.
예를 들어, 이러한 시스템(500)은 다양한 휴대용 전자 장치, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 일부 구조를 보여주는 사시도이고;
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단층 어레이 구조를 보여주는 사시도이고;
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 적층 구조를 보여주는 사시도이고;
도 4는 도 3의 비휘발성 메모리 소자의 적층 구조의 평면도 중 일부이고;
도 5는 도 3의 비휘발성 메모리 소자의 적층 구조의 V-V선에서 절취한 단면도이고;
도 6은 본 발명의 비휘발성 메모리 소자의 프로그래밍(programing) 동작을 설명하기 위한 단면도이고;
도 7은 도 6의 등가 회로도이고;
도 8은 본 발명의 비휘발성 메모리 소자의 데이터 읽기(data read) 동작을 설명하기 위한 단면도이고;
도 9은 도 8의 등가 회로도이고;
도 10은 본 발명의 비휘발성 메모리 소자의 데이터 삭제(data erase) 동작을 설명하기 위한 단면도이고;
도 11은 도 10의 등가 회로도이고;
도 12는 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이고, 그리고
도 13은 본 발명의 일 실시예에 따른 시스템(500)을 보여주는 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
제 1 전극 라인 : 115a, 115b
제 2 전극 라인 : 140a
제 3 전극 라인: 145
저항 변화 물질막 : 137
채널 바디 : 135
유전막 : 130
Claims (10)
- 적어도 한 쌍의 제 1 전극 라인들;상기 적어도 한 쌍의 제 1 전극 라인들 사이에 개재된 적어도 하나의 소자 구조체; 및상기 적어도 하나의 소자 구조체 및 상기 적어도 한 쌍의 제1 전극 라인들 사이에 개재되는 유전막을 포함하며,상기 적어도 하나의 소자 구조체는,제1 도전형의 반도체를 포함하는 제 2 전극 라인;상기 제2 전극 라인에 인접한 저항 변화 물질막;상기 저항 변화 물질막에 인접하며 상기 제1 도전형과 반대인 제2 도전형의 반도체를 포함하는 채널; 및상기 채널에 인접하며 제1 도전형의 반도체를 포함하는 제3 전극 라인;이 상기 적어도 한 쌍의 제1 전극 라인들의 방향을 따라 순차적으로 배치되는 소자 구조체인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 제 1 도전형 및 상기 제 2 도전형은 n형 및 p형에서 선택된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 적어도 하나의 소자 구조체는 인접하여 대칭적으로 반복되도록 배치된 복수의 소자 구조체들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 3 항에 있어서, 상기 유전막은 상기 복수의 소자 구조체들을 따라서 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들은 반도체 또는 도전체를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들은 나란히 배열된 복수의 제 1 전극 라인들을 포함하고,상기 적어도 하나의 소자 구조체는 상기 복수의 제 1 전극 라인들 사이에 개재된 복수의 소자 구조체들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 6 항에 있어서, 상기 복수의 제 1 전극 라인들을 가운데 짝수 번째에 배열된 것을 전기적으로 연결하는 제 1 워드 라인; 및상기 복수의 제 1 전극 라인들 가운데 홀수 번째에 배열된 것들을 전기적으로 연결하는 제 2 워드 라인을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 7 항에 있어서, 상기 제 1 워드 라인 및 상기 제 2 워드 라인은 상기 복수의 제 1 전극 라인들의 양쪽 단부에 서로 분리되게 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 적어도 한 쌍의 제 1 전극 라인들은 복수의 층으로 적층된 복수의 쌍들의 제 1 전극 라인들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 9 항에 있어서, 상기 유전막 및 상기 적어도 하나의 소자 구조체는 상기 복수의 쌍들의 제 1 전극 라인들을 따라서 수직으로 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
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