JP2020155560A - 記憶装置 - Google Patents

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大輔 池野
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明広 梶田
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Atsuko Sakata
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Abstract

【課題】エンデュランス特性が向上する記憶装置を提供する。【解決手段】実施形態の記憶装置は、第1の導電層と、第2の導電層と、第1の導電層と第2の導電層との間に設けられ、ゲルマニウム(Ge)、アンチモン(Sb)、及び、テルル(Te)を含む抵抗変化素子と、抵抗変化素子と第1の導電層との間に設けられ、炭素を主成分とする第1の層と、抵抗変化素子と第2の導電層との間に設けられ、炭素を主成分とする第2の層と、抵抗変化素子と第1の層との間に設けられ、窒素濃度が10原子%以上25原子%以下の窒化タングステン、又は、炭素濃度が4原子%以上20原子%以下の炭化タングステンを含む第3の層と、抵抗変化素子と第2の層との間に設けられ、窒素濃度が10原子%以上25原子%以下の窒化タングステン、及び、炭素濃度が4原子%以上20原子%以下の炭化タングステンの少なくともいずれか一方を含む第4の層と、を備える。【選択図】図2

Description

本発明の実施形態は、記憶装置に関する。
2端子の記憶装置として、相変化メモリ(Phase Change Memory:PCM)がある。相変化メモリは、DRAMとNANDフラッシュメモリの間の容量と速度領域を実現できるため、次世代の不揮発性記憶装置として着目されている。
相変化メモリは、例えば、カルコゲナイドを含む抵抗変化素子を有する。相変化メモリは、抵抗変化素子の相変化による抵抗変化を利用する。具体的には、抵抗変化素子が、結晶状態で抵抗が低くなり、アモルファス状態で抵抗が高くなる現象を利用する。
抵抗変化素子に電流を流し、発生するジュール熱により、抵抗変化素子に相変化を生じさせる。アモルファス状態にある抵抗変化素子に閾値電圧以上の電圧を印加すると大電流が流れてジュール熱が発生し、抵抗変化素子の温度が上昇する。更に印加する電圧を制御して、抵抗変化素子の温度を結晶化温度領域に保持することにより、多結晶に変化させて低抵抗状態にすることをセット動作と称する。また、多結晶状態の抵抗変化素子に電圧を印加して大電流を流して溶融させ、更に、電圧を急激に下げて抵抗変化素子を急冷して、アモルファスに変化させて高抵抗状態にすることをリセット動作と称する。
例えば、抵抗変化素子の高抵抗状態をデータ“1”、低抵抗状態をデータ“0”と定義する。抵抗変化素子は異なる抵抗状態を維持できることで、“1”と“0”の1ビットデータを記憶することが可能となる。
相変化メモリでは、高い信頼性を実現するために、書き換え可能回数が多いこと、すなわち、高いエンデュランス特性を有することが必要とされる。
米国特許第9406881号明細書
本発明が解決しようとする課題は、エンデュランス特性が向上する記憶装置を提供することにある。
実施形態の記憶装置は、第1の導電層と、第2の導電層と、前記第1の導電層と前記第2の導電層との間に設けられ、ゲルマニウム(Ge)、アンチモン(Sb)、及び、テルル(Te)を含む抵抗変化素子と、前記抵抗変化素子と前記第1の導電層との間に設けられ、炭素を主成分とする第1の層と、前記抵抗変化素子と前記第2の導電層との間に設けられ、炭素を主成分とする第2の層と、前記抵抗変化素子と前記第1の層との間に設けられ、窒素濃度が10原子%以上25原子%以下の窒化タングステン、及び、炭素濃度が4原子%以上20原子%以下の炭化タングステンの少なくともいずれか一方を含む第3の層と、前記抵抗変化素子と前記第2の層との間に設けられ、窒素濃度が10原子%以上25原子%以下の窒化タングステン、及び、炭素濃度が4原子%以上20原子%以下の炭化タングステンの少なくともいずれか一方を含む第4の層と、を備える。
第1の実施形態の記憶装置のブロック図。 第1の実施形態の記憶装置のメモリセルの模式断面図。 第1の実施形態の記憶装置の作用及び効果の説明図。 第1の実施形態の記憶装置の作用及び効果の説明図。 第2の実施形態の記憶装置のメモリセルの模式断面図。 第2の実施形態の記憶装置の作用及び効果の説明図。 第2の実施形態の記憶装置の作用及び効果の説明図。 第3の実施形態の記憶装置のメモリセルの模式断面図。 第4の実施形態の記憶装置のメモリセルの模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
以下、実施形態の記憶装置を、図面を参照して説明する。
(第1の実施形態)
第1の実施形態の記憶装置は、第1の導電層と、第2の導電層と、第1の導電層と第2の導電層との間に設けられ、ゲルマニウム(Ge)、アンチモン(Sb)、及び、テルル(Te)を含む抵抗変化素子と、抵抗変化素子と第1の導電層との間に設けられ、炭素を主成分とする第1の層と、抵抗変化素子と第2の導電層との間に設けられ、炭素を主成分とする第2の層と、抵抗変化素子と第1の層との間に設けられ、窒素濃度が10原子%以上25原子%以下の窒化タングステンを含む第3の層と、抵抗変化素子と第2の層との間に設けられ、窒素濃度が10原子%以上25原子%以下の窒化タングステンを含む第4の層と、を備える。
また、第1の実施形態の記憶装置は、複数の第1の配線と、複数の第1の配線と交差する複数の第2の配線と、第1の配線と、第2の配線が交差する領域に位置するメモリセルを備え、メモリセルが、第1の導電層と、第2の導電層と、第1の導電層と第2の導電層との間に設けられ、ゲルマニウム(Ge)、アンチモン(Sb)、及び、テルル(Te)を含む抵抗変化素子と、抵抗変化素子と第1の導電層との間に設けられ、炭素を主成分とする第1の層と、抵抗変化素子と第2の導電層との間に設けられ、炭素を主成分とする第2の層と、抵抗変化素子と第1の層との間に設けられ、窒素濃度が10原子%以上25原子%以下の窒化タングステンを含む第3の層と、抵抗変化素子と第2の層との間に設けられ、窒素濃度が10原子%以上25原子%以下の窒化タングステンを含む第4の層と、を有する。
図1は、第1の実施形態の記憶装置のブロック図である。図2は、第1の実施形態の記憶装置のメモリセルの模式断面図である。図2は、図1のメモリセルアレイ100中の、例えば点線の円で示される一個のメモリセルMCの断面を示す。
第1の実施形態の記憶装置のメモリセルアレイ100は、例えば、半導体基板101上に絶縁層を介して、複数のワード線104(第1の配線)と、ワード線104と交差する複数のビット線106(第2の配線)とを備える。ビット線106は、ワード線104の上層に設けられる。また、メモリセルアレイ100の周囲には、周辺回路として、第1の制御回路108、第2の制御回路110、センス回路112が設けられる。
ワード線104と、ビット線106が交差する領域に、複数のメモリセルMCが設けられる。第1の実施形態の記憶装置は、クロスポイント構造を備える二端子の相変化メモリである。
複数のワード線104は、それぞれ、第1の制御回路108に接続される。また、複数のビット線106は、それぞれ、第2の制御回路110に接続される。センス回路112は、第1の制御回路108及び第2の制御回路110に接続される。
第1の制御回路108及び第2の制御回路110は、例えば、所望のメモリセルMCを選択し、そのメモリセルMCへのデータの書き込み、メモリセルMCのデータの読み出し、メモリセルMCのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルMCのデータは、ワード線104と、ビット線106との間に流れる電流量として読み出される。センス回路112は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“0”、“1”を判定する。
第1の制御回路108、第2の制御回路110、及び、センス回路112は、例えば、半導体基板101上に形成される半導体デバイスを用いた電子回路で構成される。
メモリセルMCは、図2に示すように、下部電極10(第1の導電層)、上部電極20(第2の導電層)、抵抗変化素子30、第1の熱遮蔽層31(第1の層)、第2の熱遮蔽層32(第2の層)、第1の界面層33(第3の層)、第2の界面層34(第4の層)、スイッチング素子40を備える。
以下、下部電極10から上部電極20に向かう方向を、第1の方向と定義する。また、第1の方向に垂直な方向を第2の方向と定義する。
下部電極10はワード線104に接続される。下部電極10は、例えば金属である。下部電極10は、例えば、チタン(Ti)、タングステン(W)、タンタル(Ta)、白金(Pt)、又は、それらの窒化物である。下部電極10は、例えば、窒化チタンである。下部電極10はワード線104の一部であっても構わない。
上部電極20はビット線106に接続される。上部電極20は、例えば金属である。上部電極20は、例えば、チタン(Ti)、タングステン(W)、タンタル(Ta)、白金(Pt)、又は、それらの窒化物である。上部電極20は、例えば、窒化チタンである。上部電極20がビット線106の一部であっても構わない。
抵抗変化素子30は、下部電極10と上部電極20との間に設けられる。抵抗変化素子30は、抵抗変化によりデータを記憶する機能を有する。
抵抗変化素子30は、ゲルマニウム(Ge)、アンチモン(Sb)、及び、テルル(Te)を含む。抵抗変化素子30は、ゲルマニウム(Ge)、アンチモン(Sb)、及び、テルル(Te)を含むカルコゲナイド膜(以下、GST膜とも称する)である。
抗変化素子30は、例えば、PVD法(Physical Vapor Deposition法)によって、形成されるカルコゲナイド膜である。抗変化素子30の第1の方向の厚さは、例えば、20nm以上50nm以下である。
第1の熱遮蔽層31は、抵抗変化素子30と下部電極10との間に設けられる。第1の熱遮蔽層31は、炭素を主成分とする。
炭素を主成分とするとは、第1の熱遮蔽層31の中に存在する元素の中で、炭素の原子濃度が最も高いことを意味する。第1の熱遮蔽層31の炭素濃度は、例えば、90原子%以上である。
第1の熱遮蔽層31は、例えば、PVD法によって形成されるカーボン膜である。第1の熱遮蔽層31の第1の方向の厚さは、例えば、10nm以上30nm以下である。
第1の熱遮蔽層31は、抵抗変化素子30と下部電極10との間の熱伝導を遮断し、抵抗変化素子30の発熱効率を向上させる機能を有する。
第2の熱遮蔽層32は、抵抗変化素子30と上部電極20との間に設けられる。第2の熱遮蔽層32は、炭素を主成分とする。
炭素を主成分とするとは、第2の熱遮蔽層32の中に存在する元素の中で、炭素の原子濃度が最も高いことを意味する。第2の熱遮蔽層32の炭素濃度は、例えば、90原子%以上である。
第2の熱遮蔽層32は、例えば、PVD法によって形成されるカーボン膜である。第2の熱遮蔽層32の第1の方向の厚さは、例えば、10nm以上30nm以下である。
第2の熱遮蔽層32は、抵抗変化素子30と上部電極20との間の熱伝導を遮断し、抵抗変化素子30の発熱効率を向上させる機能を有する。
第1の界面層33は、抵抗変化素子30と第1の熱遮蔽層31との間に設けられる。第1の界面層33は、例えば、抵抗変化素子30及び第1の熱遮蔽層31に接する。
第1の界面層33は、窒素濃度が10原子%以上25原子%以下の窒化タングステンを含む。第1の界面層33は、例えば、PVD法によって形成される窒化タングステン膜である。第1の界面層33の第1の方向の厚さは、例えば、1nm以上10nm以下である。
第1の界面層33の窒素濃度は、例えば、窒化タングステン膜を反応性スパッタ法により形成する際に、スパッタ成膜中の窒素ガスの流量を調整することで制御できる。
第2の界面層34は、抵抗変化素子30と第2の熱遮蔽層32との間に設けられる。第2の界面層34は、例えば、抵抗変化素子30及び第2の熱遮蔽層32に接する。
第2の界面層34は、窒素濃度が10原子%以上25原子%以下の窒化タングステンを含む。第2の界面層34は、例えば、PVD法によって形成される窒化タングステン膜である。第2の界面層34の第1の方向の厚さは、例えば、1nm以上10nm以下である。
第2の界面層34の窒素濃度は、例えば、窒化タングステン膜を反応性スパッタ法により形成する際に、スパッタ成膜中の窒素ガスの流量を調整することで制御できる。
スイッチング素子40は、第1の熱遮蔽層31と下部電極10との間に設けられる。スイッチング素子40は、ゲルマニウム(Ge)、セレン(Se)、及び、ヒ素(As)を含む。スイッチング素子40は、ゲルマニウム(Ge)、セレン(Se)、及び、ヒ素(As)を含むカルコゲナイド膜である。
スイッチング素子40は、例えば、PVD法によって形成されるカルコゲナイド膜である。スイッチング素子40の第1の方向の厚さは、例えば、5nm以上30nm以下である。
スイッチング素子40は、特定の電圧(閾値電圧)で電流が急峻に立ち上がる非線形な電流電圧特性を有する。スイッチング素子40は、半選択セルに流れる半選択リーク電流の増加を抑制する機能を有する。スイッチング素子40は、いわゆるオボニック閾値スイッチ(Ovonic Threshold Switch:OTS)である。
メモリセルMCを構成する各層や各膜に含まれる原子の種類は、例えば、Energy Dispersive X−ray Spectroscopy(EDX)、又は、Secondary Ion Mass Spectrometry(SIMS)により測定することが可能である。各層や各膜に含まれる原子の原子濃度は、例えば、SIMSにより測定することが可能である。各層や各膜の厚さは、例えば、Transmission Electron Microscope(TEM)により測定することが可能である。
次に、第1の実施形態の記憶装置の作用及び効果について説明する。
相変化メモリは、抵抗変化素子に電流を流し、発生するジュール熱により、抵抗変化素子に相変化を生じさせる。アモルファス状態にある抵抗変化素子に閾値電圧以上の電圧を印加すると大電流が流れてジュール熱が発生し、抵抗変化素子の温度が上昇する。更に印加する電圧を制御して、抵抗変化素子の温度を結晶化温度領域に保持することにより、多結晶に変化させて低抵抗状態にすることをセット動作と称する。また、多結晶状態の抵抗変化素子に電圧を印加して大電流を流して溶融させ、更に、電圧を急激に下げて抵抗変化素子を急冷して、アモルファスに変化させて高抵抗状態にすることをリセット動作と称する。
例えば、抵抗変化素子の高抵抗状態をデータ“1”、低抵抗状態をデータ“0”と定義する。抵抗変化素子は異なる抵抗状態を維持できることで、“1”と“0”の1ビットデータを記憶することが可能となる。
GST膜を抵抗変化素子とする相変化メモリでは、動作電圧の低電圧化及び低消費電力化の観点から、リセット動作に必要なリセット電流の低減が要求される。GST膜の上下に熱遮蔽層を設けることで、GST膜の発熱効率を向上させることができる。GST膜の発熱効率を向上させることで、リセット電流の低減が可能であると考えられる。熱遮蔽層として、例えば、熱伝導率が低い導電性膜であるカーボン膜を用いることができる。
しかし、熱遮蔽層としてカーボン膜を用いると、リセット電流の低減は実現できるが、エンデュランス特性が劣化する。例えば、書き換え可能回数が10回以下と、極めて低いエンデュランス特性となる。エンデュランス特性の劣化の要因として、GST膜とカーボン膜との間の原子の相互拡散が考えられる。
図3は、第1の実施形態の記憶装置の作用及び効果の説明図である。図3は、GST膜とカーボン膜との間に、窒化タングステン膜を挟んだ場合のエンデュランス特性を示す。
図3の横軸は、窒化タングステン膜に含まれる窒素濃度、縦軸はエンデュランス(書き換え可能回数)である。窒素濃度が0%のデータは、純粋なタングステン膜を用いた場合である。
図3から明らかなように、窒化タングステン膜中の窒素濃度が、10原子%以上25原子%以下の場合に、良好なエンデュランス特性が得られる。
図4は、第1の実施形態の記憶装置の作用及び効果の説明図である。第1の実施形態の相変化メモリと同様の、カーボン膜(C)/窒化タングステン膜(WNx)/GST膜(GST)/窒化タングステン膜(WNx)/カーボン膜(C)の層構造の堆積後に450℃の熱工程を加えた場合の炭素分布を示す。横軸は、上層のカーボン膜の上面を基準とする深さ、縦軸はSIMSの炭素のカウント数である。
窒化タングステン膜に含まれる窒素濃度が23原子%の場合の炭素分布を実線、窒化タングステン膜に含まれる窒素濃度が43原子%の場合の炭素分布を点線で示す。窒素濃度が高い場合には、GST膜中に含まれる炭素量が多くなっていることが分かる。カーボン膜中の炭素が、窒化タングステン膜中を拡散して、GST膜中にまで拡散したと考えられる。窒化タングステン膜の窒素濃度が高くなると、GST膜の炭素濃度が高くなることでエンデュランス特性が劣化すると考えられる。
窒化タングステン膜は、窒素濃度が10%以上で微結晶化する。窒化タングステン膜は、窒素濃度が40%を超えると多結晶化する。また、窒化タングステン膜は、窒素濃度が10%未満であると、多結晶化したタングステンが占める割合が高くなる。
窒化タングステン膜の微結晶の割合が高い場合、結晶粒の粒界拡散による炭素のGST膜への拡散が抑制され、エンデュランス特性が向上すると考えられる。したがって、窒化タングステン膜の微結晶の割合が高い、窒素濃度が10原子%以上25原子%以下の場合に、高いエンデュランス特性が実現できると考えられる。
第1の実施形態の記憶装置によれば、炭素を主成分とする第1の熱遮蔽層31及び第2の熱遮蔽層32を備えることで、リセット電流が低減される。そして、特定の窒素濃度範囲の窒化タングステンを含む第1の界面層33及び第2の界面層34を備えることにより、エンデュランス特性が向上した記憶装置が実現できる。
エンデュランス特性を向上させる観点から、第1の界面層33及び第2の界面層34の窒素濃度は12%以上23%以下であることがより好ましい。
リセット電流を低減させる観点から、第1の熱遮蔽層31及び第2の熱遮蔽層32の炭素濃度は、90原子%以上であることが好ましく、95%以上であることがより好ましい。
以上、第1の実施形態の記憶装置によれば、エンデュランス特性が向上した記憶装置が実現できる。
(第2の実施形態)
第2の実施形態の記憶装置は、第3の層は炭素濃度が4原子%以上20原子%以下の炭化タングステンを含み、第4の層は炭素濃度が4原子%以上20原子%以下の炭化タングステンを含む点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については、一部記述を省略する。
図5は、第2の実施形態の記憶装置のメモリセルの模式断面図である。図5は、図1のメモリセルアレイ100中の、例えば点線の円で示される一個のメモリセルMCの断面を示す。
メモリセルMCは、図5に示すように、下部電極10(第1の導電層)、上部電極20(第2の導電層)、抵抗変化素子30、第1の熱遮蔽層31(第1の層)、第2の熱遮蔽層32(第2の層)、第1の界面層33(第3の層)、第2の界面層34(第4の層)、スイッチング素子40を備える。
第1の界面層33は、抵抗変化素子30と第1の熱遮蔽層31との間に設けられる。第1の界面層33は、例えば、抵抗変化素子30及び第1の熱遮蔽層31に接する。
第1の界面層33は、炭素濃度が4原子%以上20原子%以下の炭化タングステンを含む。第1の界面層33は、例えば、PVD法によって形成される炭化タングステン膜である。第1の界面層33の第1の方向の厚さは、例えば、1nm以上10nm以下である。
第1の界面層33の炭素濃度は、例えば、炭化タングステン膜をスパッタ法で形成する際に、あらかじめ炭素の組成を調整した炭化タングステンターゲットを用いることで制御できる。
第2の界面層34は、抵抗変化素子30と第2の熱遮蔽層32との間に設けられる。第2の界面層34は、例えば、抵抗変化素子30及び第2の熱遮蔽層32に接する。
第2の界面層34は、炭素濃度が4原子%以上20原子%以下の炭化タングステンを含む。第2の界面層34は、例えば、例えば、PVD法によって形成される炭化タングステン膜である。第2の界面層34の第1の方向の厚さは、例えば、1nm以上10nm以下である。
第2の界面層34の炭素濃度は、例えば、炭化タングステン膜をスパッタ法で形成する際に、あらかじめ炭素の組成を調整した炭化タングステンターゲットを用いることで制御できる。
図6は、第2の実施形態の記憶装置の作用及び効果の説明図である。図6は、GST膜とカーボン膜との間に、炭化タングステン膜を挟んだ場合のエンデュランス特性を示す。
図6の横軸は、炭化タングステン膜に含まれる炭素濃度、縦軸はエンデュランス(書き換え可能回数)である。炭素濃度が0%のデータは、純粋なタングステン膜を用いた場合である。
図6から明らかなように、炭化タングステン膜中の炭素濃度が、4原子%以上20原子%以下の場合に、良好なエンデュランス特性が得られる。
図7は、第2の実施形態の記憶装置の作用及び効果の説明図である。第2の実施形態の相変化メモリと同様の、カーボン膜(C)/炭化タングステン膜(WCx)/GST膜(GST)/炭化タングステン膜(WCx)/カーボン膜(C)の層構造の堆積後に450℃の熱工程を加えた場合のテルル分布を示す。横軸は、上層のカーボン膜の上面を基準とする深さ、縦軸はSIMSのテルルのカウント数である。
炭化タングステン膜に含まれる炭素濃度が4原子%の場合のテルル分布を実線、炭化タングステン膜に含まれる炭素濃度が21原子%の場合のテルル分布を点線で示す。炭素濃度が高い場合には、上層のカーボン膜中に含まれるテルル量が多くなっていることが分かる。GST膜中のテルルが、炭化タングステン膜中を拡散して、カーボン膜中にまで拡散したと考えられる。炭化タングステン膜の炭素濃度が高くなると、GST膜のテルルが抜けることでエンデュランス特性が劣化すると考えられる。
炭化タングステン膜の炭素濃度が高くなると、炭化タングステン膜の炭素によるGST膜からのテルルの引き抜きが促進されると考えられる。したがって、GST膜のテルルが抜けることでエンデュランス特性が劣化すると考えられる。
また、炭化タングステン膜は、炭素濃度が4%以上で微結晶化する。炭化タングステン膜は、炭素濃度が4%未満であると、多結晶化したタングステンが占める割合が高くなる。炭化タングステン膜の微結晶の割合が高い場合、結晶粒の粒界拡散によるテルルのGST膜からの引き抜きが抑制され、エンデュランス特性が向上すると考えられる。
したがって、窒化タングステン膜の微結晶の割合が高い炭素濃度が4原子%以上、且つ、GST膜中のテルルの引き抜きが生じにくい炭素濃度が20原子%以下の場合に、高いエンデュランス特性が実現できると考えられる。
第2の実施形態の記憶装置によれば、炭素を主成分とする第1の熱遮蔽層31及び第2の熱遮蔽層32を備えることで、リセット電流が低減される。そして、特定の炭素濃度範囲の炭化タングステンを含む第1の界面層33及び第2の界面層34を備えることにより、エンデュランス特性が向上した記憶装置が実現できる。
エンデュランス特性を向上させる観点から、第1の界面層33及び第2の界面層34の炭素濃度は5%以上18%以下であることがより好ましい。
リセット電流を低減させる観点から、第1の熱遮蔽層31及び第2の熱遮蔽層32の炭素濃度は、90原子%以上であることが好ましく、95%以上であることがより好ましい。
以上、第2の実施形態の記憶装置によれば、エンデュランス特性が向上した記憶装置が実現できる。
(第3の実施形態)
第3の実施形態の記憶装置は、第1の導電層から第2の導電層に向かう方向を第1の方向とした場合に、第1の層の第1の方向の厚さが、第2の層の第1の方向の厚さよりも厚い点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については、一部記述を省略する。
図8は、第3の実施形態の記憶装置のメモリセルの模式断面図である。図8は、図1のメモリセルアレイ100中の、例えば点線の円で示される一個のメモリセルMCの断面を示す。
メモリセルMCは、図8に示すように、下部電極10(第1の導電層)、上部電極20(第2の導電層)、抵抗変化素子30、第1の熱遮蔽層31(第1の層)、第2の熱遮蔽層32(第2の層)、第1の界面層33(第3の層)、第2の界面層34(第4の層)、スイッチング素子40を備える。
第1の熱遮蔽層31の第1の方向の厚さは、第2の熱遮蔽層32の第1の方向の厚さよりも厚い。第1の熱遮蔽層31の第1の方向の厚さは、例えば、第2の熱遮蔽層32の第1の方向の厚さの1.1倍以上2倍以下である。
第1の熱遮蔽層31の厚さを厚くすることにより、リセット動作及びセット動作の際のスイッチング素子40の温度上昇を抑制することが可能となる。したがって、スイッチング素子40の温度上昇による特性変動を抑制できる。
以上、第3の実施形態の記憶装置によれば、エンデュランス特性が向上した記憶装置が実現できる。また、スイッチング素子の特性変動が抑制される。
(第4の実施形態)
第4の実施形態の記憶装置は、抵抗変化素子の第2の方向の幅が、第3の層の第2の方向の幅、及び、第4の層の第2の方向の幅よりも小さい点で、第1の実施形態と異なっている。以下、第1の実施形態と重複する内容については、一部記述を省略する。
図9は、第4の実施形態の記憶装置のメモリセルの模式断面図である。図9は、図1のメモリセルアレイ100中の、例えば点線の円で示される一個のメモリセルMCの断面を示す。
メモリセルMCは、図9に示すように、下部電極10(第1の導電層)、上部電極20(第2の導電層)、抵抗変化素子30、第1の熱遮蔽層31(第1の層)、第2の熱遮蔽層32(第2の層)、第1の界面層33(第3の層)、第2の界面層34(第4の層)、スイッチング素子40を備える。
抵抗変化素子30の第2の方向の幅が、第1の界面層33の第2の方向の幅、及び、第2の界面層34の第2の方向の幅よりも小さい。抵抗変化素子30の第2の方向の幅と、第1の界面層33の第2の方向の幅、及び、第2の界面層34の第2の方向の幅との差は、例えば、0.2nm以上6nm以下である。
下部電極10と上部電極20との間の積層構造をエッチングにより加工する際に、例えば、抵抗変化素子30に対して選択的に等方性のエッチングを行うことで、抵抗変化素子30の幅を狭めることが可能である。
抵抗変化素子30の幅を、第1の界面層33及び第2の界面層34の幅より小さくすることにより、抵抗変化素子30の体積が減少する。したがって、リセット電流を低減することが可能となる。
以上、第4の実施形態の記憶装置によれば、更にリセット電流が低減された記憶装置が実現できる。
第3及び第4の実施形態では、第1の界面層33及び第2の界面層34が、窒素濃度が10原子%以上25原子%以下の窒化タングステンを含む層である場合を例に説明したが、第1の界面層33及び第2の界面層34が、炭素濃度が4原子%以上20原子%以下の炭化タングステンを含む層であっても構わない。
第1ないし第4の実施形態では、ワード線及びビット線が半導体基板の表面に平行に延びるように配置される構造のメモリセルアレイを例に説明したが、例えば、ビット線が半導体基板の表面に垂直に配置される構造のメモリセルアレイに、本発明を適用することが可能である。
第1ないし第4の実施形態では、第1の熱遮蔽層31とスイッチング素子40が直接接する場合を例に説明したが、例えば、第1の熱遮蔽層31とスイッチング素子40との間に、金属を含む中間層を設けても構わない。
第1ないし第4の実施形態では、第2の熱遮蔽層32と上部電極20が直接接する場合を例に説明したが、例えば、第2の熱遮蔽層32と上部電極20との間に、金属を含む中間層を設けても構わない。
第1ないし第4の実施形態では、抵抗変化素子が、ゲルマニウム(Ge)、アンチモン(Sb)、及び、テルル(Te)を含むカルコゲン膜である場合を例に説明したが、カルコゲン膜が更にインジウム(In)を含んでいても構わない。
第1ないし第4の実施形態では、スイッチング素子が抵抗変化素子と下部電極との間に設けられる場合を例に説明したが、スイッチング素子は抵抗変化素子と上部電極との間に設けられても構わない。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10 下部電極(第1の導電層)
20 上部電極(第2の導電層)
30 抵抗変化素子
31 第1の熱遮蔽層(第1の層)
32 第2の熱遮蔽層(第2の層)
33 第1の界面層(第3の層)
34 第2の界面層(第4の層)
40 スイッチング素子
104 ワード線(第1の配線)
106 ビット線(第2の配線)
MC メモリセル

Claims (10)

  1. 第1の導電層と、
    第2の導電層と、
    前記第1の導電層と前記第2の導電層との間に設けられ、ゲルマニウム(Ge)、アンチモン(Sb)、及び、テルル(Te)を含む抵抗変化素子と、
    前記抵抗変化素子と前記第1の導電層との間に設けられ、炭素を主成分とする第1の層と、
    前記抵抗変化素子と前記第2の導電層との間に設けられ、炭素を主成分とする第2の層と、
    前記抵抗変化素子と前記第1の層との間に設けられ、窒素濃度が10原子%以上25原子%以下の窒化タングステン、及び、炭素濃度が4原子%以上20原子%以下の炭化タングステンの少なくともいずれか一方を含む第3の層と、
    前記抵抗変化素子と前記第2の層との間に設けられ、窒素濃度が10原子%以上25原子%以下の窒化タングステン、及び、炭素濃度が4原子%以上20原子%以下の炭化タングステンの少なくともいずれか一方を含む第4の層と、
    を備える記憶装置。
  2. 前記第1の層と前記第1の導電層との間に設けられ、ゲルマニウム(Ge)、セレン(Se)、及び、ヒ素(As)を含むスイッチング素子を、更に備えた請求項1記載の記憶装置。
  3. 前記第1の導電層から前記第2の導電層に向かう方向を第1の方向とした場合に、前記第1の層の前記第1の方向の厚さが、前記第2の層の前記第1の方向の厚さよりも厚い請求項2記載の記憶装置。
  4. 前記第1の導電層から前記第2の導電層に向かう方向を第1の方向、前記第1の方向に垂直な方向を第2の方向とした場合に、前記抵抗変化素子の前記第2の方向の幅が、前記第3の層の前記第2の方向の幅、及び、前記第4の層の前記第2の方向の幅よりも小さい請求項1ないし請求項3いずれか一項記載の記憶装置。
  5. 前記第1の層の炭素濃度、及び、前記第2の層の炭素濃度が90原子%以上である請求項1ないし請求項4いずれか一項記載の記憶装置。
  6. 複数の第1の配線と、
    前記複数の第1の配線と交差する複数の第2の配線と、
    前記第1の配線と、前記第2の配線が交差する領域に位置するメモリセルを備え、
    前記メモリセルが、
    第1の導電層と、
    第2の導電層と、
    前記第1の導電層と前記第2の導電層との間に設けられ、ゲルマニウム(Ge)、アンチモン(Sb)、及び、テルル(Te)を含む抵抗変化素子と、
    前記抵抗変化素子と前記第1の導電層との間に設けられ、炭素を主成分とする第1の層と、
    前記抵抗変化素子と前記第2の導電層との間に設けられ、炭素を主成分とする第2の層と、
    前記抵抗変化素子と前記第1の層との間に設けられ、窒素濃度が10原子%以上25原子%以下の窒化タングステン、及び、炭素濃度が4原子%以上20原子%以下の炭化タングステンの少なくともいずれか一方を含む第3の層と、
    前記抵抗変化素子と前記第2の層との間に設けられ、窒素濃度が10原子%以上25原子%以下の窒化タングステン、及び、炭素濃度が4原子%以上20原子%以下の炭化タングステンの少なくともいずれか一方を含む第4の層と、
    を有する記憶装置。
  7. 前記第1の層と前記第1の導電層との間に設けられ、ゲルマニウム(Ge)、セレン(Se)、及び、ヒ素(As)を含むスイッチング素子を、更に備えた請求項6記載の記憶装置。
  8. 前記第1の導電層から前記第2の導電層に向かう方向を第1の方向とした場合に、前記第1の層の前記第1の方向の厚さが、前記第2の層の前記第1の方向の厚さよりも厚い請求項7記載の記憶装置。
  9. 前記第1の導電層から前記第2の導電層に向かう方向を第1の方向、前記第1の方向に垂直な方向を第2の方向とした場合に、前記抵抗変化素子の前記第2の方向の幅が、前記第3の層の前記第2の方向の幅、及び、前記第4の層の前記第2の方向の幅よりも小さい請求項6ないし請求項8いずれか一項記載の記憶装置。
  10. 前記第1の層の炭素濃度、及び、前記第2の層の炭素濃度が90原子%以上である請求項6ないし請求項9いずれか一項記載の記憶装置。
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